KR20130142454A

KR20130142454A - 게이트 구동 회로 및 이를 구비한 표시 장치

Info

Publication number: KR20130142454A
Application number: KR1020120065685A
Authority: KR
Inventors: 조덕한; 김강남; 이재훈; 현유미; 장종웅; 허윤
Original assignee: 삼성디스플레이 주식회사
Priority date: 2012-06-19
Filing date: 2012-06-19
Publication date: 2013-12-30
Also published as: KR102005938B1; US20130335392A1; US9218074B2

Abstract

복수의 스테이지들이 종속적으로 연결되어 복수의 게이트 신호들을 출력하는 게이트 구동 회로에서, 제n(n은 자연수) 스테이지는 제1 클럭 단자를 통해 인가된 제1 클럭 신호의 온-전압을 제n 게이트 신호의 온-전압으로 출력하는 풀업부, 상기 제1 클럭 신호의 온-전압을 제n 캐리 신호의 온 전압으로 출력하는 캐리부, 제n+1 스테이지의 캐리 신호의 온-전압에 응답하여 상기 제n 게이트 신호를 제1 로우 전압으로 풀-다운하는 풀다운부, 상기 제n 캐리 신호의 온-전압 출력 구간 이외의 구간 동안 상기 제1 클럭 신호에 동기된 제1 신호를 출력하는 스위칭부, 상기 제1 신호에 응답하여, 상기 제n 게이트 신호를 상기 제1 로우 전압으로 유지하는 제1 유지부, 및 상기 제1 신호와 서로 다른 위상을 가지는 제2 신호에 응답하여 상기 제n 게이트 신호를 상기 제1 로우 전압으로 유지하는 제2 유지부를 포함한다.

Description

게이트 구동 회로 및 이를 구비한 표시 장치{GATE DRIVING CIRCUIT AND DISPLAY DEVICE HAVING THE GATE DRIVING CIRCUIT}

본 발명은 게이트 구동 회로 및 이를 구비한 표시 장치에 관한 것으로, 보다 상세하게는 표시 장치의 구동 신뢰성을 향상시키기 위한 게이트 구동 회로 및 이를 구비한 표시 장치에 관한 것이다.

최근 들어 표시 장치용 패널 모듈의 제조 원가를 절감하고 전체 사이즈를 줄이기 위하여 패널의 표시 영역에 위치하는 스위칭 소자 형성 공정 진행 시 패널의 주변 영역에 게이트 구동 회로를 동시에 형성하는 기술이 적용되고 있다.

이렇게 형성된 게이트 구동 회로는 지속적으로 위상이 변화하는 클럭 신호를 선택적으로 출력하여 게이트 신호를 생성하므로, 비구동 시에도 지속적으로 변하는 클럭 신호에 의해 노이즈가 발생하는 문제를 근본적으로 갖는다. 따라서, 상기 노이즈를 최소화하기 위해 다양한 유지부를 포함하는 구조가 제시되고 있다.

예를 들어, 유지부는 비구동 시에 입력되는 상기 클럭 신호의 하이 전압에 응답하여 게이트 출력을 오프 전압으로 유지시킨다. 그러나, 상기 클럭 신호의 로우 전압이 인가되는 타이밍에 게이트 출력을 별도로 오프 전압으로 유지시키는 구성이 없어, 게이트 출력 신호가 플로팅(floating) 되는 문제점을 가지고 있다. 즉, 상기 플로팅에 의해 따른 구동 불량은 결과적으로 표시 품질을 떨어뜨리게 되는 문제점이 있다.

이에 본 발명의 기술적 과제는 이러한 종래의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 구동 신뢰성을 향상시키기 위한 게이트 구동 회로를 제공하는 것이다

본 발명의 다른 목적은 상기 게이트 구동 회로를 포함하는 표시 장치를 제공하는 것이다.

상기한 본 발명의 목적을 실현하기 위한 실시예에 따른 게이트 구동 회로는 복수의 스테이지들이 종속적으로 연결되어 복수의 게이트 신호들을 출력하는 게이트 구동 회로에서, 제n(n은 자연수) 스테이지는 제1 클럭 단자를 통해 인가된 제1 클럭 신호의 온-전압을 제n 게이트 신호의 온-전압으로 출력하는 풀업부, 상기 제1 클럭 신호의 온-전압을 제n 캐리 신호의 온 전압으로 출력하는 캐리부, 제n+1 스테이지의 캐리 신호의 온-전압에 응답하여 상기 제n 게이트 신호를 제1 로우 전압으로 풀-다운하는 풀다운부, 상기 제n 캐리 신호의 온-전압 출력 구간 이외의 구간 동안 상기 제1 클럭 신호에 동기된 제1 신호를 출력하는 스위칭부, 상기 제1 신호에 응답하여, 상기 제n 게이트 신호를 상기 제1 로우 전압으로 유지하는 제1 유지부, 및 상기 제1 신호와 서로 다른 위상을 가지는 제2 신호에 응답하여 상기 제n 게이트 신호를 상기 제1 로우 전압으로 유지하는 제2 유지부를 포함한다.

본 발명의 실시예에서, 상기 제2 신호는 상기 제1 신호와 반전된 위상을 가질 수 있다.

본 발명의 실시예에서, 상기 제2 신호는 제2 클럭 단자를 통해 인가되며, 상기 제2 신호는 제1 클럭 신호와 서로 다른 위상을 가지는 제2 클럭 신호일 수 있다.

본 발명의 실시예에서, 상기 제2 유지부는 상기 제2 클럭 단자에 연결되는 제어부, 상기 제n 게이트 신호의 출력부에 연결되는 입력부, 및 상기 제1 로우 전압에 연결되는 출력부를 포함하는 제18 트랜지스터를 포함할 수 있다.

본 발명의 실시예에서, 상기 풀업부는 제1 트랜지스터를 포함하고, 상기 풀다운부는 제2 트랜지스터를 포함할 수 있다. 상기 제18 트랜지스터는 상기 제1 및 제2 트랜지스터 사이에 배치될 수 있다.

본 발명의 실시예에서, 게이트 구동 회로는 제1 스테이지의 상기 제18 트랜지스터의 제어부 및 제3 스테이지의 상기 제2 클럭 단자를 연결하는 제1 연결 배선 및 제2 스테이지의 상기 제18 트랜지스터의 제어부 및 제4 스테이지의 상기 제2 클럭 단자를 연결하는 제2 연결 배선을 더 포함할 수 있다. 상기 제1 연결 배선 및 상기 제2 연결 배선은 게이트 금속층 상에 배치될 수 있다. 상기 제1 연결 배선이 소스 금속층의 배선과 중첩되는 점의 개수는 상기 제2 연결 배선이 상기 소스 금속층의 배선과 중첩되는 점의 개수와 동일할 수 있다.

본 발명의 실시예에서, 상기 제2 신호는 상기 제n 스테이지와 다른 스테이지의 스위칭부로부터 출력된 제3 신호일 수 있다.

본 발명의 실시예에서, 상기 제3 신호는 제n-1 스테이지의 출력된 신호일 수 있다.

본 발명의 실시예에서, 상기 제2 유지부는 상기 제n-1 스테이지의 스위칭부의 출력부에 연결되는 제어부, 상기 제n 게이트 신호의 출력부에 연결되는 입력부, 및 상기 제1 로우 전압에 연결되는 출력부를 포함하는 제18 트랜지스터를 포함할 수 있다.

본 발명의 실시예에서, 상기 제n 스테이지는 제n+1 스테이지의 캐리부로부터 출력된 제n+1 캐리 신호에 응답하여 상기 풀업부의 제어부를 제2 로우 전압으로 방전하는 방전부를 더 포함할 수 있다.

본 발명의 실시예에서, 상기 제n 스테이지는 상기 스위칭부로부터 출력된 제1 신호에 응답하여 상기 풀업부의 제어부를 상기 제2 로우 전압으로 유지하는 제3 유지부, 제n-1 스테이지의 캐리부로부터 출력된 제n-1 캐리 신호에 응답하여 상기 스위칭부의 출력부를 상기 제2 로우 전압으로 유지하는 제4 유지부, 제n+2 스테이지의 캐리부로부터 출력된 제n+2 캐리 신호에 응답하여 상기 풀업부의 제어부를 상기 제2 로우 전압으로 유지하는 제5 유지부, 및 상기 제n+1 캐리 신호에 응답하여 상기 제n 스테이지의 캐리부의 출력부를 상기 제2 로우 전압으로 유지하는 제6 유지부를 더 포함할 수 있다.

본 발명의 목적을 실현하기 위한 실시예에 따른 표시 장치는, 서로 교차하는 게이트 배선들 및 소스 배선들이 형성되어 영상을 표시하는 표시 영역과 상기 표시 영역을 둘러싸는 주변 영역을 포함하는 표시 패널, 상기 소스 배선들에 데이터 신호들을 출력하는 소스 구동 회로, 상기 주변 영역에 집적되고, 상기 게이트 배선들에 게이트 신호들을 출력하는 복수의 스테이지, 상기 복수 스테이지들 중 적어도 하나의 스테이지를 제어하는 복수의 더미 스테이지들을 포함하는 게이트 구동 회로를 포함하며, 상기 복수의 스테이지의 제n(n은 자연수) 스테이지는, 제1 클럭 단자를 통해 인가된 제1 클럭 신호의 온-전압을 제n 게이트 신호의 온-전압으로 출력하는 풀업부, 상기 제1 클럭 신호의 온-전압을 제n 캐리 신호의 온 전압으로 출력하는 캐리부, 제n+1 스테이지의 캐리 신호의 온-전압에 응답하여 상기 제n 게이트 신호를 제1 로우 전압으로 풀-다운하는 풀다운부, 상기 제n 캐리 신호의 온-전압 출력 구간 이외의 구간 동안 상기 제1 클럭 신호에 동기된 제1 신호를 출력하는 스위칭부, 상기 제1 신호에 응답하여, 상기 제n 게이트 신호를 상기 제1 로우 전압으로 유지하는 제1 유지부, 및 상기 제1 신호와 서로 다른 위상을 가지는 제2 신호에 응답하여 상기 제n 게이트 신호를 상기 제1 로우 전압으로 유지하는 제2 유지부를 포함한다.

본 발명의 실시예에서, 상기 게이트 구동 회로는 제1 스테이지의 상기 제18 트랜지스터의 제어부 및 제3 스테이지의 상기 제2 클럭 단자를 연결하는 제1 연결 배선 및 제2 스테이지의 상기 제18 트랜지스터의 제어부 및 제4 스테이지의 상기 제2 클럭 단자를 연결하는 제2 연결 배선을 더 포함할 수 있다. 상기 제1 연결 배선 및 상기 제2 연결 배선은 게이트 금속층 상에 배치될 수 있다. 상기 제1 연결 배선이 소스 금속층의 배선과 중첩되는 점의 개수는 상기 제2 연결 배선이 상기 소스 금속층의 배선과 중첩되는 점의 개수와 동일할 수 있다.

이와 같은 게이트 구동 회로 및 이를 구비한 표시 장치에 따르면, 게이트 출력 오프 구간에서 스테이지에 입력되는 클럭 신호의 하이 전압에 응답하여 게이트 출력 신호를 오프 전압으로 유지하는 제1 유지부 및 상기 클럭 신호의 로우 전압이 인가되는 구간 동안 상기 게이트 출력 신호를 오프 전압으로 유지하는 제2 유지부를 포함함으로써, 게이트 출력 신호가 플로팅 되는 것을 방지하여, 구동 신뢰성을 확보할 수 있으며, 표시 품질을 향상시킬 수 있다.

도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 도 1에 도시된 표시 장치의 게이트 구동 회로의 블록도이다.
도 3은 도 2에 도시된 스테이지에 대한 회로도이다.
도 4는 도 3에 도시된 스테이지의 신호의 파형도이다.
도 5는 도 2에 도시된 게이트 구동 회로의 일부분의 레이아웃을 나타내는 평면도이다.
도 6은 본 발명의 다른 실시예에 따른 표시 장치의 게이트 구동 회로의 일부분의 레이아웃을 나타내는 평면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 표시 장치의 게이트 구동 회로의 블록도이다.
도 8은 도 7에 도시된 스테이지에 대한 회로도이다.
도 9는 도 7에 도시된 스테이지의 신호의 파형도이다.
도 10은 도 7에 도시된 게이트 구동 회로의 일부분의 레이아웃을 나타내는 평면도이다.

도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다.

도 1을 참조하면, 상기 표시 장치는 표시 패널(100), 게이트 구동 회로(200), 소스 구동 회로(400) 및 인쇄회로기판(500)을 포함한다.

상기 표시 패널(100)은 표시 영역(DA) 및 상기 표시 영역(DA)을 둘러싸는 주변 영역(PA)을 포함한다. 상기 표시 영역(DA)에는 서로 교차하는 게이트 배선들, 소스 배선들 및 복수의 화소부를 포함한다. 각 화소부(P)는 게이트 배선(GL)과 소스 배선(DL)에 전기적으로 연결된 스위칭 소자(TR)와, 상기 스위칭 소자(TR)와 전기적으로 연결된 액정 캐패시터(CLC) 및 상기 액정 캐패시터(CLC)와 병렬 연결된 스토리지 캐패시터(CST)를 포함한다.

상기 게이트 구동 회로(200)는 상기 게이트 배선들에 하이 레벨의 게이트 신호들을 순차적으로 출력하는 쉬프트 레지스터를 포함한다. 상기 쉬프트 레지스터는 복수의 스테이지들(SRCn-1, SRCn, SRCn+1)(n은 자연수)을 포함한다. 상기 게이트 구동 회로(200)는 상기 게이트 배선들의 일단부에 대응하는 상기 주변 영역(PA)에 집적된다. 본 실시예에서는 상기 게이트 구동 회로(200)가 상기 게이트 배선들의 일단부에 대응하여 집적되는 것으로 설명하였으나, 상기 게이트 구동 회로(200)는 상기 게이트 배선들의 양단부에 대응하여 집적될 수도 있다.

상기 소스 구동 회로(400)는 상기 소스 배선들에 데이터 신호들을 출력하는 소스 구동칩(410)과, 상기 소스 구동칩(410)이 실장되어 상기 인쇄회로기판(500)과 상기 표시 패널(100)을 전기적으로 연결하는 연성회로기판(430)을 포함한다. 본 실시예에서는 상기 소스 구동칩(410)이 상기 연성회로기판(430)에 실장되는 것으로 설명하였으나, 상기 소스 구동칩(410)은 상기 표시 패널(100)에 직접 실장될 수 있고, 또한 상기 소스 구동칩(410)은 상기 표시 패널(100)의 주변 영역(PA)에 직접 집적될 수도 있다.

도 2는 도 1에 도시된 표시 장치의 일 실시예에 따른 게이트 구동 회로(200)의 블록도이다.

도 1 및 2를 참조하면, 상기 게이트 구동 회로(200)는 서로 종속적으로 연결된 제1 내지 제m 스테이지들(SRC1 내지 SRCm), 제1 더미 스테이지(SRCd1) 및 제2 더미 스테이지(SRCd2)를 포함하는 쉬프트 레지스터를 포함한다.

상기 제1 내지 제m 스테이지들(SRC1 내지 SRCm)은 m 개의 게이트 배선들과 각각 연결되어 상기 게이트 배선들에 m 개의 게이트 신호들을 순차적으로 출력한다. 상기 제1 더미 스테이지(SRCd1)는 상기 제m-1 및 제m 스테이지들(SRCm-1, SRCm)의 구동을 제어하고, 상기 제2 더미 스테이지(SRCd2)는 상기 제m 스테이지(SRCm) 및 상기 제1 더미 스테이지(SRCd1)의 구동을 제어한다. 상기 제1 및 제2 더미 스테이지들(SRCd1, SRCd2)은 게이트 배선들과 연결되지 않는다. 예를 들어, 상기 제1 내지 제m 스테이지들(SRC1 내지 SRCm), 상기 제1 더미 스테이지(SRCd1), 상기 제2 더미 스테이지(SRCd2)는 순차적으로 배치될 수 있다.

상기 각 스테이지는 제1 클럭 단자(CT1), 제2 클럭 단자(CT2), 제1 입력 단자(IN1), 제2 입력 단자(IN2), 제3 입력 단자(IN3), 제1 전압 단자(VT1), 제2 전압 단자(VT2), 제1 출력단자(OT1) 및 제2 출력 단자(OT2)를 포함한다.

상기 제1 클럭 단자(CT1)는 제1 클럭 신호(CK) 또는 상기 제1 클럭 신호(CK)와 서로 다른 위상을 갖는 제2 클럭 신호(CKB)를 수신한다. 상기 제2 클럭 신호(CKB)는 상기 제1 클럭 신호(CK)와 반전된 위상을 가질 수 있다. 예를 들어, 홀수 번째 스테이지들(SRC1, SRC3, ..., SRCd1)의 상기 제1 클럭 단자(CT1)는 상기 제1 클럭 신호(CK)를 수신하고, 짝수 번째 스테이지들(SRC2, SRC4,..., SRCd2)의 상기 제1 클럭 단자(CT1)는 상기 제2 클럭 신호(CKB)를 수신한다. 상기 제1 클럭 신호(CK) 및 상기 제2 클럭 신호(CKB)는 하이 전압(VDD)과 제1 로우 전압(VSS1)으로 이루어 진다.

상기 제2 클럭 단자(CT2)는 제1 클럭 신호(CK) 또는 상기 제2 클럭 신호(CKB)를 수신한다. 예를 들어, 홀수 번째 스테이지들(SRC1, SRC3,..., SRCd1)의 상기 제2 클럭 단자(CT2)는 상기 제2 클럭 신호(CKB)를 수신하고, 짝수 번째 스테이지들(SRC2, SRC4,..., SRCd2)의 상기 제2 클럭 단자(CT2)는 상기 제1 클럭 신호(CK)를 수신한다. 상기 제1 클럭 신호(CK) 및 상기 제2 클럭 신호(CKB)는 하이 전압(VDD)과 제1 로우 전압(VSS1)으로 이루어 진다.

상기 제1 입력 단자(IN1)는 수직개시신호(STV) 또는 이전 스테이지의 캐리 신호를 수신한다. 예를 들어, 상기 제1 스테이지(SRC1)의 상기 제1 입력 단자(IN1)는 상기 수직개시신호(STV)를 수신하고, 상기 제2 스테이지 내지 제2 더미 스테이지들(SRC2 내지 SRCd2)의 상기 제1 입력 단자(IN1)는 각각 이전 스테이지의 캐리 신호를 수신한다.

상기 제2 입력 단자(IN2)는 다음 스테이지의 캐리 신호 또는 수직개시신호(STV)를 수신한다. 예를 들어, 상기 제1 스테이지 내지 제1 더미 스테이지들(SRC1 내지 SRCd1)의 상기 제2 입력 단자(IN2)는 각각 다음 스테이지의 캐리 신호를 수신하고, 상기 제2 더미 스테이지(SRCd2)의 상기 제2 입력 단자(IN2)는 상기 수직개시신호(STV)를 수신한다. 상기 제2 더미 스테이지(SRCd2)의 상기 제2 입력 단자(IN2)에 수신되는 수직개시신호(STV)는 다음 프레임에 대응하는 수직개시신호일 수 있다.

상기 제3 입력 단자(IN3)는 다음다음 스테이지의 캐리 신호 또는 수직개시신호(STV)를 수신한다. 예를 들어, 상기 제1 스테이지 내지 제m 스테이지들(SRC1 내지 SRCm)의 상기 제3 입력 단자(IN3)는 상기 각각의 다음다음 스테이지의 캐리 신호를 수신하고, 상기 제1 더미 스테이지(SRCd1)의 상기 제3 입력 단자(IN3)는 상기 수직개시신호(STV)를 수신한다. 상기 제1 더미 스테이지(SRCd1)의 상기 제3 입력 단자(IN3)에 수신되는 수직개시신호(STV)는 다음 프레임에 대응하는 수직개시신호일 수 있다.

제1 전압 단자(VT1)는 상기 제1 로우 전압(VSS1)을 수신한다. 상기 제1 로우 전압(VSS1)은 제1 로우 레벨을 가지며, 상기 제1 로우 레벨은 상기 게이트 신호의 방전 레벨에 대응한다. 예를 들어, 상기 제1 로우 레벨은 약 -5.6 V일 수 있다.

상기 제2 전압 단자(VT2)는 상기 제1 로우 레벨(VSS1) 보다 낮은 제2 로우 레벨을 가지는 제2 로우 전압(VSS2)을 수신한다. 상기 제2 로우 레벨은 상기 스테이지에 포함된 제1 노드(도 3의 Q)(이하, Q 노드)의 방전 레벨에 대응한다. 예를 들어, 상기 제2 로우 레벨은 약 -10 V일 수 있다.

상기 제1 출력 단자(OT1)는 대응하는 상기 게이트 배선과 전기적으로 연결되어 상기 게이트 신호를 출력한다. 상기 제1 스테이지 내지 제m 스테이지들(SRC1 내지 SRCm)의 상기 제1 출력 단자(OT1)들은 각각 제1 내지 제m 게이트 신호들을 출력한다. 상기 제1 및 제2 더미 스테이지들(SRCd1, SRCd2)의 상기 제1 출력 단자(OT1)들은 게이트 신호를 출력하지 않는다.

상기 제2 출력 단자(OT2)는 상기 캐리 신호를 출력한다. 상기 제2 출력 단자(OT2)는 다음 스테이지의 제1 입력 단자(IN1)와 전기적으로 연결된다. 또한, 상기 제2 출력 단자(OT2)는 이전 스테이지의 제2 입력 단자(IN2) 및 한 단계 더 이전 스테이지의 제3 입력 단자(IN3)와 전기적으로 연결된다.

도 3은 도 2에 도시된 스테이지에 대한 회로도이다. 도 4는 도 3에 도시된 스테이지의 신호의 파형도이다.

도 2 내지 도 4를 참조하면, 본 실시예에 따른 제n 스테이지(SRCn)는 버퍼부(210), 충전부(220), 풀업부(230), 캐리부(240), 방전부(250), 풀다운부(260), 스위칭부(270), 제1 유지부(281) 및 제2 유지부(282)를 포함한다. 이하, 상기 제n 스테이지(SRCn)는 홀수 번째 스테이지들 중에 하나인 것으로 설명한다.

상기 버퍼부(210)는 제4 트랜지스터(T4)를 포함하고, 제어부와 입력부가 제n-1 캐리 신호(CRn-1)를 수신하는 상기 제1 입력 단자(IN1)와 연결되고 출력부가 Q 노드(Q)와 연결된다. 상기 Q 노드(Q)는 상기 충전부(220)의 일단과 연결된다. 상기 버퍼부(210)에 상기 수직개시신호(STV)의 하이 전압(VDD)이 수신되면, 상기 충전부(220)는 상기 하이 전압(VDD)에 대응하는 제1 전압(V1)을 충전한다. 상기 제4 트랜지스터(T4)의 상기 제어부는 게이트 전극이고, 상기 입력부는 소스 전극이며, 상기 출력부는 드레인 전극일 수 있다.

상기 풀업부(230)는 제1 트랜지스터(T1)를 포함하고, 제어부가 상기 Q 노드(Q)에 연결되고, 입력부가 상기 제1 클럭 단자(CT1)와 연결되고, 출력부가 출력 노드(O)에 연결된다. 상기 풀업부(230)의 제어부가 상기 충전부(220)의 일단과 연결되고, 상기 출력 노드(O)는 상기 제1 출력 단자(OT1)에 연결된다. 상기 충전부(220)의 일단은 상기 Q 노드(Q)와 연결되고, 타단은 상기 출력 노드(O)와 연결된다. 상기 제1 트랜지스터(T1)의 상기 제어부는 게이트 전극이고, 상기 입력부는 소스 전극이며, 상기 출력부는 드레인 전극일 수 있다.

상기 풀업부(230)의 제어부에는 상기 충전부(220)에 충전된 제1 전압(V1)이 인가된 상태에서 상기 제1 클럭 단자(CT1)에 상기 제1 클럭 신호(CKn)의 하이 전압(VDD)이 수신되면 상기 풀업부(230)는 부트스트랩(Bootstrap) 된다. 이때, 상기 풀업부(230)의 제어부와 연결된 상기 Q 노드(Q)는 상기 제1 전압(V1)에서 부스팅 전압(VBT)으로 부스팅 된다.

상기 풀업부(230)의 제어부에 상기 부스팅 전압(VBT)이 인가되는 동안, 상기 풀업부(230)는 상기 제1 클럭 신호(CKn)의 하이 전압(VDD)을 제n 게이트 신호(Gn)의 하이 전압(VDD)으로 출력한다.

상기 캐리부(240)는 제15 트랜지스터(T15)를 포함하고, 상기 제어부가 상기 Q 노드(Q)에 연결되고, 입력부가 상기 제1 클럭 단자(CT1)에 연결되고, 출력부가 제2 출력 단자(OT2)에 연결된다. 상기 캐리부(240)는 상기 Q 노드(Q)에 하이 전압이 인가되면 상기 클럭 단자(CT)에 수신된 상기 제1 클럭 신호(CKn)의 하이 전압(VDD)을 제n 캐리 신호(CRn)로 출력한다. 상기 제15 트랜지스터(T15)의 상기 제어부는 게이트 전극이고, 상기 입력부는 소스 전극이며, 상기 출력부는 드레인 전극일 수 있다.

상기 방전부(250)는 제9 트랜지스터(T9) 및 제16 트랜지스터(T16)를 포함한다. 상기 제9 트랜지스터(T9)는 제어부가 상기 제2 입력 단자(IN2)에 연결되고, 입력부가 상기 Q 노드(Q)에 연결되고, 출력부가 상기 제16 트랜지스터(T16)에 연결된다. 상기 제16 트랜지스터(T16)는 제어부와 입력부가 상기 제9 트랜지스터(T9)의 출력부와 공통 연결되고, 출력부가 제2 전압 단자(VT2)에 연결된다. 상기 방전부(250)는 상기 제2 입력 단자(IN2)에 제n+1 캐리 신호(CRn+1)가 수신되면 상기 Q 노드(Q)의 전압을 상기 제2 전압 단자(VT2)에 인가되는 상기 제2 전압(VSS2)으로 방전시킨다. 상기 제9 트랜지스터(T9) 및 상기 제16 트랜지스터(T16)의 상기 제어부는 게이트 전극이고, 상기 입력부는 소스 전극이며, 상기 출력부는 드레인 전극일 수 있다.

상기 풀다운부(260)는 제2 트랜지스터(T2)를 포함하고, 제어부가 상기 제2 입력 단자(IN2)에 연결되고, 입력부가 상기 출력 노드(O)에 연결되고, 출력부가 상기 제1 전압 단자(VT1)에 연결된다. 상기 풀다운부(260)는 상기 제2 입력 단자(IN2)에 상기 제n+1 캐리 신호(CRn+1)가 수신되면 상기 출력 노드(O)의 전압을 상기 제1 전압 단자(VT1)에 인가되는 상기 제1 전압(VSS1)으로 방전시킨다. 상기 제2 트랜지스터(T2)의 상기 제어부는 게이트 전극이고, 상기 입력부는 소스 전극이며, 상기 출력부는 드레인 전극일 수 있다.

상기 스위칭부(270)는 제12 트랜지스터(T12), 제7 트랜지스터(T7), 제13 트랜지스터(T13) 및 제8 트랜지스터(T8)를 포함한다. 상기 제12 트랜지스터(T12)는 제어부와 입력부가 상기 제1 클럭 단자(CT1)에 연결되고, 출력부가 상기 제13 트랜지스터(T13)의 입력부 및 상기 제7 트랜지스터(T7)와 연결된다. 상기 제7 트랜지스터(T7)는 제어부가 상기 제12 트랜지스터(T12)의 출력부에 연결되고, 입력부가 상기 제1 클럭 단자(CT)에 연결되고, 출력부가 상기 제8 트랜지스터(T8)의 입력부와 연결된다. 상기 제7 트랜지스터(T7)의 출력부는 N 노드(N)에 연결된다. 상기 제13 트랜지스터(T13)는 제어부가 상기 제2 출력 노드(OT2)와 연결된 C 노드(C)에 연결되고 입력부가 제12 트랜지스터(T12)와 연결되고 출력부가 상기 제1 전압 단자(VT1)에 연결된다. 상기 제8 트랜지스터(T8)는 제어부가 상기 C 노드(C)에 연결되고 입력부가 상기 N 노드(N)에 연결되고 상기 출력부가 상기 제1 전압 단자(VT1)에 연결된다. 상기 제12 트랜지스터(T12), 상기 제7 트랜지스터(T7), 상기 제13 트랜지스터(T13) 및 상기 제8 트랜지스터(T8)의 상기 제어부는 게이트 전극이고, 상기 입력부는 소스 전극이며, 상기 출력부는 드레인 전극일 수 있다.

상기 스위칭부(270)는 상기 C 노드(C)에 하이 전압이 인가되는 구간 동안에, 상기 제1 클럭 단자(CT1)에 수신된 상기 제1 클럭 신호(CKn)를 상기 제1 전압 단자(VT1)에 인가된 상기 제1 전압(VSS1)으로 방전시킨다. 즉, 상기 C 노드(C)에 하이 전압에 응답하여 상기 제8 및 제13 트랜지스터들(T8, T13)은 턴-온 되고 이에 따라 상기 N 노드(N)의 상기 제1 클럭 신호(CKn)는 상기 제1 전압(VSS1)으로 방전된다.

상기 스위칭부(270)는 상기 C 노드(C)에 전압이 인가되는 게이트 출력 오프(Gout-Off) 구간 동안에 상기 N 노드(N)에는 상기 제1 클럭 단자(CT1)에 수신된 상기 제1 클럭 신호(CKn)로부터 동기되며, 상기 제1 클럭 신호(CKn)와 위상이 동일한 N 노드 신호가 인가된다. 즉, 상기 C 노드(C)에 전압이 인가되면 상기 제8 및 제13 트랜지스터들(T8, T13)은 턴-온 되고 이에 따라 상기 N 노드(N)에는 상기 제1 클럭 신호(CKn)의 하이 전압(VDD) 보나 낮은 레벨의 하이 전압(Vdd)을 갖는 상기 제n 노드 신호가 인가된다. 상기 N 노드 신호의 하이 전압(Vdd)은 상기 제1 클럭 신호(CKn)가 상기 제7 및 제12 트랜지스터들(T7, T12) 및 기생 캐패시터들을 경유함에 따라서 상기 제1 클럭 신호(CKn)의 하이 전압(VDD) 보다 낮은 레벨을 가진다.

상기 제1 유지부(281)는 제3 트랜지스터(T3)를 포함하고, 제어부가 상기 N 노드(N)에 연결되고, 입력부가 상기 출력 노드(O)에 연결되고, 출력부가 상기 제1 전압 단자(VT1)에 연결된다. 상기 제1 유지부(281)는 상기 게이트 출력 오프(Gout-off) 구간 동안에 상기 N 노드 신호에 응답하여 상기 출력 노드(0)의 전압을 상기 제1 전압(VSS1)으로 유지시킨다. 즉, 상기 제1 유지부(281)는 상기 제1 클럭 신호(CKn)와 위상이 동일한 상기 N 노드 신호의 하이 전압(Vdd)에 응답하여 상기 출력 노드(0) 전압을 상기 제1 전압(VSS1)으로 유지시킨다. 상기 제3 트랜지스터(T3)의 상기 제어부는 게이트 전극이고, 상기 입력부는 소스 전극이며, 상기 출력부는 드레인 전극일 수 있다.

상기 제2 유지부(282)는 제18 트랜지스터(T18)를 포함하고, 제어부가 상기 제2 클럭 단자(CT2)에 연결되고, 입력부가 상기 출력 노드(O)에 연결되고, 출력부가 상기 제1 전압 단자(VT1)에 연결된다. 상기 제2 유지부(282)는 상기 게이트 출력 오프(Gout-Off) 구간 동안에 상기 제2 클럭 단자(CT2)로부터 수신되는 상기 제2 클럭 신호(CKBn)에 응답하여 상기 출력 노드(0)의 전압을 상기 제1 전압(VSS1)으로 유지시킨다. 즉, 상기 제2 유지부(282)는 상기 제2 클럭 신호(CKBn)의 하이 전압(VDD)에 응답하여 상기 출력 노드(0) 전압을 상기 제1 전압(VSS1)으로 유지시킨다. 즉, 상기 제3 트랜지스터(T3)가 턴-오프되는 상기 N 노드 신호의 로우 전압이 인가되는 구간에도 상기 제2 유지부(282)가 상기 출력 노드(0)의 전압을 상기 제1 전압(VSS1)으로 유지시킨다. 이에 따라, 상기 N 노드 신호의 로우 전압이 인가되는 구간에도 상기 출력 노드(0)의 전압이 플로팅(floating) 상태가 되는 것을 방지할 수 있다. 상기 제18 트랜지스터(T18)의 상기 제어부는 게이트 전극이고, 상기 입력부는 소스 전극이며, 상기 출력부는 드레인 전극일 수 있다.

본 실시예에 따른 제n 스테이지(SRCn)는 제3 유지부(283), 제4 유지부(284), 제5 유지부(285) 및 제6 유지부(286)를 더 포함할 수 있다.

상기 제3 유지부(283)는 제10 트랜지스터(T10)를 포함하고, 제어부가 상기 N 노드(N)에 연결되고 입력부가 상기 Q 노드(Q)에 연결되고 출력부가 상기 제2 전압 단자(VT2)에 연결된다. 상기 제3 유지부(283)는 상기 게이트 출력 오프(Gout-Off) 구간 동안에 상기 N 노드 신호에 응답하여 상기 Q 노드(Q)의 전압을 상기 제2 전압(VSS2)으로 유지시킨다. 상기 게이트 출력 오프(Gout-Off) 구간 동안의 상기 N 노드 신호는 상기 제1 클럭 신호(CKn)와 위상이 동일하다. 상기 제10 트랜지스터(T10)의 상기 제어부는 게이트 전극이고, 상기 입력부는 소스 전극이며, 상기 출력부는 드레인 전극일 수 있다.

상기 제4 유지부(284)는 제5 트랜지스터(T5)를 포함하고, 제어부가 상기 제1 입력 단자(IN1)에 연결되고 입력부가 상기 N 노드(N)에 연결되고 출력부가 상기 제2 전압 단자(VT2)에 연결된다. 상기 제4 유지부(284)는 상기 제n-1 캐리 신호(CRn-1)에 응답하여 상기 N 노드(N)의 전압을 상기 제2 전압(VSS2)으로 유지시킨다. 상기 제5 트랜지스터(T5)의 상기 제어부는 게이트 전극이고, 상기 입력부는 소스 전극이며, 상기 출력부는 드레인 전극일 수 있다.

상기 제5 유지부(285)는 제6 트랜지스터(T6)를 포함하고, 제어부가 상기 제3 입력 단자(IN3)에 연결되고 입력부가 상기 Q 노드(Q)에 연결되고 출력부가 상기 제2 전압 단자(VT2)에 연결된다. 상기 제5 유지부(285)는 상기 게이트 출력 오프(Gout-Off) 구간 동안에 상기 제3 입력 단자(IN3)에 수신된 제n+2 캐리 신호(CRn+2)에 응답하여 상기 Q 노드(Q)의 전압을 상기 제2 전압(VSS2)으로 유지시킨다. 상기 제6 트랜지스터(T6)의 상기 제어부는 게이트 전극이고, 상기 입력부는 소스 전극이며, 상기 출력부는 드레인 전극일 수 있다.

상기 제6 유지부(286)는 제17 트랜지스터(T17)를 포함하고, 제어부가 상기 제2 입력 단자(IN2)에 연결되고 입력부가 상기 Q 노드(Q)에 연결되고 출력부가 상기 제2 전압 단자(VT2)에 연결된다. 상기 제6 유지부(286)는 상기 게이트 출력 오프(Gout-Off) 구간 동안에 제n+1 캐리 신호(CRn+1)에 응답하여 상기 Q 노드(Q)의 전압을 상기 제2 전압(VSS2)으로 유지시킨다. 상기 제17 트랜지스터(T17)의 상기 제어부는 게이트 전극이고, 상기 입력부는 소스 전극이며, 상기 출력부는 드레인 전극일 수 있다.

도 5는 도 2에 도시된 게이트 구동 회로(200)의 일부분의 레이아웃을 나타내는 평면도이다.

도 5에서는 4개의 스테이지(SRCA 내지 SRCD)를 도시한다. 도 5에서는 두 종류의 제1 클럭 신호(CK1 및 CK2) 및 그에 대응하는 두 종류의 제2 클럭 신호(CKB1 및 CKB2)가 인가되는 것을 도시한다. CKB1 신호는 CK1 신호에 대해 반전된 신호일 수 있다. CKB2 신호는 CK2 신호에 대해 반전된 신호일 수 있다.

CK1 신호는 상기 SRCA 스테이지의 게이트 출력 신호에 대응하는 클럭 신호이고, CK2 신호는 상기 SRCB 스테이지의 게이트 출력 신호에 대응하는 클럭 신호이고, CKB1 신호는 상기 SRCC 스테이지의 게이트 출력 신호에 대응하는 클럭 신호이고, CKB2 신호는 상기 SRCD 스테이지의 게이트 출력 신호에 대응하는 클럭 신호이다.

상기 SRCC 스테이지는 상기 SRCA 스테이지의 이전 스테이지일 수 있다. 예를 들어, 상기 SRCA 스테이지를 제N 스테이지라고 가정하면, 상기 SRCC 스테이지는 제N-1 스테이지일 수 있다. 상기 SRCD 스테이지는 상기 SRCB 스테이지의 이전 스테이지일 수 있다. 예를 들어, 상기 SRCB 스테이지를 제N 스테이지라고 가정하면, 상기 SRCD 스테이지는 제N-1 스테이지일 수 있다.

도시한 바와는 달리, 상기 게이트 구동 회로(200)에는 한 종류의 제1 클럭 신호(CK) 및 한 종류의 제2 클럭 신호(CKB)가 인가될 수 있다.

도 5에서는 상기 풀업부(230)의 상기 제1 트랜지스터(T1), 상기 풀다운부(260)의 상기 제2 트랜지스터(T2), 상기 제1 유지부(281)의 제3 트랜지스터(T3) 및 상기 제2 유지부(282)의 제18 트랜지스터(T18)가 배치된 영역을 도시한다.

도 5에서 음영으로 표시된 영역은 게이트 전극을 포함하는 게이트 금속층을 나타내고, 빗금으로 표시된 영역은 소스 전극 및 드레인 전극을 포함하는 소스 금속층을 나타낸다.

도 2, 도 3 및 도 5를 참조하면, SRCA 스테이지 영역 내에는 제1 트랜지스터(TA1), 제2 트랜지스터(TA2), 제3 트랜지스터(TA3) 및 제18 트랜지스터(TA18)가 배치된다. 상기 제1 트랜지스터(TA1)는 상기 풀업부(230)에 포함되고, 상기 제2 트랜지스터(TA2)는 상기 풀다운부(260)에 포함되며, 상기 제3 트랜지스터(TA3)는 상기 제1 유지부(281)에 포함되고, 상기 제18 트랜지스터(TA18)는 상기 제2 유지부(282)에 포함된다.

상기 제1 트랜지스터(TA1)는 게이트 전극(GA1), 소스 전극(SA1) 및 드레인 전극(DA1)을 포함하고, 상기 제2 트랜지스터(TA2)는 게이트 전극(GA2), 소스 전극(SA2) 및 드레인 전극(DA2)을 포함하며, 상기 제3 트랜지스터(TA3)는 게이트 전극(GA3), 소스 전극(SA3) 및 드레인 전극(DA3)을 포함하고, 상기 제18 트랜지스터(TA18)는 게이트 전극(GA18), 소스 전극(SA18) 및 드레인 전극(DA18)을 포함한다.

본 실시예에서, 상기 제18 트랜지스터(TA18)는 상기 제1 및 제2 트랜지스터(TA1, TA2)의 사이에 배치된다.

제1 클럭 신호인 CK1 신호를 기초로 게이트 출력 신호를 생성하는 SRCA 스테이지의 상기 제18 트랜지스터(TA18)의 게이트 전극(GA18)에는 제2 클럭 신호인 CKB1 신호가 인가된다.

상기 제18 트랜지스터(TA18)의 게이트 전극(GA18)은 상기 SRCA 스테이지의 이전 스테이지에 해당하는 SRCC 스테이지 내에 배치된 CKB1 신호 배선에 연결될 수 있다. 상기 제18 트랜지스터(TA18)의 게이트 전극(GA18)은 상기 SRCC 스테이지 내에 배치된 제3 컨택부(CC3)를 통해 상기 CKB1 신호 배선에 연결될 수 있다.

SRCA 스테이지 영역 내에는 상기 제1 트랜지스터(TA1)의 게이트 전극(GA1)의 신호를 다른 구성요소(예를 들어, 제6 트랜지스터(T6)의 소스 전극)로 전달하기 위한 제1 컨택부(CA1) 및 제2 컨택부(CA2)가 배치될 수 있다. 상기 제1 컨택부(CA1)는 상기 게이트 전극(GA1)의 신호를 상기 게이트 금속층으로부터 상기 소스 금속층으로 전달한다. 상기 제2 컨택부(CA2)는 상기 게이트 전극(GA1)의 신호를 상기 소스 금속층으로부터 상기 게이트 금속층으로 전달한다. 상기 제1 컨택부(CA1) 및 상기 제2 컨택부(CA2)는 SRCA 스테이지의 Q노드(QA)에 대응한다.

SRCA 스테이지 영역 내에는 상기 CK1 신호를 다른 구성요소(예를 들어, 다른 스테이지의 제18 트랜지스터(T18)의 게이트 전극)로 전달하기 위한 제3 컨택부(CA3)가 배치될 수 있다. 상기 제3 컨택부(CA3)는 상기 CK1 신호를 상기 소스 금속층으로부터 상기 게이트 금속층으로 전달한다.

SRCB 스테이지 영역 내에는 제1 트랜지스터(TB1), 제2 트랜지스터(TB2), 제3 트랜지스터(TB3) 및 제18 트랜지스터(TB18)가 배치된다.

본 실시예에서, 상기 제18 트랜지스터(TB18)는 상기 제1 및 제2 트랜지스터(TB1, TB2)의 사이에 배치된다.

제1 클럭 신호인 CK2 신호를 기초로 게이트 출력 신호를 생성하는 SRCB 스테이지의 상기 제18 트랜지스터(TB18)의 게이트 전극(GB18)에는 제2 클럭 신호인 CKB2 신호가 인가된다.

상기 제18 트랜지스터(TB18)의 게이트 전극(GB18)은 상기 SRCB 스테이지의 이전 스테이지에 해당하는 SRCD 스테이지 내에 배치된 CKB2 신호 배선에 연결될 수 있다. 상기 제18 트랜지스터(TB18)의 게이트 전극(GB18)은 상기 SRCD 스테이지 내에 배치된 제3 컨택부(CD3)를 통해 상기 CKB2 신호 배선에 연결될 수 있다.

SRCB 스테이지 영역 내에는 상기 제1 트랜지스터(TB1)의 게이트 전극(GB1)의 신호를 다른 구성요소(예를 들어, 제6 트랜지스터(T6)의 소스 전극)로 전달하기 위한 제1 컨택부(CB1) 및 제2 컨택부(CB2)가 배치될 수 있다.

SRCB 스테이지 영역 내에는 상기 CK2 신호를 다른 구성요소(예를 들어, 다른 스테이지의 제18 트랜지스터(T18)의 게이트 전극)로 전달하기 위한 제3 컨택부(CB3)가 배치될 수 있다.

SRCC 스테이지 영역 내에는 제1 트랜지스터(TC1), 제2 트랜지스터(TC2), 제3 트랜지스터(TC3) 및 제18 트랜지스터(TC18)가 배치된다.

본 실시예에서, 상기 제18 트랜지스터(TC18)는 상기 제1 및 제2 트랜지스터(TC1, TC2)의 사이에 배치된다.

SRCC 스테이지 영역 내에는 상기 제1 트랜지스터(TC1)의 게이트 전극(GC1)의 신호를 다른 구성요소(예를 들어, 제6 트랜지스터(T6)의 소스 전극)로 전달하기 위한 제1 컨택부(CC1) 및 제2 컨택부(CC2)가 배치될 수 있다.

SRCC 스테이지 영역 내에는 상기 CKB1 신호를 다른 구성요소(예를 들어, 다른 스테이지의 제18 트랜지스터(T18)의 게이트 전극)로 전달하기 위한 제3 컨택부(CC3)가 배치될 수 있다.

SRCD 스테이지 영역 내에는 제1 트랜지스터(TD1), 제2 트랜지스터(TD2), 제3 트랜지스터(TD3) 및 제18 트랜지스터(TD18)가 배치된다.

본 실시예에서, 상기 제18 트랜지스터(TD18)는 상기 제1 및 제2 트랜지스터(TD1, TD2)의 사이에 배치된다.

SRCD 스테이지 영역 내에는 상기 제1 트랜지스터(TD1)의 게이트 전극(GD1)의 신호를 다른 구성요소(예를 들어, 제6 트랜지스터(T6)의 소스 전극)로 전달하기 위한 제1 컨택부(CD1) 및 제2 컨택부(CD2)가 배치될 수 있다.

SRCD 스테이지 영역 내에는 상기 CKB2 신호를 다른 구성요소(예를 들어, 다른 스테이지의 제18 트랜지스터(T18)의 게이트 전극)로 전달하기 위한 제3 컨택부(CD3)가 배치될 수 있다.

본 실시예에 따른 게이트 구동 회로(200)는 제어부가 제2 클럭 신호와 연결되며, 입력부가 게이트 출력부(Gn)에 연결되며, 출력부가 제1 전압(VSS1)에 연결된 제2 유지부를 포함함으로써, 게이트 출력 오프 구간(Gout-off) 동안 제1 클럭 신호(CKn)가 로우 레벨 구간에도 게이트 출력부(Gn)가 제1 전압(VSS1)으로 유지될 수 있다. 이에 따라, 상기 게이트 출력부(Gn)가 플로팅 되는 것을 방지하여, 구동 신뢰성을 확보할 수 있으며, 표시 품질을 향상시킬 수 있다.

도 6은 본 발명의 다른 실시예에 따른 표시 장치의 게이트 구동 회로의 일부분의 레이아웃을 나타내는 평면도이다.

본 실시예에 따른 표시 장치는 게이트 구동 회로의 레이아웃을 제외하면, 도 1에 나타난 표시 장치와 실질적으로 동일하다.

본 실시예에 따른 게이트 구동 회로는 SRCA 스테이지의 제18 트랜지스터(TA18)의 게이트 전극 및 SRCC 스테이지의 제3 컨택부(CC3)를 연결하는 배선을 제외하면, 도 5에 나타난 게이트 구동회로의 레이아웃과 실질적으로 동일하다. 따라서, 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하고, 반복되는 설명은 생략한다.

도 6에서는 상기 풀업부(230)의 상기 제1 트랜지스터(T1), 상기 풀다운부(260)의 상기 제2 트랜지스터(T2), 상기 제1 유지부(281)의 제3 트랜지스터(T3) 및 상기 제2 유지부(282)의 제18 트랜지스터(T18)가 배치된 영역을 도시한다.

도 6에서 음영으로 표시된 영역은 게이트 전극을 포함하는 게이트 금속층을 나타내고, 빗금으로 표시된 영역은 소스 전극 및 드레인 전극을 포함하는 소스 금속층을 나타낸다.

도 2, 도 3 및 도 6을 참조하면, SRCA 스테이지 영역 내에는 제1 트랜지스터(TA1), 제2 트랜지스터(TA2), 제3 트랜지스터(TA3) 및 제18 트랜지스터(TA18)가 배치된다.

상기 제18 트랜지스터(TA18)의 게이트 전극(GA18)은 제1 연결 배선(CL1)을 통해 상기 SRCA 스테이지의 이전 스테이지에 해당하는 SRCC 스테이지 내에 배치된 CKB1 신호 배선에 연결될 수 있다. 상기 제1 연결 배선(CL1)은 게이트 금속층에 배치될 수 있다. 상기 제18 트랜지스터(TA18)의 게이트 전극(GA18)은 상기 SRCC 스테이지 내에 배치된 제3 컨택부(CC3)를 통해 상기 CKB1 신호 배선에 연결될 수 있다.

SRCA 스테이지 영역 내에는 상기 제1 트랜지스터(TA1)의 게이트 전극(GA1)의 신호를 다른 구성요소(예를 들어, 제6 트랜지스터(T6)의 소스 전극)로 전달하기 위한 제1 컨택부(CA1) 및 제2 컨택부(CA2)가 배치될 수 있다.

SRCA 스테이지 영역 내에는 상기 CK1 신호를 다른 구성요소(예를 들어, 다른 스테이지의 제18 트랜지스터(T18)의 게이트 전극)로 전달하기 위한 제3 컨택부(CA3)가 배치될 수 있다.

상기 제18 트랜지스터(TB18)의 게이트 전극(GB18)은 제2 연결 배선(CL2)을 통해 상기 SRCB 스테이지의 이전 스테이지에 해당하는 SRCD 스테이지 내에 배치된 CKB2 신호 배선에 연결될 수 있다. 상기 제2 연결 배선(CL2)은 게이트 금속층에 배치될 수 있다. 상기 제18 트랜지스터(TB18)의 게이트 전극(GB18)은 상기 SRCD 스테이지 내에 배치된 제3 컨택부(CD3)를 통해 상기 CKB2 신호 배선에 연결될 수 있다.

상기 SRCA 스테이지의 상기 제18 트랜지스터(TA18)의 게이트 전극(GA18)을 다른 스테이지의 클럭 신호 단자에 연결하는 상기 제1 연결 배선(CL1)이 소스 금속층의 배선과 중첩되는 점의 개수는 상기 SRCB 스테이지의 상기 제18 트랜지스터(TB18)의 게이트 전극(GB18)을 다른 스테이지의 클럭 신호 단자에 연결하는 상기 제2 연결 배선(CL2)이 소스 금속층의 배선과 중첩되는 점의 개수는 동일할 수 있다. 본 실시예에서, 상기 제1 연결 배선(CL1)이 소스 금속층의 배선과 중첩되는 점의 개수 및 상기 제2 연결 배선(CL2)이 소스 금속층의 배선과 중첩되는 점의 개수는 각각 9개이다.

뿐만 아니라, 상기 제1 연결 배선(CL1)이 소스 금속층의 배선과 중첩되는 면적은 상기 제2 연결 배선(CL2)이 소스 금속층의 배선과 중첩되는 면적과 동일할 수 있다.

본 실시예에 따른 게이트 구동 회로(200)에서 상기 제1 연결 배선(CL1)이 소스 금속층과 중첩되는 점의 개수는 상기 제2 연결 배선(CL2)이 소스 금속층과 중첩되는 점의 개수와 동일하므로, 상기 제1 연결 배선(CL1) 및 상기 제2 연결 배선(CL2)과 소스 금속층 간에 발생하는 캐패시턴스 및 상기 제1 연결 배선(CL1) 및 상기 제2 연결 배선(CL2)의 로드를 실질적으로 동일하게 유지할 수 있다. 따라서, 구동 신뢰성을 확보할 수 있으며, 표시 품질을 향상시킬 수 있다.

도 7은 본 발명의 다른 실시예에 따른 표시 장치의 게이트 구동 회로의 블록도이다.

본 실시예에 따른 표시 장치는 게이트 구동 회로를 제외하면, 도 1에 나타난 표시 장치와 실질적으로 동일하다.

본 실시예에 따른 게이트 구동 회로는 제3 더미 스테이지를 더 포함하며, 각각의 스테이지가 제2 클럭 단자를 포함하지 않고, 제4 입력 단자 및 제3 출력 단자를 더 포함하는 것을 제외하면, 도 2에 나타난 게이트 구동 회로와 실질적으로 동일하다. 따라서, 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하고, 반복되는 설명은 생략한다.

도 1 및 7을 참조하면, 상기 게이트 구동 회로(200)는 서로 종속적으로 연결된 제1 내지 제m 스테이지들(SRC1 내지 SRCm), 제1 더미 스테이지(SRCd1), 제2 더미 스테이지(SRCd2) 및 제3 더미 스테이지(SRCd3)를 포함하는 쉬프트 레지스터를 포함한다.

상기 제1 내지 제m 스테이지들(SRC1 내지 SRCm)은 m 개의 게이트 배선들과 각각 연결되어 상기 게이트 배선들에 m 개의 게이트 신호들을 순차적으로 출력한다. 상기 제1 더미 스테이지(SRCd1)는 상기 제m-1 및 제m 스테이지들(SRCm-1, SRCm)의 구동을 제어하고, 상기 제2 더미 스테이지(SRCd2)는 상기 제m 스테이지(SRCm) 및 상기 제1 더미 스테이지(SRCd1)의 구동을 제어한다. 상기 제3 더미 스테이지(SRCd3)는 상기 제1 스테이지(SRC1)의 구동을 제어한다. 상기 제1, 제2 및 제3 더미 스테이지들(SRCd1, SRCd2, SRCd3)은 게이트 배선들과 연결되지 않는다. 예를 들어, 상기 제3 더미 스테이지(SRCd3), 상기 제1 내지 제m 스테이지들(SRC1 내지 SRCm), 상기 제1 더미 스테이지(SRCd1), 상기 제2 더미 스테이지(SRCd2)는 순차적으로 배치될 수 있다.

상기 각 스테이지는 제1 클럭 단자(CT1), 제1 입력 단자(IN1), 제2 입력 단자(IN2), 제3 입력 단자(IN3), 제4 입력 단자(IN4), 제1 전압 단자(VT1), 제2 전압 단자(VT2), 제1 출력단자(OT1), 제2 출력 단자(OT2) 및 제3 출력 단자(OT3)를 포함한다.

상기 제1 클럭 단자(CT1)는 상기 제1 클럭 신호(CK) 또는 상기 제2 클럭 신호(CKB)를 수신한다. 예를 들어, 홀수 번째 스테이지들(SRCd3, SRC2, SRC4,..., SRCd1)의 상기 제1 클럭 단자(CT1)는 상기 제1 클럭 신호(CK)를 수신하고, 짝수 번째 스테이지들(SRC1, SRC3,..., SRCd2)의 상기 제1 클럭 단자(CT1)는 상기 제2 클럭 신호(CKB)를 수신한다. 상기 제1 클럭 신호(CK) 및 상기 제2 클럭 신호(CKB)는 하이 전압(VDD)과 제1 로우 전압(VSS1)으로 이루어 진다.

상기 제1 입력 단자(IN1)는 수직개시신호(STV) 또는 이전 스테이지의 캐리 신호를 수신한다. 예를 들어, 상기 제3 더미 스테이지(SRCd3)의 상기 제1 입력 단자(IN1)는 상기 수직개시신호(STV)를 수신하고, 상기 제1 스테이지 내지 제2 더미 스테이지들(SRC1 내지 SRCd2)의 상기 제1 입력 단자(IN1)는 각각 이전 스테이지의 캐리 신호를 수신한다.

상기 제2 입력 단자(IN2)는 다음 스테이지의 캐리 신호 또는 수직개시신호(STV)를 수신한다. 예를 들어, 상기 제3 더미 스테이지(SRCd3) 내지 제1 더미 스테이지들(SRCd3 내지 SRCd1)의 상기 제2 입력 단자(IN2)는 상기 다음 스테이지의 캐리 신호를 각각 수신하고, 상기 제2 더미 스테이지(SRCd2)의 상기 제2 입력 단자(IN2)는 상기 수직개시신호(STV)를 수신한다. 상기 제2 더미 스테이지(SRCd2)의 상기 제2 입력 단자(IN2)에 수신되는 수직개시신호(STV)는 다음 프레임에 대응하는 수직개시신호일 수 있다.

상기 제3 입력 단자(IN3)는 다음다음 스테이지의 캐리 신호 또는 수직개시신호(STV)를 수신한다. 예를 들어, 상기 제3 더미 스테이지 내지 제m 스테이지들(SRCd3 내지 SRCm)의 상기 제3 입력 단자(IN3)는 상기 다음 스테이지의 캐리 신호를 각각 수신하고, 상기 제1 더미 스테이지(SRCd1)의 상기 제3 입력 단자(IN3)는 상기 수직개시신호(STV)를 수신한다.

상기 제4 입력 단자(IN4)는 이전 스테이지의 N 노드 신호를 수신한다. 상기 이전 스테이지의 N 노드 신호는 이전 스테이지의 N 노드(N)에 인가되는 신호로써, 이 전 스테이지의 제1 클럭 단자(CT1)에 인가되는 신호에 의해 동기되는 신호이다. 예를 들어, 이전 스테이지의 제1 클럭 단자(CT1)에 제1 클럭 신호(CK)가 인가된 경우, 상기 이전 스테이지의 N 노드 신호의 위상은 상기 제1 클럭 신호(CK)와 동일하다. 이에 따라, 상기 이전 스테이지의 N 노드 신호는 현 스테이지의 제1 클럭 단자(CT1)에 인가되는 신호와 서로 다른 위상을 가진다. 예를 들어, 현 스테이지의 제1 클럭 단자를 통해 인가되는 신호와 상기 이전 스테이지의 N 노드 신호의 위상은 서로 반전된 것일 수 있다. 상기 제1 스테이지 내지 제2 더미 스테이지들(SRC1 내지 SRCd2)의 상기 제4 입력 단자(IN4)는 상기 이전 스테이지의 N 노드 신호를 각각 수신한다. 본 실시예에서 상기 제4 입력 단자(IN4)는 이전 스테이지의 N 노드 신호를 수신하는 것을 예시하였으나, 이에 한정되지 않으며, 예를 들어, 상기 제4 입력 단자(IN4)는 상기 제n 스테이지와 다른 스테이지의 N 노드 신호를 수신할 수 있다.

제1 전압 단자(VT1)는 상기 제1 로우 전압(VSS1)을 수신한다. 상기 제1 로우 전압(VSS1)은 제1 로우 레벨을 가지며, 상기 제1 로우 레벨은 상기 게이트 신호의 방전 레벨에 대응한다. 예를 들어, 상기 제1 로우 레벨은 약 -5.6 V이다.

상기 제2 전압 단자(VT2)는 상기 제1 로우 레벨(VSS1) 보다 낮은 제2 로우 레벨을 가지는 제2 로우 전압(VSS2)을 수신한다. 상기 제2 로우 레벨은 상기 스테이지에 포함된 제1 노드(Q)(이하, Q 노드)의 방전 레벨에 대응한다. 예를 들어, 상기 제2 로우 레벨은 약 -10 V이다.

상기 제1 출력 단자(OT1)는 대응하는 상기 게이트 배선과 전기적으로 연결되어 상기 게이트 신호를 출력한다. 상기 제1 스테이지 내지 제m 스테이지들(SRC1 내지 SRCm)의 상기 제1 출력 단자(OT1)들은 각각 제1 내지 제m 게이트 신호들을 출력한다. 상기 제1 내지 제3 더미 스테이지들(SRCd1, SRCd2, SRCd3)의 상기 제1 출력 단자(OT1)들은 게이트 신호를 출력하지 않는다.

상기 제3 출력 단자(OT3)는 N 노드 신호를 출력한다. 상기 제3 출력 단자(OT3)는 다음 스테이지의 제4 입력 단자(IN4)와 전기적으로 연결된다. 본 실시예에서 상기 제3 출력 단자(OT3)는 다음 스테이지의 제4 입력 단자(IN4)와 연결되는 것을 예시하였으나, 이에 한정되지 않으며, 상기 제3 출력 단자(OT3)는 상기 제n 스테이지와 다른 스테이지의 제4 입력 단자(IN4)와 연결될 수 있다.

도 8은 도 7에 도시된 스테이지에 대한 회로도이다. 도 9는 도 7에 도시된 스테이지의 신호의 파형도이다.

본 실시예에 따른 게이트 구동 회로 및 표시 장치는 게이트 구동 회로의 제2 유지부를 제외하고는 도 1 내지 도 5를 참조하여 설명한 게이트 구동 회로 및 표시 장치와 실질적으로 동일하다. 따라서, 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하고, 반복되는 설명은 생략한다.

도 7 내지 도 9를 참조하면, 본 실시예에 따른 제n 스테이지(SRCn)는 버퍼부(210), 충전부(220), 풀업부(230), 캐리부(240), 방전부(250), 풀다운부(260), 스위칭부(270), 제1 유지부(281) 및 제2 유지부(282)를 포함한다. 이하, 상기 n 스테이지(SRCn)는 홀수 번째 스테이지들 중에 하나인 것으로 설명한다.

상기 제2 유지부(282)는 제18 트랜지스터(T18)를 포함하고, 제어부가 상기 제4 입력 단자(IN4)에 연결되고, 입력부가 상기 출력 노드(O)에 연결되고, 출력부가 상기 제1 전압 단자(VT1)에 연결된다. 상기 제2 유지부(282)는 상기 게이트 출력 오프(Gout-Off) 구간 동안에 상기 제4 입력 단자(IN4)로부터 수신되는 이전 스테이지의 N 노드 신호(IVTn-1)에 응답하여 상기 출력 노드(0)의 전압을 상기 제1 전압(VSS1)으로 유지시킨다. 즉, 상기 제2 유지부(282)는 상기 이전 스테이지의 N 노드 신호(IVTn-1)의 하이 전압(Vdd)에 응답하여 상기 출력 노드(0) 전압을 상기 제1 전압(VSS1)으로 유지시킨다. 즉, 상기 제3 트랜지스터(T3)가 턴-오프되는 N 노드 신호(IVTn)의 로우 전압이 인가되는 구간에도 상기 제2 유지부(282)가 상기 출력 노드(0)의 전압을 상기 제1 전압(VSS1)으로 유지시킨다. 이에 따라, 상기 N 노드 신호(IVTn)의 로우 전압이 인가되는 구간에도 상기 출력 노드(0)의 전압이 플로팅(floating) 상태가 되는 것을 방지할 수 있다.

본 실시예에서, 상기 제2 유지부(282)는 바로 이전 스테이지의 N 노드 신호(IVTn-1)에 연결되는 것을 예시하였으나, 이에 한정되지 않으며, 상기 제2 유지부(282)는 이전 스테이지들 중 어느 하나의 N 노드 신호에 연결될 수 있다.

이와는 달리, 상기 제2 유지부(282)는 다음 스테이지들 중 어느 하나의 N 노드 신호에 연결될 수 있다.

상기 제3 유지부(283)는 제10 트랜지스터(T10)를 포함하고, 제어부가 상기 N 노드(N)에 연결되고 입력부가 상기 Q 노드(Q)에 연결되고 출력부가 상기 제2 전압 단자(VT2)에 연결된다. 상기 제3 유지부(283)는 상기 게이트 출력 오프(Gout-Off) 구간 동안에 상기 N 노드 신호(IVTn)에 응답하여 상기 Q 노드(Q)의 전압을 상기 제2 전압(VSS2)으로 유지시킨다. 상기 게이트 출력 오프(Gout-Off) 구간 동안의 상기 N 노드 신호(IVTn)는 상기 제1 클럭 신호(CKn)와 위상이 동일하다.

상기 제4 유지부(284)는 제5 트랜지스터(T5)를 포함하고, 제어부가 상기 제1 입력 단자(IN1)에 연결되고 입력부가 상기 N 노드(N)에 연결되고 출력부가 상기 제2 전압 단자(VT2)에 연결된다. 상기 제4 유지부(284)는 상기 제n-1 캐리 신호(CRn-1)에 응답하여 상기 N 노드(N)의 전압을 상기 제2 전압(VSS2)으로 유지시킨다.

상기 제5 유지부(285)는 제6 트랜지스터(T6)를 포함하고, 제어부가 상기 제3 입력 단자(IN3)에 연결되고 입력부가 상기 Q 노드(Q)에 연결되고 출력부가 상기 제2 전압 단자(VT2)에 연결된다. 상기 제5 유지부(285)는 상기 게이트 출력 오프(Gout-Off) 구간 동안에 상기 제3 입력 단자(IN3)에 수신된 제n+2 캐리 신호(CRn+2)에 응답하여 상기 Q 노드(Q)의 전압을 상기 제2 전압(VSS2)으로 유지시킨다.

상기 제6 유지부(286)는 제17 트랜지스터(T17)를 포함하고, 제어부가 상기 제2 입력 단자(IN2)에 연결되고 입력부가 상기 Q 노드(Q)에 연결되고 출력부가 상기 제2 전압 단자(VT2)에 연결된다. 상기 제6 유지부(286)는 상기 게이트 출력 오프(Gout-Off) 구간 동안에 제n+1 캐리 신호(CRn+1)에 응답하여 상기 Q 노드(Q)의 전압을 상기 제2 전압(VSS2)으로 유지시킨다.

도 10은 도 7에 도시된 게이트 구동 회로(200)의 일부분의 레이아웃을 나타내는 평면도이다.

도 10에서는 4개의 스테이지(SRCA 내지 SRCD)를 도시한다. 도 10에서는 두 종류의 제1 클럭 신호(CK1 및 CK2) 및 그에 대응하는 두 종류의 제2 클럭 신호(CKB1 및 CKB2)가 인가되는 것을 도시한다. CKB1 신호는 CK1 신호에 대해 반전된 신호일 수 있다. CKB2 신호는 CK2 신호에 대해 반전된 신호일 수 있다.

도 10에서는 상기 풀업부(230)의 상기 제1 트랜지스터(T1), 상기 풀다운부(260)의 상기 제2 트랜지스터(T2), 상기 제1 유지부(281)의 제3 트랜지스터(T3) 및 상기 제2 유지부(282)의 제18 트랜지스터(T18)가 배치된 영역을 도시한다.

도 10에서 음영으로 표시된 영역은 게이트 전극을 포함하는 게이트 금속층을 나타내고, 빗금으로 표시된 영역은 소스 전극 및 드레인 전극을 포함하는 소스 금속층을 나타낸다.

도 7, 도 8 및 도 10을 참조하면, SRCA 스테이지 영역 내에는 제1 트랜지스터(TA1), 제2 트랜지스터(TA2), 제3 트랜지스터(TA3) 및 제18 트랜지스터(TA18)가 배치된다. 상기 제1 트랜지스터(TA1)는 상기 풀업부(230)에 포함되고, 상기 제2 트랜지스터(TA2)는 상기 풀다운부(260)에 포함되며, 상기 제3 트랜지스터(TA3)는 상기 제1 유지부(281)에 포함되고, 상기 제18 트랜지스터(TA18)는 상기 제2 유지부(282)에 포함된다.

SRCA 스테이지의 상기 제18 트랜지스터(TA18)의 게이트 전극(GA18)에는 SRCA 스테이지의 이전 스테이지 중 하나인 SRCC 스테이지의 N 노드 신호(IVTC)가 인가된다.

SRCA 스테이지의 상기 제18 트랜지스터(TA18)의 게이트 전극(GA18)은 상기 SRCA 스테이지의 이전 스테이지에 해당하는 SRCC 스테이지의 제3 트랜지스터(TC3)의 게이트 전극(GC3)에 연결된다. 상기 SRCA 스테이지의 상기 제18 트랜지스터(TA18)의 게이트 전극(GA18) 및 상기 SRCC 스테이지의 제3 트랜지스터(TC3)의 게이트 전극(GC3)은 상기 SRCC 스테이지의 N 노드(NC)에서 서로 연결된다.

SRCB 스테이지의 상기 제18 트랜지스터(TBA18)의 게이트 전극(GB18)에는 SRCB 스테이지의 이전 스테이지 중 하나인 SRCD 스테이지의 N 노드 신호(IVTD)가 인가된다.

SRCB 스테이지의 상기 제18 트랜지스터(TB18)의 게이트 전극(GB18)은 상기 SRCB 스테이지의 이전 스테이지에 해당하는 SRCD 스테이지의 제3 트랜지스터(TD3)의 게이트 전극(GD3)에 연결된다. 상기 SRCB 스테이지의 상기 제18 트랜지스터(TB18)의 게이트 전극(GB18) 및 상기 SRCD 스테이지의 제3 트랜지스터(TD3)의 게이트 전극(GD3)은 상기 SRCD 스테이지의 N 노드(ND)에서 서로 연결된다.

본 실시예에 따른 게이트 구동 회로는 제어부가 이전 스테이지의 제3출력 단자(OT3)와 연결되며, 입력부가 게이트 출력부(Gn)에 연결되며, 출력부가 제1 전압(VSS1)에 연결된 제2 유지부를 포함함으로써, 게이트 출력 오프 구간(Gout-off) 동안 제1 클럭 신호(CKn)가 로우 레벨 구간에도 게이트 출력부(Gn)가 제1 전압(VSS1)으로 유지될 수 있다. 이에 따라, 상기 게이트 출력부(Gn)가 플로팅(floating)되는 것을 방지하여, 구동 신뢰성을 확보할 수 있으며, 표시 품질을 향상시킬 수 있다.

이상에서 설명한 바와 같이, 본 발명의 실시예들에 따르면, 게이트 출력 오프 구간에서 스테이지에 입력되는 클럭 신호의 하이 전압에 응답하여 게이트 출력 신호를 오프 전압으로 유지하는 제1 유지부 및 상기 클럭 신호의 로우 전압이 인가되는 구간 동안 상기 게이트 출력 신호를 오프 전압으로 유지하는 제2 유지부를 포함함으로써, 게이트 출력부가 플로팅 되는 것을 방지하여, 구동 신뢰성을 확보할 수 있으며, 표시 품질을 향상시킬 수 있다.

이상에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

100 : 표시 패널 200 : 게이트 구동 회로
400 : 소스 구동 회로 500 : 인쇄회로기판
SRCn : 제n 스테이지 210 : 버퍼부
220 : 충전부 230 : 풀업부
240 : 캐리부 250 : 방전부
281, 282, 283, 284, 285, 286: 제1, 2, 3, 4, 5, 6 유지부
260 : 풀다운부 270: 스위칭부

Claims

복수의 스테이지들이 종속적으로 연결되어 복수의 게이트 신호들을 출력하는 게이트 구동 회로에서, 제n(n은 자연수) 스테이지는
제1 클럭 단자를 통해 인가된 제1 클럭 신호의 온-전압을 제n 게이트 신호의 온-전압으로 출력하는 풀업부;
상기 제1 클럭 신호의 온-전압을 제n 캐리 신호의 온 전압으로 출력하는 캐리부;
제n+1 스테이지의 캐리 신호의 온-전압에 응답하여 상기 제n 게이트 신호를 제1 로우 전압으로 풀-다운하는 풀다운부;
상기 제n 캐리 신호의 온-전압 출력 구간 이외의 구간 동안 상기 제1 클럭 신호에 동기된 제1 신호를 출력하는 스위칭부;
상기 제1 신호에 응답하여, 상기 제n 게이트 신호를 상기 제1 로우 전압으로 유지하는 제1 유지부; 및
상기 제1 신호와 서로 다른 위상을 가지는 제2 신호에 응답하여 상기 제n 게이트 신호를 상기 제1 로우 전압으로 유지하는 제2 유지부를 포함하는 것을 특징으로 하는 게이트 구동 회로.
제1항에 있어서, 상기 제2 신호는 상기 제1 신호와 반전된 위상을 가지는 것을 특징으로 하는 게이트 구동 회로.
제1항에 있어서, 상기 제2 신호는 제2 클럭 단자를 통해 인가되며, 상기 제2 신호는 제1 클럭 신호와 서로 다른 위상을 가지는 제2 클럭 신호인 것을 특징으로 하는 게이트 구동 회로.
제3항에 있어서, 상기 제2 유지부는 상기 제2 클럭 단자에 연결되는 제어부, 상기 제n 게이트 신호의 출력부에 연결되는 입력부, 및 상기 제1 로우 전압에 연결되는 출력부를 포함하는 제18 트랜지스터를 포함하는 것을 특징으로 하는 게이트 구동 회로.
제4항에 있어서, 상기 풀업부는 제1 트랜지스터를 포함하고, 상기 풀다운부는 제2 트랜지스터를 포함하며,
상기 제18 트랜지스터는 상기 제1 및 제2 트랜지스터 사이에 배치되는 것을 특징으로 하는 게이트 구동 회로.
제4항에 있어서, 제1 스테이지의 상기 제18 트랜지스터의 제어부 및 제3 스테이지의 상기 제2 클럭 단자를 연결하는 제1 연결 배선; 및
제2 스테이지의 상기 제18 트랜지스터의 제어부 및 제4 스테이지의 상기 제2 클럭 단자를 연결하는 제2 연결 배선을 더 포함하고,
상기 제1 연결 배선 및 상기 제2 연결 배선은 게이트 금속층 상에 배치되며,
상기 제1 연결 배선이 소스 금속층의 배선과 중첩되는 점의 개수는 상기 제2 연결 배선이 상기 소스 금속층의 배선과 중첩되는 점의 개수와 동일한 것을 특징으로 하는 게이트 구동 회로.
제1항에 있어서, 상기 제2 신호는 상기 제n 스테이지와 다른 스테이지의 스위칭부로부터 출력된 제3 신호인 것을 특징으로 하는 게이트 구동 회로.
제7항에 있어서, 상기 제3 신호는 제n-1 스테이지의 스위칭부로부터 출력된 신호인 것을 특징으로 하는 게이트 구동 회로.
제7항에 있어서, 상기 제2 유지부는 상기 제n-1 스테이지의 스위칭부의 출력부에 연결되는 제어부, 상기 제n 게이트 신호의 출력부에 연결되는 입력부, 및 상기 제1 로우 전압에 연결되는 출력부를 포함하는 제18 트랜지스터를 포함하는 것을 특징으로 하는 게이트 구동 회로.
제9항에 있어서, 상기 풀업부는 제1 트랜지스터를 포함하고, 상기 풀다운부는 제2 트랜지스터를 포함하며,
상기 제18 트랜지스터는 상기 제1 및 제2 트랜지스터 사이에 배치되는 것을 특징으로 하는 게이트 구동 회로.
제1항에 있어서, 상기 제n 스테이지는 제n+1 스테이지의 캐리부로부터 출력된 제n+1 캐리 신호에 응답하여 상기 풀업부의 제어부를 제2 로우 전압으로 방전하는 방전부를 더 포함하는 것을 특징으로 하는 게이트 구동 회로.
제11항에 있어서, 상기 제n 스테이지는
상기 스위칭부로부터 출력된 제1 신호에 응답하여 상기 풀업부의 제어부를 상기 제2 로우 전압으로 유지하는 제3 유지부;
제n-1 스테이지의 캐리부로부터 출력된 제n-1 캐리 신호에 응답하여 상기 스위칭부의 출력부를 상기 제2 로우 전압으로 유지하는 제4 유지부;
제n+2 스테이지의 캐리부로부터 출력된 제n+2 캐리 신호에 응답하여 상기 풀업부의 제어부를 상기 제2 로우 전압으로 유지하는 제5 유지부; 및
상기 제n+1 캐리 신호에 응답하여 상기 제n 스테이지의 캐리부의 출력부를 상기 제2 로우 전압으로 유지하는 제6 유지부를 더 포함하는 것을 특징으로 하는 게이트 구동 회로.
서로 교차하는 게이트 배선들 및 소스 배선들이 형성되어 영상을 표시하는 표시 영역과 상기 표시 영역을 둘러싸는 주변 영역을 포함하는 표시 패널;
상기 소스 배선들에 데이터 신호들을 출력하는 소스 구동 회로; 및
상기 주변 영역에 집적되고, 상기 게이트 배선들에 게이트 신호들을 출력하는 복수의 스테이지, 상기 복수 스테이지들 중 적어도 하나의 스테이지를 제어하는 복수의 더미 스테이지들을 포함하는 게이트 구동 회로를 포함하는 표시 장치에서,
상기 복수의 스테이지의 제n(n은 자연수) 스테이지는,
제1 클럭 단자를 통해 인가된 제1 클럭 신호의 온-전압을 제n 게이트 신호의 온-전압으로 출력하는 풀업부;
상기 제1 클럭 신호의 온-전압을 제n 캐리 신호의 온 전압으로 출력하는 캐리부;
제n+1 스테이지의 캐리 신호의 온-전압에 응답하여 상기 제n 게이트 신호를 제1 로우 전압으로 풀-다운하는 풀다운부;
상기 제n 캐리 신호의 온-전압 출력 구간 이외의 구간 동안 상기 제1 클럭 신호에 동기된 제1 신호를 출력하는 스위칭부;
상기 제1 신호에 응답하여, 상기 제n 게이트 신호를 상기 제1 로우 전압으로 유지하는 제1 유지부; 및
상기 제1 신호와 서로 다른 위상을 가지는 제2 신호에 응답하여 상기 제n 게이트 신호를 상기 제1 로우 전압으로 유지하는 제2 유지부를 포함하는 것을 특징으로 하는 표시 장치.
제13항에 있어서, 상기 제2 신호는 상기 제1 신호와 반전된 위상을 가지는 것을 특징으로 하는 표시 장치.
제13항에 있어서, 상기 제2 신호는 제2 클럭 단자를 통해 인가되며, 상기 제2 신호는 제1 클럭 신호와 서로 다른 위상을 가지는 제2 클럭 신호인 것을 특징으로 하는 게이트 구동 회로.
제15항에 있어서, 상기 제2 유지부는 상기 제2 클럭 단자에 연결되는 제어부, 상기 제n 게이트 신호의 출력부에 연결되는 입력부, 및 상기 제1 로우 전압에 연결되는 출력부를 포함하는 제18 트랜지스터를 포함하는 것을 특징으로 하는 표시 장치.
제16항에 있어서, 상기 풀업부는 제1 트랜지스터를 포함하고, 상기 풀다운부는 제2 트랜지스터를 포함하며,
상기 제18 트랜지스터는 상기 제1 및 제2 트랜지스터 사이에 배치되는 것을 특징으로 하는 표시 장치.
제16항에 있어서, 상기 게이트 구동 회로는,
제1 스테이지의 상기 제18 트랜지스터의 제어부 및 제3 스테이지의 상기 제2 클럭 단자를 연결하는 제1 연결 배선; 및
제2 스테이지의 상기 제18 트랜지스터의 제어부 및 제4 스테이지의 상기 제2 클럭 단자를 연결하는 제2 연결 배선을 더 포함하고,
상기 제1 연결 배선 및 상기 제2 연결 배선은 게이트 금속층 상에 배치되며,
상기 제1 연결 배선이 소스 금속층의 배선과 중첩되는 점의 개수는 상기 제2 연결 배선이 상기 소스 금속층의 배선과 중첩되는 점의 개수와 동일한 것을 특징으로 하는 표시 장치.
제13항에 있어서, 상기 제2 신호는 상기 제n 스테이지와 다른 스테이지의 스위칭부로부터 출력된 제3 신호인 것을 특징으로 하는 표시 장치.
제19항에 있어서, 상기 제3 신호는 제n-1 스테이지의 스위칭부로부터 출력된 신호인 것을 특징으로 하는 표시 장치.
제19항에 있어서, 상기 제2 유지부는 상기 제n-1 스테이지의 스위칭부의 출력부에 연결되는 제어부, 상기 제n 게이트 신호의 출력부에 연결되는 입력부, 및 상기 제1 로우 전압에 연결되는 출력부를 포함하는 제18 트랜지스터를 포함하는 것을 특징으로 하는 표시 장치.
제21항에 있어서, 상기 풀업부는 제1 트랜지스터를 포함하고, 상기 풀다운부는 제2 트랜지스터를 포함하며,
상기 제18 트랜지스터는 상기 제1 및 제2 트랜지스터 사이에 배치되는 것을 특징으로 하는 표시 장치.
제13항에 있어서, 상기 제n 스테이지는 제n+1 스테이지의 캐리부로부터 출력된 제n+1 캐리 신호에 응답하여 상기 풀업부의 제어부를 제2 로우 전압으로 방전하는 방전부를 더 포함하는 것을 특징으로 하는 표시 장치.
제23항에 있어서, 상기 제n 스테이지는
상기 스위칭부로부터 출력된 제1 신호에 응답하여 상기 풀업부의 제어부를 상기 제2 로우 전압으로 유지하는 제3 유지부;
제n-1 스테이지의 캐리부로부터 출력된 제n-1 캐리 신호에 응답하여 상기 스위칭부의 출력부를 상기 제2 로우 전압으로 유지하는 제4 유지부;
제n+2 스테이지의 캐리부로부터 출력된 제n+2 캐리 신호에 응답하여 상기 풀업부의 제어부를 상기 제2 로우 전압으로 유지하는 제5 유지부; 및
상기 제n+1 캐리 신호에 응답하여 상기 제n 스테이지의 캐리부의 출력부를 상기 제2 로우 전압으로 유지하는 제6 유지부를 더 포함하는 것을 특징으로 하는 표시 장치.