KR20230162849A - 스캔구동부 - Google Patents

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KR20230162849A
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gate
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인해정
이동엽
이재식
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삼성디스플레이 주식회사
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Abstract

본 발명의 일 실시예는 복수의 스테이지들을 포함하고, 각 스테이지가 제1제어노드에 게이트가 연결된 트랜지스터와 제2제어노드에 게이트가 연결된 트랜지스터가 커플링된 노드제어부를 포함하는 스캔구동부를 개시한다.

Description

스캔구동부{Scan Driver}
본 발명은 스캔구동부 및 이를 포함하는 표시장치에 관한 것이다.
표시장치는 복수의 화소들을 포함하는 화소부, 스캔구동부, 데이터구동부, 제어부 등을 포함한다. 스캔구동부는 스캔선들에 연결되는 스테이지들을 구비하며, 스테이지들은 제어부로부터의 신호들에 대응하여 자신과 연결된 스캔선으로 스캔신호를 공급한다.
본 발명은 안정적으로 스캔신호를 출력할 수 있는 스캔구동부 및 이를 포함하는 표시장치를 제공하기 위한 것이다. 본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 본 발명의 기재로부터 당해 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 복수의 스테이지들을 포함하는 스캔구동부에서, 상기 복수의 스테이지들 각각은, 시작신호가 인가되는 입력단자와 제1제어노드 사이에 연결되고, 클럭신호에 의해 상기 제1제어노드의 전압레벨을 제어하는 제1노드제어부; 상기 제1제어노드의 전압레벨에 따라 제2제어노드의 전압레벨을 제어하는 제2노드제어부; 및 상기 제2제어노드의 전압레벨에 따라 온 전압 또는 오프 전압의 출력신호를 출력하는 출력제어부;를 포함한다. 상기 제2노드제어부는, 온 전압의 제1전압이 인가되는 제1전압입력단자와 제1노드 사이에 연결되고, 게이트가 상기 제2제어노드에 연결된 제1제어트랜지스터; 오프 전압의 제2전압이 인가되는 제2전압입력단자와 상기 제1노드 사이에 연결되고, 제1게이트가 상기 제2제어노드에 연결된 제2제어트랜지스터; 상기 제1전압입력단자와 상기 제2제어노드 사이에 연결되고, 게이트가 상기 제1제어노드에 연결된 제3제어트랜지스터; 및 상기 제2전압입력단자와 상기 제2제어노드 사이에 연결되고, 제1게이트가 상기 제1제어노드에 연결된 제4제어트랜지스터;를 포함한다.
일 실시예에서, 상기 제4제어트랜지스터의 제2게이트는 오프 전압의 제3전압이 인가되는 제3전압입력단자에 연결되고, 상기 제2제어트랜지스터의 제2게이트는 오프 전압의 제4전압이 인가되는 제4전압입력단자에 연결되고, 상기 제3전압은 상기 제2전압보다 높거나 낮을 수 있다.
일 실시예에서, 상기 제4전압은 시간에 따라 가변하는 전압일 수 있다.
일 실시예에서, 상기 제1노드제어부는, 상기 입력단자와 제1제어노드 사이에 연결되고, 게이트가 제1클럭단자에 연결된 제5제어트랜지스터; 상기 입력단자와 상기 제1제어노드 사이에 연결되고, 제1게이트가 제2클럭단자에 연결된 제6제어트랜지스터; 상기 제1노드와 상기 제1제어노드에 연결된 제2노드 사이에 연결되고, 제1게이트가 상기 제1클럭단자에 연결된 제7제어트랜지스터; 및 상기 제1노드와 상기 제2노드 사이에 연결되고, 게이트가 상기 제2클럭단자에 연결된 제8제어트랜지스터;를 포함할 수 있다.
일 실시예에서, 상기 제6제어트랜지스터의 제2게이트와 상기 제7제어트랜지스터의 제2게이트는 오프 전압의 제3전압이 인가되는 제3전압입력단자에 연결되고, 상기 제3전압은 상기 제2전압보다 높거나 낮을 수 있다.
일 실시예에서, 상기 제1클럭단자로 인가되는 제1클럭신호와 상기 제2클럭단자로 인가되는 제2클럭신호의 반전 타이밍이 일치할 수 있다.
일 실시예에서, 상기 제1노드제어부는, 상기 입력단자와 제1제어노드 사이에 연결되고, 게이트가 클럭단자에 연결된 제5제어트랜지스터; 상기 입력단자와 상기 제1제어노드 사이에 연결되고, 제1게이트가 제3노드에 연결된 제6제어트랜지스터; 상기 제1노드와 상기 제1제어노드에 연결된 제2노드 사이에 연결되고, 제1게이트가 상기 클럭단자에 연결된 제7제어트랜지스터; 및 상기 제1노드와 상기 제2노드 사이에 연결되고, 게이트가 상기 제3노드에 연결된 제8제어트랜지스터; 상기 제1전압입력단자와 상기 제3노드 사이에 연결되고, 게이트가 상기 클럭단자에 연결된 제9제어트랜지스터; 및 상기 제2전압입력단자와 상기 제3노드 사이에 연결되고, 제1게이트가 상기 클럭단자에 연결된 제10제어트랜지스터;를 포함할 수 있다.
일 실시예에서, 상기 제6제어트랜지스터의 제2게이트, 상기 제7제어트랜지스터의 제2게이트 및 상기 제10제어트랜지스터의 제2게이트는 오프 전압의 제3전압이 인가되는 제3전압입력단자에 연결되고, 상기 제3전압은 상기 제2전압보다 높거나 낮을 수 있다.
일 실시예에서, 상기 클럭단자로 인가되는 클럭신호가 온 전압에서 오프 전압으로 천이하는 타이밍에 상기 출력신호가 온 전압일 수 있다.
일 실시예에서, 상기 제1노드제어부는, 상기 입력단자와 제1제어노드 사이에 연결되고, 게이트가 제3노드에 연결된 제5제어트랜지스터; 상기 입력단자와 상기 제1제어노드 사이에 연결되고, 제1게이트가 클럭단자에 연결된 제6제어트랜지스터; 상기 제1노드와 상기 제1제어노드에 연결된 제2노드 사이에 연결되고, 제1게이트가 상기 제3노드에 연결된 제7제어트랜지스터; 및 상기 제1노드와 상기 제2노드 사이에 연결되고, 게이트가 상기 클럭단자에 연결된 제8제어트랜지스터; 상기 제1전압입력단자와 상기 제3노드 사이에 연결되고, 게이트가 상기 클럭단자에 연결된 제9제어트랜지스터; 및 상기 제2전압입력단자와 상기 제3노드 사이에 연결되고, 제1게이트가 상기 클럭단자에 연결된 제10제어트랜지스터;를 포함할 수 있다.
일 실시예에서, 상기 제6제어트랜지스터의 제2게이트, 상기 제7제어트랜지스터의 제2게이트 및 상기 제10제어트랜지스터의 제2게이트는 오프 전압의 제3전압이 인가되는 제3전압입력단자에 연결되고, 상기 제3전압은 상기 제2전압보다 높거나 낮을 수 있다.
일 실시예에서, 상기 클럭단자로 인가되는 클럭신호가 오프 전압에서 온 전압으로 천이하는 타이밍에 상기 출력신호가 온 전압일 수 있다.
일 실시예에서, 상기 제1노드에 캐리출력단자가 연결될 수 있다.
일 실시예에서, 상기 출력제어부는, 상기 제1전압입력단자와 출력단자 사이에 연결되고, 게이트가 상기 제2제어노드에 연결된 풀업트랜지스터; 및 상기 제2전압입력단자와 상기 출력단자 사이에 연결되고, 제1게이트가 상기 제2제어노드에 연결되고, 제2게이트가 오프 전압의 제4전압이 인가되는 제4전압입력단자에 연결될 수 있다.
본 발명의 일 실시예에 따른 복수의 스테이지들을 포함하는 스캔구동부에서, 상기 복수의 스테이지들 각각은, 온 전압의 제1전압이 인가되는 제1전압입력단자, 오프 전압의 제2전압이 인가되는 제2전압입력단자 사이에 연결되고, 입력단자로 인가되는 시작신호에 의해 제1제어노드 및 제2제어노드의 전압레벨을 제어하는 제1노드제어부; 상기 제1제어노드의 전압레벨에 따라 제3제어노드의 전압레벨을 제어하는 제2노드제어부; 및 상기 제3제어노드의 전압레벨에 따라 온 전압 또는 오프 전압의 출력신호를 출력하는 출력제어부;를 포함한다. 상기 제2노드제어부는, 상기 제1전압입력단자와 상기 제1제어노드 사이에 연결되고, 게이트가 상기 제2제어노드에 연결된 제1제어트랜지스터; 상기 제2전압입력단자와 상기 제1제어노드 사이에 연결되고, 제1게이트가 상기 제2제어노드에 연결된 제2제어트랜지스터; 상기 제1전압입력단자와 상기 제3제어노드 사이에 연결되고, 게이트가 상기 제1제어노드에 연결된 제3제어트랜지스터; 및 상기 제2전압입력단자와 상기 제3제어노드 사이에 연결되고, 제1게이트가 상기 제1제어노드에 연결된 제4제어트랜지스터;를 포함한다.
일 실시예에서, 상기 제4제어트랜지스터의 제2게이트는 오프 전압의 제3전압이 인가되는 제3전압입력단자에 연결되고, 상기 제2제어트랜지스터의 제2게이트는 오프 전압의 제4전압이 인가되는 제4전압입력단자에 연결되고, 상기 제3전압은 상기 제2전압보다 낮고, 상기 제4전압은 시간에 따라 가변하는 전압일 수 있다.
일 실시예에서, 상기 제1노드제어부는, 상기 제1전압입력단자와 제1노드 사이에 연결되고, 게이트가 상기 입력단자에 연결된 제5제어트랜지스터; 상기 제1노드와 상기 제2제어노드 사이에 연결되고, 게이트가 제1클럭단자에 연결된 제6제어트랜지스터; 상기 제2제어노드와 제2노드 사이에 연결되고, 제1게이트가 제2클럭단자에 연결된 제7제어트랜지스터; 상기 제2노드와 상기 제2전압입력단자 사이에 연결되고, 제1게이트가 상기 입력단자에 연결된 제8제어트랜지스터; 상기 제1전압입력단자와 제3노드 사이에 연결되고, 게이트가 상기 제1제어노드에 연결된 제9제어트랜지스터; 상기 제3노드와 상기 제2제어노드 사이에 연결되고, 게이트가 상기 제2클럭단자에 연결된 제10제어트랜지스터; 상기 제2제어노드와 제4노드 사이에 연결되고, 제1게이트가 상기 제1클럭단자에 연결된 제11제어트랜지스터; 및 상기 제2전압입력단자와 상기 제4노드 사이에 연결되고, 제1게이트가 상기 제1제어노드에 연결된 제12제어트랜지스터;를 포함할 수 있다.
상기 제7어트랜지스터의 제2게이트, 상기 제8제어트랜지스터의 제2게이트, 상기 제11제어트랜지스터의 제2게이트 및 상기 제12제어트랜지스터의 제2게이트는 오프 전압의 제3전압이 인가되는 제3전압입력단자에 연결되고, 상기 제3전압은 상기 제2전압보다 낮을 수 있다.
일 실시예에서, 상기 제1노드제어부는, 상기 제1전압입력단자와 제1노드 사이에 연결되고, 게이트가 제1클럭단자에 연결된 제5제어트랜지스터; 상기 제1노드와 상기 제2제어노드 사이에 연결되고, 게이트가 상기 입력단자에 연결된 제6제어트랜지스터; 상기 제2제어노드와 제2노드 사이에 연결되고, 제1게이트가 상기 입력단자에 연결된 제7제어트랜지스터; 상기 제2노드와 상기 제2전압입력단자 사이에 연결되고, 제1게이트가 제2클럭단자에 연결된 제8제어트랜지스터; 상기 제1전압입력단자와 제3노드 사이에 연결되고, 게이트가 상기 제2클럭단자 연결된 제9제어트랜지스터; 상기 제3노드와 상기 제2제어노드 사이에 연결되고, 게이트가 상기 제1제어노드에 연결된 제10제어트랜지스터; 상기 제2제어노드와 제4노드 사이에 연결되고, 제1게이트가 상기 제1제어노드에 연결된 제11제어트랜지스터; 및 상기 제2전압입력단자와 상기 제4노드 사이에 연결되고, 제1게이트가 상기 제1클럭단자에 연결된 제12제어트랜지스터;를 포함할 수 있다.
일 실시예에서, 상기 제7어트랜지스터의 제2게이트, 상기 제8제어트랜지스터의 제2게이트, 상기 제11제어트랜지스터의 제2게이트 및 상기 제12제어트랜지스터의 제2게이트는 오프 전압의 제4전압이 인가되는 제4전압입력단자에 연결되고, 상기 제4전압은 시간에 따라 가변하는 전압일 수 있다.
본 발명의 실시예에 따라 안정적으로 스캔신호를 출력할 수 있는 스캔구동부 및 이를 포함하는 표시장치를 제공할 수 있다. 본 발명의 효과는 상술한 효과로 한정되는 것이 아니며, 본 발명의 사상에서 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 일 실시예에 따른 표시장치를 개략적으로 나타낸 도면이다.
도 2는 일 실시예에 따른 화소를 나타낸 등가회로도이다.
도 3은 일 실시예에 따른 스캔구동부를 개략적으로 나타낸 도면이다.
도 4는 도 3의 스캔구동부의 입출력 신호의 타이밍을 나타낸 도면이다.
도 5는 도 3의 스캔구동부에 포함되는 스테이지의 일 예를 나타내는 회로도이다.
도 6은 도 3의 스테이지의 구동을 설명하는 파형도이다.
도 7은 제4전압(VGLt)의 파형도이다.
도 8은 일 실시예에 따른 스캔구동부를 개략적으로 나타낸 도면이다.
도 9는 도 8의 스캔구동부에 포함되는 스테이지의 일 예를 나타내는 회로도이다.
도 10은 도 8의 스캔구동부의 입출력 신호와 도 9의 스테이지의 동작에 따른 제어노드와 입출력 신호의 타이밍을 나타낸 도면들이다.
도 11은 도 8의 스캔구동부에 포함되는 스테이지의 일 예를 나타내는 회로도이다.
도 12는 도 8의 스캔구동부의 입출력 신호와 도 11의 스테이지의 동작에 따른 제어노드와 입출력 신호의 타이밍을 나타낸 도면이다.
도 13은 도 3의 스캔구동부에 포함되는 스테이지의 일 예를 나타내는 회로도이다.
도 14는 도 13의 스테이지의 동작에 따른 제어노드와 입출력 신호의 타이밍을 나타낸 도면이다.
도 15는 도 3의 스캔구동부에 포함되는 스테이지의 일 예를 나타내는 회로도이다.
도 16은 일 실시예에 따른 스캔구동부를 개략적으로 나타낸 도면이다.
도 17 및 도 19는 도 16의 스캔구동부에 포함되는 스테이지의 일 예를 나타내는 회로도들이다.
도 18은 도 16의 스테이지의 동작에 따른 제어노드와 입출력 신호의 타이밍을 나타낸 도면이다.
도 20은 일 실시예에 따른 스캔구동부를 개략적으로 나타낸 도면이다.
도 21은 도 20의 스캔구동부에 포함되는 스테이지의 일 예를 나타내는 회로도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예를 들어, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
본 명세서에서 "A 및/또는 B"는 A이거나, B이거나, A와 B인 경우를 나타낸다. 또한, 본 명세서에서 "A 및 B 중 적어도 어느 하나"는 A이거나, B이거나, A와 B인 경우를 나타낸다.
이하의 실시예에서, X와 Y가 연결되어 있다고 할 때, X와 Y가 전기적으로 연결되어 있는 경우, X와 Y가 기능적으로 연결되어 있는 경우, X와 Y가 직접 연결되어 있는 경우를 포함할 수 있다. 여기에서, X, Y는 대상물(예를 들면, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)일 수 있다. 따라서, 소정의 연결 관계, 예를 들면, 도면 또는 상세한 설명에 표시된 연결 관계에 한정되지 않고, 도면 또는 상세한 설명에 표시된 연결 관계 이외의 것도 포함할 수 있다.
X와 Y가 전기적으로 연결되어 있는 경우는, 예를 들어, X와 Y의 전기적인 연결을 가능하게 하는 소자(예를 들면, 스위치, 트랜지스터, 용량소자, 인덕터, 저항소자, 다이오드 등)가, X와 Y 사이에 1개 이상 연결되는 경우를 포함할 수 있다.
이하의 실시예에서, 소자 상태와 연관되어 사용되는 "온(ON)"은 소자의 활성화된 상태를 지칭하고, "오프(OFF)"는 소자의 비활성화된 상태를 지칭할 수 있다. 소자에 의해 수신된 신호와 연관되어 사용되는 "온"은 소자를 활성화하는 신호를 지칭하고, "오프"는 소자를 비활성화하는 신호를 지칭할 수 있다. 소자는 하이레벨의 전압 또는 로우레벨의 전압에 의해 활성화될 수 있다. 예를 들어, P형 트랜지스터(P채널 트랜지스터)는 로우레벨 전압에 의해 활성화되고, N형 트랜지스터(N채널 트랜지스터)는 하이레벨 전압에 의해 활성화된다. 따라서, P형 트랜지스터와 N형 트랜지스터에 대한 "온" 전압은 반대(낮음 대 높음) 전압 레벨임을 이해해야 한다. 이하, 트랜지스터를 활성화(턴온)시키는 전압을 온 전압이라고 하고, 트랜지스터를 비활성화(턴오프)시키는 전압을 오프 전압이라 한다. 신호의 온 전압이 유지되는 기간을 온 전압 기간이라 하고, 오프 전압이 유지되는 기간을 오프 전압 기간이라 한다.
도 1은 일 실시예에 따른 표시장치를 개략적으로 나타낸 도면이다.
본 발명의 일 실시예에 따른 표시장치(10)는, 유기발광표시장치, 무기발광표시장치(Inorganic Light Emitting Display 또는 무기EL표시장치), 퀀텀닷발광표시장치(Quantum dot Light Emitting Display)와 같은 표시장치일 수 있다.
도 1을 참조하면, 일 실시예에 따른 표시장치(10)는 화소부(110), 스캔구동부(130), 발광제어구동부(150), 데이터구동부(170) 및 제어부(190)를 포함할 수 있다.
화소부(110)에는 복수의 화소(PX)들과 복수의 화소(PX)들로 전기적인 신호를 인가할 수 있는 신호선들이 배치될 수 있다. 화소부(110)는 영상을 표시하는 표시영역일 수 있다.
복수의 화소(PX)들은 제1방향(X방향, 행방향) 및 제2방향(Y방향, 열방향)으로 반복적으로 배열될 수 있다. 복수의 화소(PX)들은 스트라이프 배열, 펜타일 배열, 모자이크 배열 등 다양한 형태로 배치되어 이미지를 구현할 수 있다. 복수의 화소(PX)들 각각은 표시요소로서 유기발광다이오드를 포함하고, 유기발광다이오드는 화소회로에 연결될 수 있다. 화소회로는 복수의 트랜지스터들 및 적어도 하나의 커패시터를 포함할 수 있다.
복수의 화소(PX)들로 전기적인 신호를 인가할 수 있는 신호선들은, 제1방향으로 연장된 복수의 스캔선(SL)들, 제1방향으로 연장된 복수의 발광제어선(EL)들, 제2방향으로 연장된 복수의 데이터선(DL)들을 포함할 수 있다. 복수의 스캔선(SL)들은 제2방향을 따라 이격 배열되고, 스캔신호를 화소(PX)들에 전달할 수 있다. 복수의 발광제어선(EL)들은 제2방향을 따라 이격 배열되고, 발광제어신호를 화소(PX)들에 전달할 수 있다. 복수의 데이터선(DL)들은 제1방향을 따라 이격 배열되고, 데이터신호를 화소(PX)들에 전달할 수 있다. 복수의 화소(PX)들 각각은 복수의 스캔선(SL)들 중 대응하는 적어도 하나의 스캔선, 복수의 발광제어선(EL)들 중 대응하는 발광제어선, 복수의 데이터선(DL)들 중 대응하는 데이터선에 연결될 수 있다.
도 1에서 화소(PX)는 하나의 스캔선(SL)에 연결되어 있으나, 이는 예시적인 것으로, 화소(PX)는 복수의 스캔선(SL)들에 연결될 수 있다. 일 실시예에서, 각 화소(PX)에 연결된 적어도 하나의 스캔선은 도 2에 도시된 제1스캔제어선(SCL1), 제2스캔제어선(SCL2), 제3스캔제어선(SCL3) 및 제4스캔제어선(SCL4) 중 적어도 하나를 포함할 수 있다.
스캔구동부(130)는 복수의 스캔선(SL)들에 연결되고, 제어부(190)로부터의 제어신호(SCS)에 대응하여 스캔신호를 생성하고, 이를 스캔선(SL)들에 순차적으로 공급할 수 있다. 스캔신호는 화소(PX)에 포함된 트랜지스터의 턴온 및 턴오프를 제어하는 게이트 제어신호일 수 있다. 스캔신호는 화소(PX)에 포함된 트랜지스터가 턴온될 수 있는 온 전압과 트랜지스터가 턴오프될 수 있는 오프 전압이 반복되는 구형파 신호일 수 있다. 일 실시예에서 온 전압은 하이레벨 전압(이하, '하이 전압'이라 함) 또는 로우레벨 전압(이하, '로우 전압'이라 함)일 수 있다. 스캔신호의 온 전압 기간과 오프 전압 기간은 화소(PX) 내에서 스캔신호를 인가받는 트랜지스터의 기능에 따라 결정될 수 있다. 스캔구동부(130)는 스캔신호를 순차적으로 생성 및 출력하는 쉬프트 레지스터(shift register)(또는 스테이지)를 포함할 수 있다.
발광제어구동부(150)는 복수의 발광제어선(EL)들에 연결되고, 제어부(190)로부터의 제어신호(ECS)에 대응하여 발광제어신호를 생성하고, 이를 발광제어선(EL)들에 순차적으로 공급할 수 있다. 발광제어신호는 화소(PX)에 포함된 트랜지스터의 턴온 및 턴오프를 제어하는 게이트 제어신호일 수 있다. 발광제어신호는 화소(PX)에 포함된 트랜지스터가 턴온될 수 있는 온 전압과 트랜지스터가 턴오프될 수 있는 오프 전압이 반복되는 구형파 신호일 수 있다. 발광제어구동부(150)는 발광제어신호를 순차적으로 생성 및 출력하는 쉬프트 레지스터(shift register)(또는 스테이지)를 포함할 수 있다.
데이터구동부(170)는 복수의 데이터선(DL)들에 연결되고, 제어부(190)로부터의 제어신호(DCS)에 대응하여 데이터신호를 데이터선(DL)들에 공급할 수 있다. 데이터선(DL)들로 공급된 데이터신호는 스캔신호가 공급된 화소(PX)들로 공급될 수 있다. 이를 위하여, 데이터구동부(170)는 스캔신호와 동기되도록 데이터선(DL)들로 데이터신호를 공급할 수 있다.
제어부(190)는 외부로부터 입력된 신호들에 기초하여 제어신호(SCS), 제어신호(ECS) 및 제어신호(DCS)를 생성할 수 있다. 제어부(170)는 제어신호(SCS)를 스캔구동부(130)로 공급하고, 제어신호(ECS)를 발광제어구동부(150)로 공급하고, 제어신호(DCS)를 데이터구동부(170)로 공급할 수 있다.
일 실시예에서 화소회로에 포함된 복수의 트랜지스터들은 N형의 산화물 박막 트랜지스터일 수 있다. 산화물 박막 트랜지스터는 액티브 패턴(반도체층)이 산화물을 포함할 수 있다.
일 실시예에서, 화소회로에 포함된 복수의 트랜지스터들의 일부는 N형의 산화물 박막 트랜지스터이고, 다른 일부는 P형의 실리콘 박막 트랜지스터일 수 있다. 실리콘 박막 트랜지스터는 액티브 패턴(반도체층)이 아몰퍼스 실리콘(amorphous silicon), 폴리 실리콘(poly silicon) 등을 포함할 수 있다.
도 2는 일 실시예에 따른 화소를 나타낸 등가회로도이다.
도 2를 참조하면, 화소(PX)는 화소회로(PC) 및 화소회로(PC)에 연결된 표시요소로서 유기발광다이오드(OLED)를 포함한다. 화소회로(PC)는 복수의 제1 내지 제7트랜지스터들(M1 내지 M7), 커패시터(Cst) 및 이들에 연결된 신호선들, 제1 및 제2초기화전압선(VIL1, VIL2) 및 구동전압선(PL)을 포함한다. 신호선들은 데이터선(DL), 제1스캔선(SCL1), 제2스캔선(SCL2), 제3스캔선(SCL3), 제4스캔선(SCL4) 및 발광제어선(ECL)을 포함할 수 있다.
제1트랜지스터(TM1)는 구동트랜지스터이고, 제2 내지 제7트랜지스터들(M2 내지 M7)은 스위칭트랜지스터일 수 있다. 트랜지스터의 종류(p-type or n-type) 및/또는 동작 조건에 따라, 제1 내지 제7 트랜지스터들(M1 내지 M7) 각각의 제1단자는 소스단자 또는 드레인단자이고, 제2단자는 제1단자와 다른 단자일 수 있다. 예를 들어, 제1단자가 소스단자인 경우 제2단자는 드레인단자일 수 있다. 일 실시예에서 소스단자 및 드레인단자는 각각 소스전극 및 드레인전극과 혼용되어 칭해질 수 있다.
구동전압선(PL)은 제1트랜지스터(M1)에 제1전원전압(ELVDD)을 전달할 수 있다. 제1전원전압(ELVDD)은 각 화소(PX)에 포함된 유기발광다이오드의 제1전극(화소전극 또는 애노드)에 제공되는 하이 전압일 수 있다. 제1초기화전압선(VIL1)은 제1트랜지스터(M1)를 초기화하는 제1초기화전압(VINT1)을 화소(PX)로 전달할 수 있다. 제2초기화전압선(VIL2)은 유기발광다이오드(OLED)를 초기화하는 제2초기화전압(VINT2)을 화소(PX)로 전달할 수 있다.
도 2에서 제1 내지 제7트랜지스터들(M1 내지 M7) 중 제3트랜지스터(M3) 및 제4트랜지스터(M4)는 NMOS(n-channel MOSFET)로 구현되며, 나머지는 PMOS(p-channel MOSFET)로 구현되는 것으로 도시하고 있다.
제1트랜지스터(M1)는 구동전압선(PL)과 유기발광다이오드(OLED) 사이에 연결될 수 있다. 제1트랜지스터(M1)는 제5트랜지스터(M5)를 경유하여 구동전압선(PL)과 연결되고, 제6트랜지스터(M6)를 경유하여 유기발광다이오드(OLED)와 전기적으로 연결될 수 있다. 제1트랜지스터(M1)는 제2노드(N2)에 연결된 게이트, 제1노드(N1)에 연결된 제1단자, 제3노드(N3)에 연결된 제2단자를 포함한다. 제1트랜지스터(M1)는 제2트랜지스터(M2)의 스위칭 동작에 따라 데이터신호를 전달받아 유기발광다이오드(OLED)에 구동전류를 공급할 수 있다.
제2트랜지스터(M2)(데이터기입 트랜지스터)는 데이터선(DL) 및 제1노드(N1) 사이에 연결되며, 제5트랜지스터(M5)를 경유하여 구동전압선(PL)과 연결될 수 있다. 제1노드(N1)는 제1트랜지스터(M1)와 제5트랜지스터(M5)가 연결된 노드일 수 있다. 제2트랜지스터(M2)는 제1스캔선(SCL)에 연결된 게이트, 데이터선(DL)에 연결된 제1단자, 제1노드(N1)(또는 제1트랜지스터(M1)의 제1단자)에 연결된 제2단자를 포함한다. 제2트랜지스터(M2)는 제1스캔선(SCL1)을 통해 전달받은 제1스캔신호(GW)에 따라 턴온되어 데이터선(DL)으로 전달된 데이터신호를 제1노드(N1)로 전달하는 스위칭 동작을 수행할 수 있다.
제3트랜지스터(M3)(보상 트랜지스터)는 제2노드(N2)와 제3노드(N3) 사이에 연결될 수 있다. 제3트랜지스터(M3)는 제6트랜지스터(M6)를 경유하여 유기발광다이오드(OLED)와 연결될 수 있다. 제2노드(N2)는 제1트랜지스터(M1)의 게이트가 연결된 노드이고, 제3노드(N3)는 제1트랜지스터(M1)와 제6트랜지스터(M6)가 연결된 노드일 수 있다. 제3트랜지스터(M3)는 제2스캔선(SCL2)에 연결된 게이트, 제2노드(N2)(또는 제1트랜지스터(M1)의 게이트)에 연결된 제1단자, 제3노드(N3)(또는 제1트랜지스터(M1)의 제2단자)에 연결된 제2단자를 포함한다. 제3트랜지스터(M3)는 제2스캔선(SCL2)을 통해 전달받은 제2스캔신호(GC)에 따라 턴온되어 제1트랜지스터(M1)를 다이오드 연결시킴으로써 제1트랜지스터(M1)의 문턱전압을 보상할 수 있다.
제4트랜지스터(M4)(제1초기화 트랜지스터)는 제2노드(N2)와 초기화전압선(VIL1) 사이에 연결될 수 있다. 제4트랜지스터(M4)는 제3스캔선(SCL3)에 연결된 게이트, 제2노드(N2)에 연결된 제1단자, 제1초기화전압선(VIL1)에 연결된 제2단자를 포함한다. 제4트랜지스터(M4)는 제3스캔선(SCL3)을 통해 전달받은 제3스캔신호(GI)에 따라 턴온되어 제1초기화전압(VINT1)을 제1트랜지스터(M1)의 게이트에 전달하여 제1트랜지스터(M1)의 게이트 전압을 초기화시킬 수 있다.
제5트랜지스터(M5)(제1발광제어 트랜지스터)는 구동전압선(PL)과 제1노드(N1) 사이에 연결될 수 있다. 제6트랜지스터(M6)(제2발광제어 트랜지스터)는 제3노드(N3)와 유기발광다이오드(OLED) 사이에 연결될 수 있다. 제5트랜지스터(M5)는 발광제어선(ECL)에 연결된 게이트, 구동전압선(PL)에 연결된 제1단자, 제1노드(N1)에 연결된 제2단자를 포함한다. 제6트랜지스터(M6)는 발광제어선(ECL)에 연결된 게이트, 제3노드(N3)에 연결된 제1단자, 유기발광다이오드(OLED)의 화소전극에 연결된 제2단자를 포함한다. 제5트랜지스터(M5) 및 제6트랜지스터(M6)가 발광제어선(ECL)을 통해 전달받은 발광제어신호(EM)에 따라 동시에 턴온되어 유기발광다이오드(OLED)에 구동전류가 흐르게 된다.
제7트랜지스터(M7)(제2초기화 트랜지스터)는 유기발광다이오드(OLED)와 제2초기화전압선(VIL2) 사이에 연결될 수 있다. 제7트랜지스터(M7)는 제4스캔선(SCL4)에 연결된 게이트, 제6트랜지스터(M6)의 제2단자 및 유기발광다이오드(OLED)의 화소전극에 연결된 제1단자, 제2초기화전압선(VIL2)에 연결된 제2단자를 포함한다. 제7트랜지스터(M7)는 제4스캔선(SCL4)을 통해 전달받은 제4스캔신호(GB)에 따라 턴온되어 제2초기화전압(VINT2)을 유기발광다이오드(OLED)의 화소전극에 전달하여 유기발광다이오드(OLED)를 초기화시킬 수 있다. 제7트랜지스터(M7)는 생략될 수 있다.
커패시터(Cst)는 제1전극 및 제2전극을 포함할 수 있다. 제1전극은 제1트랜지스터(M1)의 게이트에 연결되고, 제2전극은 구동전압선(PL)에 연결될 수 있다. 커패시터(Cst)는 구동전압선(PL) 및 제1트랜지스터(M1)의 게이트의 양단 전압의 차에 대응하는 전압을 저장 및 유지함으로써 제1트랜지스터(M1)의 게이트에 인가되는 전압을 유지할 수 있다.
유기발광다이오드(OLED)는 화소전극 및 대향전극을 포함하고, 대향전극은 제2전원전압(ELVSS)을 인가받을 수 있다. 제2전원전압(ELVSS)은 유기발광다이오드(OLED)의 제2전극(대향전극 또는 캐소드)에 제공되는 로우 전압일 수 있다. 유기발광다이오드(OLED)는 제1트랜지스터(T1)로부터 구동전류(IOLED)를 전달받아 발광함으로써 이미지를 표시한다. 제1전원전압(ELVDD)과 제2전원전압(ELVSS)은 복수의 화소(PX)들을 발광시키기 위한 구동전압이다.
화소(PX)는 한 프레임 구간 동안 비발광기간 및 발광기간으로 동작할 수 있다. 프레임 구간은 하나의 프레임 영상을 표시하는 기간일 수 있다. 비발광 기간은 제4트랜지스터(M4)가 턴온되어 제1트랜지스터(M1)의 게이트 전압을 초기화하는 초기화 기간, 제2트랜지스터(M2)가 턴온되어 데이터신호가 화소로 공급되는 데이터 기입 기간, 제3트랜지스터(M3)가 턴온되어 제1트랜지스터(M1)의 문턱전압이 보상되는 보상 기간, 제7트랜지스터(M7)가 턴온되어 유기발광다이오드(OLED)를 초기화하는 리셋 기간을 포함할 수 있다. 발광기간은 제5트랜지스터(M5)와 제6트랜지스터(M6)가 턴온되어 유기발광다이오드(OLED)가 발광하는 기간일 수 있다. 발광기간은 비발광기간의 초기화 기간, 데이터 기입 기간, 보상 기간, 리셋 기간 각각보다 길 수 있다.
본 실시예에서는 복수의 트랜지스터들(T1 내지 T7) 중 적어도 하나는 산화물을 포함하는 반도체층을 포함하며, 나머지는 실리콘을 포함하는 반도체층을 포함한다. 구체적으로, 디스플레이장치의 밝기에 직접적으로 영향을 미치는 제1트랜지스터(구동트랜지스터)의 경우 높은 신뢰성을 갖는 다결정 실리콘으로 구성된 반도체층을 포함하도록 구성하며, 이를 통해 고해상도의 표시 장치를 구현할 수 있다.
한편, 산화물 반도체는 높은 캐리어 이동도(high carrier mobility) 및 낮은 누설전류를 가지므로, 구동 시간이 길더라도 전압 강하가 크지 않다. 즉, 저주파 구동 시에도 전압 강하에 따른 화상의 색상 변화가 크지 않으므로, 저주파 구동이 가능하다. 이와 같이 산화물 반도체의 경우 누설전류가 적은 이점을 갖기에, 제1트랜지스터(M1)의 게이트에 연결되는 제3트랜지스터(M3) 및 제4트랜지스터(M4) 중 적어도 하나를 산화물 반도체로 채용하여 제1트랜지스터(M1)의 게이트로 흘러갈 수 있는 누설전류를 방지하는 동시에 소비전력을 줄일 수 있다.
도 3은 일 실시예에 따른 스캔구동부를 개략적으로 나타낸 도면이다. 도 4는 도 3의 스캔구동부의 입출력 신호의 타이밍을 나타낸 도면이다.
도 3을 참조하면, 스캔구동부(130)는 복수의 스테이지들(ST1, ST2, ST3, ST4, ...)을 포함할 수 있다. 스테이지들(ST1, ST2, ST3, ST4, ...) 각각은 화소부(110)에 마련되는 화소 행(화소 라인)에 대응할 수 있다. 스캔구동부(130)의 스테이지의 개수는 화소 행의 개수에 따라 다양하게 변형될 수 있다.
스테이지들(ST1, ST2, ST3, ST4, ...)은 시작신호에 응답하여 복수의 출력신호들(Out[1], Out[2], Out[3], Out[4], ...)을 출력할 수 있다. 스테이지들(ST1, ST2, ST3, ST4, ...) 각각이 출력하는 출력신호는 N형 트랜지스터의 턴온 및 턴오프를 제어하는 게이트 제어신호일 수 있다. 예를 들어, 스테이지들(ST1, ST2, ST3, ST4, ...) 각각이 출력하는 출력신호는 제2스캔선(SCL2)으로 인가되는 제2스캔신호(GC)(도 2) 또는 제3스캔선(SCL3)으로 인가되는 제3스캔신호(GI)(도 2)일 수 있다.
스테이지들(ST1, ST2, ST3, ST4, ...) 각각은 입력단자(IN), 제1클럭단자(CK1), 제2클럭단자(CK2), 제1전압입력단자(V1), 제2전압입력단자(V2), 제3전압입력단자(V3), 제4전압입력단자(V4), 리셋단자(RS), 출력단자(OUT) 및 캐리출력단자(COUT)를 포함할 수 있다.
입력단자(IN)는 시작신호로서 외부신호(STV) 또는 전단 스테이지가 출력하는 캐리신호를 수신할 수 있다. 일 실시예에서, 제1스테이지(ST1)의 입력단자(IN)로 외부신호(STV)가 인가되고, 제2스테이지(ST2)부터 입력단자(IN)로 전단 스테이지가 출력하는 캐리신호(이전 캐리신호)가 인가될 수 있다. 여기서, 이전 캐리신호는 인접하는 바로 전단 스테이지가 출력하는 캐리신호일 수 있다. 예를 들어, 제1스테이지(ST1)는 외부신호(STV)에 의해 구동을 시작하며, 제2스테이지(ST2)의 입력단자(IN)에는 제1스테이지(ST1)에서 출력되는 캐리신호(CR[1])가 입력될 수 있다.
제1클럭단자(CK1)와 제2클럭단자(CK2)로 제1클럭신호(CLK1) 또는 제2클럭신호(CLK2)가 인가될 수 있다. 제1클럭신호(CLK1)와 제2클럭신호(CLK2)는 스테이지들(ST1, ST2, ST3, ST4, ...)에 교대로 인가될 수 있다. 예를 들어, 홀수번째 스테이지의 제1클럭단자(CK1)에 제1클럭신호(CLK1)가 인가되고, 제2클럭단자(CK2)에 제2클럭신호(CLK2)가 인가될 수 있다. 그리고, 짝수번째 스테이지의 제1클럭단자(CK1)에 제2클럭신호(CLK2)가 인가되고, 제2클럭단자(CK2)에 제1클럭신호(CLK1)가 인가될 수 있다.
도 4에 도시된 바와 같이 제1클럭신호(CLK1) 및 제2클럭신호(CLK2)는 하이레벨의 제1전압(VGH)과 로우레벨의 제3전압(VGL2)을 반복하는 구형파 신호일 수 있다. 제1클럭신호(CLK1)와 제2클럭신호(CLK2)는 동일한 파형을 가지며 위상이 쉬프트된 신호들일 수 있다. 예를 들어, 제2클럭신호(CLK2)는 제1클럭신호(CLK1)와 동일한 파형을 가지며 소정 간격(1수평주기(1H))으로 위상이 쉬프트(위상 지연)되어 인가될 수 있다. 제1클럭신호(CLK1)의 하이 전압의 시작 타이밍과 종료 타이밍 각각은 제2클럭신호(CLK2)의 로우 전압의 시작 타이밍과 종료 타이밍 각각에 일치할 수 있다. 즉, 제1클럭신호(CLK1)와 제2클럭신호(CLK2)의 전압레벨이 반전되는 타이밍이 동일할 수 있다. 제1클럭신호(CLK1)의 하이 전압 기간과 로우 전압 기간은 각각 제2클럭신호(CLK2)의 로우 전압 기간과 하이 전압 기간에 중첩할 수 있다.
제1전압입력단자(V1)는 하이 전압인 제1전압(VGH)을 수신하고, 제2전압입력단자(V2)는 로우 전압인 제2전압(VGL)을 수신하고, 제3전압입력단자(V3)는 로우 전압인 제3전압(VGL2)을 수신할 수 있다. 제4전압입력단자(V4)는 로우 전압인 제4전압(VGLt)을 수신할 수 있다. 리셋단자(RS)는 리셋신호(SESR)을 수신할 수 있다. 제3전압(VGL2)은 제2전압(VGL)보다 높거나 낮을 수 있다. 리셋신호(SESR)는 스캔구동부(130)의 구동 중에 제1전압(VGH)일 수 있다. 리셋신호(SESR)는 표시장치의 시작(start-up) 시에 또는 슬립모드에서 액티브모드로 전환시에 소정 기간 동안 제2전압(VGL)일 수 있다. 제1전압(VGH), 제2전압(VGL), 제3전압(VGL2) 및 제4전압(VGLt)은 글로벌 신호로서, 도 1에 도시된 제어부(190) 및/또는 도시되지 않은 전원공급부 등으로부터 공급될 수 있다.
출력단자(OUT)는 출력신호(Out)를 출력하고, 캐리출력단자(COUT)는 캐리신호(CR)를 출력할 수 있다.
출력단자(OUT)에서 출력되는 신호는 스캔신호일 수 있다. 스테이지들(ST1, ST2, ST3, ST4, ...)의 출력단자(OUT)들로부터 4수평시간(4H)의 온 전압 기간을 갖는 출력신호들(Out[1], Out[2], Out[3], Out[4], ...)이 1수평시간(1H)만큼 시프트되어 순차적으로 출력될 수 있다. 각 출력신호는 대응하는 출력선, 예를 들어 스캔선을 통해 화소에 공급될 수 있다. 출력신호들(Out[1], Out[2], Out[3], Out[4], ...)의 온 전압 기간의 길이는 시작신호의 온 전압 기간의 길이와 동일할 수 있다.
캐리출력단자(COUT)에서 출력되는 신호는 캐리신호일 수 있다. 스테이지들(ST1, ST2, ST3, ST4, ...)의 캐리출력단자(COUT)들로부터 4수평시간(4H)의 온 전압 기간을 갖는 캐리신호들(Carry[1], Carry[2], Carry[3], Carry[4], ...)이 1수평시간(1H)만큼 시프트되어 순차적으로 출력될 수 있다. 캐리신호들(Carry[1], Carry[2], Carry[3], Carry[4], ...)의 온 전압 기간의 길이는 시작신호의 온 전압 기간의 길이와 동일할 수 있다.
도 5는 도 3의 스캔구동부에 포함되는 스테이지의 일 예를 나타내는 회로도이다. 도 6은 도 3의 스테이지의 구동을 설명하는 파형도이다. 도 7은 제4전압(VGLt)의 파형도이다.
스테이지들(ST1, ST2, ST3, ST4, ...) 각각은 복수의 노드들을 가지며, 이하, 복수의 노드들 중 일부 노드들을 제1제어노드(Q) 및 제2제어노드(QB)로 지칭한다. 이하, 홀수번째 스테이지로서 k번째 스테이지인 제k스테이지(STk)를 예로서 설명하며, 제k스테이지(STk)는 화소부(110)의 k번째 행으로 k번째 출력신호(Out[k])를 출력할 수 있다. 이하, 설명의 편의상 제k스테이지(STk), k번째 출력신호(Out[k])는 각각 스테이지(STk), 출력신호(Out[k])로 칭하여 설명한다. 또한, 제1전압(VGH)은 하이 전압으로, 제2전압(VGL), 제3전압(VGL2) 및 제4전압(VGLt)은 로우 전압으로 표현한다. 여기서, 하이 전압은 온 전압이고, 로우 전압은 오프 전압으로 정의될 수 있다.
스테이지(STk)는 제1노드제어부(131), 제2노드제어부(133) 및 출력제어부(135)를 포함할 수 있다. 제1노드제어부(131), 제2노드제어부(133) 및 출력제어부(135) 각각은 적어도 하나의 트랜지스터를 포함할 수 있다. 적어도 하나의 트랜지스터는 N형 트랜지스터 및/또는 P형 트랜지스터를 포함할 수 있다. N형 트랜지스터는 N형의 산화물 반도체 트랜지스터일 수 있다. P형 트랜지스터는 P형의 실리콘 반도체 트랜지스터일 수 있다. N형의 산화물 반도체 트랜지스터는 반도체 상부에 배치된 탑게이트인 제1게이트와 반도체 하부에 배치된 바텀게이트인 제2게이트를 포함하는 듀얼 게이트 트랜지스터일 수 있다. 예를 들어, 스테이지(STk)의 제1트랜지스터(T1), 제4트랜지스터(T4), 제5트랜지스터(T5), 제7트랜지스터(T7) 및 제9트랜지스터(T9)는 P형 트랜지스터이고, 제2트랜지스터(T2), 제3트랜지스터(T3), 제6트랜지스터(T6), 제8트랜지스터(T8) 및 제10트랜지스터(T10)는 N형 트랜지스터일 수 있다.
입력단자(IN)로 시작신호로서 이전 캐리신호(CR[k-1])가 인가되고, 제1클럭단자(CK1)로 제1클럭신호(CLK1)가 인가되고, 제2클럭단자(CK2)로 제2클럭신호(CLK2)가 인가될 수 있다. 제1전압입력단자(V1)로 제1전압(VGH)이 인가되고, 제2전압입력단자(V2)로 제2전압(VGL)이 인가되고, 제3전압입력단자(V3)로 제3전압(VGL2)이 인가되고, 제4전압입력단자(V4)로 제4전압(VGLt)이 인가될 수 있다. k가 1일 때, 즉 제1스테이지(ST1)의 입력단자(IN)로는 시작신호로서 외부신호(STV)가 인가될 수 있다.
제1노드제어부(131)는 입력단자(IN)와 제1제어노드(Q) 사이에 연결될 수 있다. 제1노드제어부(131)는 시작신호(예를 들어, 이전 캐리신호), 제1클럭신호(CLK1) 및 제2클럭신호(CLK2)를 기초로 제1제어노드(Q)의 전압을 제어할 수 있다. 제1노드제어부(131)는 제1트랜지스터(T1), 제2트랜지스터(T2), 제3트랜지스터(T3) 및 제4트랜지스터(T4)를 포함할 수 있다.
제1트랜지스터(T1)는 입력단자(IN)와 제1제어노드(Q) 사이에 연결될 수 있다. 제1트랜지스터(T1)의 게이트는 제1클럭단자(CK1)에 연결될 수 있다. 제2트랜지스터(T2)는 입력단자(IN)와 제1제어노드(Q) 사이에 연결될 수 있다. 제2트랜지스터(T2)의 게이트는 제2클럭단자(CK2)에 연결된 제1게이트와 제3전압입력단자(V3)에 연결된 제2게이트를 포함할 수 있다. 제1트랜지스터(T1)와 제2트랜지스터(T2)는 제1클럭신호(CLK1)가 로우 전압이고 제2클럭신호(CLK2)가 하이 전압일 때 턴온되어 입력단자(IN)로 인가되는 시작신호의 하이 전압 또는 로우 전압을 제1제어노드(Q)로 전달하여 제1제어노드(Q)의 전압레벨을 제어할 수 있다.
제3트랜지스터(T3)는 제1노드(Na)와 제2노드(Nb) 사이에 연결될 수 있다. 제3트랜지스터(T3)의 게이트는 제1클럭단자(CK1)에 연결된 제1게이트와 제3전압입력단자(V3)에 연결된 제2게이트를 포함할 수 있다. 제4트랜지스터(T4)는 제1노드(Na)와 제2노드(Nb) 사이에 연결될 수 있다. 제4트랜지스터(T4)의 게이트는 제2클럭단자(CK2)에 연결될 수 있다. 캐리출력단자(COUT)는 제1노드(Na)에 연결될 수 있다. 제2노드(Nb)는 제1제어노드(Q)에 연결될 수 있다. 제3트랜지스터(T3)와 제4트랜지스터(T4)는 제1클럭신호(CLK1)가 하이 전압이고 제2클럭신호(CLK2)가 로우 전압일 때 턴온되어 제1전압입력단자(V1)의 제1전압(VGH) 또는 제2전압입력단자(V2)의 제2전압(VGL)을 제1제어노드(Q)로 전달하여 제1제어노드(Q)의 전압레벨을 제어할 수 있다.
제2노드제어부(133)는 제1전압입력단자(V1)와 제2전압입력단자(V2) 사이에 연결될 수 있다. 제2노드제어부(133)는 제1제어노드(Q)의 전압레벨에 따라 제2제어노드(QB)의 전압레벨을 제어할 수 있다. 제2노드제어부(133)는 제5트랜지스터(T5), 제6트랜지스터(T6), 제7트랜지스터(T7) 및 제8트랜지스터(T8)를 포함할 수 있다.
제5트랜지스터(T5)는 제1전압입력단자(V1)와 제1노드(Na) 사이에 연결될 수 있다. 제5트랜지스터(T5)의 게이트는 제3노드(Nc)에 연결되고, 제3노드(Nc)는 제2제어노드(QB)에 연결될 수 있다. 제6트랜지스터(T6)는 제2전압입력단자(V2)와 제1노드(Na) 사이에 연결될 수 있다. 제6트랜지스터(T6)의 게이트는 제3노드(Nc)에 연결된 제1게이트와 제4전압입력단자(V4)에 연결된 제2게이트를 포함할 수 있다. 제5트랜지스터(T5)는 제2제어노드(QB)가 로우레벨 상태일 때 턴온되어 제1전압입력단자(V1)로 인가되는 제1전압(VGH)을 제1노드(Na)로 전달할 수 있다. 제6트랜지스터(T6)는 제2제어노드(QB)가 하이레벨 상태일 때 턴온되어 제2전압입력단자(V2)로 인가되는 제2전압(VGL)을 제1노드(Na)로 전달할 수 있다.
제7트랜지스터(T7)는 제1전압입력단자(V1)와 제2제어노드(QB) 사이에 연결될 수 있다. 제7트랜지스터(T7)의 게이트는 제1제어노드(Q)에 연결될 수 있다. 제8트랜지스터(T8)는 제2전압입력단자(V2)와 제2제어노드(QB) 사이에 연결될 수 있다. 제8트랜지스터(T8)의 게이트는 제1제어노드(Q)에 연결된 제1게이트와 제3전압입력단자(V3)에 연결된 제2게이트를 포함할 수 있다. 제7트랜지스터(T7)는 제1제어노드(Q)가 로우레벨 상태일 때 턴온되어 제1전압입력단자(V1)로 인가되는 제1전압(VGH)을 제2제어노드(QB)로 전달하여 제2제어노드(QB)를 하이레벨 상태로 제어할 수 있다. 제8트랜지스터(T8)는 제1제어노드(Q)가 하이레벨 상태일 때 턴온되어 제2전압입력단자(V2)로 인가되는 제2전압(VGL)을 제2제어노드(QB)로 전달하여 제2제어노드(QB)를 로우레벨 상태로 제어할 수 있다.
출력제어부(135)는 제1전압입력단자(V1)와 제2전압입력단자(V2) 사이에 연결될 수 있다. 출력제어부(135)는 제2제어노드(QB)의 전압레벨에 따라 온 전압의 출력신호 또는 오프 전압의 출력신호를 출력할 수 있다. 출력제어부(137)는 제9트랜지스터(T9) 및 제10트랜지스터(T10)를 포함할 수 있다.
제9트랜지스터(T9)는 제1전압입력단자(V1)와 출력노드(NO) 사이에 연결될 수 있다. 제9트랜지스터(T9)의 게이트는 제2제어노드(QB)에 연결될 수 있다. 제10트랜지스터(T10)는 제2전압입력단자(V2)와 출력노드(NO) 사이에 연결될 수 있다. 제10트랜지스터(T10)의 게이트는 제2제어노드(QB)에 연결된 제1게이트와 제4전압입력단자(V4)에 연결된 제2게이트를 포함할 수 있다. 제9트랜지스터(T9)는 하이 전압을 출력노드(N0)로 전달하는 풀업트랜지스터이고, 제10트랜지스터(T10)는 로우 전압을 출력노드(NO)로 전달하는 풀다운트랜지스터일 수 있다. 제9트랜지스터(T9)는 제2제어노드(QB)가 로우레벨 상태일 때 턴온되어 제1전압입력단자(V1)로 인가되는 제1전압(VGH)을 출력노드(NO)로 전달할 수 있다. 제10트랜지스터(T10)는 제2제어노드(QB)가 하이레벨 상태일 때 턴온되어 제2전압입력단자(V2)로 인가되는 제2전압(VGL)을 출력노드(NO)로 전달할 수 있다.
스테이지(STk)는 리셋부(137)를 더 포함할 수 있다. 리셋부(137)는 리셋단자(RS)로 공급되는 리셋신호(SESR)를 기초로 제2제어노드(QB)를 리셋할 수 있다. 리셋부(137)는 제11트랜지스터(T11)(리셋 트랜지스터)를 포함할 수 있다. 제11트랜지스터(T11)는 제1전압입력단자(V1)와 제2제어노드(QB) 사이에 연결될 수 있다. 제11트랜지스터(T11)의 게이트는 리셋단자(RS)에 연결될 수 있다. 제11트랜지스터(T11)는 리셋단자(RS)로 로우 전압의 리셋신호(ESR)가 인가될 때 턴온되어 제2제어노드(QB)가 제1전압(VGH)에 의해 하이레벨 상태가 됨으로써 출력신호가 로우 전압으로 초기화될 수 있다. 스캔구동부(130)가 동작하는 중에 리셋신호(SESR)는 제2전압(VGL)으로 공급되므로 제11트랜지스터(T11)는 턴오프될 수 있다.
도 6을 참조하면, 제1 내지 제4구간들(P1 내지 P4) 각각의 폭은 1수평시간(1H)일 수 있다. 도 6에는, 시작신호로서 이전 캐리신호(CR[k-1]), 제1클럭신호(CLK1), 제2클럭신호(CLK2), 제1제어노드(Q) 및 제2제어노드(QB)의 노드 전압들, 캐리신호(CR[k]) 및 출력신호(Out[k])가 도시되어 있다.
제1구간(P1)에서, 전단 스테이지로부터 입력되는 이전 캐리신호(CR[k-1])는 하이 전압이고, 제1클럭단자(CK1)로 입력되는 제1클럭신호(CLK1)는 로우 전압이고, 제2클럭단자(CK2)로 입력되는 제2클럭신호(CLK2)는 하이 전압일 수 있다.
입력단자(IN)에 인가되는 하이 전압의 시작신호에 동기하여, 제1클럭신호(CLK1) 및 제2클럭신호(CLK2)가 인가되면 제1트랜지스터(T1)와 제2트랜지스터(T2)는 턴온될 수 있다. 턴온된 제1트랜지스터(T1)와 제2트랜지스터(T2)에 의해 제1제어노드(Q)로 이전 캐리신호(CR[k-1])가 전달되어 제1제어노드(Q)는 하이레벨 상태가 될 수 있다. 제1제어노드(Q)에 게이트가 연결된 제8트랜지스터(T8)가 턴온되어 제2전압(VGL)이 제2제어노드(QB)로 전달되고, 제2제어노드(QB)는 로우레벨 상태가 될 수 있다. 제2제어노드(QB)에 게이트가 연결된 제9트랜지스터(T9)가 턴온되어 제1전압(VGH)이 출력노드(NO)로 전달되고, 출력노드(NO)에 연결된 출력단자(OUT)로부터 하이 전압의 출력신호(Out[k])가 출력될 수 있다.
한편, 제2제어노드(QB)에 게이트가 연결된 제5트랜지스터(T5)가 턴온되어 제1노드(Na)는 제1전압(VGH)에 의해 하이레벨 상태가 되고, 제1노드(Na)에 연결된 캐리출력단자(COUT)로부터 하이 전압의 캐리신호(CR[k])가 출력될 수 있다. 그리고, 제1제어노드(Q)에 연결된 제2노드(Nb)는 하이레벨 상태가 될 수 있다.
제2구간(P2)에서, 제1클럭신호(CLK1)는 하이 전압이고, 제2클럭신호(CLK2)는 로우 전압일 수 있다. 제1트랜지스터(T1)와 제2트랜지스터(T2)는 턴오프되고, 제3트랜지스터(T3)와 제4트랜지스터(T4)는 턴온될 수 있다. 턴온된 제3트랜지스터(T3)와 제4트랜지스터(T4)에 의해 제1노드(Na)와 제2노드(Nb)는 제1제어노드(Q)와 도통되고, 제1제어노드(Q)는 하이레벨 상태를 유지할 수 있다. 제1제어노드(Q)가 하이레벨 상태를 유지하는 동안 제8트랜지스터(T8)에 의해 제2제어노드(QB)는 로우레벨 상태를 유지할 수 있다.
이전 캐리신호(CR[k-1])가 하이 전압을 유지하는 동안, 제1클럭신호(CLK1)와 제2클럭신호(CLK2)가 교대로 로우 전압과 하이 전압으로 인가되고, 전술된 제1구간(P1)과 제2구간(P2)이 반복하면서, 출력단자(OUT)로부터 하이 전압의 출력신호(Out[k])가 출력되고, 캐리출력단자(COUT)로부터 하이 전압의 캐리신호(CR[k])가 출력될 수 있다.
제3구간(P3)에서, 전단 스테이지로부터 입력되는 이전 캐리신호(CR[k-1])는 로우 전압으로 천이하고, 제1클럭신호(CLK1)는 로우 전압이고, 제2클럭신호(CLK2)는 하이 전압일 수 있다.
로우 전압의 제1클럭신호(CLK1)와 하이 전압의 제2클럭신호(CLK2)에 의해 제1트랜지스터(T1)와 제2트랜지스터(T2)가 턴온되고, 이전 캐리신호(CR[k-1])의 로우 전압이 제1제어노드(Q)로 전달되어 제1제어노드(Q)는 로우레벨 상태가 될 수 있다. 제1제어노드(Q)에 게이트가 연결된 제7트랜지스터(T7)가 턴온되어 제1전압(VGH)이 제2제어노드(QB)로 전달되고, 제2제어노드(QB)는 하이레벨 상태가 될 수 있다. 제2제어노드(QB)에 게이트가 연결된 제10트랜지스터(T10)가 턴온되어 제2전압(VGL)이 출력노드(NO)로 전달되고, 출력단자(OUT)로부터 로우 전압의 출력신호(Out[k])가 출력될 수 있다.
한편, 제2제어노드(QB)에 게이트가 연결된 제6트랜지스터(T6)가 턴온되어 제1노드(Na)는 제2전압(VGL)에 의해 로우레벨 상태가 되고, 제1노드(Na)에 연결된 캐리출력단자(COUT)로부터 로우 전압의 캐리신호(CR[k])가 출력될 수 있다. 그리고, 제1제어노드(Q)에 연결된 제2노드(Nb)는 로우레벨 상태가 될 수 있다.
제4구간(P4)에서, 제1클럭신호(CLK1)는 하이 전압이고, 제2클럭신호(CLK2)는 로우 전압일 수 있다. 제1트랜지스터(T1)와 제2트랜지스터(T2)는 턴오프되고, 제3트랜지스터(T3)와 제4트랜지스터(T4)는 턴온될 수 있다. 턴온된 제3트랜지스터(T3)와 제4트랜지스터(T4)에 의해 제1노드(Na)와 제2노드(Nb)는 제1제어노드(Q)와 도통되고, 제1제어노드(Q)는 로우레벨 상태를 유지할 수 있다. 제1제어노드(Q)가 로우레벨 상태를 유지하는 동안 제7트랜지스터(T7)에 의해 제2제어노드(QB)는 하이레벨 상태를 유지할 수 있다.
이전 캐리신호(CR[k-1])가 로우 전압을 유지하는 동안, 제1클럭신호(CLK1)와 제2클럭신호(CLK2)가 교대로 로우 전압과 하이 전압으로 인가되고, 전술된 제3구간(P3)과 제4구간(P4)이 반복하면서, 출력단자(OUT)로부터 로우 전압의 출력신호(Out[k])가 출력되고, 캐리출력단자(COUT)로부터 로우 전압의 캐리신호(CR[k])가 출력될 수 있다.
짝수번째 스테이지는 제1클럭단자(CK1)에 제2클럭신호(CLK2)가 인가되고, 제2클럭단자(CK2)에 제1클럭신호(CLK1)가 인가되는 점에서 홀수번째 스테이지와 차이가 있고, 그 외 회로 구성 및 동작은 도 5를 참조로 설명한 홀수번째 스테이지의 회로 구성 및 동작과 동일하다. 도 5에 도시된 스캔구동부(130)의 홀수 스테이지는 제1클럭단자(CK1)로 인가되는 제1클럭신호(CLK1)의 로우 전압 타이밍에 동기하여 하이 전압의 출력신호(Out)를 출력할 수 있다. 짝수 스테이지는 제1클럭단자(CK1)로 인가되는 제2클럭신호(CLK2)의 로우 전압 타이밍에 동기하여 하이 전압의 출력신호(Out)를 출력할 수 있다.
N형 트랜지스터는 시간이 경과하면서 반복하여 온바이어스를 인가받음으로써 문턱전압이 쉬프트될 수 있다. 따라서, 제1게이트에 하이 전압의 온 전압이 반복하여 인가되는 N형 트랜지스터의 제2게이트에 하이 전압과 극성이 다른 로우 전압을 인가함으로써 N형 트랜지스터의 문턱전압 쉬프트를 보상할 수 있다. 예를 들어, 제1게이트에 하이 전압의 온 전압이 반복하여 인가되는 제2트랜지스터(T2), 제3트랜지스터(T3), 제6트랜지스터(T6), 제8트랜지스터(T8) 및 제10트랜지스터(T10) 각각의 제2게이트를 로우 전압을 인가하는 전압원(제3전압입력단자 또는 제4전압입력단자)에 연결할 수 있다. 도 5는, 제2트랜지스터(T2), 제3트랜지스터(T3) 및 제8트랜지스터(T8) 각각의 제2게이트는 제3전압(VGL2)을 인가받고, 제6트랜지스터(T6) 및 제10트랜지스터(T10) 각각의 제2게이트는 제4전압(VGLt)을 인가받는 예를 도시하고 있다.
본 발명의 실시예에서, 출력신호(Out[k])의 로우 전압 기간은 하이 전압 기간보다 길 수 있다. 출력신호(Out[k])가 로우 전압을 출력하는 기간은 제2제어노드(QB)가 하이레벨 상태인 기간일 수 있다. 따라서 제2제어노드(QB)에 제1게이트가 연결된 제6트랜지스터(T6)와 제10트랜지스터(T10)의 제1게이트들로 장시간 하이 전압의 온 전압이 인가될 수 있다. 본 발명의 실시예는 제6트랜지스터(T6)와 제10트랜지스터(T10)의 제2게이트에 로우 전압인 제4전압(VGLt)을 인가하되, 초기 대비 전압 값을 단계적으로 증가시킬 수 있다. 제6트랜지스터(T6)와 제10트랜지스터(T10)의 제1게이트가 하이 전압을 인가받는 동안 제2게이트에 극성이 다른 로우 전압이 인가되고, 제2게이트에 인가되는 전압이 시간 경과에 따라 변경됨으로써, 제6트랜지스터(T6)와 제10트랜지스터(T10)의 문턱전압 쉬프트가 최소화되어 스테이지를 안정적으로 구동할 수 있고, 따라서 표시장치의 오랜시간 사용에도 신뢰성을 확보할 수 있다.
일 실시예에서 도 7에 도시된 바와 같이, 제4전압(VGLt)은 일정시간 단위로 가변하는 전압일 수 있다. 제4전압(VGLt)은 초기에 특정 전압(VGLt0)이 인가되고 사용 시간에 따라 단계적으로 증가하도록 변경될 수 있다. 초기 특정 전압(VGLt0)은 제2전압(VGL) 및/또는 제3전압(VGL2)과 다른 전압일 수 있다. 예를 들어, 초기 특정 전압(VGLt0)은 제2전압(VGL)보다 낮은 전압일 수 있다. 제4전압(VGLt)의 전압 가변 시간(t1, t2, t3, ..., tm)은 각각 다르게 설정될 수 있다.
다른 실시예에서 제4전압(VGLt)은 가변하지 않고 정전압(VGL3)으로 설정될 수 있다. 예를 들어, 소정 전압에 따라 제6트랜지스터(T6)와 제10트랜지스터(T10)에 인가되는 스트레스를 계산 및/또는 실험을 통해 예측한 신뢰성 보증시간 내에 제6트랜지스터(T6)와 제10트랜지스터(T10)의 문턱전압 쉬프트가 가장 적은 제4전압을 결정할 수 있다. 일 실시예에서, 정전압(VGL3)은 제3전압(VGL2)과 동일할 수 있다. 이 경우, 정전압(VGL3)과 제3전압(VGL2)은 하나의 신호선으로 인가될 수 있다. 다른 실시예에서, 정전압(VGL3)은 제2전압(VGL) 및/또는 제3전압(VGL2)과 다른 전압일 수 있다. 예를 들어, 정전압(VGL3)은 제2전압(VGL)보다 낮은 전압일 수 있다.
트랜지스터의 제조 공정에 따라 N형 트랜지스터의 문턱전압은 양(positive)의 값 또는 음(negative)의 값을 가질 수 있다. 공정 후 N형 트랜지스터의 초기 문턱전압이 임계값보다 큰 양의 값 또는 임계값보다 낮은 음의 값을 가질 수 있다. 본 발명의 실시예에서, N형 트랜지스터의 초기 문턱전압이 임계값보다 큰 양의 값일 때 제3전압(VGL2)은 제2전압(VGL)보다 높은 값으로 설정되어 N형 트랜지스터의 문턱전압을 음의 값으로 시프트시킬 수 있다. N형 트랜지스터의 초기 문턱전압이 임계값보다 낮은 음의 값일 때 제3전압(VGL2)은 제2전압(VGL)보다 낮은 값으로 설정되어 N형 트랜지스터의 문턱전압을 양의 값으로 시프트시킬 수 있다. 일 실시예에서, 초기 문턱전압이 임계값보다 낮은 음의 값일 때 제3전압(VGL2)은 초기 특정 전압으로부터 사용 시간에 따라 단계적으로 감소하도록 변경되고, 제4전압(VGLt)은 초기 특정 전압으로부터 사용 시간에 따라 단계적으로 증가하도록 변경될 수 있다.
다른 실시예에서, 스테이지(STk)는 제1제어노드(Q)와 제1전압입력단자(V1) 사이에 커패시터를 더 포함할 수 있다. 이 경우 스테이지(STk)는 누설 및/또는 스위치 오류에 더욱 강건한 구조를 가질 수 있다. 또 다른 실시예에서, 비표시 영역의 면적 감소를 위해 스테이지(STk)의 제3트랜지스터(T3)와 제4트랜지스터(T4)를 생략할 수 있다. 또 다른 실시예에서, 리셋부(137)의 제11트랜지스터(T11)는 제1전압입력단자(V1)와 제1제어노드(Q) 사이에 연결되어, 제1제어노드(Q)가 하이레벨 상태가 됨으로써 출력신호가 하이 전압으로 초기화될 수 있다.
도 8은 일 실시예에 따른 스캔구동부를 개략적으로 나타낸 도면이다. 도 9는 도 8의 스캔구동부에 포함되는 스테이지의 일 예를 나타내는 회로도이다. 도 10은 도 8의 스캔구동부의 입출력 신호와 도 9의 스테이지의 동작에 따른 제어노드와 입출력 신호의 타이밍을 나타낸 도면이다.
도 8에 도시된 스캔구동부(130)는 제2클럭단자(CK2)가 생략된 점에서, 도 3에 도시된 스캔구동부(130)와 차이가 있다. 도 8에 도시된 바와 같이, 홀수번째 스테이지의 제1클럭단자(CK1)에는 제1클럭신호(CLK1)가 인가되고, 짝수번째 스테이지의 제1클럭단자(CK1)에는 제2클럭신호(CLK2)가 인가될 수 있다.
도 9에 도시된 스테이지(STk)의 제1노드제어부(131')가 도 5에 도시된 스테이지(STk)와 차이가 있고, 그 외 구성 및 동작은 도 5에 도시된 스테이지의 구성 및 동작과 동일하다. 이하 차이점을 중심으로 설명한다.
제1노드제어부(131')는 제1트랜지스터(T1), 제2트랜지스터(T2), 제3트랜지스터(T3), 제4트랜지스터(T4), 제12트랜지스터(T12) 및 제13트랜지스터(T13)를 포함할 수 있다.
제1트랜지스터(T1)는 입력단자(IN)와 제1제어노드(Q) 사이에 연결될 수 있다. 제1트랜지스터(T1)의 게이트는 제1클럭단자(CK1)에 연결될 수 있다.
제2트랜지스터(T2)는 입력단자(IN)와 제1제어노드(Q) 사이에 연결될 수 있다. 제2트랜지스터(T2)의 게이트는 제4노드(Nd)에 연결된 제1게이트와 제3전압입력단자(V3)에 연결된 제2게이트를 포함할 수 있다.
제3트랜지스터(T3)는 제1노드(Na)와 제2노드(Nb) 사이에 연결될 수 있다. 제3트랜지스터(T3)의 게이트는 제1클럭단자(CK1)에 연결된 제1게이트와 제3전압입력단자(V3)에 연결된 제2게이트를 포함할 수 있다.
제4트랜지스터(T4)는 제1노드(Na)와 제2노드(Nb) 사이에 연결될 수 있다. 제4트랜지스터(T4)의 게이트는 제4노드(Nd)에 연결될 수 있다.
제12트랜지스터(T12)는 제1전압입력단자(V1)와 제4노드(Nd) 사이에 연결될 수 있다. 제12트랜지스터(T12)의 게이트는 제1클럭단자(CK1)에 연결될 수 있다.
제13트랜지스터(T13)는 제2전압입력단자(V2)와 제4노드(Nd) 사이에 연결될 수 있다. 제13트랜지스터(T13)의 게이트는 제1클럭단자(CK1)에 연결된 제1게이트와 제3전압입력단자(V3)에 연결된 제2게이트를 포함할 수 있다.
시작신호(외부신호(STV) 또는 이전 캐리신호(CR[k-1]))가 하이 전압을 유지하는 동안, 제1클럭신호(CLK1)의 로우 전압과 하이 전압이 교대로 인가될 수 있다.
제1클럭신호(CLK1)가 로우 전압일 때 제1트랜지스터(T1)와 제12트랜지터(T12)가 턴온될 수 있다. 턴온된 제12트랜지스터(T12)에 의해 제4노드(Nd)로 제1전압(VGH)이 전달되어 제4노드(Nd)는 하이레벨 상태가 되고, 제4노드(Nd)에 제1게이트가 연결된 제2트랜지스터(T2)가 턴온될 수 있다. 턴온된 제1트랜지스터(T1)와 제2트랜지스터(T2)에 의해 제1제어노드(Q)는 하이레벨 상태가 될 수 있다. 제1제어노드(Q)에 게이트가 연결된 제8트랜지스터(T8)가 턴온되어 제2제어노드(QB)는 로우레벨 상태가 될 수 있다. 제2제어노드(QB)에 게이트가 연결된 제9트랜지스터(T9)가 턴온되어 하이 전압의 출력신호(Out[k])가 출력될 수 있다. 제2제어노드(QB)에 게이트가 연결된 제5트랜지스터(T5)가 턴온되어 제1노드(Na)는 제1전압(VGH)에 의해 하이레벨 상태가 되고, 캐리출력단자(COUT)로부터 하이 전압의 캐리신호(CR[k])가 출력될 수 있다. 그리고, 제1제어노드(Q)에 연결된 제2노드(Nb)는 하이레벨 상태가 될 수 있다.
제1클럭신호(CLK1)가 하이 전압일 때 제3트랜지스터(T3)와 제13트랜지터(T13)가 턴온될 수 있다. 턴온된 제13트랜지터(T13)에 의해 제4노드(Nd)는 로우레벨 상태가 되고, 제4노드(Nd)에 게이트가 연결된 제4트랜지스터(T4)가 턴온될 수 있다. 턴온된 제3트랜지스터(T3)와 제4트랜지스터(T4)에 의해 제1제어노드(Q)는 하이레벨 상태를 유지할 수 있다. 제1제어노드(Q)가 하이레벨 상태를 유지하는 동안 제8트랜지스터(T8)에 의해 제2제어노드(QB)는 로우레벨 상태를 유지할 수 있다.
시작신호(외부신호(STV) 또는 이전 캐리신호(CR[k-1]))가 로우 전압으로 천이하여 로우 전압을 유지하는 동안, 제1클럭신호(CLK1)의 로우 전압과 하이 전압이 교대로 인가될 수 있다.
제1클럭신호(CLK1)가 로우 전압일 때 제1트랜지스터(T1), 제12트랜지터(T12), 제2트랜지스터(T2)가 턴온될 수 있다. 턴온된 제1트랜지스터(T1)와 제2트랜지스터(T2)에 의해 제1제어노드(Q)는 로우레벨 상태가 될 수 있다. 제1제어노드(Q)에 게이트가 연결된 제7트랜지스터(T7)가 턴온되어 제2제어노드(QB)는 하이레벨 상태가 될 수 있다. 제2제어노드(QB)에 게이트가 연결된 제10트랜지스터(T10)가 턴온되어 출력단자(OUT)로부터 로우 전압의 출력신호(Out[k])가 출력될 수 있다. 제2제어노드(QB)에 게이트가 연결된 제5트랜지스터(T5)가 턴온되어 캐리출력단자(COUT)로부터 하이 전압의 캐리신호(CR[k])가 출력될 수 있다.
제1클럭신호(CLK1)가 하이 전압일 때 제3트랜지스터(T3), 제13트랜지터(T13), 제4트랜지스터(T4)가 턴온될 수 있다. 턴온된 제3트랜지스터(T3)와 제4트랜지스터(T4)에 의해 제1제어노드(Q)는 로우레벨 상태를 유지할 수 있다. 제1제어노드(Q)가 로우레벨 상태를 유지하는 동안 제7트랜지스터(T7)에 의해 제2제어노드(QB)는 로우레벨 상태를 유지할 수 있다.
짝수번째 스테이지는 제1클럭단자(CK1)에 제2클럭신호(CLK2)가 인가되는 점에서 홀수번째 스테이지와 차이가 있고, 그 외 회로 구성 및 동작은 도 9를 참조로 설명한 홀수번째 스테이지의 회로 구성 및 동작과 동일하다. 도 9에 도시된 스캔구동부(130)의 홀수 스테이지는 제1클럭단자(CK1)로 인가되는 제1클럭신호(CLK1)의 로우 전압 타이밍에 동기하여 하이 전압의 출력신호(Out)를 출력할 수 있다. 짝수 스테이지는 제1클럭단자(CK1)로 인가되는 제2클럭신호(CLK2)의 로우 전압 타이밍에 동기하여 하이 전압의 출력신호(Out)를 출력할 수 있다.
도 10에 도시된 바와 같이, 제1클럭신호(CLK1)의 하이 전압의 시작 타이밍과 종료 타이밍 각각은 제2클럭신호(CLK2)의 로우 전압의 시작 타이밍과 종료 타이밍 각각에 일치하지 않을 수 있다. 제1클럭신호(CLK1)와 제2클럭신호(CLK2)의 전압레벨이 반전되는 타이밍이 오프셋됨으로써 제1클럭신호(CLK1)의 로우 전압 기간은 제2클럭신호(CLK2)의 하이 전압 기간의 일부에 중첩하고, 제2클럭신호(CLK2)의 로우 전압 기간은 제1클럭신호(CLK1)의 하이 전압 기간의 일부에 중첩할 수 있다. 제1클럭신호(CLK1)와 제2클럭신호(CLK2)의 로우 전압 기간은 하이 전압 기간보다 짧을 수 있다.
도 10에 도시된 클럭신호가 스캔구동부(130)로 인가될 경우, 제1클럭신호(CLK1)와 제2클럭신호(CLK2)의 스큐(skew)에 의해 스캔구동부(130)의 각 스테이지가 오동작할 수 있다. 본 발명의 실시예에서는 클럭신호에 의해 제1트랜지스터(T1)와 제3트랜지스터(T3)의 턴온을 제어하고, 제12트랜지스터(T12)와 제13트랜지스터(T13)를 이용하여 클럭신호가 아닌 제1전압(VGH)과 제2전압(VGL)의 정전압으로 제2트랜지스터(T2)와 제4트랜지스터(T4)의 턴온을 제어함으로써, 클럭신호의 스큐에 의한 스캔구동부의 오동작을 최소화할 수 있다. 본 발명의 실시예는 이에 한정되지 않고, 도 4에 도시된 바와 같이 동시에 반전되는 제1클럭신호(CLK1)와 제2클럭신호(CLK2)가 이용될 수도 있다.
도 10에 도시된 실시예에서는 클럭신호의 로우 전압이 인에이블 전압으로 이용됨으로써, 클럭신호의 로우 전압에 동기되어 하이 전압의 출력신호가 출력되고 있으나, 본 발명의 실시예는 이에 한정되지 않는다. 예를 들어, 클럭신호의 하이 전압이 인에이블 전압으로 이용될 수 있다.
도 11은 도 8의 스캔구동부에 포함되는 스테이지의 일 예를 나타내는 회로도이다. 도 12는 도 8의 스캔구동부의 입출력 신호와 도 11의 스테이지의 동작에 따른 제어노드와 입출력 신호의 타이밍을 나타낸 도면이다.
도 11에 도시된 스테이지는 제1노드제어부(131")의 트랜지스터들의 연결이 도 9에 도시된 스테이지와 차이가 있고, 그 외 구성은 도 9에 도시된 스테이지의 구성과 동일하다. 이하 도 9에 도시된 스테이지의 구성 및 동작과 상이한 부분을 중심으로 설명한다.
도 11을 참조하면, 스테이지(STk)는 제1노드제어부(131"), 제2노드제어부(133) 및 출력제어부(135)를 포함할 수 있다. 스테이지(STk)는 리셋부(137)를 더 포함할 수 있다.
제1노드제어부(131")는 제1트랜지스터(T1), 제2트랜지스터(T2), 제3트랜지스터(T3), 제4트랜지스터(T4), 제12트랜지스터(T12) 및 제13트랜지스터(T13)를 포함할 수 있다.
제1트랜지스터(T1)는 입력단자(IN)와 제1제어노드(Q) 사이에 연결될 수 있다. 제1트랜지스터(T1)의 게이트는 제4노드(Nd)에 연결될 수 있다.
제2트랜지스터(T2)는 입력단자(IN)와 제1제어노드(Q) 사이에 연결될 수 있다. 제2트랜지스터(T2)의 게이트는 제1클럭단자(CK1)에 연결된 제1게이트와 제3전압입력단자(V3)에 연결된 제2게이트를 포함할 수 있다.
제3트랜지스터(T3)는 제1노드(Na)와 제2노드(Nb) 사이에 연결될 수 있다. 제3트랜지스터(T3)의 게이트는 제4노드(Nd)에 연결된 제1게이트와 제3전압입력단자(V3)에 연결된 제2게이트를 포함할 수 있다.
제4트랜지스터(T4)는 제1노드(Na)와 제2노드(Nb) 사이에 연결될 수 있다. 제4트랜지스터(T4)의 게이트는 제1클럭단자(CK1)에 연결될 수 있다.
제12트랜지스터(T12)는 제1전압입력단자(V1)와 제4노드(Nd) 사이에 연결될 수 있다. 제12트랜지스터(T12)의 게이트는 제1클럭단자(CK1)에 연결될 수 있다.
제13트랜지스터(T13)는 제2전압입력단자(V2)와 제4노드(Nd) 사이에 연결될 수 있다. 제13트랜지스터(T13)의 게이트는 제1클럭단자(CK1)에 연결된 제1게이트와 제3전압입력단자(V3)에 연결된 제2게이트를 포함할 수 있다.
도 12를 참조하면, 제1클럭신호(CLK1)와 제2클럭신호(CLK2)의 전압레벨이 반전되는 타이밍이 오프셋되고, 제1클럭신호(CLK1)와 제2클럭신호(CLK2)의 하이 전압 기간은 로우 전압 기간보다 짧을 수 있다. 제1클럭신호(CLK1)의 하이 전압 기간은 제2클럭신호(CLK2)의 로우 전압 기간의 일부에 중첩하고, 제2클럭신호(CLK2)의 하이 전압 기간은 제1클럭신호(CLK1)의 로우 전압 기간의 일부에 중첩할 수 있다.
시작신호(외부신호(STV) 또는 이전 캐리신호(CR[k-1]))가 하이 전압을 유지하는 동안, 제1클럭신호(CLK1)의 하이 전압과 로우 전압이 교대로 인가될 수 있다.
제1클럭신호(CLK1)가 하이 전압일 때 제2트랜지스터(T2)와 제13트랜지터(T13)가 턴온될 수 있다. 턴온된 제13트랜지스터(T13)에 의해 제4노드(Nd)로 제2전압(VGL)이 전달되어 제4노드(Nd)는 로우레벨 상태가 되고, 제4노드(Nd)에 게이트가 연결된 제1트랜지스터(T1)가 턴온될 수 있다. 턴온된 제1트랜지스터(T1)와 제2트랜지스터(T2)에 의해 제1제어노드(Q)는 하이레벨 상태가 될 수 있다. 제1제어노드(Q)에 게이트가 연결된 제8트랜지스터(T8)가 턴온되어 제2제어노드(QB)는 로우레벨 상태가 될 수 있다. 제2제어노드(QB)에 게이트가 연결된 제9트랜지스터(T9)가 턴온되어 하이 전압의 출력신호(Out[k])가 출력될 수 있다. 제2제어노드(QB)에 게이트가 연결된 제5트랜지스터(T5)가 턴온되어 제1노드(Na)는 제1전압(VGH)에 의해 하이레벨 상태가 되고, 캐리출력단자(COUT)로부터 하이 전압의 캐리신호(CR[k])가 출력될 수 있다. 그리고, 제1제어노드(Q)에 연결된 제2노드(Nb)는 하이레벨 상태가 될 수 있다.
제1클럭신호(CLK1)가 로우 전압일 때 제4트랜지스터(T4)와 제12트랜지터(T12)가 턴온될 수 있다. 턴온된 제12트랜지터(T12)에 의해 제4노드(Nd)는 하이레벨 상태가 되고, 제4노드(Nd)에 게이트가 연결된 제3트랜지스터(T3)가 턴온될 수 있다. 턴온된 제3트랜지스터(T3)와 제4트랜지스터(T4)에 의해 제1제어노드(Q)는 하이레벨 상태를 유지할 수 있다. 제1제어노드(Q)가 하이레벨 상태를 유지하는 동안 제8트랜지스터(T8)에 의해 제2제어노드(QB)는 로우레벨 상태를 유지할 수 있다.
시작신호(외부신호(STV) 또는 이전 캐리신호(CR[k-1]))가 로우 전압으로 천이하여 로우 전압을 유지하는 동안, 제1클럭신호(CLK1)의 하이 전압과 로우 전압이 교대로 인가될 수 있다.
제1클럭신호(CLK1)가 하이 전압일 때 제1트랜지스터(T1), 제13트랜지터(T13), 제2트랜지스터(T2)가 턴온될 수 있다. 턴온된 제1트랜지스터(T1)와 제2트랜지스터(T2)에 의해 제1제어노드(Q)는 로우레벨 상태가 될 수 있다. 제1제어노드(Q)에 게이트가 연결된 제7트랜지스터(T7)가 턴온되어 제2제어노드(QB)는 하이레벨 상태가 될 수 있다. 제2제어노드(QB)에 게이트가 연결된 제10트랜지스터(T10)가 턴온되어 출력단자(OUT)로부터 로우 전압의 출력신호(Out[k])가 출력될 수 있다. 제2제어노드(QB)에 게이트가 연결된 제6트랜지스터(T6)가 턴온되어 캐리출력단자(COUT)로부터 로우 전압의 캐리신호(CR[k])가 출력될 수 있다.
제1클럭신호(CLK1)가 로우 전압일 때 제3트랜지스터(T3), 제12트랜지터(T12), 제4트랜지스터(T4)가 턴온될 수 있다. 턴온된 제3트랜지스터(T3)와 제4트랜지스터(T4)에 의해 제1제어노드(Q)는 로우레벨 상태를 유지할 수 있다. 제1제어노드(Q)가 로우레벨 상태를 유지하는 동안 제7트랜지스터(T7)에 의해 제2제어노드(QB)는 하이레벨 상태를 유지할 수 있다.
짝수번째 스테이지는 제1클럭단자(CK1)에 제2클럭신호(CLK2)가 인가되는 점에서 홀수번째 스테이지와 차이가 있고, 그 외 회로 구성 및 동작은 도 11을 참조로 설명한 홀수번째 스테이지의 회로 구성 및 동작과 동일하다.
도 11에 도시된 스캔구동부(130)의 홀수 스테이지는 제1클럭단자(CK1)로 인가되는 제1클럭신호(CLK1)의 하이 전압 인가 타이밍에 동기하여 하이 전압의 출력신호(Out)를 출력할 수 있다. 짝수 스테이지는 제1클럭단자(CK1)로 인가되는 제2클럭신호(CLK2)의 하이 전압 인가 타이밍에 동기하여 하이 전압의 출력신호(Out)를 출력할 수 있다. 도 12에 도시된 바와 같이, 클럭신호의 하이 전압이 인에이블 전압으로 이용됨으로써, 클럭신호의 하이 전압에 동기되어 하이 전압의 출력신호가 출력될 수 있다.
도 13은 도 3의 스캔구동부에 포함되는 스테이지의 일 예를 나타내는 회로도이다. 도 14는 도 13의 스테이지의 동작에 따른 제어노드와 입출력 신호의 타이밍을 나타낸 도면이다.
도 13을 참조하면, 스테이지(STk)는 제1노드제어부(231), 제2노드제어부(233) 및 출력제어부(235)를 포함할 수 있다. 스테이지(STk)는 리셋부(237)를 더 포함할 수 있다. 스테이지(STk)의 일부 노드들은 제1제어노드(Q), 제2제어노드(QB) 및 제3제어노드(QB_F)로 지칭한다.
제1노드제어부(231)는 제1전압입력단자(V1)와 제2전압입력단자(V2) 사이에 연결되고, 입력단자(IN)에 인가되는 시작신호(예를 들어, 외부 신호(STV) 또는 이전 스캔신호), 제1클럭단자(CK1)에 인가되는 제1클럭신호(CLK1) 및 제2클럭단자(CK2)에 인가되는 제2클럭신호(CLK2)를 기초로 제1제어노드(Q)와 제2제어노드(QB)의 전압을 제어할 수 있다. 제1노드제어부(231)는 제1 내지 제8트랜지스터(T1 내지 T8)를 포함할 수 있다. 제1트랜지스터(T1), 제2트랜지스터(T2), 제5트랜지스터(T5) 및 제6트랜지스터(T6)는 P형 트랜지스터이고, 제3트랜지스터(T3), 제4트랜지스터(T4), 제7트랜지스터(T7) 및 제8트랜지스터(T8)는 N형 트랜지스터일 수 있다.
제1트랜지스터(T1)는 제1전압입력단자(V1)와 제1노드(Na') 사이에 연결될 수 있다. 제1트랜지스터(T1)의 게이트는 입력단자(IN)에 연결될 수 있다.
제2트랜지스터(T2)는 제1노드(Na')와 제2제어노드(QB) 사이에 연결될 수 있다. 제2트랜지스터(T2)의 게이트는 제1클럭단자(CK1)에 연결될 수 있다.
제1트랜지스터(T1)와 제2트랜지스터(T2)는 직렬 연결되고, 제1전압입력단자(V1)와 제2제어노드(QB) 사이에 연결될 수 있다.
제3트랜지스터(T3)는 제2제어노드(QB)와 제2노드(Nb') 사이에 연결될 수 있다. 제3트랜지스터(T3)의 제1게이트는 제2클럭단자(CK2)에 연결되고, 제2게이트는 제3전압입력단자(V3)에 연결될 수 있다.
제4트랜지스터(T4)는 제2노드(Nb')와 제2전압입력단자(V2) 사이에 연결될 수 있다. 제4트랜지스터(T4)의 제1게이트는 입력단자(IN)에 연결되고, 제2게이트는 제3전압입력단자(V3)에 연결될 수 있다.
제3트랜지스터(T3)와 제4트랜지스터(T4)는 직렬 연결되고, 제2전압입력단자(V2)와 제2제어노드(QB) 사이에 연결될 수 있다.
제5트랜지스터(T5)는 제1전압입력단자(V1)와 제3노드(Nc') 사이에 연결될 수 있다. 제5트랜지스터(T5)의 게이트는 제1제어노드(Q)에 연결될 수 있다.
제6트랜지스터(T6)는 제3노드(Nc')와 제2제어노드(QB) 사이에 연결될 수 있다. 제6트랜지스터(T6)의 게이트는 제2클럭단자(CK2)에 연결될 수 있다.
제5트랜지스터(T5)와 제6트랜지스터(T6)는 직렬 연결되고, 제1전압입력단자(V1)와 제2제어노드(QB) 사이에 연결될 수 있다.
제7트랜지스터(T7)는 제2제어노드(QB)와 제4노드(Nd') 사이에 연결될 수 있다. 제7트랜지스터(T7)의 제1게이트는 제1클럭단자(CK1)에 연결되고, 제2게이트는 제3전압입력단자(V3)에 연결될 수 있다.
제8트랜지스터(T8)는 제4노드(Nd')와 제2전압입력단자(V2) 사이에 연결될 수 있다. 제8트랜지스터(T8)의 제1게이트는 제1제어노드(Q)에 연결되고, 제2게이트는 제3전압입력단자(V3)에 연결될 수 있다.
제7트랜지스터(T7)와 제8트랜지스터(T8)는 직렬 연결되고, 제2전압입력단자(V2)와 제2제어노드(QB) 사이에 연결될 수 있다.
제2노드제어부(233)는 제1전압입력단자(V1)와 제2전압입력단자(V2) 사이에 연결되고, 제1제어노드(Q)와 제2제어노드(QB)의 전압에 따라 제3제어노드(QB_F)를 제어할 수 있다. 제2노드제어부(233)는 제10 내지 제13트랜지스터(T10 내지 T13) 및 커패시터(C)를 포함할 수 있다. 제10트랜지스터(T10) 및 제12트랜지스터(T12)는 P형 트랜지스터이고, 제11트랜지스터(T11) 및 제13트랜지스터(T13)는 N형 트랜지스터일 수 있다.
제10트랜지스터(T10)는 제1전압입력단자(V1)와 제1제어노드(Q) 사이에 연결될 수 있다. 제10트랜지스터(T10)의 게이트는 제2제어노드(QB)에 연결될 수 있다.
제11트랜지스터(T11)는 제1제어노드(Q)와 제2전압입력단자(V2) 사이에 연결될 수 있다. 제11트랜지스터(T11)의 제1게이트는 제2제어노드(QB)에 연결되고, 제2게이트는 제4전압입력단자(V4)에 연결될 수 있다.
제12트랜지스터(T12)는 제1전압입력단자(V1)와 제3제어노드(QB_F) 사이에 연결될 수 있다. 제12트랜지스터(T12)의 게이트는 제1제어노드(Q)에 연결될 수 있다.
제13트랜지스터(T13)는 제3제어노드(QB_F)와 제2전압입력단자(V2) 사이에 연결될 수 있다. 제13트랜지스터(T13)의 제1게이트는 제1제어노드(Q)에 연결되고, 제2게이트는 제3전압입력단자(V3)에 연결될 수 있다.
커패시터(C)는 제1전압입력단자(V1)와 제1제어노드(Q) 사이에 연결될 수 있다.
출력제어부(235)는 제1전압입력단자(V1)와 제2전압입력단자(V2) 사이에 연결되고, 제3제어노드(QB_F)의 전압에 따라 온 전압의 출력신호 또는 오프 전압의 출력신호를 출력할 수 있다. 출력제어부(235)는 제14트랜지스터(T14) 및 제15트랜지스터(T15)를 포함할 수 있다. 제14트랜지스터(T14)는 P형 트랜지스터이고, 제15트랜지스터(T15)는 N형 트랜지스터일 수 있다.
제14트랜지스터(T14)는 제1전압입력단자(V1)와 출력단자(OUT) 사이에 연결될 수 있다. 제14트랜지스터(T14)의 게이트는 제3제어노드(QB_F)에 연결될 수 있다.
제15트랜지스터(T15)는 출력단자(OUT)와 제2전압입력단자(V2) 사이에 연결될 수 있다. 제15트랜지스터(T15)의 제1게이트는 제3제어노드(QB_F)에 연결되고, 제2게이트는 제4전압입력단자(V4)에 연결될 수 있다.
제14트랜지스터(T14)는 하이 전압을 출력노드(N0)로 전달하는 풀업트랜지스터이고, 제15트랜지스터(T15)는 로우 전압을 출력노드(NO)로 전달하는 풀다운트랜지스터일 수 있다.
리셋부(237)는 제9트랜지스터(T9)를 포함할 수 있다. 제9트랜지스터(T9)는 P형 트랜지스터일 수 있다. 제9트랜지스터(T9)는 제1전압입력단자(V1)와 제2제어노드(QB) 사이에 연결될 수 있다. 제9트랜지스터(T9)의 게이트는 리셋단자(RS)에 연결될 수 있다. 제9트랜지스터(T9)는 로우 전압의 리셋신호(SESR)에 의해 턴온되어 제2제어노드(QB)가 하이레벨 상태가 됨으로써 출력신호가 로우 전압으로 초기화될 수 있다.
도 14를 참조하면, 입력단자(IN)에 하이 전압의 시작신호가 인가되어 제4트랜지스터(T4)가 턴온된 동안, 제1클럭신호(CLK1)와 제2클럭신호(CLK2) 각각의 하이 전압과 로우 전압이 소정 횟수 교대로 제1클럭단자(CK1)와 제2클럭단자(CK2)에 인가될 수 있다.
로우 전압의 제1클럭신호(CLK1)와 하이 전압의 제2클럭신호(CLK2)에 의해 제2트랜지스터(T2)와 제3트랜지스터(T3)가 턴온되고 제2전압입력단자(V2)로 인가되는 제2전압(VGL)에 의해 제2제어노드(QB)가 로우레벨 상태가 될 수 있다. 로우 전압의 제2제어노드(QB)에 게이트가 연결된 제10트랜지스터(T10)가 턴온되어 제1전압입력단자(V1)로 인가되는 제1전압(VGH)에 의해 제1제어노드(Q)가 하이레벨 상태가 될 수 있다. 제1제어노드(Q)에 연결된 캐리출력단자(COUT)로부터 하이 전압의 캐리신호(CR[k])가 출력될 수 있다. 그리고, 제1제어노드(Q)에 게이트가 연결된 제13트랜지스터(T13)가 턴온되어 제2전압입력단자(V2)로 인가되는 제2전압(VGL)에 의해 제3제어노드(QB_F)가 로우레벨 상태가 될 수 있다. 제3제어노드(QB_F)에 게이트가 연결된 제14트랜지스터(T14)가 턴온되어 제1전압입력단자(V1)로 인가되는 제1전압(VGH)이 출력노드(NO)로 전달되고, 출력노드(NO)에 연결된 출력단자(OUT)로부터 하이 전압의 출력신호(Out[k])가 출력될 수 있다.
제1클럭신호(CLK1)가 하이 전압으로 천이하고, 제2클럭신호(CLK2)가 로우 전압으로 천이하면, 제7트랜지스터(T7)와 제6트랜지스터(T6)가 턴온되고, 하이레벨 상태의 제1제어노드(Q)에 게이트가 연결된 제8트랜지스터(T8)가 턴온되어 제2전압입력단자(V2)로 인가되는 제2전압(VGL)에 의해 제2제어노드(QB)는 로우레벨 상태를 유지할 수 있다.
시작신호가 하이 전압을 유지하는 동안, 제1클럭신호(CLK1)와 제2클럭신호(CLK2)가 교대로 로우 전압과 하이 전압으로 인가되고, 전술된 동작이 반복하면서, 출력단자(OUT)로부터 하이 전압의 출력신호(Out[k])가 출력되고, 캐리출력단자(COUT)로부터 하이 전압의 캐리신호(CR[k])가 출력될 수 있다.
시작신호가 로우 전압으로 천이되면 제4트랜지스터(T4)가 턴오프되고 제1트랜지스터(T1)가 턴온될 수 있다. 이때 로우 전압의 제1클럭신호(CLK1)와 하이 전압의 제2클럭신호(CLK2)에 의해 제2트랜지스터(T2)와 제3트랜지스터(T3)가 턴온되고, 제1전압입력단자(V1)로 인가되는 제1전압(VGH)에 의해 제2제어노드(QB)가 하이레벨 상태가 될 수 있다. 제2제어노드(QB)에 게이트가 연결된 제11트랜지스터(T11)가 턴온되고, 제2전압입력단자(V2)로 인가되는 제2전압(VGL)에 의해 제1제어노드(Q)가 로우레벨 상태가 될 수 있다. 제1제어노드(Q)에 게이트가 연결된 제12트랜지스터(T12)가 턴온되어 제1전압입력단자(V1)로 인가되는 제1전압(VGH)에 의해 제3제어노드(QB_F)가 하이레벨 상태가 될 수 있다. 제3제어노드(QB_F)에 게이트가 연결된 제15트랜지스터(T15)가 턴온되어 제2전압입력단자(V2)로 인가되는 제2전압(VGL)에 의해 출력단자(OUT)로부터 로우 전압의 스캔신호(Out[k])가 출력될 수 있다.
제1클럭신호(CLK1)가 하이 전압으로 천이하고, 제2클럭신호(CLK2)가 로우 전압으로 천이하면, 제7트랜지스터(T7)와 제6트랜지스터(T6)가 턴온되고, 로우레벨 상태의 제1제어노드(Q)에 게이트가 연결된 제12트랜지스터(T12)가 턴온되어 제1전압입력단자(V1)로 인가되는 제1전압(VGH)에 의해 제3제어노드(QB_F)는 하이레벨 상태를 유지할 수 있다.
시작신호가 로우 전압을 유지하는 동안, 제1클럭신호(CLK1)와 제2클럭신호(CLK2)가 교대로 로우 전압과 하이 전압으로 인가되고, 전술된 동작이 반복하면서, 출력단자(OUT)로부터 로우 전압의 출력신호(Out[k])가 출력되고, 캐리출력단자(COUT)로부터 로우 전압의 캐리신호(CR[k])가 출력될 수 있다.
짝수번째 스테이지는 제1클럭단자(CK1)에 제2클럭신호(CLK2)가 인가되고, 제2클럭단자(CK2)에 제1클럭신호(CLK1)가 인가되는 점에서 홀수번째 스테이지와 차이가 있고, 그 외 회로 구성 및 동작은 도 13을 참조로 설명한 홀수번째 스테이지의 회로 구성 및 동작과 동일하다.
도 13에 도시된 실시예에서, 제1게이트에 하이 전압의 온 전압이 반복하여 인가되는 제3트랜지스터(T3), 제4트랜지스터(T4), 제7트랜지스터(T7), 제8트랜지스터(T8), 제11트랜지스터(T11), 제13트랜지스터(T13) 및 제15트랜지스터(T15) 각각의 제2게이트를 로우 전압을 인가하는 전압원(제3전압입력단자 및 제4전압입력단자)에 연결할 수 있다.
일 실시예에서, 스캔신호(Out[k])가 로우 전압인 기간은 하이 전압인 기간보다 길 수 있다. 스캔신호(Out[k])가 로우 전압을 출력하는 기간은 제2제어노드(QB)와 제3제어노드(QB_F)가 하이레벨 상태인 기간일 수 있다. 따라서 제2제어노드(QB)와 제3제어노드(QB_F)에 각각 제1게이트가 연결된 제11트랜지스터(T11)와 제15트랜지스터(T15)는 장시간 하이 전압의 온 전압이 인가될 수 있다. 본 발명의 실시예는 제11트랜지스터(T11)와 제15트랜지스터(T15)의 제2게이트에 로우 전압인 제4전압(VGLt)을 인가하되, 도 7에 도시된 바와 같이, 제4전압(VGLt)을 초기 전압(VGLt0)으로부터 단계적으로 증가시킬 수 있다. 제11트랜지스터(T11)와 제15트랜지스터(T15)의 제1게이트가 하이 전압을 인가받는 동안 제2게이트에 극성이 다른 로우 전압이 인가되고, 제2게이트에 인가되는 전압이 시간 경과에 따라 변경됨으로써, 제11트랜지스터(T11)와 제15트랜지스터(T15)의 문턱전압 쉬프트가 최소화되어 스테이지를 안정적으로 구동할 수 있고, 따라서 표시장치의 오랜시간 사용에도 신뢰성을 확보할 수 있다.
도 15는 도 3의 스캔구동부에 포함되는 스테이지의 일 예를 나타내는 회로도이다. 도 15에 도시된 스테이지(STk)는 제9트랜지스터(T9)가 제1전압입력단자(V1)와 제3제어노드(QB_F) 사이에 연결되는 점에서 도 13 도시된 실시예와 차이가 있고, 그 외 구성 및 동작은 도 13에 도시된 스테이지의 구성 및 동작과 동일하다.
도 16은 일 실시예에 따른 스캔구동부를 개략적으로 나타낸 도면이다. 도 17 및 도 19는 도 16의 스캔구동부에 포함되는 스테이지의 일 예를 나타내는 회로도들이다. 도 18은 도 16의 스테이지의 동작에 따른 제어노드와 입출력 신호의 타이밍을 나타낸 도면이다.
도 16에 도시된 스캔구동부(130)는 스테이지들(ST1, ST2, ST3, ST4, ...) 각각의 캐리출력단자(COUT)가 생략되고, 제2스테이지(ST2)부터 입력단자(IN)로 인가되는 시작신호가 이전 스테이지의 캐리신호인 점에서, 도 3에 도시된 스캔구동부(130)와 차이가 있다.
도 17에 도시된 스테이지(STk)는 캐리출력단자(COUT)가 생략된 점에서, 도 13에 도시된 스테이지(STk)와 차이가 있다. 도 19에 도시된 스테이지(STk)는 캐리출력단자(COUT)가 생략된 점에서, 도 15에 도시된 스테이지(STk)와 차이가 있다.
도 20은 일 실시예에 따른 스캔구동부를 개략적으로 나타낸 도면이다. 도 21은 도 20의 스캔구동부에 포함되는 스테이지의 일 예를 나타내는 회로도이다.
도 20에 도시된 스캔구동부(130)는 스테이지들(ST1, ST2, ST3, ST4, ...) 각각의 제3전압입력단자(V3)와 캐리출력단자(COUT)가 생략되고, 제2스테이지(ST2)부터 입력단자(IN)로 인가되는 시작신호가 이전 스테이지의 캐리신호인 점에서, 도 16에 도시된 스캔구동부(130)와 차이가 있다.
도 21에 도시된 스테이지는 일부 트랜지스터들의 연결 관계에서 도 17에 도시된 스테이지와 차이가 있다. 이하 도 17에 도시된 스테이지의 구성 및 동작과 상이한 부분을 중심으로 설명한다.
도 21을 참조하면, 스테이지(STk)는 제1노드제어부(231'), 제2노드제어부(233') 및 출력제어부(235)를 포함할 수 있다. 스테이지(STk)는 리셋부(237)를 더 포함할 수 있다.
제1노드제어부(231')는 제1 내지 제8트랜지스터(T1 내지 T8)를 포함할 수 있다. 제1트랜지스터(T1), 제2트랜지스터(T2), 제5트랜지스터(T5) 및 제6트랜지스터(T6)는 P형 트랜지스터이고, 제3트랜지스터(T3), 제4트랜지스터(T4), 제7트랜지스터(T7) 및 제8트랜지스터(T8)는 N형 트랜지스터일 수 있다.
제1트랜지스터(T1)는 제1전압입력단자(V1)와 제1노드(Na') 사이에 연결될 수 있다. 제1트랜지스터(T1)의 게이트는 제1클럭단자(CK1)에 연결될 수 있다.
제2트랜지스터(T2)는 제1노드(Na')와 제2제어노드(QB) 사이에 연결될 수 있다. 제2트랜지스터(T2)의 게이트는 입력단자(IN)에 연결될 수 있다.
제1트랜지스터(T1)와 제2트랜지스터(T2)는 직렬 연결되고, 제1전압입력단자(V1)와 제2제어노드(QB) 사이에 연결될 수 있다.
제3트랜지스터(T3)는 제2제어노드(QB)와 제2노드(Nb') 사이에 연결될 수 있다. 제3트랜지스터(T3)의 제1게이트는 입력단자(IN)에 연결되고, 제2게이트는 제4전압입력단자(V4)에 연결될 수 있다.
제4트랜지스터(T4)는 제2노드(Nb')와 제2전압입력단자(V2) 사이에 연결될 수 있다. 제4트랜지스터(T4)의 제1게이트는 제2클럭단자(CK2)에 연결되고, 제2게이트는 제4전압입력단자(V4)에 연결될 수 있다.
제3트랜지스터(T3)와 제4트랜지스터(T4)는 직렬 연결되고, 제2전압입력단자(V2)와 제2제어노드(QB) 사이에 연결될 수 있다.
제5트랜지스터(T5)는 제1전압입력단자(V1)와 제3노드(Nc') 사이에 연결될 수 있다. 제5트랜지스터(T5)의 게이트는 제2클럭단자(CK2)에 연결될 수 있다.
제6트랜지스터(T6)는 제3노드(Nc')와 제2제어노드(QB) 사이에 연결될 수 있다. 제6트랜지스터(T6)의 게이트는 제1제어노드(Q)에 연결될 수 있다.
제5트랜지스터(T5)와 제6트랜지스터(T6)는 직렬 연결되고, 제1전압입력단자(V1)와 제2제어노드(QB) 사이에 연결될 수 있다.
제7트랜지스터(T7)는 제2제어노드(QB)와 제4노드(Nd') 사이에 연결될 수 있다. 제7트랜지스터(T7)의 제1게이트는 제1제어노드(Q)에 연결되고, 제2게이트는 제4전압입력단자(V4)에 연결될 수 있다.
제8트랜지스터(T8)는 제4노드(Nd')와 제2전압입력단자(V2) 사이에 연결될 수 있다. 제8트랜지스터(T8)의 제1게이트는 제1클럭단자(CK1)에 연결되고, 제2게이트는 제4전압입력단자(V4)에 연결될 수 있다.
제7트랜지스터(T7)와 제8트랜지스터(T8)는 직렬 연결되고, 제2전압입력단자(V2)와 제2제어노드(QB) 사이에 연결될 수 있다.
제2노드제어부(233')는 제10 내지 제13트랜지스터(T10 내지 T13) 및 커패시터(C)를 포함할 수 있다. 제10트랜지스터(T10) 및 제12트랜지스터(T12)는 P형 트랜지스터이고, 제11트랜지스터(T11) 및 제13트랜지스터(T13)는 N형 트랜지스터일 수 있다. 제2노드제어부(233')의 제13트랜지스터(T13)의 제1게이트는 제1제어노드(Q)에 연결되고, 제2게이트는 제4전압입력단자(V4)에 연결될 수 있다. 커패시터(C)는 제2전압입력단자(V2)와 제1제어노드(Q) 사이에 연결될 수 있다.
출력제어부(235)는 제14트랜지스터(T14) 및 제15트랜지스터(T15)를 포함할 수 있다. 제14트랜지스터(T14)는 P형 트랜지스터이고, 제15트랜지스터(T15)는 N형 트랜지스터일 수 있다.
리셋부(237)는 제9트랜지스터(T9)를 포함할 수 있다. 제9트랜지스터(T9)는 P형 트랜지스터일 수 있다. 제9트랜지스터(T9)는 제2전압입력단자(V2)와 제1제어노드(Q) 사이에 연결될 수 있다. 제9트랜지스터(T9)의 게이트는 리셋단자(RS)에 연결될 수 있다. 제9트랜지스터(T9)는 로우 전압의 리셋신호(SESR)에 의해 턴온되어 제1제어노드(Q)가 로우레벨 상태가 됨으로써 출력신호가 로우 전압으로 초기화될 수 있다.
입력단자(IN)에 하이 전압의 시작신호가 인가되어 제3트랜지스터(T3)가 턴온된 동안, 제1클럭신호(CLK1)와 제2클럭신호(CLK2) 각각의 로우 전압과 하이 전압이 소정 횟수 교대로 제1클럭단자(CK1)와 제2클럭단자(CK2)에 인가될 수 있다.
로우 전압의 제1클럭신호(CLK1)에 의해 제1트랜지스터(T1)가 턴온되어 제1노드(Na')가 제1전압(VGH)에 의해 하이레벨 상태가 될 수 있다. 하이 전압의 시작신호에 의해 제3트랜지스터(T3)가 턴온되고, 하이 전압의 제2클럭신호(CLK2)에 의해 와 제4트랜지스터(T4)가 턴온되어, 제2전압입력단자(V2)로 인가되는 제2전압(VGL)에 의해 제2제어노드(QB)가 로우레벨 상태가 될 수 있다. 제2제어노드(QB)에 게이트가 연결된 제10트랜지스터(T10)가 턴온되어 제1전압입력단자(V1)로 인가되는 제1전압(VGH)에 의해 제1제어노드(Q)가 하이레벨 상태가 될 수 있다. 제1제어노드(Q)에 게이트가 연결된 제13트랜지스터(T13)가 턴온되어 제2전압입력단자(V2)로 인가되는 제2전압(VGL)에 의해 제3제어노드(QB_F)가 로우레벨 상태가 될 수 있다. 제3제어노드(QB_F)에 게이트가 연결된 제14트랜지스터(T14)가 턴온되어 제1전압입력단자(V1)로 인가되는 제1전압(VGH)이 출력노드(NO)로 전달되고, 출력단자(OUT)로부터 하이 전압의 출력신호(Out[k])가 출력될 수 있다.
제1클럭신호(CLK1)가 하이 전압으로 천이하고, 제2클럭신호(CLK2)가 로우 전압으로 천이하면, 제5트랜지스터(T5)와 제8트랜지스터(T8)가 턴온되고, 하이레벨 상태의 제1제어노드(Q)에 게이트가 연결된 제7트랜지스터(T7)와 제13트랜지스터(T13)가 턴온될 수 있다. 턴온된 제7트랜지스터(T7)와 제8트랜지스터(T8)에 의해 제2제어노드(QB)는 로우레벨 상태를 유지할 수 있다. 턴온된 제13트랜지스터(T13)에 의해 제3제어노드(QB_F)가 로우레벨 상태를 유지하고, 제14트랜지스터(T14)가 턴온되어 출력단자(OUT)로부터 하이 전압의 출력신호(Out[k])가 출력될 수 있다.
시작신호가 하이 전압을 유지하는 동안, 제1클럭신호(CLK1)와 제2클럭신호(CLK2)가 교대로 로우 전압과 하이 전압으로 인가되고, 전술된 동작이 반복하면서, 출력단자(OUT)로부터 하이 전압의 출력신호(Out[k])가 출력될 수 있다.
시작신호가 로우 전압으로 천이되면 제3트랜지스터(T3)가 턴오프되고 제2트랜지스터(T2)가 턴온될 수 있다. 이때 로우 전압의 제1클럭신호(CLK1)와 하이 전압의 제2클럭신호(CLK2)에 의해 제1트랜지스터(T1)와 제4트랜지스터(T4)가 턴온되고, 제1전압입력단자(V1)로 인가되는 제1전압(VGH)에 의해 제2제어노드(QB)가 하이레벨 상태가 될 수 있다. 제2제어노드(QB)에 게이트가 연결된 제11트랜지스터(T11)가 턴온되어 제2전압입력단자(V2)로 인가되는 제2전압(VGL)에 의해 제1제어노드(Q)가 로우레벨 상태가 될 수 있다. 제1제어노드(Q)에 게이트가 연결된 제12트랜지스터(T12)가 턴온되어 제1전압입력단자(V1)로 인가되는 제1전압(VGH)에 의해 제3제어노드(QB_F)가 하이레벨 상태가 될 수 있다. 제3제어노드(QB_F)에 게이트가 연결된 제15트랜지스터(T15)가 턴온되어 제2전압입력단자(V2)로 인가되는 제2전압(VGL)에 의해 출력단자(OUT)로부터 로우 전압의 출력신호(Out[k])가 출력될 수 있다.
제1클럭신호(CLK1)가 하이 전압으로 천이하고, 제2클럭신호(CLK2)가 로우 전압으로 천이하면, 제8트랜지스터(T8)와 제5트랜지스터(T5)가 턴온되고, 로우레벨 상태의 제1제어노드(Q)에 게이트가 연결된 제6트랜지스터(T6)와 제12트랜지스터(T12)가 턴온되어 제1전압입력단자(V1)로 인가되는 제1전압(VGH)에 의해 제2제어노드(QB)와 제3제어노드(QB_F)는 하이레벨 상태를 유지할 수 있다. 제3제어노드(QB_F)에 게이트가 연결된 제15트랜지스터(T15)가 턴온되어 출력단자(OUT)로부터 로우 전압의 출력신호(Out[k])가 출력될 수 있다.
시작신호가 로우 전압을 유지하는 동안, 제1클럭신호(CLK1)와 제2클럭신호(CLK2)가 교대로 로우 전압과 하이 전압으로 인가되고, 전술된 동작이 반복하면서, 출력단자(OUT)로부터 로우 전압의 출력신호(Out[k])가 출력될 수 있다.
짝수번째 스테이지는 제1클럭단자(CK1)에 제2클럭신호(CLK2)가 인가되고, 제2클럭단자(CK2)에 제1클럭신호(CLK1)가 인가되는 점에서 홀수번째 스테이지와 차이가 있고, 그 외 회로 구성 및 동작은 도 20을 참조로 설명한 홀수번째 스테이지의 회로 구성 및 동작과 동일하다.
본 발명의 실시예들은 스테이지가 제1제어노드에 게이트가 연결된 트랜지스터의 출력과 제2제어노드에 게이트가 연결된 트랜지스터의 출력이 커플링되는 노드제어부를 포함함으로써 별도의 부스트 커패시터 없이 안정적인 스캔신호의 출력이 가능하다. 부스트 커패시터를 생략함으로써 소비전력 또한 감소시킬 수 있다. 또한 N형 트랜지스터의 문턱전압 값에 따라 게이트에 인가되는 로우 전압의 전압레벨을 변경함으로써 N형 트랜지스터의 문턱전압 시프트를 최소화하여 회로의 장기 신뢰성을 향상시킬 수 있다.
전술한 실시예들의 노드제어부에 포함된 트랜지스터들 각각은 노드의 전압레벨 상태를 제어하는 제어트랜지스터로 칭할 수 있다.
본 발명의 실시예들에 따른 표시장치는 스마트폰, 휴대폰, 스마트 워치, 내비게이션 장치, 게임기, TV, 차량용 헤드 유닛, 노트북 컴퓨터, 랩탑 컴퓨터, 태블릿(Tablet) 컴퓨터, PMP(Personal Media Player), PDA(Personal Digital Assistants) 등의 전자장치로 구현될 수 있다. 또한, 전자장치는 플렉서블 장치일 수 있다.
이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
10: 표시장치
110: 화소부
130: 스캔구동부
150: 데이터구동부
170: 제어부
ST: 스테이지

Claims (20)

  1. 복수의 스테이지들을 포함하는 스캔구동부에 있어서,
    상기 복수의 스테이지들 각각은,
    시작신호가 인가되는 입력단자와 제1제어노드 사이에 연결되고, 클럭신호에 의해 상기 제1제어노드의 전압레벨을 제어하는 제1노드제어부;
    상기 제1제어노드의 전압레벨에 따라 제2제어노드의 전압레벨을 제어하는 제2노드제어부; 및
    상기 제2제어노드의 전압레벨에 따라 온 전압 또는 오프 전압의 출력신호를 출력하는 출력제어부;를 포함하고,
    상기 제2노드제어부는,
    온 전압의 제1전압이 인가되는 제1전압입력단자와 제1노드 사이에 연결되고, 게이트가 상기 제2제어노드에 연결된 제1제어트랜지스터;
    오프 전압의 제2전압이 인가되는 제2전압입력단자와 상기 제1노드 사이에 연결되고, 제1게이트가 상기 제2제어노드에 연결된 제2제어트랜지스터;
    상기 제1전압입력단자와 상기 제2제어노드 사이에 연결되고, 게이트가 상기 제1제어노드에 연결된 제3제어트랜지스터; 및
    상기 제2전압입력단자와 상기 제2제어노드 사이에 연결되고, 제1게이트가 상기 제1제어노드에 연결된 제4제어트랜지스터;를 포함하는 스캔구동부.
  2. 제1항에 있어서,
    상기 제4제어트랜지스터의 제2게이트는 오프 전압의 제3전압이 인가되는 제3전압입력단자에 연결되고,
    상기 제2제어트랜지스터의 제2게이트는 오프 전압의 제4전압이 인가되는 제4전압입력단자에 연결되고,
    상기 제3전압은 상기 제2전압보다 높거나 낮은, 스캔구동부.
  3. 제2항에 있어서,
    상기 제4전압은 시간에 따라 가변하는 전압인, 스캔구동부.
  4. 제1항에 있어서, 상기 제1노드제어부는,
    상기 입력단자와 제1제어노드 사이에 연결되고, 게이트가 제1클럭단자에 연결된 제5제어트랜지스터;
    상기 입력단자와 상기 제1제어노드 사이에 연결되고, 제1게이트가 제2클럭단자에 연결된 제6제어트랜지스터;
    상기 제1노드와 상기 제1제어노드에 연결된 제2노드 사이에 연결되고, 제1게이트가 상기 제1클럭단자에 연결된 제7제어트랜지스터; 및
    상기 제1노드와 상기 제2노드 사이에 연결되고, 게이트가 상기 제2클럭단자에 연결된 제8제어트랜지스터;를 포함하는 스캔구동부.
  5. 제4항에 있어서,
    상기 제6제어트랜지스터의 제2게이트와 상기 제7제어트랜지스터의 제2게이트는 오프 전압의 제3전압이 인가되는 제3전압입력단자에 연결되고,
    상기 제3전압은 상기 제2전압보다 높거나 낮은, 스캔구동부.
  6. 제4항에 있어서,
    상기 제1클럭단자로 인가되는 제1클럭신호와 상기 제2클럭단자로 인가되는 제2클럭신호의 반전 타이밍이 일치하는, 스캔구동부.
  7. 제1항에 있어서, 상기 제1노드제어부는,
    상기 입력단자와 제1제어노드 사이에 연결되고, 게이트가 클럭단자에 연결된 제5제어트랜지스터;
    상기 입력단자와 상기 제1제어노드 사이에 연결되고, 제1게이트가 제3노드에 연결된 제6제어트랜지스터;
    상기 제1노드와 상기 제1제어노드에 연결된 제2노드 사이에 연결되고, 제1게이트가 상기 클럭단자에 연결된 제7제어트랜지스터; 및
    상기 제1노드와 상기 제2노드 사이에 연결되고, 게이트가 상기 제3노드에 연결된 제8제어트랜지스터;
    상기 제1전압입력단자와 상기 제3노드 사이에 연결되고, 게이트가 상기 클럭단자에 연결된 제9제어트랜지스터; 및
    상기 제2전압입력단자와 상기 제3노드 사이에 연결되고, 제1게이트가 상기 클럭단자에 연결된 제10제어트랜지스터;를 포함하는 스캔구동부.
  8. 제7항에 있어서,
    상기 제6제어트랜지스터의 제2게이트, 상기 제7제어트랜지스터의 제2게이트 및 상기 제10제어트랜지스터의 제2게이트는 오프 전압의 제3전압이 인가되는 제3전압입력단자에 연결되고,
    상기 제3전압은 상기 제2전압보다 높거나 낮은, 스캔구동부.
  9. 제7항에 있어서,
    상기 클럭단자로 인가되는 클럭신호가 온 전압에서 오프 전압으로 천이하는 타이밍에 상기 출력신호가 온 전압인, 스캔구동부.
  10. 제1항에 있어서, 상기 제1노드제어부는,
    상기 입력단자와 제1제어노드 사이에 연결되고, 게이트가 제3노드에 연결된 제5제어트랜지스터;
    상기 입력단자와 상기 제1제어노드 사이에 연결되고, 제1게이트가 클럭단자에 연결된 제6제어트랜지스터;
    상기 제1노드와 상기 제1제어노드에 연결된 제2노드 사이에 연결되고, 제1게이트가 상기 제3노드에 연결된 제7제어트랜지스터; 및
    상기 제1노드와 상기 제2노드 사이에 연결되고, 게이트가 상기 클럭단자에 연결된 제8제어트랜지스터;
    상기 제1전압입력단자와 상기 제3노드 사이에 연결되고, 게이트가 상기 클럭단자에 연결된 제9제어트랜지스터; 및
    상기 제2전압입력단자와 상기 제3노드 사이에 연결되고, 제1게이트가 상기 클럭단자에 연결된 제10제어트랜지스터;를 포함하는 스캔구동부.
  11. 제10항에 있어서,
    상기 제6제어트랜지스터의 제2게이트, 상기 제7제어트랜지스터의 제2게이트 및 상기 제10제어트랜지스터의 제2게이트는 오프 전압의 제3전압이 인가되는 제3전압입력단자에 연결되고,
    상기 제3전압은 상기 제2전압보다 높거나 낮은, 스캔구동부.
  12. 제10항에 있어서,
    상기 클럭단자로 인가되는 클럭신호가 오프 전압에서 온 전압으로 천이하는 타이밍에 상기 출력신호가 온 전압인, 스캔구동부.
  13. 제1항에 있어서,
    상기 제1노드에 캐리출력단자가 연결된, 스캔구동부.
  14. 제1항에 있어서, 상기 출력제어부는,
    상기 제1전압입력단자와 출력단자 사이에 연결되고, 게이트가 상기 제2제어노드에 연결된 풀업트랜지스터; 및
    상기 제2전압입력단자와 상기 출력단자 사이에 연결되고, 제1게이트가 상기 제2제어노드에 연결되고, 제2게이트가 오프 전압의 제4전압이 인가되는 제4전압입력단자에 연결된, 스캔구동부.
  15. 복수의 스테이지들을 포함하는 스캔구동부에 있어서,
    상기 복수의 스테이지들 각각은,
    온 전압의 제1전압이 인가되는 제1전압입력단자, 오프 전압의 제2전압이 인가되는 제2전압입력단자 사이에 연결되고, 입력단자로 인가되는 시작신호에 의해 제1제어노드 및 제2제어노드의 전압레벨을 제어하는 제1노드제어부;
    상기 제1제어노드의 전압레벨에 따라 제3제어노드의 전압레벨을 제어하는 제2노드제어부; 및
    상기 제3제어노드의 전압레벨에 따라 온 전압 또는 오프 전압의 출력신호를 출력하는 출력제어부;를 포함하고,
    상기 제2노드제어부는,
    상기 제1전압입력단자와 상기 제1제어노드 사이에 연결되고, 게이트가 상기 제2제어노드에 연결된 제1제어트랜지스터;
    상기 제2전압입력단자와 상기 제1제어노드 사이에 연결되고, 제1게이트가 상기 제2제어노드에 연결된 제2제어트랜지스터;
    상기 제1전압입력단자와 상기 제3제어노드 사이에 연결되고, 게이트가 상기 제1제어노드에 연결된 제3제어트랜지스터; 및
    상기 제2전압입력단자와 상기 제3제어노드 사이에 연결되고, 제1게이트가 상기 제1제어노드에 연결된 제4제어트랜지스터;를 포함하는 스캔구동부.
  16. 제15항에 있어서,
    상기 제4제어트랜지스터의 제2게이트는 오프 전압의 제3전압이 인가되는 제3전압입력단자에 연결되고,
    상기 제2제어트랜지스터의 제2게이트는 오프 전압의 제4전압이 인가되는 제4전압입력단자에 연결되고,
    상기 제3전압은 상기 제2전압보다 낮고, 상기 제4전압은 시간에 따라 가변하는 전압인, 스캔구동부.
  17. 제14항에 있어서, 상기 제1노드제어부는,
    상기 제1전압입력단자와 제1노드 사이에 연결되고, 게이트가 상기 입력단자에 연결된 제5제어트랜지스터;
    상기 제1노드와 상기 제2제어노드 사이에 연결되고, 게이트가 제1클럭단자에 연결된 제6제어트랜지스터;
    상기 제2제어노드와 제2노드 사이에 연결되고, 제1게이트가 제2클럭단자에 연결된 제7제어트랜지스터;
    상기 제2노드와 상기 제2전압입력단자 사이에 연결되고, 제1게이트가 상기 입력단자에 연결된 제8제어트랜지스터;
    상기 제1전압입력단자와 제3노드 사이에 연결되고, 게이트가 상기 제1제어노드에 연결된 제9제어트랜지스터;
    상기 제3노드와 상기 제2제어노드 사이에 연결되고, 게이트가 상기 제2클럭단자에 연결된 제10제어트랜지스터;
    상기 제2제어노드와 제4노드 사이에 연결되고, 제1게이트가 상기 제1클럭단자에 연결된 제11제어트랜지스터; 및
    상기 제2전압입력단자와 상기 제4노드 사이에 연결되고, 제1게이트가 상기 제1제어노드에 연결된 제12제어트랜지스터;를 포함하는 스캔구동부.
  18. 제17항에 있어서,
    상기 제7어트랜지스터의 제2게이트, 상기 제8제어트랜지스터의 제2게이트, 상기 제11제어트랜지스터의 제2게이트 및 상기 제12제어트랜지스터의 제2게이트는 오프 전압의 제3전압이 인가되는 제3전압입력단자에 연결되고,
    상기 제3전압은 상기 제2전압보다 낮은, 스캔구동부.
  19. 제14항에 있어서, 상기 제1노드제어부는,
    상기 제1전압입력단자와 제1노드 사이에 연결되고, 게이트가 제1클럭단자에 연결된 제5제어트랜지스터;
    상기 제1노드와 상기 제2제어노드 사이에 연결되고, 게이트가 상기 입력단자에 연결된 제6제어트랜지스터;
    상기 제2제어노드와 제2노드 사이에 연결되고, 제1게이트가 상기 입력단자에 연결된 제7제어트랜지스터;
    상기 제2노드와 상기 제2전압입력단자 사이에 연결되고, 제1게이트가 제2클럭단자에 연결된 제8제어트랜지스터;
    상기 제1전압입력단자와 제3노드 사이에 연결되고, 게이트가 상기 제2클럭단자 연결된 제9제어트랜지스터;
    상기 제3노드와 상기 제2제어노드 사이에 연결되고, 게이트가 상기 제1제어노드에 연결된 제10제어트랜지스터;
    상기 제2제어노드와 제4노드 사이에 연결되고, 제1게이트가 상기 제1제어노드에 연결된 제11제어트랜지스터; 및
    상기 제2전압입력단자와 상기 제4노드 사이에 연결되고, 제1게이트가 상기 제1클럭단자에 연결된 제12제어트랜지스터;를 포함하는 스캔구동부.
  20. 제19항에 있어서,
    상기 제7어트랜지스터의 제2게이트, 상기 제8제어트랜지스터의 제2게이트, 상기 제11제어트랜지스터의 제2게이트 및 상기 제12제어트랜지스터의 제2게이트는 오프 전압의 제4전압이 인가되는 제4전압입력단자에 연결되고,
    상기 제4전압은 시간에 따라 가변하는 전압인, 스캔구동부.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101166819B1 (ko) * 2005-06-30 2012-07-19 엘지디스플레이 주식회사 쉬프트 레지스터
KR20130135507A (ko) * 2012-06-01 2013-12-11 삼성디스플레이 주식회사 스테이지 회로 및 이를 이용한 주사 구동부
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US11348530B2 (en) * 2018-12-10 2022-05-31 Samsung Display Co., Ltd. Scan driver and display device having the same
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