CN101382809A - 降低电子回路中自举点电压的方法及利用前述方法的装置 - Google Patents

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Abstract

本发明提供一种降低电子回路中自举点电压的方法及利用前述方法的装置。在所述的电子回路中，一第一晶体管在导通态时接收一输入脉冲和传送该输入脉冲至一第二晶体管的栅极端，致使该第二晶体管进入导通态。此栅极端即所称的“自举点”(bootstrap point)。当接收了该输入脉冲，一输出脉冲于第二晶体管的漏/源极端上产生。当于该输出脉冲的时间周期上，该第一晶体管乃于非导通态且该自举点处于高电压位准，其将对第一晶体管外加一电压。一放电电路，包括至少一晶体管，耦接至该自举点以降低输出脉冲周期内的电压位准。

Description

降低电子回路中自举点电压的方法及利用前述方法的装置
技术领域
本发明是关于一电子回路，如移位寄存器电路，更是关于具有自举点(bootstrap point)的电子回路。
背景技术
移位寄存器一般用于驱动显示面板，如薄膜晶体管液晶显示(TFT-LCD)面板。典型的TFT-LCD显示面板中，多个像素乃编排成两维数组。所述的像素由多个数据线及多个栅极线组成。所述的数据线与栅极线分别连接至数据源驱动器与栅极线驱动器。栅极线驱动器包括一移位寄存器模块，其具有多个移位寄存器单元彼此串联，以致某移位缓存单元级的输出端能连接至其后移位缓存单元级的输入端。移位暂存模块中的各移位缓存单元的输出端乃连接至显示面板的栅极线以连续驱动像素数组。移位暂存模块中的所有移位缓存单元连接至一频率信号(CK)，一互补或反相频率信号(XCK)和一电源电压(VSS)。
图1为一采用先前技术的移位寄存器(Shift Register/SR)电路。如图1所示，该移位暂存电路2包括四个晶体管Q1-Q4和一反相器20。该第一晶体管Q1栅极耦接至反相频率信号XCK，第一源极/漏极耦接至一前级移位缓存单元的输出端(N-1)。该反相器20的输入端耦接至该第一晶体管Q1的第一源极/漏极。第二晶体管Q2具有一栅极耦接至该第一晶体管Q1的第二源极/漏极；一第一源极/漏极耦接至频率信号CK；以及一第二源极/漏极耦接至一输出端N。该第三晶体管Q3具有一栅极耦接至反相器20的输出端；一第一源极/漏极耦接至该输出端N；以及一第二源极/漏极耦接至电源电压VSS。在图1所示的移位暂存电路中，A点介于第二晶体管Q2的栅极与第一晶体管Q1的第二源极/漏极之间，该点即所谓的自举点。该自举点A和第二晶体管Q2的第二源极/漏极呈现电容性耦接如图中电容C所示。
该移位暂存电路的操作说明如下。当一反相频率信号XCK于一高电位，该第一晶体管Q1被开启。前级移位缓存单元(N-1)通过第一晶体管Q1输出一高电位使第二晶体管Q2开启。结果，输出端(N)输出一频率信号至次级移位缓存单元(N+1)。另外，该第四晶体管Q4被次级移位缓存单元(N+1)的输出信号所开启。当该第四晶体管被开启时，输出端(N)输出一低电位信号。
图2为一时序图，其表示相对于频率信号CK、反相频率信号XCK与自举点A电位，该本级N、前级N-1及次级N+1的移位寄存器的输出端。
当该前级移位缓存单元的该输出端输出端(N-1)输出一低电位信号至该反相器20，该反相器输出一高电位信号至该第三晶体管Q3。因此，该输出端(N)维持一低电位。
当该第一晶体管Q1于时间周期t1时开启，则自举点A的电位与输出信号N约略等同(其间差值约为晶体管阈电压，请见图3)。当该反相频率信号XCK处于低电位，则该自举点A进入一浮动态。依照馈穿压降(feed-throughvoltage drop)理论，该栅极与该第二晶体管Q2的第一源极/漏极间的电压差维持稳定。当该频率信号CK于时间周期t2时处于高电位，该自举点A则处于一更高的电位Vb1(请见图3)。于时间周期t3间，该次级移位缓存单元的输出(N+1)为高压，而该自举点A的电位于是放电至低电位。
如图3所示，该自举点A的电位等同时间周期t2时的Vb1，该Vb1给定如下：
Vb1＝2×(VDD-VSS)-Vth
其中VDD为该漏极电压且其略同于CK于高电位时的电压，而VDD又比VSS为高。因为于时间周期t2时电位Vb1相对输出端(N-1)的电位来得高，该源/漏极电压对该第一晶体管Q1产生一压力。该高压可破坏该第一晶体管Q1而导致移位暂存电路中的电位漂移。
相同的，在电子回路中，利用第一晶体管做开关以于一频率周期中提供第二晶体管的栅极一偏压，并且用以于互补频率周期中维持该栅极或该自举点的电荷及电位，其将使得该第一晶体管于互补频率周期内原本已相对较高的源/漏极电压再被提高。该源/漏极电压外加一高压力于该第一晶体管。
若能有一方法或装置能降低自举点的电位而使该第一晶体管的源漏电位得以下降，将会是理想而有利的发明。
发明内容
移位暂存模块中，其具有多个移位缓存单元编排成串接模式，本级移位缓存单元自前级移位缓存单元接收输出脉冲以产生本级的输出脉冲。一般来说，一第一晶体管耦接至前级移位缓存单元的输出，其被当作一开关以接收来自前级的输出脉冲。当前级输出脉冲抵达时，该晶体管即操作于导通态。该前级输出脉冲传送至本级移位缓存单元的第二电体的栅极以致使该第二晶体管进入导通态。在接收该输出脉冲之后，该第一晶体管操作于非导通态且一输出脉冲产生于该本级移位缓存单元。当该本级移位缓存单元输出一输出脉冲，该第一晶体管上的压差不必要地提高，并对该第一晶体管产生一压力。本发明提供一方法及电路元件以降低当本级移位缓存单元输出其输出脉冲时该第一晶体管其上的电压。特别的是，本发明使用一放电电路耦接至该第二晶体管的栅极以降低该第一晶体管其上的电压差。
因此，本发明的第一面向为用于一电子回路方法。本方法包括：耦接一放电元件至该电路部于该电路部的一耦接点上，其中该电路部于一第一时期和接续该第一时期后的一第二时期中是可操作的，而该耦接点于该第一时期具有一第一电位且于该第二时期具有一第二电位；通过该放电元件降低于该第二时期中该耦接点上的该第二电位，其中该电路部包括：一输入元件，可操作于一连接状态和一非连接态，以及一输出元件，具有一输出端和一栅极，且于该电路部中的该耦接点上耦接至该输入元件，其中当该电路部操作于该第一时期时，则该输入元件操作于该连接态，并通过该耦接点提供该输出元件的该栅极一偏压，其中该偏压大体上相等于该第一电位，而当该电路部操作于该第二时期时，则该输入元件操作于该非连接态，则该耦接点上的电位，部分因为该输出元件的输出端上的一增加电位的原因，而从该第一电位增加至该第二电位。
依照本发明的一实施例，该输入元件包括一第一晶体管，而当该输入元件操作于该连接态，则该第一晶体管操作于一导通态，而当该输入元件操作于该非连接态，则该第一晶体管操作于一非导通态，而其中该输出元件包括一第二晶体管，其具有一源极/漏极耦接至该输出端。
依照本发明的一实施例，该放电元件具有一第三晶体管，包括一第一源极/漏极耦接至该耦接点、一栅极耦接至该耦接点，以及一第二源极/漏极耦接大体上相等于该第一电位的一参考电位，以使该第一时期维持该第一电位并于该第二时期降低该第二电位。
依照本发明的一实施例，该第一晶体管包括一第一漏极/源极耦接至该耦接点、一第二漏极/源极耦接至一输入端以接收一输入电位，其大体上相等于该第一时期中的该第一电位，以及一栅极，耦接至一频率信号以使该第一晶体管在该第一时期中操作于该导通态。
依照本发明的另一实施例，该第一晶体管包括一第一漏极/源极耦接至该耦接点、一第二漏极/源极和一栅极，两者皆耦接至一输入端以接收一输入电位大体相等于该第一时期间的该第一电位。
依照本发明的不同的实施例，该第一晶体管包括一第一漏极/源极耦接至该耦接点、一第二漏极/源极耦接至一频率信号大体相等于该第一时期中的该第一电位，以及一栅极，耦接至一输入端以接收一输入电位而使得该第一晶体管于该第一时期间操作于该导通态。
本发明的第二面向为一电子回路，其包括一输入元件，可操作于一连接态和一非连接态；一输出元件具有一输出端和一栅极于一耦接点上耦接至该输入元件，以及一放电元件耦接至该耦接点，其中该电子回路可操作于一第一时期和接续该第一时期后的一第二时期，而其中于该第一时期，该输入元件操作于该连接态以通过该耦接点以提供一第一电位至该输出元件的该栅极，以及于该第二时期，该输入元件操作于该非连接态，而在耦接点上的一电位，部分因为该输出元件的该输出端上的一增加电位的原因，其从该第一电位增加至一第二电位，且其中该放电元件乃用于降低该耦接点上于该第二时期中的该第二电位。
依照本发明的一实施例，该输入元件包括一第一晶体管。当该输入元件操作于该导通态时，该第一晶体管则操作于一导通态，而当该输入元件操作于一非导通态时，则该第一晶体管操作于一非导通态，而其中该输出元件包括一第二晶体管，其具有一源极/漏极耦接至该输出端。
依照本发明的一实施例，该放电元件包括一第三晶体管，其具有一第一源极/漏极耦接至该耦接点、一栅极耦接至该耦接点，以及一第二源极/漏极耦接大体上相等于该第一电位的一参考电位，以致能于该第一时期中维持该第一电位，并于该第二时期中降低该第二电位。
依照本发明的一实施例，其中该第一晶体管包括一第一漏极/源极耦接至该耦接点、一第二漏极/源极耦接至一输入端以于该第一时期接收大体上相等于该第一电位的一输入电压，以及一栅极，耦接至一频率信号以使该第一晶体管于该第一时期操作于该导通态上。
依照本发明的另一实施例，该第一晶体管包括一第一漏极/源极耦接至该耦接点、一第二漏极/源极和一栅极，两者皆耦接至一输入端以于该第一时期接收大体上相等于该第一电位的一输入电压。
依照本发明不同的实施例，该第一晶体管包括一第一漏极/源极耦接至该耦接点、一第二漏极/源极耦接至大体相等于该第一时期中的该第一电位的一频率信号，以及一栅极耦接至一输入端以接收一输入电位使得该第一晶体管于该第一时期间操作于该导通态。
依照本发明的一实施例，该第二晶体管还包括一第二源极/漏极耦接至与该频率信号互补的一第二频率信号。
依照本发明的一实施例，电子回路，还包括一反相器，具有一输出端、一第三晶体管，具有一栅极和一第一源极/漏极，以及一第四晶体管，具有一栅极、一第一源极/漏极和一第二源极/漏极，其中该放电元件包括一第五晶体管，其具有一第一源极/漏极耦接至该耦接点、一栅极耦接至该耦接点，以及一第二源极/漏极耦接至大体上相等于该第一电位的一第一参考电压，以致能于该第一时期维持该第一电位，并于该第二时期降低该第二电位，而其中该第三晶体管的栅极耦接至该反相器的该输出，该第三晶体管的该第一源极/漏极耦接至该输出端，而该三晶体管的该第二源极/漏极耦接至一第二参考电位，而该第四电晶的栅极耦接至一第二输入端，该第四晶体管的该第一源极/漏极耦接至该输出端，该第四晶体管的该第二源极/漏极耦接至该第二参考电位。
依照本发明的另一实施例，该第一至第五晶体管为NMOS晶体管，而该第一晶体管的第一源极/漏极耦接至该反相器的一输入端，而该第二参考电位较该第一参考电位低。
依照本发明的另一实施例，该第一至第五晶体管为PMOS晶体管，而该第三晶体管的源极/漏极耦接至该反相器的一输入端，而该第二参考电位较该第一参考电位高。
本发明的第三个面向为一移位寄存器，包括一第一频率信号输入端、一第二频率信号输入端、一第一电压输入端、一第二电压输入端、一起始脉冲输入端，多个其他移位寄存器单元排列成多个级，所述个移位寄存器单元包括一第一输入端、一第二输入端、一输出端、一反相器具有一输出端、一放电单元具有一第一端和一第二端、一第一晶体管具有一栅极、一第一源极/漏极和一第二源极/漏极、一第二晶体管具有一栅极、一第一源极/漏极和一第二源极/漏极、一第三晶体管具有一栅极、一第一源极/漏极和一第二源极/漏极，以及一第四晶体管具有一栅极、一第一源极/漏极和一第二源极/漏极，其中该第一晶体管的栅极耦接至该第一频率信号输入端，该第一晶体管的该漏极/源极耦接至该第一输入端，而该第一晶体管的该第二漏极/源极耦接至该第二晶体管的该栅极，该第二晶体管的该第一源极/漏极耦接至该第二频率输入端，而该第二晶体管的该第二源极/漏极耦接至该输出端，该第三晶体管的栅极耦接至该反相器的该输出端，而该第三晶体管的该第一源极/漏极耦接至该输出端，而该第三晶体管的该第二源极/漏极耦接至该第一电压输入端；该第四晶体管的栅极耦接至该第二输出端、该第四晶体管的该第一源极/漏极耦接至该输出端，而该第四晶体管的该第二源极/漏极耦接至该第一电压输入端；而该放电电路的该第一端耦接至一第二电压输入端，而该放电电路的该第二端耦接至该第二晶体管的该栅极；而其中所述的移位寄存器相串联，并使得一移位寄存器的该第一输入端以该移位寄存器的该输出端耦接至该前级；该移位寄存器的该第二输入端以该移位寄存器的该输出端耦接至该次级；一第一级中该移位寄存器的该第一端耦接至该起始脉冲输入；该第一频率信号输入端和该第二频率输入端用于接收互补的频率信号；而该第一电压输入端和该第二电压输入端用以分别接收一第一电位及一相异的第二电位。
依照本发明的一实施例，该放电电路包括一晶体管具有一栅极、一第一源极/漏极和一第二源极/漏极，其中该第一源极/漏极耦接至该第放电电路的该第一端，而该第二源极/漏极的该栅极耦接至该放电电路的该第二端。
依照本发明的一实施例，该第一至第五晶体管是NMOS晶体管，而该第一晶体管的该第一源极/漏极耦接至该反相器的一输入端，而该第一电位较该第二电位低。
依照本发明的另一实施例，该第一至第五晶体管为PMOS晶体管，而该第三晶体管的该第一源极/漏极耦接至该反相器的一输入端，而该第一电位较该第二电位高。
附图说明
图1表示使用先前技术的移位暂存电路。
图2表示使用先前技术的移位暂存电路的时序图。
图3表示使用先前技术的移位暂存电路位中自举点上的电位。
图4表示依照本发明一实施例的移位暂存电路。
图5表示图4的移位暂存电路的时序图。
图6表示图4的移位暂存电路中自举点上的电位。
图7表示依照本发明另一实施例的移位暂存电路。
图8表示具有多个移位缓存单元串联的移位暂存模块，其中该移位缓存单元的输出与一显示面板的多个栅极线相连。
图9表示依照本发明一实施例的具有一放电电路或模块的一自举电路部，用以降低该自举点上的电压。
图10A表示用于图4的移位暂存电路的一自举电路部。
图10B表示依照本发明一不同的实施例的一自举电路部。
图10C表示依照本发明的另一实施例的一自举电路部。
图10D表示依照本发明的再一实施例的一自举电路部。
图10E表示依照本发明的另一不同实施例的一自举电路部。
图11A表示图7的一移位寄存器中的一自举电路部。
图11B表示依照本发明的一不同实施例的一自举电路部。
图11C表示依照本发明的另一实施例的一自举电路部。
图11D表示依照本发明的再一实施例的一自举电路部。
图11E表示依照本发明的另一实施例的一自举电路部。
图12A表示依照本发明一实施例的一NMOS移位暂存电路，其中部分的变化型。
图12B表示依照本发明另一实施例的一NMOS移位暂存电路，其中部分的变化型。
图12C表示依照本发明一实施例的一PMOS移位暂存电路，其中部分的变化型。
图12D表示依照本发明另一实施例的一PMOS移位暂存电路，其中部分的变化型。
附图标号：
A～自举点；            C～电容；
Q1～第一晶体管；        Q2～第二晶体管；
Q3～第三晶体管；       Q4～第四晶体管；
Q5～第五晶体管；       70～移位暂存模块；
100～移位暂存电路；    100’～移位暂存电路；
120～反相器；          120’～反相器；
150～自举电路部；      150’～自举电路部；
160～放电电路；        170～开关；
250～基底电路部；      250’～基底电路部。
具体实施方式
为使本发明更加清楚，请参阅以下实施方式并配合图4至图12D。
本发明的主旨在降低自举点(bootstrap point)上的电位，以使施加于晶体管或耦接至自举点的晶体管的电压得以降低。有自举点的电路会具有一晶体管用做为一开关，其于一频率周期间提供一偏压至一第二晶体管的栅极，并且于一互补频率周期间维持栅极的电荷。该自举点乃位于该第二晶体管的栅极。若该自举点的电位于该互补频率周期间提供该第一晶体管相对高的源/漏极电压，则该源/漏极电压会对该第一晶体管产生一压力。图9表示一自举电路部份。
在本发明中，一移位暂存电路是为了呈现该电路中的自举点，并描述于该自举点上的电位是如何发生的。该移位暂存电路显示于该图1、图4及图7中，该自举点标示为A而位于第二晶体管Q2的栅极上。
为了降低图1中移位寄存器的该自举点A上的电位，本发明使用一放电电路以于时间周期t2上释放电压。图4为依照本发明一实施例的移位暂存电路。如该图4所示，该移位暂存电路100包括四个晶体管Q1-Q4以及一反相器120。该第一晶体管Q1具有一栅极耦接至该反相频率信号XCK，而一第一源极/漏极从一前级移位缓存单元上耦接至一输出端(N-1)。该反相器120具有一输入端耦接至该第一晶体管Q1的该第一源极/漏极、一第一源极/漏极耦接至该频率信号CK，而一第二源极/漏极耦接至一输出端N。该第三晶体管Q3具有一栅极耦接至该反相器120的一第一输出端、一第一源极/漏极耦接至该输出端N，以及一第二源极/漏极耦接至该源极电压VSS。该第四晶体管Q4具有一栅极从一次级移位单元耦接至一输出端N+1；一第一源极/漏极耦接至该输出端N及一第二源极/漏极耦接至该源极电压VSS。图4中所示的移位暂存电路中，该自举点A与该第二晶体管Q2的该第二源极/漏极呈现电容性地耦接，如图中电容C所示。一放电电路耦接于该自举点A。该放电电路，举例而言，可由一晶体管Q5所构成。该放电电路也可由两个或两个以上的晶体管或二极管所构成。该第五晶体管Q5的该第一源极/漏极连接至该漏极电压VDD，而该第五晶体管Q5的该第二源极/漏极连接至该第二晶体管Q2的栅极。该第五晶体管Q5的栅极连接至其第二源极/漏极。当位于该自举点A的电位较该第五晶体管Q5的阈电位高时，则该第五晶体管Q5被开启。如图6所示，经过短暂的放电后，自举点A上的电位被降至Vb2：
Vb2＝(VDD-VSS)+n×Vth
其中n为连接于该漏极电压VDD和该自举点A之间的二极管或晶体管的数目。以图4为例，该数目为1。
该移位暂存电路100，如图4所示，可被分成两电路部150和250。各部具有数种不同的实施例。该自举电路部150一般如图9所示，而其变化型，举例而言，如图10A至图10E所示。该基底电路部250具有变化型，举例而言，如图12A和图12B所示。
图5表示图4中所示的该移位暂存电路的时序图。图5表示自举点A在各时期的电位。图4中该移位暂存电路的操作，除第二时期t2的放电过程外，类似图1中移位寄存器的操作。
当该反相频率信号XCK位于高电位，则该第一晶体管Q1被开启。该前级移位缓存单元(N-1)通过该第一晶体管Q1输出一高电位信号以开启该第二晶体管Q2。因此，该输出端(N)输出一频率信号至该次级移位缓存单元(N+1)。此外，该第四晶体管Q4被该次级移位缓存单元(N+1)的该输出信号所切换。当该第四晶体管Q4被开启，该输出端(N)输出一低电位信号。
当该前级移位缓存单元的输出端(N-1)输出一低电位信号至该反相器120，则该反相器120输出一高电位信号至该第三晶体管Q3。因此，该输出端(N)被维持在一低电位。
当该第一晶体管Q1于该时期t1开启时，则该自举点A的电位和该输出信号N会几乎相等(差值仅为一晶体管的阈电压Vth，如图6所示)。当该反相频率信号XCK处于一低电位，则该自举点A处于一浮动态。依照馈穿压降理论(feed-though voltage drop theory)，该第二晶体管Q2的栅极与该第一源极/漏极的电位差被维持稳定。当该频率信号CK于时期t2开始时处于一高电位，该自举点则处于一更高的电位。一旦自举点A上的电位相较于VDD而言又再高出该第五晶体管Q5的一阈电压时，则该电位会被放电至Vb2。于时期t3，该次级移位缓存单元(N+1)的输出处于高值，则该自举点A的电压则放电至一低值。
值得注意的是，所述的晶体管Q1-Q5乃为NMOS晶体管。在一NMOS移位暂存电路中，该漏极电压VDD位于一高电位而该源极电压VSS则处于一低电位。
依照本发明的另一实施例，所述的晶体管Q1-Q5乃为PMOS晶体管，而该反相器以不同方式连接。于一PMOS移位暂存电路中，该漏极电压VSS处于一低电位而该源极电压VDD则处于一高电位。如图7所示，该反相器120的输入端连接至该移位暂存电路100’的输出端N，而该反相器120’的输出端则连接至该第三晶体管Q3的栅极。
如图7所示的移位暂存电路100’，其可被区分为两个电路部150’和250’。各部皆具有数种不同的实施方式。该自举电路部150’具有各种变化型，举例而言，如图11A至图11E所示。
值得注意的是，各种NMOS自举电路部150可与各种NMOS基底电路250做各种合并利用。更有甚者，一些NMOS自举部150可被一PMOS移位暂存电路使用以降低处于该自举点A的电压。例如图10E中所示的实施例。同样地，该PMOS自举电路部150’也可使用于一NMOS移位暂存电路。
本发明的该移位暂存电路100或100’可用做驱动一显示面板的一移位暂存模块中的一移位缓存单元。如图8所示，该移位暂存模块70包括多个移位缓存单元100连接成串联型式，其以一级的该输出端连接至次级的输入端In1及前级的输入端In2。各移位缓存单元100具有一第一频率信号输入Ck1耦接至该频率信号CK、一第二频率信号输入Ck2耦接至反相频率信号XCK、一源极电压输入Vs耦接至VSS而一漏极电压输入Vd通过一控制总线耦接至VDD。该第一移位缓存单元的输入端耦接至一起启脉冲信号Vst。该移位暂存模块70，举例而言，可用以驱动一显示面板的多个栅极线。
如上所述，本发明提供一移位暂存电路，包括四晶体管Q1-Q4，以及一反相器。各晶体管具有一栅极、一第一源极/漏极端，以及一第二源极/漏极端。一放电电路耦接至一自举点A，该自举点A介于该第一晶体管Q1的第二源极/漏极与该第二晶体管Q2的栅极间。该放电电路可由一晶体管Q5所构成，或由更多晶体管串联而成。该晶体管Q5的第一源极/漏极连接至一参考电压如VDD。在该放电电路中，该晶体管Q5的栅极连接至其第二源极/漏极以使得：当该自举点A上的电位相较于该参考电压VDD而言又再超过该晶体管Q5的一阈电压时，则而该自举点A上的电位会因Q5开启而调降。该反相器的输出耦接至该第三晶体管Q3的栅极。该晶体管Q1-Q5可为NMOS晶体管或PMOS晶体管。于一NMOS移位暂存电路中，该反相器的输入端耦接至该第一晶体管Q1的第一源极/漏极。于一PMOS移位暂存电路中，该反相器的输入端耦接至该第三晶体管Q3的第一源极/漏极。
本发明也提供一移位暂存模块，包括多个移位缓存单元耦接成串联型式，使得一移位缓存单元的输出端耦接至次级移位缓存单元的该第一输入端以及该前级的第二输入端。该移位暂存模块也具有一起启脉冲输入端耦接至该模块中的一第一移位缓存单元的输入端。各该移位缓存单元具有一第一频率信号输入端、一第二频率信号输入端、一第一电压输入端，以及一第二电压输入端，其中该第一频率信号输入端及该第二频率信号输入端用以接收互补频率信号。
虽然移位暂存电路在描述中为可降低电子回路中自举点的装置及方法，但值得注意的是本发明可应用于具有相似自举点的任何电子回路。举例而言，本发明可被用于如图9所示的一自举电路部。
在如图9所示的该自举电路部中，一第一晶体管Q1被当作一开关170以控制一第二晶体管Q2的状态。当位于控制端的电位提高，则Q1会基于该输入端的电位而导通以提供一偏压给Q2的栅极。当位于该控制端的电位降低，Q1则被切断。若位于该输出端为高电位，则电荷将被困于Q1及Q2栅极的间。若该自举点A的电位相对于该输入端的电位为高时，且电荷长时间地蓄积，则Q1上的源/漏极电压可能导致Q1损毁。为了降低施加于Q1上的电压，一放电模块或电路160耦接至点A以依照该参考电位降低点A上的电位。
本发明的一不同的实施例中，该自举电路部150的栅极耦接至该输入端，如图10B中所示。
本发明的另一实施例中，该开关170设置成不同的型式。如图10C中所示，Q1的栅极耦接至该输入端。Q1的源极或漏极中的一端耦接至XCK而另一端则耦接至该自举点A。
图10D所示的实施例中，Q1的源极或漏极中的一端耦接至VDD，而非XCK。
图10E所示的实施例中，Q5的该第一漏极/源极耦接至CK。该NMOS的实施方式也可用于一PMOS移位暂存电路中以降低自举点A上的电压。
图9所示的自举电路部150，可用于图7中所示的一PMOS移位暂存电路。在此情况下，晶体管Q1、Q2以及Q5也是PMOS晶体管。图11A所示的实施例中，该控制端输入至Q1的栅极者为XCK，而该参考电压至该放电电路160者为VSS。在该放电电路160中，Q5的该第一漏极/源极耦接至VSS，而该栅极及该第二漏极/源极端耦接至该自举点A。
本发明的一不同实施例中，该自举电路部150’的Q1的栅极耦接至该输入端，如图11B所示。
本发明的另一实施例中，该开关170设置成不同型式。如图11C所示，Q1的栅极耦接至该输入端。Q1的漏极和源极中的一端耦接至XCK，而另一端耦接至该自举点A。
图11D所示的实施例中，Q5的该第一漏极/源极耦接至VSS而非XCK。
图11E所示的实施例中，Q5的该第一漏极/源极端耦接至CK。
此外，图4和图7所示的该基底电路部250和250’也可具有多种实施方式如图12A-图12D所示。图12A和图12B为图4中该NMOS基底电路部250的变化型，在图12B中其具有一额外的晶体管Q6。图12C和图12D中为图4中的该PMOS基底电路部250’的变化型，在图12D中其具有一额外的晶体管Q6。这些不同的实施例皆可将各种自举电路部150和150’以各种方式结合。
总的来说，本发明提供一种降低电路中的一自举电路部的自举点上电压的方法及装置。在该自举电路部中，一开关可用于控制一输出电路区块中的该晶体管(输出晶体管)的状态。特别的是，该开关耦接至该输出晶体管的该栅极以提供一偏压至该栅极而使该输出晶体管得以导通。该开关可包括其他的晶体管(开关晶体管)，其以源极或漏极中的一端耦接至该输出电路部中的晶体管的栅极。而源极或漏极中的另一端及该切换晶体管的栅极可耦接至一频率信号、一控制电压，或一输入信号以使其开启或关闭。当该开关晶体管关闭或非导通，则该切换晶体管的源极与和漏极间的电压差可能相当地高。为了降低该电压差，一放电电路可用以降低该自举点上的电位。该放电电路可包括一晶体管(放电晶体管)，当该开关晶体管非导通时，则该放电晶体管会被导通。因此，该放电晶体管的源极或漏极的一端耦接至一参考电压，而该放电晶体管的源极或漏极的另一端以及其栅极则耦接至该自举点。
该自举电路部的各种实施例皆可用于一NMOS电子回路或一PMOS电子回路。举例而言，该自举电路部的各种实施可用于一PMOS移位暂存电路或一NMOS移位暂存电路。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何具有本发明所属技术领域的通常知识者，在不脱离本发明的精神和范围内，当可作各种更动与润饰，因此本发明的保护范围当视权利要求所界定为准。

Claims (20)

1、一种用于降低电子回路中自举点电压的方法，其特征在于，该方法包括：
耦接一放电元件至所述的电路部于该电路部的一自举点上，其中该电路部于一第一时期和接续该第一时期后的一第二时期中是可操作的，而该自举点于该第一时期具有一第一电位且于该第二时期具有一第二电位；
通过所述的放电元件降低于所述的第二时期中所述的自举点上的第二电位，其中所述的电路部包括：
一输入元件，可操作于一连接状态和一非连接态；以及
一输出元件，具有一输出端和一栅极，且于所述的电路部中的所述的自举点上耦接至所述的输入元件，其中当该电路部操作于所述的第一时期时，则该输入元件操作于所述的连接态，并通过该自举点提供该输出元件的栅极一偏压，其中该偏压大体上相等于所述的第一电位，而当所述的电路部操作于所述的第二时期时，则该输入元件操作于所述的非连接态，则所述的自举点上的电位，部分因为该输出元件的输出端上的一增加电位的原因，而从该第一电位增加至所述的第二电位。
2.如权利要求1所述的用于降低电子回路中自举点电压的方法，其特征在于，所述的输入元件包括一第一晶体管，而当该输入元件操作于所述的连接态，则该第一晶体管操作于一导通态，而当该输入元件操作于所述的非连接态，则该第一晶体管操作于一非导通态，而其中所述的输出元件包括一第二晶体管，其具有一源极/漏极耦接至所述的输出端。
3.如权利要求2所述的用于降低电子回路中自举点电压的方法，其特征在于，所述的放电元件具有一第三晶体管，包括：
一第一源极/漏极，耦接至所述的自举点；
一栅极，耦接至所述的自举点；以及
一第二源极/漏极，耦接大体上相等于所述的第一电位的一参考电位，以使所述的第一时期维持该第一电位并于所述的第二时期降低所述的第二电位。
4.如权利要求2所述的用于降低电子回路中自举点电压的方法，其特征在于，所述的第一晶体管包括：
一第一漏极/源极，耦接至所述的自举点；
一第二漏极/源极，耦接至一输入端以接收一输入电位，其大体上相等于所述的第一时期中的所述的第一电位；以及
一栅极，耦接至一频率信号以使所述的第一晶体管在所述的第一时期中操作于所述的导通态。
5.如权利要求2所述的用于降低电子回路中自举点电压的方法，其特征在于，所述的第一晶体管包括：
一第一漏极/源极，耦接至所述的自举点；
一第二漏极/源极和一栅极，两者皆耦接至一输入端以接收一输入电位大体相等于所述的第一时期间的所述的第一电位。
6.如权利要求2所述的用于降低电子回路中自举点电压的方法，其特征在于，所述的第一晶体管包括：
一第一漏极/源极，耦接至所述的自举点；
一第二漏极/源极，耦接至一频率信号大体相等于所述的第一时期中的所述的第一电位；以及
一栅极，耦接至一输入端以接收一输入电位而使得所述的第一晶体管于所述的第一时期间操作于所述的导通态。
7.一电子回路，其特征在于，该电子回路包括：
一输入元件，可操作于一连接态和一非连接态；
一输出元件，具有一输出端和一栅极，于一自举点上耦接至所述的输入元件；以及
一放电元件，耦接至所述的自举点，其中所述的电子回路可操作于一第一时期和接续该第一时期后的一第二时期，而其中于所述的第一时期，所述的输入元件操作于所述的连接态以通过所述的自举点以提供一第一电位至所述的输出元件的栅极，以及
在所述的第二时期，所述的输入元件操作于所述的非连接态，而在自举点上的一电位，部分因为所述的输出元件的输出端上的一增加电位的原因，其从所述的第一电位增加至一第二电位，且其中所述的放电元件用于降低该自举点上于所述的第二时期中的第二电位。
8.如权利要求7所述的电子回路，其特征在于，当所述的输入元件操作于所述的导通态时，所述的第一晶体管则操作于一导通态，而当所述的输入元件操作于一非导通态时，则所述的第一晶体管操作于一非导通态，而其中所述的输出元件包括一第二晶体管，其具有一源极/漏极耦接至所述的输出端。
9.如权利要求8所述的电子回路，其特征在于，所述的放电元件包括：
一第三晶体管，其具有一第一源极/漏极，耦接至所述的自举点；
一栅极，耦接至所述的自举点；以及
一第二源极/漏极，耦接大体上相等于所述的第一电位的一参考电位，以使所述的第一时期中维持所述的第一电位，并于所述的第二时期中降低所述的第二电位。
10.如权利要求8所述的电子回路，其特征在于，所述的第一晶体管包括：
一第一漏极/源极，耦接至所述的自举点；
一第二漏极/源极，耦接至一输入端以于所述的第一时期接收大体上相等于所述的第一电位的一输入电压；以及
一栅极，耦接至一频率信号以使所述的第一晶体管于所述的第一时期操作于所述的导通态上。
11.如权利要求8所述的电子回路，其特征在于，所述的第一晶体管包括：
一第一漏极/源极，耦接至所述的自举点；
一第二漏极/源极和一栅极，两者皆耦接至一输入端以于所述的第一时期接收大体上相等于所述的第一电位的一输入电压。
12.如权利要求8所述的电子回路，其特征在于，所述的第一晶体管包括：
一第一漏极/源极，耦接至所述的自举点；
一第二漏极/源极，耦接至大体相等于所述的第一时期中的所述的第一电位的一频率信号；以及
一栅极，耦接至一输入端以接收一输入电位使得所述的第一晶体管于所述的第一时期间操作于所述的导通态。
13.如权利要求10所述的电子回路，其特征在于，所述的第二晶体管还包括一第二源极/漏极耦接至与所述的频率信号互补的一第二频率信号。
14.如权利要求13所述的电子回路，其特征在于，所述的电子回路还包括：一反相器，具有一输出端；
一第三晶体管，具有一栅极和一第一源极/漏极；以及
一第四晶体管，具有一栅极、一第一源极/漏极和一第二源极/漏极，其中所述的放电元件包括一第五晶体管，其具有一第一源极/漏极，耦接至所述的自举点；
一栅极，耦接至所述的自举点；以及
一第二源极/漏极，耦接至大体上相等于所述的第一电位的一第一参考电压，以使所述的第一时期维持所述的第一电位，并于所述的第二时期降低所述的第二电位，而其中所述的第三晶体管的栅极耦接至所述的反相器的输出端，该第三晶体管的第一源极/漏极耦接至该输出端，而该第三晶体管的第二源极/漏极耦接至一第二参考电位，而所述的第四电晶的栅极耦接至一第二输入端，该第四晶体管的所述的第一源极/漏极耦接至所述的输出端，该第四晶体管的第二源极/漏极耦接至所述的第二参考电位。
15.如权利要求14所述的电子回路，其特征在于，所述的第一至第五晶体管为NMOS晶体管，而该第一晶体管的第一源极/漏极耦接至所述的反相器的一输入端，而所述的第二参考电位较所述的第一参考电位低。
16.如权利要求14所述的电子回路，其特征在于，所述的第一至第五晶体管为PMOS晶体管，而该第三晶体管的源极/漏极耦接至所述的反相器的一输入端，而所述的第二参考电位较所述的第一参考电位高。
17.一移位暂存模块，其特征在于，所述的移位暂存模块包括：
一第一频率信号输入端；
一第二频率信号输入端；
一第一电压输入端；
一第二电压输入端；
一起始脉冲输入端；
多个其他移位寄存器单元排列成多个级，所述的移位寄存器单元包括：
一第一输入端；
一第二输入端；
一输出端；
一反相器，具有一输出端；
一放电单元，具有一第一端和一第二端；
一第一晶体管，具有一栅极、一第一源极/漏极和一第二源极/漏极；
一第二晶体管，具有一栅极、一第一源极/漏极和一第二源极/漏极；以及
一第三晶体管，具有一栅极、一第一源极/漏极和一第二源极/漏极；
和一第四晶体管，具有一栅极、一第一源极/漏极和一第二源极/漏极，其中所述的第一晶体管的栅极耦接至所述的第一频率信号输入端；该第一晶体管的漏极/源极耦接至所述的第一输入端，而该第一晶体管的第二漏极/源极耦接至所述的第二晶体管的栅极；
所述的第二晶体管的第一源极/漏极耦接至所述的第二频率输入端，而该第二晶体管的第二源极/漏极耦接至所述的输出端；
所述的第三晶体管的栅极耦接至所述的反相器的输出端；而该第三晶体管的第一源极/漏极耦接至所述的输出端；而该第三晶体管的第二源极/漏极耦接至所述的第一电压输入端；
所述的第四晶体管的栅极耦接至所述的第二输出端、该第四晶体管的第一源极/漏极耦接至所述的输出端，而该第四晶体管的第二源极/漏极耦接至所述的第一电压输入端；而所述的放电电路的第一端耦接至一第二电压输入端，而该放电电路的第二端耦接至所述的第二晶体管的栅极；而其中所述的移位寄存器相串联，并使得一移位寄存器的第一输入端以该移位寄存器的输出端耦接至所述的前级；
所述的移位寄存器的第二输入端以该移位寄存器的输出端耦接至所述的次级；
一第一级中所述的移位寄存器的第一端耦接至所述的起始脉冲输入；
所述的第一频率信号输入端和所述的第二频率输入端用于接收互补的频率信号；而所述的第一电压输入端和第二电压输入端用以分别接收一第一电位及一相异的第二电位。
18.如权利要求17所述的移位暂存模块，其特征在于，所述的放电电路包括一晶体管具有一栅极、一第一源极/漏极和一第二源极/漏极，其中该第一源极/漏极耦接至所述的第一放电电路的第一端，而该第二源极/漏极的栅极耦接至所述的放电电路的第二端。
19.如权利要求17所述的移位暂存模块，其特征在于，所述的第一至第五晶体管是NMOS晶体管，而该第一晶体管的第一源极/漏极耦接至所述的反相器的一输入端，而所述的第一电位较所述的第二电位低。
20.如权利要求17所述的移位暂存模块，其特征在于，所述的第一至第五晶体管为PMOS晶体管，而所述的第三晶体管的第一源极/漏极耦接至所述的反相器的一输入端，而所述的第一电位较所述的第二电位高。
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