CN116129811A - 一种goa单元、电路及其驱动方法、显示装置 - Google Patents

一种goa单元、电路及其驱动方法、显示装置 Download PDF

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Abstract

本申请公开了一种GOA单元、电路及其驱动方法、显示装置，包括第一电容器以及多个模块，所述多个模块包括上拉模块、第一复位模块、输出模块、反相模块、下拉驱动模块、降噪模块，其中，所述降噪模块连接所述下拉节点、降噪输入端、上拉节点，用于在所述下拉节点的控制下将所述降噪输入端的电压输入至所述上拉节点。通过在上拉节点增加降噪模块使得在充电阶段，下拉节点不进行竞争，转而促进上拉节点充电，提高上拉节点充电效果；在复位阶段，还可以通过降噪模块实现对上拉节点的辅助放电，提高上拉节点放电效果，进而大幅提升GOA长期稳定性，进而提高显示效果。

Description

一种GOA单元、电路及其驱动方法、显示装置
技术领域
本申请一般涉及显示技术领域，具体涉及一种GOA单元、电路及其驱动方法、显示装置。
背景技术
随着显示行业的发展，窄边框的显示装置越来越受欢迎，为了实现窄边框的显示基板，通常采用GOA(Gate Driver on Array，阵列基板行驱动)单元代替原本的栅极驱动芯片。
现有的GOA设计中一般采用反相器实现PU(Pull Up，上拉)节点的上拉和PD(PullDown，下拉)节点的下拉。PU充电阶段(INPUT阶段)存在因PD竞争而被PD拉低而充电失败的风险，影响GOA充电。此外，在PU充电及保持阶段，存在漏电路径，使PU电位不足，同样容易导致GOA异常无输出，影响正常显示。
发明内容
鉴于现有技术中的上述缺陷或不足，期望提供一种GOA单元、电路及其驱动方法、显示装置，可以有效改善GOA充电效果，大幅提升GOA长期稳定性。
第一方面，本申请提供了一种GOA单元，包括第一电容器以及多个模块，所述多个模块包括上拉模块、第一复位模块、输出模块、反相模块、下拉驱动模块、降噪模块，其中，
所述第一电容器的第一端连接上拉节点，所述第一电容器的第二端连接信号输出端；
所述上拉模块连接所述上拉节点、第一电压端、信号输入端，用于在所述信号输入端的控制下将所述第一电压端的电压输入至上拉节点；
所述第一复位模块连接第一复位信号端、第二电压端、上拉节点，用于在所述第一复位信号端的控制下将所述第二电压端的电压输入至所述上拉节点；
所述输出模块连接所述上拉节点、时钟信号端、信号输出端，用于在所述上拉节点的控制下将所述时钟信号端的电压输出至信号输出端；
所述反相模块连接所述上拉节点和下拉节点，用于在上拉节点的控制下将与所述上拉节点的相位相反的电压输入至所述下拉节点；
所述下拉驱动模块连接第三电压端、下拉节点、第一电容器的第二端，用于在所述下拉节点的控制下将所述第三电压端的电压输入至第一电容器的第二端；
所述降噪模块连接所述下拉节点、降噪输入端、上拉节点，用于在所述下拉节点的控制下将所述降噪输入端的电压输入至所述上拉节点。
可选地，各个所述模块中均包括一个或多个晶体管，其中所述晶体管的源漏极与所述上拉节点连接的模块均采用串联电路，所述串联电路包括与所述晶体管串联的次级晶体管，各个所述串联电路中所述次级晶体管与所述晶体管均在保持节点处串联，所述晶体管的源漏极为第一端或者第二端。
可选地，还包括第二电容器，所述第二电容器的第一端连接所述保持节点，所述第二电容的第二端连接第二电压端。
可选地，所述上拉模块包括第一晶体管和与所述第一晶体管串联的第一次晶体管，所述第一晶体管的第一端和第一次晶体管的第二端连接所述保持节点，所述第一晶体管的第二端连接所述上拉节点，所述第一次晶体管的第一端连接第一电压端，所述第一晶体管和第一次晶体管的控制端均连接所述信号输出端；
所述第一复位模块包括第二晶体管和与所述第二晶体管串联的第二次晶体管，所述第二晶体管的第一端连接所述上拉节点，所述第二晶体管的第二端和第二次晶体管的第一端连接所述保持节点，所述第二次晶体管的第二端连接第二电压端，所述第二晶体管和第二次晶体管的控制端均连接所述第一复位信号端；
所述输出模块包括第三晶体管，所述第三晶体管的第一端连接时钟信号端，所述第三晶体管的第二端连接所述信号输出端，所述第三晶体管的控制端连接上拉节点；
所述下拉驱动模块包括第四晶体管，所述第四晶体管的第一端连接第一电容器的第二端，所述第四晶体管的第二端连接第三电压端，所述第四晶体管的控制端连接下拉节点；
所述降噪模块包括第五晶体管和与所述第五晶体管串联的第五次晶体管，所述第五晶体管的第一端连接所述上拉节点，所述第五晶体管的第二端和第五次晶体管的第一端连接所述保持节点，所述第五次晶体管的第二端连接降噪输入端，所述第五晶体管和第五次晶体管的控制端均连接所述下拉节点。
可选地，还包括第二复位模块，所述第二复位模块连接第三电压端、上拉节点、第二复位信号端，用于在所述第二复位信号端的控制下将所述第三电压端的电压输入至所述上拉节点；其中，
所述第二复位模块包括第六晶体管和与所述第六晶体管串联的第六次晶体管，所述第六晶体管的第一端连接所述上拉节点，所述第六晶体管的第二端和第六次晶体管的第一端连接所述保持节点，所述第六次晶体管的第二端连接第三电压端，所述第六晶体管和第六次晶体管的控制端均连接所述第二复位信号端。
可选地，所述降噪输入端的信号与所述第二电压端、第三电压端、信号输入端中的一种信号相同。
可选地，还包括第一保持模块，所述第一保持模块连接第一节点、第二节点、上拉节点，用于在所述上拉节点的控制下将所述第一节点的电压输入至第二节点，其中，所述上拉模块的晶体管和次晶体管与第一复位模块的晶体管和次晶体管均在第一节点处串联，所述降噪模块的晶体管和次晶体管在第二节点处串联，所述第二电容器的第一端连接第一节点或第二节点。
可选地，所述第一保持模块包括第七晶体管，所述第七晶体管的第一端连接的第二节点，所述第七晶体管的第二端连接第一节点，所述第七晶体管的控制端连接上拉节点；其中，
所述第一晶体管的第一端和第一次晶体管的第二端、所述第二晶体管的第二端和第二次晶体管的第一端连接所述第一节点；所述第五晶体管的第二端和第五次晶体管的第一端连接所述第二节点。
可选地，还包括第三电容器和第二保持模块，所述第二保持模块连接所述第一节点、第二节点、信号输入端，用于在所述上拉节点的控制下将所述第一节点的电压输入至第二节点，其中，所述上拉模块的晶体管和次晶体管与第一复位模块的晶体管和次晶体管均在第一节点处串联，所述降噪模块的晶体管和次晶体管在第二节点处串联，所述第二电容器的第一端连接所述第一节点，所述第三电容器的第一端连接所述第二节点，所述第三电容的第二端连接第三电压端。
可选地，所述第二保持模块包括第八晶体管，所述第八晶体管的第一端连接第二节点，所述第八晶体管的第二端连接第一节点，所述第八晶体管的控制端连接所述信号输入端，其中，
所述第一晶体管的第一端和第一次晶体管的第二端、所述第二晶体管的第二端和第二次晶体管的第一端连接所述第一节点；所述第五晶体管的第二端和第五次晶体管的第一端连接所述第二节点。
可选地，还包括第三保持模块，所述第三保持模块连接所述保持节点、第四电压端、上拉节点，用于在所述上拉节点的控制下将所述第四电压端的电压输入至所述保持节点。
可选地，所述第三保持模块包括第九晶体管，所述第九晶体管的第一端连接所述第四电压端，所述第九晶体管的第二端连接所述保持节点，所述第九晶体管的控制端连接所述上拉节点。
第二方面，本申请提供了一种GOA单元的驱动方法，采用如以上任一所述的GOA单元，所述方法包括第一阶段、第二阶段、第三阶段：
在所述第一阶段，所述信号输入端为高电平，所述时钟信号端为低电平，所述上拉模块在所述信号输入端的控制下将所述第一电压端的高电平输入至所述上拉节点，使得所述上拉节点的电位拉高、所述下拉节点的电位拉低；在所述下拉节点的电位拉低过程中，所述降噪模块在所述下拉节点的控制下为所述上拉节点辅助充电；
在所述第二阶段，所述信号输入端为低电平，所述时钟信号端为高电平，所述输出模块在所述上拉节点的控制下将所述时钟信号端的高电平输入至所述信号输出端和所述第一电容器的第二端，在所述第一电容器的自举下使得所述上拉节点的电位进一步拉高；
在所述第三阶段，所述第一复位信号端为高电平，所述第一复位模块在所述第一复位信号端的控制下将所述第二电压端的低电平输入至所述上拉节点，使得所述上拉节点的电位拉低、下拉节点的电位拉高；所述下拉驱动模块在所述下拉节点的控制下将所述第三电压端的电压输出至信号输出端；所述降噪模块在所述下拉节点的控制下，对所述上拉节点进行辅助放电。
第三方面，本申请提供了一种GOA驱动电路，包括至少两个级联的GOA单元，每个所述GOA单元为如以上任一所述的GOA单元。
第四方面，本申请提供了一种显示装置，包括如以上任一所述的GOA单元。
本申请的实施例提供的技术方案可以包括以下有益效果：
本申请实施例提供的GOA单元，通过在上拉节点增加降噪模块使得在充电阶段，下拉节点不进行竞争，转而促进上拉节点充电，提高上拉节点充电效果；在复位阶段，还可以通过降噪模块实现对上拉节点的辅助放电，提高上拉节点放电效果，进而大幅提升GOA长期稳定性，进而提高显示效果。
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显：
图1为本申请的实施例提供的一种GOA单元的结构示意图；
图2为本申请的实施例提供的一种GOA单元的连接示意图；
图3为本申请的实施例提供的一种GOA单元驱动方法的时序示意图；
图4-6为本申请的实施例提供的一种GOA单元的状态示意图；
图7为本申请的实施例提供的一种GOA单元的仿真效果图；
图8-12为本申请的实施例提供的一种GOA单元的连接示意图；
图13为本申请的实施例提供的一种GOA驱动电路的连接示意图。
具体实施方式
下面结合附图和实施例对本申请作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释相关发明，而非对该发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与发明相关的部分。
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。
请详见图1，本申请提供了一种GOA单元，包括第一电容器C1以及多个模块，所述多个模块包括上拉模块100、第一复位模块200、输出模块300、反相模块400、下拉驱动模块500、降噪模块600，其中，
所述第一电容器C1的第一端连接上拉节点PU，所述第一电容器C1的第二端连接信号输出端Output；
所述上拉模块100连接所述上拉节点PU、第一电压端VDD1、信号输入端Input，用于在所述信号输入端Input的控制下将所述第一电压端VDD1的电压输入至上拉节点PU；
所述第一复位模块200连接第一复位信号端Reset、第二电压端VSS1、上拉节点PU，用于在所述第一复位信号端Reset的控制下将所述第二电压端VSS1的电压输入至所述上拉节点PU；
所述输出模块300连接所述上拉节点PU、时钟信号端CLK、信号输出端Output，用于在所述上拉节点PU的控制下将所述时钟信号端CLK的电压输出至信号输出端Output；
所述反相模块400连接所述上拉节点PU和下拉节点PD，用于在上拉节点PU的控制下将与所述上拉节点PU的相位相反的电压输入至所述下拉节点PD；
所述下拉驱动模块500连接第三电压端VSS2、下拉节点PD、第一电容器C1的第二端，用于在所述下拉节点PD的控制下将所述第三电压端VSS2的电压输入至第一电容器C1的第二端；
所述降噪模块600连接所述下拉节点PD、降噪输入端IN_put、上拉节点PU，用于在所述下拉节点PD的控制下将所述降噪输入端IN_put的电压输入至所述上拉节点PU。
在PU节点充电阶段，若不存在本申请中的降噪模块600，则存在PU&PD竞争冒险，当输入信号衰减到一定程度，PU弱势无法拉低PD,会导致PD限制PU充电，容易导致GOA异常无输出。本申请中PU节点增加降噪模块600使得在PU充电阶段，PD不进行竞争，转而促进PU充电，提高PU充电效果；在复位阶段，还可以通过降噪模块600实现对PU节点的辅助放电，提高PU放电效果，进而大幅提升GOA长期稳定性。
在本申请实施例中，各个所述模块中均包括一个或多个晶体管，其中所述晶体管的源漏极与所述上拉节点PU连接的模块均采用串联电路，所述串联电路包括与所述晶体管串联的次级晶体管，各个所述串联电路中所述次级晶体管与所述晶体管均在保持节点N0处串联，所述晶体管的源漏极为第一端或者第二端。
在PU充电及PU保持阶段，若存在漏电路径，使PU电位不足，同样容易导致GOA异常无输出。本申请中在所有与PU漏电相关的模块上均设计为两个TFT串联，串联节点电位趋势与PU类似，从而确保相关模块中的TFT有一个能完全关断，从而无漏电路径。
在本申请中并不限制源漏极与所述上拉节点PU连接的模块的类型和数量，在本申请实施例中示例了上拉模块100、第一复位模块200、降噪模块600均采用串联电路，在具体应用时可以根据需要进行选择性设置，当然还可以包括更多的模块类型，例如，本申请中示例的第二复位模块700，当然，由于所有源漏极与PU相连的模块均可以采用两个TFT串联的方式，从而确保相关子电路的TFT中有一个可以完全关断，从而使得GOA单元无漏电路径，提高驱动效果。以下将以实施例的方式进行示例性描述。
本发明实施例中上拉节点PU、下拉节点PD、保持节点N0、第一节点N1、第二节点N2并非表示实际存在的部件，而是表示电路图中相关电路连接的汇合点。
本发明实施例中每个模块中的控制端连接薄膜晶体管的栅极，输入端连接薄膜晶体管的源极，输出端连接薄膜晶体管的漏极。当然，也可以每个模块的控制端连接薄膜晶体管的栅极，输入端连接薄膜晶体管的漏极，输出端连接薄膜晶体管的源极，本发明实施例不做限定。
本发明实施例中采用的薄膜晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的。在本公开的实施例中，将薄膜晶体管的栅极描述为控制端，为了区分晶体管除栅极之外的两极(源漏极)，直接描述了其中一极为第一端，另一极为第二端。
实施例一
在本实施例中，如图2所示，所述上拉模块100包括第一晶体管M1A和与所述第一晶体管M1A串联的第一次晶体管M1B，所述第一晶体管M1A的第一端和第一次晶体管M1B的第二端连接所述保持节点N0，所述第一晶体管M1A的第二端连接所述上拉节点PU，所述第一次晶体管M1B的第一端连接第一电压端VDD1，所述第一晶体管M1A和第一次晶体管M1B的控制端均连接所述信号输入端Input。
所述第一复位模块200包括第二晶体管M2A和与所述第二晶体管M2A串联的第二次晶体管M2B，所述第二晶体管M2A的第一端连接所述上拉节点PU，所述第二晶体管M2A的第二端和第二次晶体管M2B的第一端连接所述保持节点N0，所述第二次晶体管M2B的第二端连接第二电压端VSS1，所述第二晶体管M2A和第二次晶体管M2B的控制端均连接所述第一复位信号端Reset。
所述输出模块300包括第三晶体管M3，所述第三晶体管M3的第一端连接时钟信号端CLK，所述第三晶体管M3的第二端连接所述信号输出端Output，所述第三晶体管M3的控制端连接上拉节点PU。
所述下拉驱动模块500包括第四晶体管M4，所述第四晶体管M4的第一端连接第一电容器C1的第二端，所述第四晶体管M4的第二端连接第三电压端VSS2，所述第四晶体管M4的控制端连接下拉节点PD。
所述降噪模块600包括第五晶体管M5A和与所述第五晶体管M5A串联的第五次晶体管M5B，所述第五晶体管M5A的第一端连接所述上拉节点PU，所述第五晶体管M5A的第二端和第五次晶体管M5B的第一端连接所述保持节点N0，所述第五次晶体管M5B的第二端连接降噪输入端IN_put，所述第五晶体管M5A和第五次晶体管M5B的控制端均连接所述下拉节点PD。
可以理解的是，在本申请实施例中并不限制所述反相模块400的具体结构，反相模块400可以采用现有技术中的多种不同的反相器电路，本申请中将反相模块400简化为反相器符号，在不同实施例中，根据器件或者应用场景的不同进行选择。
可选地，所述GOA单元还包括第二复位模块700，所述第二复位模块700用于每帧显示的最后阶段对各个GOA单元进行总复位，在不同实施例中根据需要进行选择性设置，本申请对此并不限制。所述第二复位模块700连接第三电压端VSS2、上拉节点PU、第二复位信号端Total_Reset，用于在所述第二复位信号端Total_Reset的控制下将所述第三电压端VSS2的电压输入至所述上拉节点PU。在本申请实施例中优选将所有源漏极与PU相连的模块均可以采用两个TFT串联的方式，因此，所述第二复位模块700同样采用串联电路。
具体地，所述第二复位模块700包括第六晶体管M6A和与所述第六晶体管M6A串联的第六次晶体管M6B，所述第六晶体管M6A的第一端连接所述上拉节点PU，所述第六晶体管M6A的第二端和第六次晶体管M6B的第一端连接所述保持节点N0，所述第六次晶体管M6B的第二端连接第三电压端VSS2，所述第六晶体管M6A和第六次晶体管M6B的控制端均连接所述第二复位信号端Total_Reset。
需要说明的是，本发明实施例中的薄膜晶体管TFT可以均为N型TFT，也可以均为P型TFT，或者实施例中的薄膜晶体管TFT为N型TFT和P型TFT。具体地，本发明实施例中以薄膜晶体管TFT均为N型TFT为例进行详细描述，且所有TFT的栅极电压为高电平时TFT打开，低电平时TFT断开。
在本实施例中所述GOA单元还包括第二电容器C2，所述第二电容器C2的第一端连接所述保持节点N0，所述第二电容的第二端连接第二电压端VSS1。
本申请实施例中第一电压端VDD1提供的电压为高电平电压，第二电压端VSS1和第三电压端VSS2提供的电压为低电平电压，在本申请中并不限制所述高电平电压和低电平电压的具体电压值，第二电压端VSS1和第三电压端VSS2的电压值可以相同也可以不同。可选地，所述降噪输入端IN_put的信号与所述第二电压端VSS1、第三电压端VSS2、信号输入端Input中的一种信号相同。视器件或者应用场景的不同，降噪输入端IN_put可以连接不同的信号，以下将进行详细描述。在实施例一中，所述降噪输入端IN_put与信号输入端Input的信号相同，降噪输入端IN_put可以连接信号输入端Input，还可以为与信号输入端Input的信号相同的其他有源信号。
本申请提供了一种GOA单元的驱动方法，如图3所示，采用如以上任一所述的GOA单元，所述方法包括第一阶段T1、第二阶段T2、第三阶段T3：
如图4所示，在所述第一阶段T1，所述信号输入端Input为高电平，所述时钟信号端CLK为低电平，所述上拉模块100在所述信号输入端Input的控制下将所述第一电压端VDD1的高电平输入至所述上拉节点PU，使得所述上拉节点PU的电位拉高、所述下拉节点PD的电位拉低；在所述下拉节点PD的电位拉低过程中，所述降噪模块600在所述下拉节点PD的控制下为所述上拉节点PU辅助充电。
本阶段为PU充电阶段，在此阶段中，信号输入端Input和第一电压端VDD1均为高电平，第一晶体管M1A和第一次晶体管M1B打开，高电平写入到上拉节点PU和第一电容器C1，实现PU充电。在此阶段保持节点N0也将高电平写入到第二电容器C2。第一复位信号端Reset为低电平，第二晶体管M2A和第二次晶体管M2B关闭。在此阶段中PU节点的高电平不足以使第三晶体管M3充分开启，随着PU节点充电，第三晶体管M3开启，时钟信号端CLK为低电平，可以通过第三晶体管M3将低电平输出至信号输出端Output，信号输出端Output为低电平。
由于PU为高电平，可以将PD拉低，由于PU充电过程中下拉节点PD不能即刻被PU拉低，如图3中虚线所示，当PD为高电平时，第五晶体管M5A和第五次晶体管M5B打开，降噪输入端IN_put信号输入端Input的信号相同，降噪输入端IN_put为高电平，通过第五晶体管M5A和第五次晶体管M5B为PU辅助充电，进而快速拉低PD，当PD为低电平，第五晶体管M5A和第五次晶体管M5B关闭。当PD为高电平时，下拉驱动模块500中的第四晶体管M4打开，第三电压端VSS2为低电平通过第四晶体管M4输出至信号输出端Output，使得信号输出端Output在此阶段中时钟保持信号输出端Output为低电平。
如图5所示，在所述第二阶段T2，所述信号输入端Input为低电平，所述时钟信号端CLK为高电平，所述输出模块300在所述上拉节点PU的控制下将所述时钟信号端CLK的高电平输入至所述信号输出端Output和所述第一电容器C1的第二端，在所述第一电容器C1的自举下使得所述上拉节点PU的电位进一步拉高。
此阶段为PU保持阶段，在此阶段中时钟信号端CLK为高电平，由于第一阶段T1中PU被写入高电平，第三晶体管M3打开，时钟信号端CLK的高电平通过第三晶体管M3输出至信号输出端Output，同时将高电平写入第一电容器C1的第二端，由于第一电容器C1的自举作用，使得PU节点被进一步拉高，使得第三晶体管M3可以保持充分开启。PD节点保持为低电平。
由于在第一阶段T1中保持节点N0通过第二电容器C2写入高电平，在此阶段中源漏极与上拉节点PU直接连接的模块中，通过串联电路的设置，可以确保串联中的其中一个晶体管保持关闭，防止PU漏电影响第三晶体管M3的开启进而影响信号输出端Output的信号输出。在本实施例中M1A,M2A,M5A,M6A的Vgs均为VGL-VGH＜0，因此，M1A,M2A,M5A,M6A均保持关闭，极大的降低了PU漏电风险。可以理解的是，VGL表示为低电平，VGH表示为高电平，示例性地，M5A对应的VGH为N0节点的高电平，VGL为PD节点的低电平。
如图6所示，在所述第三阶段T3，所述第一复位信号端Reset为高电平，所述第一复位模块200在所述第一复位信号端Reset的控制下将所述第二电压端VSS1的低电平输入至所述上拉节点PU，使得所述上拉节点PU的电位拉低、下拉节点PD的电位拉高；所述下拉驱动模块500在所述下拉节点PD的控制下将所述第三电压端VSS2的电压输出至信号输出端Output；所述降噪模块600在所述下拉节点PD的控制下，对所述上拉节点PU进行辅助放电。
本阶段为复位阶段，第一复位信号端Reset为高电平，第二晶体管M2A和第二次晶体管M2B打开，第二电压端VSS1为低电平，PU通过第二晶体管M2A和第二次晶体管M2B放电，将低电平写入至上拉节点PU，同时PD升高为高电平。第五晶体管M5A和第五次晶体管M5B打开，PU节点可以进一步通过第五晶体管M5A和第五次晶体管M5B放电，实现快速复位。另外，保持节点N0可以通过第二次晶体管M2B和第五次晶体管M5B放电。实现同时对上拉节点PU和保持节点N0同时快速复位。
可以理解的是，在本实施例中未示出第二复位信号端Total_Reset的时序，第二复位信号端Total_Reset用于在每帧的最后对上拉节点PU和保持节点N0同时快速复位，其复位方式和第一复位信号端Reset的复位方式相同，本申请在此不再赘述。
在本申请中通过在设置降噪模块600直连Input信号线，该连法使得在PU充电阶段，PD不进行竞争，转而促进PU充电，可以在第一阶段T1对PU辅助充电，在第三阶段T3对PU辅助放电，提高充电放电效果，克服PU节点和PD节点的竞争风险。通过每一源漏极与PU连接的模块均采用双TFT结构，可以完全关闭PU在第二阶段T2中的漏电凸镜，可以极大提升GOA的稳定性。如图4中示出了一种对GOA单元的电路进行仿真结果，自上而下依次是Input，PU，Output，Reset，N1，PD。可见，图7中的仿真结果与图3中理论分析一致。
实施例二
本实施例与实施例一的不同之处在于，实施例一中降噪输入端IN_put连接的为Input的信号，如图8所示，本实施例中所述降噪输入端IN_put的信号与所述第二电压端VSS1、第三电压端VSS2中的一种信号相同，即，降噪输入端IN_put为低电平信号，例如降噪输入端IN_put连接第三电压端VSS2。
在第一阶段T1中，上拉节点PU和保持节点N0充电为高电平，由于PU充电过程中下拉节点PD不能即刻被PU拉低，第五晶体管M5A和第五次晶体管M5B打开，保持节点N0的高电平可以通过M5A为PU节点充电，一定程度上作用与实施例一中作用类似，但有M5B连接降噪输入端IN_put的低电平，导致效果不如实施例一的辅助充电效果。在第三阶段T3中，与实施例一的辅助放电的效果是相同的。
实施例三
本实施例与实施例一的不同之处在于，在保持节点N0位置处设置有第一保持模块810，通过第一保持模块810将不同模块之间的串联电路在保持节点N0位置处分开，使得设置有串联电路的模块在串联节点位置处未直接相连，用于控制保持节点N0的充电状态，通过设置第一保持模块810使得第一节点N1和第二节点N2在驱动过程中保持在第二阶段T2(充电保持阶段)可以连接打开，在其余阶段连接断开。
如图9所示，在本实施例中，所述GOA单元包括第一保持模块810，所述第一保持模块810连接第一节点N1、第二节点N2、上拉节点PU，用于在所述上拉节点PU的控制下将所述第一节点N1的电压输入至第二节点N2，其中，所述上拉模块100的晶体管和次晶体管与第一复位模块200的晶体管和次晶体管均在第一节点N1处串联，所述降噪模块600的晶体管和次晶体管在第二节点N2处串联，所述第二电容器C2的第一端连接第一节点N1或第二节点N2。
具体地，所述第一保持模块810包括第七晶体管M7，所述第七晶体管M7的第一端连接的第二节点N2，所述第七晶体管M7的第二端连接第一节点N1，所述第七晶体管M7的控制端连接上拉节点PU。
其中，所述第一晶体管M1A的第一端和第一次晶体管M1B的第二端、所述第二晶体管M2A的第二端和第二次晶体管M2B的第一端连接所述第一节点N1；所述第五晶体管M5A的第二端和第五次晶体管M5B的第一端连接所述第二节点N2。
在一个实施例中，所述第二电容器C2的第一端连接第二节点N2。通过第七晶体管M7使得在PU的控制下，可以在第二阶段T2(PU充电保持阶段)可以使得N1节点和N2节点连通，在其余阶段内N1节点和N2节点断开。在对应实施例一中保持节点N0的连接方式，由于M1B的一端为VDD1，有可能造成Vth负偏风险，进而影响降噪模块的降噪效果。比如，在第三阶段T3，VDD1的高电压经M1B、N0、M5A到达PU节点，影响PU放电。
本实施例中通过在N1节点和N2节点之间设置M7，在GOA单元驱动过程中在第一阶段T1，VDD1通过M1B为N1节点充电，VDD1通过M1A、M1B为PU节点充电；Input的高电平通过M5B为第二节点N2充电，Input的高电平通过M5A、M5B为PU节点辅助充电；第七晶体管M7采用N型TFT，第七晶体管M7打开的条件是Vgs>Vth，其中Vth为阈值电压，在第一阶段T1，Vgs＝VPU-VN0，第七晶体管M7的Vgs～0，第七晶体管M7断开使得N1节点和N2节点断开。因此即使M1B负偏，PD控制的M5A导通，可以通过N1节点也不会影响。
在第二阶段T2，PU进一步被上拉，进而使得第七晶体管M7导通，N1节点和N2节点连通，通过N1节点和N2节点的高电平使得M1A,M2A,M5A,M6A均保持关闭，极大的降低了PU漏电风险。在第三阶段T3，PU放电，第七晶体管M7断开，N1节点通过M2B复位，N2节点通过M5B复位，可以确保各节点电荷在复位时释放。
在另一个实施例中，如图10所示，所述第二电容器C2的第一端连接第一节点N1。同样地，在第一阶段T1，M7断开，通过M1B为N1节点充电，通过M1A和M1B为PU节点充电；Input的高电平通过M5B为第二节点N2充电，Input的高电平通过M5A、M5B为PU节点辅助充电。同样地，即使M1B负偏，PD控制的M5A导通，可以通过N1节点也不会影响。
实施例四
本实施例与实施例三的不同之处在于，本实施例中N1节点和N2节点均连接一个电容器，通过电容器可以确保N1和N2节点的独立性。
如图11所示，在本实施例中，所述GOA单元包括第三电容器和第二保持模块820，所述第二保持模块820连接所述第一节点N1、第二节点N2、信号输入端Input，用于在所述上拉节点PU的控制下将所述第一节点N1的电压输入至第二节点N2，其中，所述上拉模块100的晶体管和次晶体管与第一复位模块200的晶体管和次晶体管均在第一节点N1处串联，所述降噪模块600的晶体管和次晶体管在第二节点N2处串联，所述第二电容器C2的第一端连接所述第一节点N1，所述第三电容器的第一端连接所述第二节点N2，所述第三电容的第二端连接第三电压端VSS2。
具体地，所述第二保持模块820包括第八晶体管M8，所述第八晶体管M8的第一端连接第二节点N2，所述第八晶体管M8的第二端连接第一节点N1，所述第八晶体管M8的控制端连接所述信号输入端Input。
其中，所述第一晶体管M1A的第一端和第一次晶体管M1B的第二端、所述第二晶体管M2A的第二端和第二次晶体管M2B的第一端连接所述第一节点N1；所述第五晶体管M5A的第二端和第五次晶体管M5B的第一端连接所述第二节点N2。
在第一阶段T1，M8导通，通过M1B为N1节点充电，通过M1A和M1B为PU节点充电；Input的高电平通过M5B为第二节点N2充电，Input的高电平通过M5A、M5B为PU节点辅助充电。在第二阶段T2，PU进一步被上拉，进而使得第八晶体管M8导通，N1节点和N2节点连通，通过N1节点和N2节点的高电平使得M1A,M2A,M5A,M6A均保持关闭，极大的降低了PU漏电风险。在第三阶段T3，PU放电，第八晶体管M8断开，N1节点通过M2B复位，N2节点通过M5B复位，可以确保各节点电荷在复位时释放。
本实施例中通过在N1节点和N2节点之间设置第八晶体管M8，第八晶体管M8使得在PU的控制下，可以在第二阶段T2(PU充电保持阶段)可以使得N1节点和N2节点连通，在其余阶段内N1节点和N2节点断开。即使M1B负偏，PD控制的M5A导通，可以通过N1节点也不会影响。
实施例五
本实施例与实施例一区别的是，本实施例中通过在保持节点N0位置处设置第九晶体管M9，实现第二电容器C2的作用，在第二阶段T2可以实现N0节点电压保持的作用，可以确保串联中的其中一个晶体管保持关闭，防止PU漏电影响第三晶体管M3的开启进而影响信号输出端Output的信号输出。
如图12所示，在本实施例中，所述GOA单元包括第三保持模块830，所述第三保持模块830连接所述保持节点N0、第四电压端VDD2、上拉节点PU，用于在所述上拉节点PU的控制下将所述第四电压端VDD2的电压输入至所述保持节点N0。
具体地，所述第三保持模块830包括第九晶体管M9，所述第九晶体管M9的第一端连接所述第四电压端VDD2，所述第九晶体管M9的第二端连接所述保持节点N0，所述第九晶体管M9的控制端连接所述上拉节点PU。
在第一阶段T1，M9导通，通过M1B为N0节点充电，通过M1A和M1B为PU节点充电；Input的高电平通过M5A、M5B为PU节点辅助充电。在第二阶段T2，PU进一步被上拉，进而使得第九晶体管M9导通，VDD2通过M9为N0节点充电，通过N0节点的高电平使得M1A,M2A,M5A,M6A均保持关闭，极大的降低了PU漏电风险。在第三阶段T3，PU放电，第九晶体管M9断开，N0节点通过M2B复位，PU节点通过M2B、M2A复位，可以确保各节点电荷在复位时释放。
如图13所示，本申请提供了一种GOA驱动电路，包括至少两个级联的GOA单元，每个所述GOA单元为如以上任一所述的GOA单元。该GOA驱动电路工作的具体原理与上述实施例中GOA单元的工作原理基本相同，其具体的实施可以参见上述GOA单元的实施例，重复之处不再赘述。
在本申请实施例中，GOA单元的信号输出端Output为级联设置的GOA驱动电路给上一级或者下一级输出的反馈信号，在一些实施例中，反馈信号可以作为下一级单元的信号输入端Input，本申请对此并不限制。
本申请提供了一种显示装置，包括如以上任一所述的GOA单元。该显示装置可以为：液晶面板、电子纸、有机发光二极管(英文：Organic Light-Emitting Diode，简称：OLED)面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
需要理解的是，术语“长度”、“宽度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
除非另有定义，本文中所使用的技术和科学术语与本发明的技术领域的技术人员通常理解的含义相同。本文中使用的术语只是为了描述具体的实施目的，不是旨在限制本发明。本文中出现的诸如“设置”等术语既可以表示一个部件直接附接至另一个部件，也可以表示一个部件通过中间件附接至另一个部件。本文中在一个实施方式中描述的特征可以单独地或与其它特征结合地应用于另一个实施方式，除非该特征在该另一个实施方式中不适用或是另有说明。
本发明已经通过上述实施方式进行了说明，但应当理解的是，上述实施方式只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施方式范围内。本领域技术人员可以理解的是，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。

Claims (15)

1.一种GOA单元，其特征在于，包括第一电容器以及多个模块，所述多个模块包括上拉模块、第一复位模块、输出模块、反相模块、下拉驱动模块、降噪模块，其中，
所述第一电容器的第一端连接上拉节点，所述第一电容器的第二端连接信号输出端；
所述上拉模块连接所述上拉节点、第一电压端、信号输入端，用于在所述信号输入端的控制下将所述第一电压端的电压输入至上拉节点；
所述第一复位模块连接第一复位信号端、第二电压端、上拉节点，用于在所述第一复位信号端的控制下将所述第二电压端的电压输入至所述上拉节点；
所述输出模块连接所述上拉节点、时钟信号端、信号输出端，用于在所述上拉节点的控制下将所述时钟信号端的电压输出至信号输出端；
所述反相模块连接所述上拉节点和下拉节点，用于在上拉节点的控制下将与所述上拉节点的相位相反的电压输入至所述下拉节点；
所述下拉驱动模块连接第三电压端、下拉节点、第一电容器的第二端，用于在所述下拉节点的控制下将所述第三电压端的电压输入至第一电容器的第二端；
所述降噪模块连接所述下拉节点、降噪输入端、上拉节点，用于在所述下拉节点的控制下将所述降噪输入端的电压输入至所述上拉节点。
2.根据权利要求1所述的GOA单元，其特征在于，各个所述模块中均包括一个或多个晶体管，其中所述晶体管的源漏极与所述上拉节点连接的模块均采用串联电路，所述串联电路包括与所述晶体管串联的次级晶体管，各个所述串联电路中所述次级晶体管与所述晶体管均在保持节点处串联，所述晶体管的源漏极为第一端或者第二端。
3.根据权利要求2所述的GOA单元，其特征在于，还包括第二电容器，所述第二电容器的第一端连接所述保持节点，所述第二电容的第二端连接第二电压端。
4.根据权利要求3所述的GOA单元，其特征在于，所述上拉模块包括第一晶体管和与所述第一晶体管串联的第一次晶体管，所述第一晶体管的第一端和第一次晶体管的第二端连接所述保持节点，所述第一晶体管的第二端连接所述上拉节点，所述第一次晶体管的第一端连接第一电压端，所述第一晶体管和第一次晶体管的控制端均连接所述信号输出端；
所述第一复位模块包括第二晶体管和与所述第二晶体管串联的第二次晶体管，所述第二晶体管的第一端连接所述上拉节点，所述第二晶体管的第二端和第二次晶体管的第一端连接所述保持节点，所述第二次晶体管的第二端连接第二电压端，所述第二晶体管和第二次晶体管的控制端均连接所述第一复位信号端；
所述输出模块包括第三晶体管，所述第三晶体管的第一端连接时钟信号端，所述第三晶体管的第二端连接所述信号输出端，所述第三晶体管的控制端连接上拉节点；
所述下拉驱动模块包括第四晶体管，所述第四晶体管的第一端连接第一电容器的第二端，所述第四晶体管的第二端连接第三电压端，所述第四晶体管的控制端连接下拉节点；
所述降噪模块包括第五晶体管和与所述第五晶体管串联的第五次晶体管，所述第五晶体管的第一端连接所述上拉节点，所述第五晶体管的第二端和第五次晶体管的第一端连接所述保持节点，所述第五次晶体管的第二端连接降噪输入端，所述第五晶体管和第五次晶体管的控制端均连接所述下拉节点。
5.根据权利要求2所述的GOA单元，其特征在于，还包括第二复位模块，所述第二复位模块连接第三电压端、上拉节点、第二复位信号端，用于在所述第二复位信号端的控制下将所述第三电压端的电压输入至所述上拉节点；其中，
所述第二复位模块包括第六晶体管和与所述第六晶体管串联的第六次晶体管，所述第六晶体管的第一端连接所述上拉节点，所述第六晶体管的第二端和第六次晶体管的第一端连接所述保持节点，所述第六次晶体管的第二端连接第三电压端，所述第六晶体管和第六次晶体管的控制端均连接所述第二复位信号端。
6.根据权利要求2所述的GOA单元，其特征在于，所述降噪输入端的信号与所述第二电压端、第三电压端、信号输入端中的一种信号相同。
7.根据权利要求4所述的GOA单元，其特征在于，还包括第一保持模块，所述第一保持模块连接第一节点、第二节点、上拉节点，用于在所述上拉节点的控制下将所述第一节点的电压输入至第二节点，其中，所述上拉模块的晶体管和次晶体管与第一复位模块的晶体管和次晶体管均在第一节点处串联，所述降噪模块的晶体管和次晶体管在第二节点处串联，所述第二电容器的第一端连接第一节点或第二节点。
8.根据权利要求7所述的GOA单元，其特征在于，所述第一保持模块包括第七晶体管，所述第七晶体管的第一端连接的第二节点，所述第七晶体管的第二端连接第一节点，所述第七晶体管的控制端连接上拉节点；其中，
所述第一晶体管的第一端和第一次晶体管的第二端、所述第二晶体管的第二端和第二次晶体管的第一端连接所述第一节点；所述第五晶体管的第二端和第五次晶体管的第一端连接所述第二节点。
9.根据权利要求7所述的GOA单元，其特征在于，还包括第三电容器和第二保持模块，所述第二保持模块连接所述第一节点、第二节点、信号输入端，用于在所述上拉节点的控制下将所述第一节点的电压输入至第二节点，其中，所述上拉模块的晶体管和次晶体管与第一复位模块的晶体管和次晶体管均在第一节点处串联，所述降噪模块的晶体管和次晶体管在第二节点处串联，所述第二电容器的第一端连接所述第一节点，所述第三电容器的第一端连接所述第二节点，所述第三电容的第二端连接第三电压端。
10.根据权利要求9所述的GOA单元，其特征在于，所述第二保持模块包括第八晶体管，所述第八晶体管的第一端连接第二节点，所述第八晶体管的第二端连接第一节点，所述第八晶体管的控制端连接所述信号输入端，其中，
所述第一晶体管的第一端和第一次晶体管的第二端、所述第二晶体管的第二端和第二次晶体管的第一端连接所述第一节点；所述第五晶体管的第二端和第五次晶体管的第一端连接所述第二节点。
11.根据权利要求2所述的GOA单元，其特征在于，还包括第三保持模块，所述第三保持模块连接所述保持节点、第四电压端、上拉节点，用于在所述上拉节点的控制下将所述第四电压端的电压输入至所述保持节点。
12.根据权利要求11所述的GOA单元，其特征在于，所述第三保持模块包括第九晶体管，所述第九晶体管的第一端连接所述第四电压端，所述第九晶体管的第二端连接所述保持节点，所述第九晶体管的控制端连接所述上拉节点。
13.一种GOA单元的驱动方法，其特征在于，采用如权利要求1-12任一所述的GOA单元，所述方法包括第一阶段、第二阶段、第三阶段：
在所述第一阶段，所述信号输入端为高电平，所述时钟信号端为低电平，所述上拉模块在所述信号输入端的控制下将所述第一电压端的高电平输入至所述上拉节点，使得所述上拉节点的电位拉高、所述下拉节点的电位拉低；在所述下拉节点的电位拉低过程中，所述降噪模块在所述下拉节点的控制下为所述上拉节点辅助充电；
在所述第二阶段，所述信号输入端为低电平，所述时钟信号端为高电平，所述输出模块在所述上拉节点的控制下将所述时钟信号端的高电平输入至所述信号输出端和所述第一电容器的第二端，在所述第一电容器的自举下使得所述上拉节点的电位进一步拉高；
在所述第三阶段，所述第一复位信号端为高电平，所述第一复位模块在所述第一复位信号端的控制下将所述第二电压端的低电平输入至所述上拉节点，使得所述上拉节点的电位拉低、下拉节点的电位拉高；所述下拉驱动模块在所述下拉节点的控制下将所述第三电压端的电压输出至信号输出端；所述降噪模块在所述下拉节点的控制下，对所述上拉节点进行辅助放电。
14.一种GOA驱动电路，其特征在于，包括至少两个级联的GOA单元，每个所述GOA单元为如权利要求1-12任一所述的GOA单元。
15.一种显示装置，其特征在于，包括如权利要求1-12任一所述的GOA单元。
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SE01 Entry into force of request for substantive examination
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