CN113971919B - 移位寄存器单元、驱动方法及显示装置 - Google Patents
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Abstract
本公开公开了移位寄存器单元、驱动方法及显示装置，通过设置触控调节电路可以响应于触控调节端的信号，调节上拉节点的信号。这样在触控阶段到来时，可以通过触控调节电路的作用，保持上拉节点的信号稳定。并且，在显示阶段，触控调节电路可以不影响上拉节点的信号。并且，在显示阶段，可以根据输入电路、复位电路、控制电路、级联输出电路以及驱动输出电路的相互配合，使驱动信号输出端和级联信号输出端可以稳定的输出信号，从而可以使移位功能向下传递，改善显示不良的情况。
Description
技术领域
本公开涉及显示技术领域，特别涉及移位寄存器单元、驱动方法及显示装置。
背景技术
随着显示技术的飞速发展，显示装置越来越向着高集成度和低成本的方向发展。其中，GOA(Gate Driver on Array，阵列基板行驱动)技术将TFT(Thin Film Transistor，薄膜晶体管)移位寄存器集成在显示装置的阵列基板上以形成对显示装置的扫描驱动。其中，移位寄存器通常由多个级联的移位寄存器单元构成。然而，移位寄存器单元输出不稳定，会导致显示异常。
发明内容
本公开实施例提供了移位寄存器单元、驱动方法及显示装置，用以提高移位寄存器单元的输出稳定性。
本公开实施例提供移位寄存器单元，包括：
输入电路，被配置为响应于输入信号端的信号，将所述第一输入信号端的信号，提供给上拉节点；
复位电路，被配置为响应于复位信号端的信号，将第一参考信号端的信号，提供给所述上拉节点；
控制电路，被配置为控制所述上拉节点和下拉节点的信号的电平相反；
触控调节电路，被配置为响应于触控调节端的信号，调节所述上拉节点的信号；
级联输出电路，被配置为根据所述上拉节点和所述下拉节点的信号，使级联信号输出端输出信号；
驱动输出电路，被配置为根据所述上拉节点和所述下拉节点的信号，使驱动信号输出端输出信号。
在一些示例中，所述下拉节点包括：M个下拉子节点；
所述控制电路包括：与所述M个下拉子节点一一对应的M个控制子电路；其中，所述M个控制子电路中的第m个控制子电路对应所述M个下拉子节点中的第m个下拉子节点；并且，所述第m个控制子电路对应第m个选择控制信号端；M为整数且M≥1，m为整数且1≤m≤M；
所述第m个控制子电路被配置为控制所述第m个下拉子节点和所述上拉节点的信号的电平相反；
所述级联输出电路被配置为在所述上拉节点的信号的控制下，将时钟信号端的信号提供给所述级联信号输出端，以及，在所述M个下拉子节点的信号的控制下，将第一参考信号端的信号提供给所述级联信号输出端；
所述驱动输出电路被配置为在所述上拉节点的信号的控制下，将所述时钟信号端的信号提供给所述驱动信号输出端，以及，在所述M个下拉子节点的信号的控制下，将第二参考信号端的信号提供给所述驱动信号输出端。
在一些示例中，所述触控调节电路包括：第一晶体管、第二晶体管、第三晶体管以及第一电容；其中，
所述第一晶体管的栅极与所述触控调节端电连接，所述第一晶体管的第一极与所述第一参考信号端电连接，所述第一晶体管的第二极与所述第三晶体管的栅极电连接；
所述第二晶体管的栅极与所述输入信号端电连接，所述第二晶体管的第一极与调节参考端电连接，所述第二晶体管的第二极与所述第三晶体管的栅极电连接；
所述第三晶体管的第一极与所述调节参考端电连接，所述第三晶体管的第二极与所述上拉节点电连接；
所述第一电容的第一端与所述第三节点电连接，所述第一电容的第二端与固定电源端电连接。
在一些示例中，所述第m个控制子电路包括：第m个第四晶体管、第m个第五晶体管以及第m个第六晶体管；
所述第m个第四晶体管的控制端与第一端均与所述第m个选择控制信号端电连接，所述第m个第四晶体管的第二端与所述第m个下拉子节点电连接；
所述第m个第五晶体管的控制端与所述第m个下拉子节点电连接，所述第m个第五晶体管的第一端与所述第一参考信号端电连接，所述第m个第五晶体管的第二端与所述上拉节点电连接；
所述第m个第六晶体管的控制端与所述上拉节点电连接，所述第m个第六晶体管的第一端与所述第一参考信号端电连接，所述第m个第六晶体管的第二端与所述第m个下拉子节点电连接。
在一些示例中，所述级联输出电路包括：第七晶体管以及M个第八晶体管；其中，所述M个第八晶体管中的第m个第八晶体管对应所述第m个下拉子节点；所述第七晶体管的控制端与所述上拉节点电连接，所述第七晶体管的第一端与时钟信号端电连接，所述第七晶体管的第二端与所述级联信号输出端电连接；所述第m个第八晶体管的控制端与所述第m个下拉子节点电连接，所述第m个第八晶体管的第一端与所述第一参考信号端电连接，所述第m个第八晶体管的第二端与所述级联信号输出端电连接。
在一些示例中，所述驱动输出电路包括：第九晶体管、第二电容以及M个第十晶体管；其中，所述M个第十晶体管的第m个第十晶体管对应所述第m个下拉子节点；所述第九晶体管的控制端与所述上拉节点电连接，所述第九晶体管的第一端与时钟信号端电连接，所述第九晶体管的第二端与所述驱动信号输出端电连接；所述第二电容的第一端与所述上拉节点电连接，第二电容的第二端与所述驱动信号输出端电连接；所述第m个第十晶体管的控制端与所述第m个下拉子节点电连接，所述第m个第十晶体管的第一端与第二参考信号端电连接，所述第m个第十晶体管的第二端与所述驱动信号输出端电连接。
在一些示例中，所述输入电路包括：第十一晶体管；其中，所述第十一晶体管的控制端与其第一端均与所述输入信号端电连接，所述第十一晶体管的第二端与所述上拉节点电连接；和/或，
所述复位电路包括：第十二晶体管；其中，所述第十二晶体管的控制端与所述复位信号端电连接，所述第十二晶体管的第二端与所述第一参考信号端电连接，所述第十二晶体管的第二端与所述上拉节点电连接。
在一些示例中，所述移位寄存器单元还包括：第十三晶体管；其中，所述第十三晶体管的控制端与所述复位信号端电连接，所述第十三晶体管的第二端与第二参考信号端电连接，所述第十三晶体管的第二端与所述驱动信号输出端电连接。
和/或，所述移位寄存器单元还包括：第十四晶体管；其中，所述第十四晶体管的控制端与初始复位信号端电连接，所述第十四晶体管的第一端与所述第一参考信号端电连接，所述第十四晶体管与所述上拉节点电连接。
本公开实施例提供了显示装置，包括上述的移位寄存器单元。
本公开实施例提供了移位寄存器单元的驱动方法，包括：
输入阶段，输入电路响应于输入信号端的信号，将所述第一输入信号端的信号，提供给上拉节点；控制电路控制所述上拉节点和下拉节点的信号的电平相反；级联输出电路根据所述上拉节点的信号，使级联信号输出端输出信号；驱动输出电路根据所述上拉节点的信号，使驱动信号输出端输出信号；
触控阶段，触控调节电路响应于触控调节端的信号，调节所述上拉节点的信号；控制电路控制所述上拉节点和下拉节点的信号的电平相反；级联输出电路根据所述上拉节点的信号，使级联信号输出端输出信号；驱动输出电路根据所述上拉节点的信号，使驱动信号输出端输出信号；
输出阶段，控制电路控制所述上拉节点和下拉节点的信号的电平相反；级联输出电路根据所述上拉节点的信号，使级联信号输出端输出信号；驱动输出电路根据所述上拉节点的信号，使驱动信号输出端输出信号；
复位阶段，复位电路响应于复位信号端的信号，将第一参考信号端的信号，提供给所述上拉节点；控制电路控制所述上拉节点和下拉节点的信号的电平相反；级联输出电路根据所述上拉节点的信号，使级联信号输出端输出信号；驱动输出电路根据所述上拉节点的信号，使驱动信号输出端输出信号。
本公开实施例提供了移位寄存器单元、驱动方法及显示装置，通过设置触控调节电路可以响应于触控调节端的信号，调节上拉节点的信号。这样在触控阶段到来时，可以通过触控调节电路的作用，保持上拉节点的信号稳定。并且，在显示阶段，触控调节电路可以不影响上拉节点的信号。并且，在显示阶段，可以根据输入电路、复位电路、控制电路、级联输出电路以及驱动输出电路的相互配合，使驱动信号输出端和级联信号输出端可以稳定的输出信号，从而可以使移位功能向下传递，改善显示不良的情况。
附图说明
图1为相关技术中的显示装置的结构示意图；
图2为相关技术中的移位寄存器的结构示意图；
图3为相关技术中的移位寄存器单元的结构示意图；
图4为相关技术中的一些信号时序图；
图5为本公开实施例中的移位寄存器单元的结构示意图；
图6为本公开实施例中的移位寄存器单元的一些具体结构示意图；
图7为本公开实施例中的一些信号时序图；
图8为本公开实施例中的移位寄存器单元的另一些具体结构示意图；
图9为本公开实施例中的移位寄存器的一些结构示意图；
图10为本公开实施例中的另一些信号时序图；
图11为本发明实施例中的驱动方法的流程图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。并且在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互组合。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。
需要注意的是，附图中各图形的尺寸和形状不反映真实比例，目的只是示意说明本公开内容。并且自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。
目前，将显示和触控集成在显示面板中，形成了TDDI(Touch and Display DriverIntegration，触控与显示驱动集成)显示装置。如图1所示，显示装置可以包括显示面板100。其中，显示面板100可以包括多个阵列排布的像素单元，多条栅线(例如，GA1、GA2、GA3、GA4)、多条数据线(例如，DA1、DA2、DA3)、移位寄存器110。其中，一行子像素对应一条栅线，一列子像素对应一条数据线。并且移位寄存器110分别与栅线GA1、GA2、GA3、GA4耦接。示例性地，每个像素单元包括多个子像素SPX。例如，像素单元可以包括红色子像素，绿色子像素以及蓝色子像素，这样可以通过红绿蓝进行混色，以实现彩色显示。或者，像素单元也可以包括红色子像素，绿色子像素、蓝色子像素以及白色子像素，这样可以通过红绿蓝白进行混色，以实现彩色显示。当然，在实际应用中，像素单元中的子像素的发光颜色可以根据实际应用环境来设计确定，在此不作限定。
如图2与图3所示，移位寄存器可以包括多个级联的移位寄存器单元。一个移位寄存器单元包括：晶体管M01～M011以及电容CST。以移位寄存器包括移位寄存器单元SR(107)、SR(108)、SR(109)为例。移位寄存器单元SR(107)的驱动信号输出端GOUT与栅线GA107电连接，移位寄存器单元SR(108)的驱动信号输出端GOUT与栅线GA108电连接，移位寄存器单元SR(109)的驱动信号输出端GOUT与栅线GA109电连接。
在TDDI显示装置中，一般在一帧画面中会有10～12个Touch信号插入，插入时间在350～450us，在此时间内，输入移位寄存器单元的时钟信号端CLK的信号拉低，TDDI显示装置的显示区完成Touch功能。结合图1至图4，图4示意出了移位寄存器单元SR(109)的时钟信号端CLK的信号clk、输入信号端IP的信号inp，PU节点的信号pu。若在108行栅线GA108连接的移位寄存器单元SR(108)工作完成后插入Touch信号，即进入Touch阶段，会使得时钟信号端CLK的信号拉低。由于107行栅线GA107连接的移位寄存器单元SR(107)已经输出，且109行栅线GA109连接的移位寄存器单元SR(109)的输入信号端IP的信号inp为移位寄存器单元SR(107)的COUT输出端输出的信号，则移位寄存器单元SR(109)PU节点被拉高。然而，此时时钟信号端CLK的信号clk被拉低，PU点不能自举进一步拉高，只能保持高电平。所以移位寄存器单元SR(109)的驱动信号端和级联信号端输出均保持低电平。在Touch阶段结束后，时钟信号端CLK的信号clk恢复为高低电平切换的脉冲信号，此时移位寄存器单元SR(109)连接的时钟信号端CLK的脉冲过来，使得移位寄存器单元SR(109)的PU点自举进一步拉高，并使驱动信号端和级联信号端输出高电平。并继续向下面的移位寄存器单元传递，完成画面显示。
在Touch阶段时，移位寄存器单元SR(109)的PD节点为低电平，可以控制晶体管M07截止。然而，由于晶体管有漏电的问题，在长时间的保持阶段会有漏电发生，因此，在Touch阶段中，晶体管M07在下拉节点(PD节点)为低电平的时候，逐渐发生漏电，上拉节点(PU节点)的高电平保持不住，会拉低。由于PU节点和PD节点的竞争关系，PD节点的电平会升高，更加速了PU节点的电平下降。如图4所示，在Touch阶段内，PU节点的波形本应该是虚线描述的样子，但是实际上是实现描述的样子，即是逐渐降低，最终Touch阶段结束后，信号clk进来，PU节点的高电平未保持住，自举效果变差，从而导致移位寄存器单元SR(109)的级联信号输出端COUT和驱动信号输出端GOUT不能够稳定输出。由于移位寄存器单元SR(109)的级联信号输出端COUT和驱动信号输出端GOUT不能够稳定输出，这样导致移位寄存器单元SR(109)后面的移位寄存器单元的输入信号端IP不能接收到信号，从而导致移位功能不能向下传递，导致画面显示在108行终止，显示出现不良。
基于此，本公开实施例提供了移位寄存器单元，如图5所示，可以包括：
输入电路10，被配置为响应于输入信号端IP的信号，将第一输入信号端IP的信号，提供给上拉节点N1；
复位电路20，被配置为响应于复位信号端RE的信号，将第一参考信号端VERF1的信号，提供给上拉节点N1；
控制电路30，被配置为控制上拉节点N1和下拉节点的信号的电平相反；
触控调节电路60，被配置为响应于触控调节端CT的信号，调节上拉节点N1的信号；
级联输出电路40，被配置为根据上拉节点N1和下拉节点的信号，使级联信号输出端COUT输出信号；
驱动输出电路50，被配置为根据上拉节点N1和下拉节点的信号，使驱动信号输出端GOUT输出信号。
本公开实施例提供了移位寄存器单元，通过设置触控调节电路可以响应于触控调节端的信号，调节上拉节点的信号。这样在触控阶段到来时，可以通过触控调节电路的作用，保持上拉节点的信号稳定。并且，在显示阶段，触控调节电路可以不影响上拉节点的信号。并且，在显示阶段，可以根据输入电路、复位电路、控制电路、级联输出电路以及驱动输出电路的相互配合，使驱动信号输出端和级联信号输出端可以稳定的输出信号，从而可以使移位功能向下传递，改善显示不良的情况。
在具体实施时，在本公开实施例中，下拉节点可以包括：M个下拉子节点。其中，M为整数且M≥1，m为整数且1≤m≤M。控制电路包括：与上述M个下拉子节点一一对应的M个控制子电路；其中，M个控制子电路中的第m个控制子电路对应M个下拉子节点中的第m个下拉子节点；并且，第m个控制子电路对应第m个选择控制信号端；
第m个控制子电路被配置为控制第m个下拉子节点和上拉节点N1的信号的电平相反；
级联输出电路40被配置为根据在上拉节点N1的信号的控制下，将时钟信号端CLK的信号提供给级联信号输出端COUT，以及，在上述M个下拉子节点的信号的控制下，将第一参考信号端VREF1的信号提供给级联信号输出端COUT；
驱动输出电路50被配置为在上拉节点N1的信号的控制下，将时钟信号端CLK的信号提供给驱动信号输出端GOUT，以及在上述M个下拉子节点的信号控制下，将第二参考信号端VREF2的信号提供给驱动信号输出端GOUT。
示例性地，可以使M＝1，则下拉节点N2包括：第一个下拉子节点。控制电路可以包括：与第一个下拉子节点一一对应的第一个控制子电路。
示例性地，如图6所示，也可以使可以使M＝2，则下拉节点包括2个下拉子节点：第一个下拉子节点N2-1、第二个下拉子节点N2-2。控制电路可以包括：与第一个下拉子节点N2-1一一对应的第一个控制子电路30-1，与第二个下拉子节点N2-2一一对应的第二个控制子电路30-2。
示例性地，也可以使M＝3，则下拉节点包括3个下拉子节点：第一个下拉子节点、第二个下拉子节点、第3个下拉子节点。控制电路可以包括：与第一个下拉子节点一一对应的第一个控制子电路，与第二个下拉子节点一一对应的第二个控制子电路，与第3个下拉子节点一一对应的第3个控制子电路。
示例性地，也可以使M＝4，则下拉节点包括4个下拉子节点：第一个下拉子节点、第二个下拉子节点、第3个下拉子节点、第4个下拉子节点。控制电路可以包括：与第一个下拉子节点一一对应的第一个控制子电路，与第二个下拉子节点一一对应的第二个控制子电路，与第3个下拉子节点一一对应的第3个控制子电路，与第4个下拉子节点一一对应的第4个控制子电路。
当然，在实际应用中，M的取值可以根据实际应用的需求进行确定，在此不作限定。
下面以M＝2为例进行说明。
在本公开实施例中，如图6所示，触控调节电路60可以包括：第一晶体管M1、第二晶体管M2、第三晶体管M3以及第一电容C1；其中，
第一晶体管M1的栅极与触控调节端CT电连接，第一晶体管M1的第一极与第一参考信号端VERF1电连接，第一晶体管M1的第二极与第三晶体管M3的栅极电连接；
第二晶体管M2的栅极与输入信号端IP电连接，第二晶体管M2的第一极与调节参考端VRT电连接，第二晶体管M2的第二极与第三晶体管M3的栅极电连接；
第三晶体管M3的第一极与调节参考端VRT电连接，第三晶体管M3的第二极与上拉节点N1电连接；
第一电容C1的第一端与第三节点电连接，第一电容C1的第二端与固定电源端VGD电连接。
以上仅是举例说明本公开实施例提供的触控调节电路60的具体结构，在具体实施时，上述触控调节电路60的具体结构不限于本公开实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。
在本公开实施例中，如图6所示，第一个控制子电路30-1包括：第一个第四晶体管M4-1、第一个第五晶体管M5-1以及第一个第六晶体管M6-1；
第一个第四晶体管M4-1的控制端与第一端均与第一个选择控制信号端VN-1电连接，第一个第四晶体管M4-1的第二端与第一个下拉子节点N2-1电连接；
第一个第五晶体管M5-1的控制端与第一个下拉子节点N2-1电连接，第一个第五晶体管M5-1的第一端与第一参考信号端VERF1电连接，第一个第五晶体管M5-1的第二端与上拉节点N1电连接；
第一个第六晶体管M6-1的控制端与上拉节点N1电连接，第一个第六晶体管M6-1的第一端与第一参考信号端VERF1电连接，第一个第六晶体管M6-1的第二端与第一个下拉子节点N2-1电连接。
以上仅是举例说明本公开实施例提供的第一个控制子电路30-1的具体结构，在具体实施时，上述第一个控制子电路30-1的具体结构不限于本公开实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。
在本公开实施例中，如图6所示，第二个控制子电路30-2包括：第二个第四晶体管M4-2、第二个第五晶体管M5-2以及第二个第六晶体管M6-2；
第二个第四晶体管M4-2的控制端与第一端均与第二个选择控制信号端VN-2电连接，第二个第四晶体管M4-2的第二端与第二个下拉子节点N2-2电连接；
第二个第五晶体管M5-2的控制端与第二个下拉子节点N2-2电连接，第二个第五晶体管M5-2的第一端与第一参考信号端VERF1电连接，第二个第五晶体管M5-2的第二端与上拉节点N1电连接；
第二个第六晶体管M6-2的控制端与上拉节点N1电连接，第二个第六晶体管M6-2的第一端与第一参考信号端VERF1电连接，第二个第六晶体管M6-2的第二端与第二个下拉子节点N2-2电连接。
以上仅是举例说明本公开实施例提供的第二个控制子电路30-2的具体结构，在具体实施时，上述第二个控制子电路30-2的具体结构不限于本公开实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。
在本公开实施例中，如图6所示，级联输出电路40包括：第七晶体管M7以及2个第八晶体管；第七晶体管M7的控制端与上拉节点N1电连接，第七晶体管M7的第一端与时钟信号端CLK电连接，第七晶体管M7的第二端与级联信号输出端COUT电连接。第一个第八晶体管M8-1与第一个下拉子节点N2-1对应，第一个第八晶体管M8-1的控制端与第一个下拉子节点N2-1电连接，第一个第八晶体管M8-1的第一端与第一参考信号端VERF1电连接，第一个第八晶体管M8-1的第二端与级联信号输出端COUT电连接。第二个第八晶体管M8-2与第二个下拉子节点N2-2对应，第二个第八晶体管M8-2的控制端与第二个下拉子节点N2-2电连接，第二个第八晶体管M8-2的第一端与第一参考信号端VERF1电连接，第二个第八晶体管M8-2的第二端与级联信号输出端COUT电连接。
以上仅是举例说明本公开实施例提供的级联输出电路40的具体结构，在具体实施时，上述级联输出电路40的具体结构不限于本公开实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。
在本公开实施例中，如图6所示，驱动输出电路50包括：第九晶体管M9、第二电容C2以及2个第十晶体管；其中，第九晶体管M9的控制端与上拉节点N1电连接，第九晶体管M9的第一端与时钟信号端CLK电连接，第九晶体管M9的第二端与驱动信号输出端GOUT电连接。第二电容C2的第一端与上拉节点N1电连接，第二电容C2的第二端与驱动信号输出端GOUT电连接。第一个第十晶体管M10-1与第一个下拉子节点N2-1对应，第一个第十晶体管M10-1的控制端与第一个下拉子节点N2-1电连接，第一个第十晶体管M10-1的第一端与第二参考信号端VREF2电连接，第一个第十晶体管M10-1的第二端与驱动信号输出端GOUT电连接。第二个第十晶体管M10-2与第二个下拉子节点N2-2对应，第二个第十晶体管M10-2的控制端与第二个下拉子节点N2-2电连接，第二个第十晶体管M10-2的第一端与第二参考信号端VREF2电连接，第二个第十晶体管M10-2的第二端与驱动信号输出端GOUT电连接。
以上仅是举例说明本公开实施例提供的驱动输出电路50的具体结构，在具体实施时，上述驱动输出电路50的具体结构不限于本公开实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。
在本公开实施例中，如图6所示，输入电路10可以包括：第十一晶体管M11；其中，第十一晶体管M11的控制端与其第一端均与输入信号端IP电连接，第十一晶体管M11的第二端与上拉节点N1电连接。
以上仅是举例说明本公开实施例提供的输入电路10的具体结构，在具体实施时，上述输入电路10的具体结构不限于本公开实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。
在本公开实施例中，如图6所示，复位电路20可以包括：第十二晶体管M12；其中，第十二晶体管M12的控制端与复位信号端RE电连接，第十二晶体管M12的第二端与第一参考信号端VERF1电连接，第十二晶体管M12的第二端与上拉节点N1电连接。
以上仅是举例说明本公开实施例提供的复位电路20的具体结构，在具体实施时，上述复位电路20的具体结构不限于本公开实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。
为了降低制备工艺，在具体实施时，在本公开实施例提供的移位寄存器单元中，如图6所示，所有晶体管均可以设置为N型晶体管。并且，第一参考信号端VERF1的信号可以为直流的低电平信号，第二参考信号端VREF2的信号也可以为直流的低电平信号。其中，可以使第一参考信号端VERF1的信号的电压小于第二参考信号端VREF2的信号的电压。这样可以使显示面板的显示区中像素内的TFT可以尽可能完全关断。
在具体实施时，所有晶体管也均可以为P型晶体管，并且，第一参考信号端VERF1的信号可以为直流的高电平信号，第二参考信号端VREF2的信号也可以为直流的高电平信号。其中，可以使第一参考信号端VERF1的信号的电压大于第二参考信号端VREF2的信号的电压。这样可以使显示面板的显示区中像素内的TFT可以尽可能完全关断。
在具体实施时，在所有晶体管均可以设置为N型晶体管时，调节参考端VRT可以为固定电压的直流的高电平信号。在实际应用中，调节参考端VRT的电压的具体数值可以根据实际应用的需求进行确定，在此不作限定。
在具体实施时，固定电源端VGD可以为固定电压的直流信号。在实际应用中，固定电源端VGD可以接地，当然，固定电源端VGD的电压的具体数值可以根据实际应用的需求进行确定，在此不作限定。
需要说明的是，N型晶体管在高电平作用下导通，在低电平作用下截止；P型晶体管在高电平作用下截止，在低电平作用下导通。
需要说明的是，上述实施例中的晶体管可以是薄膜晶体管(TFT，Thin FilmTransistor)，也可以是金属氧化物半导体场效应管(MOS，Metal Oxide Scmiconductor)，在此不作限定。在具体实施中，上述晶体管的控制端可以为栅极，第一端可以为源极，第二端可以为漏极。或者，第一端可以为漏极，第二端可以为源极。
在具体实施时，第一个选择控制信号端VN-1的信号和第二个选择控制信号端VN-2的信号可以分别为高电平和低电平切换的脉冲信号，并且，第一个选择控制信号端VN-1的电平和第二个选择控制信号端VN-2的电平相反。例如，如图7所示，在T10阶段中，第一个选择控制信号端VN-1为高电平信号，第二个选择控制信号端VN-2为低电平信号。在T20阶段中，第一个选择控制信号端VN-1为低电平信号，第二个选择控制信号端VN-2为高电平信号。示例性地，可以使T10阶段的维持时长与T20阶段的维持时长相同。例如将T10阶段的维持时长与T20阶段的维持时长分别设置为1个显示帧的时长、多个显示帧的时长、2s、1h、24h、32h或48h等，在此不作限定。
在具体实施时，第一个选择控制信号端VN-1的信号和第二个选择控制信号端VN-2的信号也可以分别为直流信号。并且，在第一个选择控制信号端VN-1加载高电平的直流信号时，第二个选择控制信号端VN-2不加载信号或加载低电平的直流信号。在第二个选择控制信号端VN-2加载高电平的直流信号时，在第一个选择控制信号端VN-1不加载信号或加载低电平的直流信号。例如，如图7所示，在T10阶段中，第一个选择控制信号端VN-1为高电平的直流信号，第二个选择控制信号端VN-2为低电平的直流信号。在T20阶段中，第一个选择控制信号端VN-1为低电平的直流信号，第二个选择控制信号端VN-2为高电平的直流信号。示例性地，可以使T10阶段的维持时长与T20阶段的维持时长相同。例如将T10阶段的维持时长与T20阶段的维持时长分别设置为1个显示帧的时长、多个显示帧的时长、2s、1h、24h、32h或48h等，在此不作限定。
需要说明的是，T10阶段和T20阶段可以根据实际应用的需求来确定先后顺序。例如，可以先执行T10阶段中的工作过程，之后再执行T20阶段中的工作过程。或者，也可以先执行T20阶段中的工作过程，之后再执行T10阶段中的工作过程。
下面以图6所示的移位寄存器单元的结构为例，结合图7所示的信号时序图，对本公开实施例提供的上述移位寄存器单元的工作过程作以详细的描述。下述描述中以1表示高电平信号，0表示低电平信号，其中，1和0代表其逻辑电平，仅是为了更好的解释本公开实施例提供的上述移位寄存器单元的工作过程，而不是在具体实施时施加在各晶体管的栅极上的电位。
其中，选取图6所示的信号时序图中的T10阶段和T20阶段。并且，选取T10阶段中的输入阶段T11、触控阶段Touch1、输出阶段T12、复位阶段T13。以及选取T20阶段中的输入阶段T21、触控阶段Touch2、输出阶段T22、复位阶段T23。
在T10阶段中，由于第二个选择控制信号端VN-2为低电平信号，因此第二个第四晶体管M4-2截止。
在输入阶段T11，IP＝1，CLK＝0，RE＝0，CT＝1。
由于CT＝1，因此第一晶体管M1导通。导通的第一晶体管M1将第一参考信号端VERF1的低电平信号提供给第三晶体管M3的栅极，以控制第三晶体管M3截止。
由于RE＝0，因此第十二晶体管M12截止。由于IP＝1，因此第十一晶体管M11导通，以将输入信号端IP的高电平信号提供给上拉节点N1，使上拉节点N1为高电平信号，从而控制第一个第六晶体管M6-1、第二个第六晶体管M6-2、第七晶体管M7以及第九晶体管M9均导通。导通的第一个第六晶体管M6-1可以将第一参考信号端VERF1的低电平信号提供给第一个下拉子节点N2-1，以使第一个下拉子节点N2-1为低电平信号，从而控制第一个第五晶体管M5-1、第一个第八晶体管M8-1以及第一个第十晶体管M10-1均截止。导通的第二个第六晶体管M6-2可以将第一参考信号端VERF1的低电平信号提供给第二个下拉子节点N2-2，以使第二个下拉子节点N2-2为低电平信号，从而控制第二个第五晶体管M5-2、第二个第八晶体管M8-2以及第二个第十晶体管M10-2均截止。
导通的第七晶体管M7可以将时钟信号端CLK的低电平信号提供给级联信号输出端COUT，以使级联信号输出端COUT输出低电平信号。导通的第九晶体管M9可以将时钟信号端CLK的低电平信号提供给驱动信号输出端GOUT，以使驱动信号输出端GOUT输出低电平信号。
在触控阶段Touch1，IP＝1，CLK＝0，RE＝0，CT＝0。
由于CT＝0，因此第一晶体管M1截止。由于IP＝1，因此第二晶体管M2导通。导通的第二晶体管M2可以将调节参考端VRT的高电平信号提供给第三晶体管M3，以控制第三晶体管M3导通，从而将调节参考端VRT的高电平信号提供给上拉节点N1，以使上拉节点N1为高电平信号。
由于上拉节点N1为高电平信号，从而控制第一个第六晶体管M6-1、第二个第六晶体管M6-2、第七晶体管M7以及第九晶体管M9均导通。导通的第一个第六晶体管M6-1可以将第一参考信号端VERF1的低电平信号提供给第一个下拉子节点N2-1，以使第一个下拉子节点N2-1为低电平信号，从而控制第一个第五晶体管M5-1、第一个第八晶体管M8-1以及第一个第十晶体管M10-1均截止。导通的第二个第六晶体管M6-2可以将第一参考信号端VERF1的低电平信号提供给第二个下拉子节点N2-2，以使第二个下拉子节点N2-2为低电平信号，从而控制第二个第五晶体管M5-2、第二个第八晶体管M8-2以及第二个第十晶体管M10-2均截止。
导通的第七晶体管M7可以将时钟信号端CLK的低电平信号提供给级联信号输出端COUT，以使级联信号输出端COUT输出低电平信号。导通的第九晶体管M9可以将时钟信号端CLK的低电平信号提供给驱动信号输出端GOUT，以使驱动信号输出端GOUT输出低电平信号。
在输出阶段T12，IP＝0，CLK＝1，RE＝0，CT＝1。
由于CT＝1，因此第一晶体管M1导通。导通的第一晶体管M1将第一参考信号端VERF1的低电平信号提供给第三晶体管M3的栅极，以控制第三晶体管M3截止。
由于RE＝0，因此第十二晶体管M12截止。由于IP＝0，因此第十晶体管M11和第二晶体管M2截止。因此，上拉节点N1处于浮接状态。由于第二电容C2C2的作用，可以使上拉节点N1保持为高电平信号。由于上拉节点N1为高电平信号，从而控制第一个第六晶体管M6-1、第二个第六晶体管M6-2、第七晶体管M7以及第九晶体管M9均导通。导通的第一个第六晶体管M6-1可以将第一参考信号端VERF1的低电平信号提供给第一个下拉子节点N2-1，以使第一个下拉子节点N2-1为低电平信号，从而控制第一个第五晶体管M5-1、第一个第八晶体管M8-1以及第一个第十晶体管M10-1均截止。导通的第二个第六晶体管M6-2可以将第一参考信号端VERF1的低电平信号提供给第二个下拉子节点N2-2，以使第二个下拉子节点N2-2为低电平信号，从而控制第二个第五晶体管M5-2、第二个第八晶体管M8-2以及第二个第十晶体管M10-2均截止。
导通的第七晶体管M7可以将时钟信号端CLK的低电平信号提供给级联信号输出端COUT，以使级联信号输出端COUT输出低电平信号。导通的第九晶体管M9可以将时钟信号端CLK的低电平信号提供给驱动信号输出端GOUT，以使驱动信号输出端GOUT输出低电平信号。由于上拉节点N1浮接，因此上拉节点N1被进一步拉高，从而使第九晶体管M9可以尽可能完全导通，以使时钟信号端CLK的高电平信号可以尽可能无电压损失的提供给驱动信号输出端GOUT，以使驱动信号输出端GOUT输出高电平信号。
在复位阶段T13，IP＝0，CLK＝0，RE＝1，CT＝1。
由于CT＝1，因此第一晶体管M1导通。导通的第一晶体管M1将第一参考信号端VERF1的低电平信号提供给第三晶体管M3的栅极，以控制第三晶体管M3截止。
由于IP＝0，因此第十一晶体管M11和第二晶体管M2截止。由于RE＝1，因此第十二晶体管M12导通，将第一参考信号端VERF1的低电平信号提供给上拉节点N1，以使上拉节点N1为低电平信号，从而控制第一个第六晶体管M6-1、第二个第六晶体管M6-2、第七晶体管M7以及第九晶体管M9均截止。并且，第二个下拉子节点N2-2保持为低电平信号，从而控制第二个第五晶体管M5-2、第二个第八晶体管M8-2以及第二个第十晶体管M10-2均截止。
第一个第四晶体管M4-1M4-1在第一个选择控制信号端VN-1的高电平信号的控制下导通，以将第一个选择控制信号端VN-1的高电平信号提供给第一个下拉子节点N2-1，以使第一个下拉子节点N2-1为高电平信号，从而控制第一个第五晶体管M5-1、第一个第八晶体管M8-1以及第一个第十晶体管M10-1均导通。导通的第一个第五晶体管M5-1可以将第一参考信号端VERF1的低电平信号提供给上拉节点N1，以使上拉节点N1进一步为低电平信号。导通的第一个第八晶体管M8-1可以将第二参考信号端VREF2的低电平信号提供给级联信号输出端COUT，以使级联信号输出端COUT输出低电平信号。导通的第一个第十晶体管M10-1可以将第二参考信号端VREF2的低电平信号提供给驱动信号输出端GOUT，以使驱动信号输出端GOUT输出低电平信号。
在T20阶段中，由于第一个选择控制信号端VN-1为低电平信号，因此第一个第四晶体管M4-1M4-1截止。
在输入阶段T21，IP＝1，CLK＝0，RE＝0，CT＝1。
由于CT＝1，因此第一晶体管M1导通。导通的第一晶体管M1将第一参考信号端VERF1的低电平信号提供给第三晶体管M3的栅极，以控制第三晶体管M3截止。
由于RE＝0，因此第十二晶体管M12截止。由于IP＝1，因此第十一晶体管M11导通，以将输入信号端IP的高电平信号提供给上拉节点N1，使上拉节点N1为高电平信号，从而控制第一个第六晶体管M6-1、第二个第六晶体管M6-2、第七晶体管M7以及第九晶体管M9均导通。导通的第一个第六晶体管M6-1可以将第一参考信号端VERF1的低电平信号提供给第一个下拉子节点N2-1，以使第一个下拉子节点N2-1为低电平信号，从而控制第一个第五晶体管M5-1、第一个第八晶体管M8-1以及第一个第十晶体管M10-1均截止。导通的第二个第六晶体管M6-2可以将第一参考信号端VERF1的低电平信号提供给第二个下拉子节点N2-2，以使第二个下拉子节点N2-2为低电平信号，从而控制第二个第五晶体管M5-2、第二个第八晶体管M8-2以及第二个第十晶体管M10-2均截止。
导通的第七晶体管M7可以将时钟信号端CLK的低电平信号提供给级联信号输出端COUT，以使级联信号输出端COUT输出低电平信号。导通的第九晶体管M9可以将时钟信号端CLK的低电平信号提供给驱动信号输出端GOUT，以使驱动信号输出端GOUT输出低电平信号。
在触控阶段Touch1，IP＝1，CLK＝0，RE＝0，CT＝0。
由于CT＝0，因此第一晶体管M1截止。由于IP＝1，因此第二晶体管M2导通。导通的第二晶体管M2可以将调节参考端VRT的高电平信号提供给第三晶体管M3，以控制第三晶体管M3导通，从而将调节参考端VRT的高电平信号提供给上拉节点N1，以使上拉节点N1为高电平信号。
由于上拉节点N1为高电平信号，从而控制第一个第六晶体管M6-1、第二个第六晶体管M6-2、第七晶体管M7以及第九晶体管M9均导通。导通的第一个第六晶体管M6-1可以将第一参考信号端VERF1的低电平信号提供给第一个下拉子节点N2-1，以使第一个下拉子节点N2-1为低电平信号，从而控制第一个第五晶体管M5-1、第一个第八晶体管M8-1以及第一个第十晶体管M10-1均截止。导通的第二个第六晶体管M6-2可以将第一参考信号端VERF1的低电平信号提供给第二个下拉子节点N2-2，以使第二个下拉子节点N2-2为低电平信号，从而控制第二个第五晶体管M5-2、第二个第八晶体管M8-2以及第二个第十晶体管M10-2均截止。
导通的第七晶体管M7可以将时钟信号端CLK的低电平信号提供给级联信号输出端COUT，以使级联信号输出端COUT输出低电平信号。导通的第九晶体管M9可以将时钟信号端CLK的低电平信号提供给驱动信号输出端GOUT，以使驱动信号输出端GOUT输出低电平信号。
在输出阶段T22，IP＝0，CLK＝1，RE＝0，CT＝1。
由于CT＝1，因此第一晶体管M1导通。导通的第一晶体管M1将第一参考信号端VERF1的低电平信号提供给第三晶体管M3的栅极，以控制第三晶体管M3截止。
由于RE＝0，因此第十二晶体管M12截止。由于IP＝0，因此第十晶体管M11和第二晶体管M2截止。因此，上拉节点N1处于浮接状态。由于第二电容C2C2的作用，可以使上拉节点N1保持为高电平信号。由于上拉节点N1为高电平信号，从而控制第一个第六晶体管M6-1、第二个第六晶体管M6-2、第七晶体管M7以及第九晶体管M9均导通。导通的第一个第六晶体管M6-1可以将第一参考信号端VERF1的低电平信号提供给第一个下拉子节点N2-1，以使第一个下拉子节点N2-1为低电平信号，从而控制第一个第五晶体管M5-1、第一个第八晶体管M8-1以及第一个第十晶体管M10-1均截止。导通的第二个第六晶体管M6-2可以将第一参考信号端VERF1的低电平信号提供给第二个下拉子节点N2-2，以使第二个下拉子节点N2-2为低电平信号，从而控制第二个第五晶体管M5-2、第二个第八晶体管M8-2以及第二个第十晶体管M10-2均截止。
导通的第七晶体管M7可以将时钟信号端CLK的低电平信号提供给级联信号输出端COUT，以使级联信号输出端COUT输出低电平信号。导通的第九晶体管M9可以将时钟信号端CLK的低电平信号提供给驱动信号输出端GOUT，以使驱动信号输出端GOUT输出低电平信号。由于上拉节点N1浮接，因此上拉节点N1被进一步拉高，从而使第九晶体管M9可以尽可能完全导通，以使时钟信号端CLK的高电平信号可以尽可能无电压损失的提供给驱动信号输出端GOUT，以使驱动信号输出端GOUT输出高电平信号。
在复位阶段T23，IP＝0，CLK＝0，RE＝1，CT＝1。
由于CT＝1，因此第一晶体管M1均导通。导通的第一晶体管M1将第一参考信号端VERF1的低电平信号提供给第三晶体管M3的栅极，以控制第三晶体管M3截止。
由于IP＝0，因此第十一晶体管M11和第二晶体管M2截止。由于RE＝1，因此第十二晶体管M12导通，将第一参考信号端VERF1的低电平信号提供给上拉节点N1，以使上拉节点N1为低电平信号，从而控制第一个第六晶体管M6-1、第二个第六晶体管M6-2、第七晶体管M7以及第九晶体管M9均截止。并且，第一个下拉子节点N2-1保持为低电平信号，从而控制第一个第五晶体管M5-1、第一个第八晶体管M8-1以及第一个第十晶体管M10-1均截止。
第二个第四晶体管M4-2在第二个选择控制信号端VN-2的高电平信号的控制下导通，以将第二个选择控制信号端VN-2的高电平信号提供给第二个下拉子节点N2-2，以使第二个下拉子节点N2-2为高电平信号，从而控制第二个第五晶体管M5-2、第二个第八晶体管M8-2以及第二个第十晶体管M10-2均导通。导通的第二个第五晶体管M5-2可以将第一参考信号端VERF1的低电平信号提供给上拉节点N1，以使上拉节点N1进一步为低电平信号。导通的第二个第八晶体管M8-2可以将第二参考信号端VREF2的低电平信号提供给级联信号输出端COUT，以使级联信号输出端COUT输出低电平信号。导通的第二个第十晶体管M10-2M10-1可以将第二参考信号端VREF2的低电平信号提供给驱动信号输出端GOUT，以使驱动信号输出端GOUT输出低电平信号。
需要说明的是，虽然在进入触控阶段Touch1和触控阶段Touch2时，本级移位寄存器单元的输入信号端IP为高电平，但是由于为本级的输入信号端IP输入信号的上一级移位寄存器单元已经输出完成，由于晶体管漏电，若不设置第一晶体管M1、第二晶体管M2、第三晶体管M3以及第一电容C1，则会导致上拉节点N1的高电平会被慢慢拉低。本公开实施例，在T10阶段的触控阶段Touch1中，通过第一晶体管M1、第二晶体管M2、第三晶体管M3以及第一电容C1的作用，可以持续向上拉节点N1输入高电平信号。从而可以在进行触控时，保持上拉节点N1的电平为高电平。这样在触控阶段Touch1后，进入输出阶段T12，由于在触控阶段Touch1中，上拉节点N1的电平保持为高电平，未受漏电影响，从而可以在输出阶段T12中通过第二电容C2自举被进一步拉高，进而可以输出高电平的级联信号和驱动信号，以实现稳定的输出。
同理，在T20阶段的触控阶段Touch2中，通过第一晶体管M1、第二晶体管M2、第三晶体管M3以及第一电容C1的作用，可以持续向上拉节点N1输入高电平信号。从而可以在进行触控时，保持上拉节点N1的电平为高电平。这样在触控阶段Touch2后，进入输出阶段T22，由于在触控阶段Touch2中，上拉节点N1的电平保持为高电平，未受漏电影响，从而可以在输出阶段T21中通过第二电容C2自举被进一步拉高，进而可以输出高电平的级联信号和驱动信号，以实现稳定的输出。
本公开实施例又提供了一些移位寄存器单元的结构示意图，如图8所示，其针对上述实施例的实施方式进行了变形。下面仅说明本实施例与上述实施例的区别之处，其相同之处在此不作赘述。
在具体实施时，在本公开实施例中，如图8所示，移位寄存器单元还包括：第十三晶体管M13；其中，第十三晶体管M13的控制端与复位信号端RE电连接，第十三晶体管M13的第二端与第二参考信号端VREF2电连接，第十三晶体管M13的第二端与驱动信号输出端GOUT电连接。
在具体实施时，通过设置第十三晶体管M13，这样可以在复位阶段T13和在复位阶段T23中，可以第十三晶体管M13在复位信号端RE的控制下导通，以将第一参考信号端VERF1的低电平信号提供给上拉节点N1，进一步使上拉节点N1为低电平信号。并且，在T10阶段和T20的其余各阶段中，第十三晶体管M13在复位信号端RE的控制下截止。
在具体实施时，在本公开实施例中，如图8所示，移位寄存器单元还包括：第十四晶体管M14；其中，第十四晶体管M14的控制端与初始复位信号端TRE电连接，第十四晶体管M14的第一端与第一参考信号端VERF1电连接，第十四晶体管M14与上拉节点N1电连接。
在具体实施时，通过设置第十四晶体管M14，在T10阶段的输入阶段T11之前，还可以包括帧复位阶段T01。在帧复位阶段T01中，初始复位信号端TRE为高电平信号，控制第十四晶体管M14导通，以将第一参考信号端VERF1的低电平信号提供给上拉节点N1，从而对上拉节点N1进行预复位，进而可以进一步降低级联信号输出端COUT和驱动信号输出端GOUT的噪声。在T10阶段的其余各阶段中，初始复位信号端TRE均为低电平信号，控制第十四晶体管M14截止。
以及，在T20阶段的输入阶段T21之前，还可以包括帧复位阶段T02。在帧复位阶段T02中，初始复位信号端TRE为高电平信号，控制第十四晶体管M14导通，以将第一参考信号端VERF1的低电平信号提供给上拉节点N1，从而对上拉节点N1进行预复位，进而可以进一步降低级联信号输出端COUT和驱动信号输出端GOUT的噪声。在T20阶段的其余各阶段中，初始复位信号端TRE均为低电平信号，控制第十四晶体管M14截止。
本公开实施例又提供了一些移位寄存器的结构示意图，如图9所示，其针对上述实施例的实施方式进行了变形。下面仅说明本实施例与上述实施例的区别之处，其相同之处在此不作赘述。
基于同一发明构思，本公开实施例还提供了一种移位寄存器单元的驱动方法，如图11所示，可以包括如下步骤：
S100、输入阶段，输入电路响应于输入信号端的信号，将第一输入信号端的信号，提供给上拉节点；控制电路控制上拉节点和下拉节点的信号的电平相反；级联输出电路根据上拉节点的信号，使级联信号输出端输出信号；驱动输出电路根据上拉节点的信号，使驱动信号输出端输出信号；
S200、触控阶段，触控调节电路响应于触控调节端的信号，调节上拉节点的信号；控制电路控制上拉节点和下拉节点的信号的电平相反；级联输出电路根据上拉节点的信号，使级联信号输出端输出信号；驱动输出电路根据上拉节点的信号，使驱动信号输出端输出信号；
S300、输出阶段，控制电路控制上拉节点和下拉节点的信号的电平相反；级联输出电路根据上拉节点的信号，使级联信号输出端输出信号；驱动输出电路根据上拉节点的信号，使驱动信号输出端输出信号；
S400、复位阶段，复位电路响应于复位信号端的信号，将第一参考信号端的信号，提供给上拉节点；控制电路控制上拉节点和下拉节点的信号的电平相反；级联输出电路根据上拉节点的信号，使级联信号输出端输出信号；驱动输出电路根据上拉节点的信号，使驱动信号输出端输出信号。
基于同一发明构思，本公开实施例还提供了一种移位寄存器，如图9所示，包括级联的多个本公开实施例提供的移位寄存器单元。以移位寄存器单元SR(n-2)、移位寄存器单元SR(n-1)、移位寄存器单元SR(n)为例，(共N个移位寄存器单元，1≤n≤N，n和N为正整数)。
第一级移位寄存器单元SR(1)的输入信号端IP与帧触发信号端电连接；
每相邻的三级移位寄存器单元中，第三个移位寄存器单元SR(n)的输入信号端IP与第一个移位寄存器单元SR(n-2)的级联信号输出端COUT电连接，第一个移位寄存器单元SR(n-2)的复位信号端RE与第三个移位寄存器单元SR(n)的级联信号输出端COUT电连接。
具体地，上述移位寄存器中的每个移位寄存器单元与本公开实施例提供的移位寄存器单元在功能和结构上均相同，重复之处不再赘述。
在具体实施时，在本公开实施例提供的移位寄存器中，如图9所示，第4k-3级移位寄存器单元的时钟信号端CLK均与同一时钟端clk1电连接，第4k-2级移位寄存器单元的时钟信号端CLK均与同一时钟端clk2电连接，第4k-1级移位寄存器单元的时钟信号端CLK均与同一时钟端clk3电连接，第4k级移位寄存器单元的时钟信号端CLK均与同一时钟端clk4电连接。结合图10所示，时钟端clk1加载的时钟信号ck1、时钟端clk2加载的时钟信号ck2、时钟端clk3加载的时钟信号ck3以及时钟端clk4加载的时钟信号ck4依次相差1/2个相位。并且，k为大于0的整数。
在具体实施时，在本公开实施例提供的移位寄存器中，每一级移位寄存器单元的第一参考信号端VERF1均与同一第一参考端电连接。每一级移位寄存器单元的第二参考信号端VREF2均与同一第二参考端电连接。
在具体实施时，在移位寄存器单元包括第十四晶体管M14时，在本公开实施例提供的移位寄存器中，可以使每一级移位寄存器单元的初始复位信号端TRE均与同一初始复位端电连接。这样可以同时对每一级移位寄存器单元的上拉节点N1进行预复位。
基于同一发明构思，本公开实施例还提供了一种显示装置，包括本公开实施例提供的上述移位寄存器。该显示装置解决问题的原理与前述移位寄存器相似，因此该显示装置的实施可以参见前述移位寄存器的实施，重复之处在此不再赘述。
一般显示装置中的显示面板具有多条栅线，可以使一个移位寄存器单元对应至少一条栅线。示例性地，可以使一个移位寄存器单元对应一条栅线，这样可以使每一个移位寄存器单元的驱动信号输出端GOUT电连接一条栅线。
在具体实施时，在本公开实施例中，显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。对于该显示装置的其它必不可少的组成部分均为本领域的普通技术人员应该理解具有的，在此不做赘述，也不应作为对本公开的限制。
本公开实施例提供了移位寄存器单元、驱动方法及显示装置，通过设置触控调节电路可以响应于触控调节端的信号，调节上拉节点的信号。这样在触控阶段到来时，可以通过触控调节电路的作用，保持上拉节点的信号稳定。并且，在显示阶段，触控调节电路可以不影响上拉节点的信号。并且，在显示阶段，可以根据输入电路、复位电路、控制电路、级联输出电路以及驱动输出电路的相互配合，使驱动信号输出端和级联信号输出端可以稳定的输出信号，从而可以使移位功能向下传递，改善显示不良的情况。
显然，本领域的技术人员可以对本公开进行各种改动和变型而不脱离本公开的精神和范围。这样，倘若本公开的这些修改和变型属于本公开权利要求及其等同技术的范围之内，则本公开也意图包含这些改动和变型在内。
Claims (9)
1.一种移位寄存器单元，其特征在于，包括：
输入电路，被配置为响应于输入信号端的信号，将第一输入信号端的信号，提供给上拉节点；
复位电路，被配置为响应于复位信号端的信号，将第一参考信号端的信号，提供给所述上拉节点；
控制电路，被配置为控制所述上拉节点和下拉节点的信号的电平相反；
触控调节电路，被配置为响应于触控调节端的信号，调节所述上拉节点的信号；
级联输出电路，被配置为根据所述上拉节点和所述下拉节点的信号，使级联信号输出端输出信号；
驱动输出电路，被配置为根据所述上拉节点和所述下拉节点的信号，使驱动信号输出端输出信号；
所述下拉节点包括：M个下拉子节点；
所述控制电路包括：与所述M个下拉子节点一一对应的M个控制子电路；其中，所述M个控制子电路中的第m个控制子电路对应所述M个下拉子节点中的第m个下拉子节点；并且，所述第m个控制子电路对应第m个选择控制信号端；M为整数且M≥1，m为整数且1≤m≤M；
所述第m个控制子电路被配置为控制所述第m个下拉子节点和所述上拉节点的信号的电平相反；
所述级联输出电路被配置为在所述上拉节点的信号的控制下，将时钟信号端的信号提供给所述级联信号输出端，以及，在所述M个下拉子节点的信号的控制下，将第一参考信号端的信号提供给所述级联信号输出端；
所述驱动输出电路被配置为在所述上拉节点的信号的控制下，将所述时钟信号端的信号提供给所述驱动信号输出端，以及，在所述M个下拉子节点的信号的控制下，将第二参考信号端的信号提供给所述驱动信号输出端。
2.如权利要求1所述的移位寄存器单元，其特征在于，所述触控调节电路包括：第一晶体管、第二晶体管、第三晶体管以及第一电容；其中，
所述第一晶体管的栅极与所述触控调节端电连接，所述第一晶体管的第一极与所述第一参考信号端电连接，所述第一晶体管的第二极与所述第三晶体管的栅极电连接；
所述第二晶体管的栅极与所述输入信号端电连接，所述第二晶体管的第一极与调节参考端电连接，所述第二晶体管的第二极与所述第三晶体管的栅极电连接；
所述第三晶体管的第一极与所述调节参考端电连接，所述第三晶体管的第二极与所述上拉节点电连接；
所述第一电容的第一端与所述第三节点电连接，所述第一电容的第二端与固定电源端电连接。
3.如权利要求2所述的移位寄存器单元，其特征在于，所述第m个控制子电路包括：第m个第四晶体管、第m个第五晶体管以及第m个第六晶体管；
所述第m个第四晶体管的控制端与第一端均与所述第m个选择控制信号端电连接，所述第m个第四晶体管的第二端与所述第m个下拉子节点电连接；
所述第m个第五晶体管的控制端与所述第m个下拉子节点电连接，所述第m个第五晶体管的第一端与所述第一参考信号端电连接，所述第m个第五晶体管的第二端与所述上拉节点电连接；
所述第m个第六晶体管的控制端与所述上拉节点电连接，所述第m个第六晶体管的第一端与所述第一参考信号端电连接，所述第m个第六晶体管的第二端与所述第m个下拉子节点电连接。
4.如权利要求3所述的移位寄存器单元，其特征在于，所述级联输出电路包括：第七晶体管以及M个第八晶体管；其中，所述M个第八晶体管中的第m个第八晶体管对应所述第m个下拉子节点；所述第七晶体管的控制端与所述上拉节点电连接，所述第七晶体管的第一端与时钟信号端电连接，所述第七晶体管的第二端与所述级联信号输出端电连接；所述第m个第八晶体管的控制端与所述第m个下拉子节点电连接，所述第m个第八晶体管的第一端与所述第一参考信号端电连接，所述第m个第八晶体管的第二端与所述级联信号输出端电连接。
5.如权利要求4所述的移位寄存器单元，其特征在于，所述驱动输出电路包括：第九晶体管、第二电容以及M个第十晶体管；其中，所述M个第十晶体管的第m个第十晶体管对应所述第m个下拉子节点；所述第九晶体管的控制端与所述上拉节点电连接，所述第九晶体管的第一端与时钟信号端电连接，所述第九晶体管的第二端与所述驱动信号输出端电连接；所述第二电容的第一端与所述上拉节点电连接，第二电容的第二端与所述驱动信号输出端电连接；所述第m个第十晶体管的控制端与所述第m个下拉子节点电连接，所述第m个第十晶体管的第一端与第二参考信号端电连接，所述第m个第十晶体管的第二端与所述驱动信号输出端电连接。
6.如权利要求1-5任一项所述的移位寄存器单元，其特征在于，所述输入电路包括：第十一晶体管；其中，所述第十一晶体管的控制端与其第一端均与所述输入信号端电连接，所述第十一晶体管的第二端与所述上拉节点电连接；和/或，
所述复位电路包括：第十二晶体管；其中，所述第十二晶体管的控制端与所述复位信号端电连接，所述第十二晶体管的第二端与所述第一参考信号端电连接，所述第十二晶体管的第二端与所述上拉节点电连接。
7.如权利要求6所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括：第十三晶体管；其中，所述第十三晶体管的控制端与所述复位信号端电连接，所述第十三晶体管的第二端与第二参考信号端电连接，所述第十三晶体管的第二端与所述驱动信号输出端电连接；
和/或，所述移位寄存器单元还包括：第十四晶体管；其中，所述第十四晶体管的控制端与初始复位信号端电连接，所述第十四晶体管的第一端与所述第一参考信号端电连接，所述第十四晶体管与所述上拉节点电连接。
8.一种显示装置，其特征在于，包括如权利要求1-7任一项所述的移位寄存器单元。
9.一种如权利要求1-7任一项所述的移位寄存器单元的驱动方法，其特征在于，包括：
输入阶段，输入电路响应于输入信号端的信号，将所述第一输入信号端的信号，提供给上拉节点；控制电路控制所述上拉节点和下拉节点的信号的电平相反；级联输出电路根据所述上拉节点的信号，使级联信号输出端输出信号；驱动输出电路根据所述上拉节点的信号，使驱动信号输出端输出信号；
触控阶段，触控调节电路响应于触控调节端的信号，调节所述上拉节点的信号；控制电路控制所述上拉节点和下拉节点的信号的电平相反；级联输出电路根据所述上拉节点的信号，使级联信号输出端输出信号；驱动输出电路根据所述上拉节点的信号，使驱动信号输出端输出信号；
输出阶段，控制电路控制所述上拉节点和下拉节点的信号的电平相反；级联输出电路根据所述上拉节点的信号，使级联信号输出端输出信号；驱动输出电路根据所述上拉节点的信号，使驱动信号输出端输出信号；
复位阶段，复位电路响应于复位信号端的信号，将第一参考信号端的信号，提供给所述上拉节点；控制电路控制所述上拉节点和下拉节点的信号的电平相反；级联输出电路根据所述上拉节点的信号，使级联信号输出端输出信号；驱动输出电路根据所述上拉节点的信号，使驱动信号输出端输出信号。
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