NL8502811A

NL8502811A - Geintegreerde geheugenschakeling.

Info

Publication number: NL8502811A
Application number: NL8502811A
Authority: NL
Original assignee: Philips Nv
Priority date: 1985-10-15
Filing date: 1985-10-15
Publication date: 1987-05-04
Also published as: US4800534A; JPS6294014A; EP0219907A1; JP2559378B2

Description

?HN 11.526 1 * - c N.V. Philips' Gloeilampenfabrieken te Eindhoven Geïntegreerde geheugenschakeling.

De uitvinding heeft betrekking op een geïntegreerde geheugenschakeling, voorzien van een klokingang voor het ontvangen van een kloksignaal, een gegevensingang voor het onder besturing van het kloksignaal ontvangen van een informatiebit en een gegevensuitgang, 5 waarbij de geheugenschakeling een geheugenlus met een eerste en een tweede poort bevat.

Een dergelijke geheugenschakeling is bekend uit het Philips Data Handbook "Integrated Circuits", book IC06N, new series 1985, dat op pagina 188 een logisch diagram van een flipflopschakeling 10 in het geïntegreerde circuit HCT74 toont. Deze flipflopschakeling bevat twee geheugenschakelingen die ieder een geheugenlus met twee NAND-poorten en een overdrachtspoort bevatten. Daarnaast is iedere geheugenlus voorzien van een tweede overdrachtspoort aan zijn ingang. De toepassing van overdrachtspoorten heeft tot nadeel dat zij door het klok-15 signaal en zijn inverse aangestuurd moeten worden. Dit heeft tot consequentie dat bij hoge klokfrequenties onvermijdelijke faseverschillen tussen deze kloksignalen ontstaan waardoor de bedrijfszekerheid van de geheugenlussen niet meer kan worden gegarandeerd.

Het is echter mogelijk om de overdrachtspoorten in de 20 geheugenlussen achterwege te laten en om de overdrachtspoorten aan de ingangen van de geheugenlussen te vervangen door logische invoerpoorten, die een informatiebit onder besturing van het kloksignaal aan de geheugenlussen doorgeven. Dergelijke geheugenschakelingen hebben als nadeel, dat het korrekt opslaan van een informatiebit afhankelijk kan 25 zijn van de signaalpropagatie door de individuele poorten. De werking kan niet onder alle omstandigheden worden voorspeld of gegarandeerd, hetgeen een zodanig uitgevoerde geheugenschakeling ongeschikt maakt voor praktische toepassing in bijvoorbeeld geïntegreerde circuits.

Het is een doel van de uitvinding om te voorzien in een 30 geïntegreerde geheugenschakeling waarbij het geïnverteerde kloksignaal niet gevormd behoeft te worden en waarbij de werking kan worden voorspeld en gegarandeerd.

- Λ· O ~r J *-> -o* V 'V · i * PHN 11.526 2

Een geïntegreerde geheugenschakeling volgens de uitvinding heeft daartoe tot kenmerk, dat beide poorten door het kloksignaal schakelbaar zijn waarbij de schakeldrempel van de eerste poort aanmerkelijk verschilt van de schakeldrempel van de tweede poort. De toepassing 5 van verschillende schakeldrempels heeft tot gevolg, dat een van beide poorten altijd eerder reageert op een kloksignaalovergang, zodat de schakelvolgorde van de poorten vastligt en de werking van de geheugenschakeling kan worden voorspeld en gegarandeerd.

De uitvinding zal worden toegelicht aan de hand van in 10 een tekening weergegeven voorbeelden, waarin figuur 1 een logisch diagram van een uitvoeringsvoorbeeld van een geheugenschakeling volgens de uitvinding toont, figuur 2 een logisch diagram van een tweede uitvoeringsvoorbeeld van een geheugenschakeling volgens de uitvinding 15 toont, figuur 3 een transistorschema van het in figuur 2 weergegeven uitvoeringsvoorbeeld toont.

Figuur 1 toont een logisch diagram van een geheugenschakeling volgens de uitvinding waarin de geheugenlus een eerste (1) en een 20 tweede (2) NAND-poort bevat, waarbij de uitgang (4) van de eerste (1) aan een eerste ingang van de tweede NAND-poort (2) aangesloten is, en vice versa.

Een tweede ingang van de eerste poort (1) is verbonden met de klokingang (CLK) en de tweede ingang (5) van de tweede poort (2) 25 is verbonden met de uitgang van een OR-poort (3), die met een eerste ingang aan de klokingang (CLK) en een tweede ingang aan een gegevensingang verbonden (D) is. Deze geheugenschakeling kent twee toestanden: de in-leestoestand bij een "laag* kloksignaal en de onthoudtoestand bij een "hoog" kloksignaal op de klokingang (CLK). In de onthoudtoestand bewaart 30 de geheugenschakeling de informatie in de geheugenlus, in de inleestoe-stand wordt een informatiebit op de gegevensingang (D) in de geheugenlus ingelezen.

Deze schakeling is gevoelig voor een zogenaamde "race-konditie", die optreedt wanneer de schakeling onder besturing van het 35 kloksignaal van de inlees- naar de onthoudtoestand overgaat en de informatiebit aan de gegevensingang (D) een 0 (ofwel "laag") is. Even voor deze overgang is het kloksignaal op de klokingang “laag", zodat 8302 311 * i PHN 11.526 3 punt 4 "hoog" (ofwel 1) is. Aangezien het informatiebit 0 is, zal de tweede (5) ingang van de tweede poort (2) "laag" zijn, zodat de uitgang (QB) van de schakeling "hoog* is. Wanneer het kloksignaal van "laag" naar "hoog* gaat, veranderen de uitgangssignalen van de eerste NAND-5 poort (1) en de OR-poort (3), hetgeen betekent dat zowel de eerste (4) als de tweede (5) ingang van de tweede NAND-poort (2) nagenoeg gelijktijdig een veranderend ingangssignaal zouden ontvangen. Indien de uitgang (5) van de OR-poort (3) sneller reageert dan de uitgang (4) van de eerste NAND-poort (1), zal de tweede ingang van de tweede NAND-poort "1* 10 worden terwijl zijn eerste ingang "hoog" is en zal zijn uitgang (QB) van "hoog" naar "laag" omschakelen. De eerste NAND-poort (1) ontvangt dit "laag" signaal op zijn eerste ingang, waardoor zijn uitgang (4) niet meer van *1" naar "0* kan schakelen. De snelle reaktie van de poortkombi-natie (6) gevormd door de tweede NAND-poort (2) en de OR-poort (3) ver-15 oorzaakt het bewaren van verkeerde informatie in de onthoudtoestand.

Dit nadelige effekt wordt voorkomen door er voor te zorgen, dat de uitgang (QB) van de poortkombinatie (£) relatief laat reageert op de overgang van het kloksignaal van "laag naar "hoog".

De eerste poort (1) moet dan relatief vroeg reageren op de kloksignaal-20 overgang. Dit effekt wordt bereikt door de schakeldrempel van de eerste poort (1) lager te leggen dan de schakeldrempel van de poortkombinatie (£).

Figuur 2 toont een logische diagram van een tweede uitvoeringsvoorbeeld van een geheugenschakeling volgens de uitvinding.

25 De geheugenlus bevat een eerste (11) en een tweede (12) NOR-poort, waarbij de uitgang (14) van de eerste (11) met aan een eerste ingang van de tweede (12) NOR-poort aangesloten is en vice versa.

Een tweede ingang van de eerste poort (11) is verbonden met de klokingang (CLK) en de tweede ingang (15) van de tweede poort 30 (12) is verbonden met de uitgang van een AND-poort (13), die met een eerste ingang aan de klokingang (CLK) en met een tweede ingang aan de gegevensingang (D) verbonden is. In de onthoudtoestand is het kloksignaal "laag", in de inleestoestand is het kloksignaal "hoog*. Een racekonditie treedt op wanneer het kloksignaal van "hoog" naar "laag" 35 overgaat, terwijl de informatiebit aan de gegevensingang (D) een 1 ("hoog") is. Analoog aan de wijze die gebruikt werd bij de beschrijving van figuur 1, kan men hier beredeneren, dat de poortkombinatie (16) 3502311 „ •i PHN 11.526 4 later op een kloksignaalovergang moet reageren dan de eerste poort (11). Aangezien het kloksignaal in dit geval van "hoog* naar "laag" overgaat, moet de schakeldrempel van de eerste poort (11) hoger zijn dan die van de poortkombinatie (16).

5 Figuur 3 toont een transistorschema van het logisch diagram van de geheugenschakeling in figuur 2. De figuur toont een bekende vertaling van de eerste NOR-poort naar een transistorschema (11) dat als een komplementaire MOS-schakeling (CMOS) gerealiseerd kan worden. De poortkombinatie van een AND- en een NOR-poort is op eveneens 10..bekende wijze vertaald naar een transistorschema (16).

Tussen de eerste voedingsklem (VDD) en de uitgang (QB) bevat de poortkombinatie een tak van P-MOS-transistoren, waarbij parallelgeschakelde geleidingskanalen van een eerste (P1) en een tweede (P2) P-MOS-transistor aan een zijde aan de eerste voedingsklem (VDD) 15 geschakeld zijn en aan de andere zijde via het geleidingskanaal van een derde P-MOS-transistor (P3) met de uitgang (QB) verbonden zijn.

Tussen de uitgang (QB) en een tweede voedingsklem (Vgg) bevat de poortkombinatie een tak van N-MOS-transistoren, waarbij een serieschakeling van een eerste (ND en een tweede (N2) N-M0S-20 transistor aan een zijde aan de uitgang (QB) en aan de andere zijde aan de tweede voedingsklem (Vss) aangesloten is. De uitgang (QB) is eveneens via het kanaal van een derde N-MOS-transistor met de tweede voedingsklem (Vss) verbonden. De stuurelektroden van de eerste P- en N-•MOS-transistoren (P1, N1) zijn met de klokingang (CLK) verbonden, de 25 stuurelektroden van de tweede P- en N-MOS-transistoren (P2, N2) met de gegevensingang (D) en de stuurelektroden van de derde P- en N-MOS-transistoren (P3, n3) met de uitgang (14) van de eerste NOR-poort (11). Deze NOR-poort (11) bevat tussen de eerste voedingsklem (VDD en zijn uitgang (14) in serie geschakelde kanalen van een vierde (P4) en vijfde 30 (P5) MOS-transistor, waarbij de uitgang (14) via parallelgeschakelde kanalen van een vierde (N4) en vijfde (N5) MOS-transistor op de tweede voedingsklem (Vss) aangesloten is. De stuurelektroden van de vierde P-en N-MOS-transistor (P4, N4) zijn met de uitgang (QB) van de poortkombinatie (16) verbonden; de stuurelektroden van de vijfde P- en N-M0S-35 transistoren (P5, N5) zijn verbonden met de klokingang (CLK).

De eerder geformuleerde eis voor deze geheugenschakeling houdt in, dat de uitgang (14) van de NOR-poort (11) eerder op een klok- 13 0 2 3 1 1 PHN 11.526 5 signaalovergang van "hoog" naar "laag" moet reageren dan de uitgang (QB) van de poortkombinatie (.16). De schakeldrempel van de NOR-poort (11) moet daarom hoger liggen dan die van de poortkombinatie (16). De schakeldrempel van de NOR-poort (11) wordt verhoogd door de verhouding 5 van de geleidingsfaktoren van de vierde P-MOS-transistor (P4) en de vierde N-MOS-transistor (N4) relatief groot te kiezen. Bij een voedingsspanning van 5 Volt geeft een verhouding van vier een schakeldrempel-verschuiving van ongeveer 0,5 Volt, zodat de schakeldrempel met een ingangsspanning van 2,5V + 0,5V=3 Volt overeenkomt.

10 Indien de geleidingsfaktoren van de eerste P- en N-M0S- transistoren (P1, N1) even groot zijn, dan zal de schakeldrempel van de poortkombinatie (16) op de halve voedingsspanning liggen (2,5 Volt), zodat deze pas na de NOR-poort (12) omschakelt. Het verschil tussen de schakeldrempels behoort voor een betrouwbare werking van de geheugen- 15 schakeling minimaal tien percent van de voedingsspanning (in dit geval 0,5 V) te bedragen. De uitgang van de eerst schakelende CMOS-poort is dan namelijk volledig tot een der beide voedingsspanningsniveau's uitgestuurd, zodat de daaropvolgend schakelende CMOS-poort een stabiel ingangssignaal aangeboden krijgt.

20 In de ontwerppraktijk wordt bij voorkeur een verschil van ongeveer twintig percent van de voedingsspanning tussen de beide schakeldrempels aan gehouden. Deze keuze geeft een voldoende ruime marge om onvermijdelijke processpreidingen en temperatuurvariaties op te vangen.

25 Een geheugenschakeling volgens figuur 1 kan eveneens op bekende wijze in een transistorschema vertaald worden. Mutatis mutandis gelden alle bovenstaande opmerkingen evenzeer voor een dergelijk transistorschema. De geheugenschakelingen uit de figuren 1 en 2 kunnen eenvoudig samengevoegd worden tot een zogenaamde meester-slaafflipflop.

30 Gezien het feit dat de ene geheugenschakeling in de onthoudtoestand is bij een hoog kloksignaal en de andere in de onthoudtoestand is bij een laag kloksignaal, kan op deze wijze een meester-slaafflipflopschakeling gerealiseerd worden die door slechts één kloksignaal gestuurd wordt.

Met een cascadeschakeling van hierboven beschreven flipflopschakelingen 35 kan op eenvoudige wijze een door één kloksignaal bestuurd schuifregister samengesteld worden.

3502311

Claims

1. Geïntegreerde geheugenschakeling, voorzien van een klok-ingang voor het ontvangen van een kloksignaal, een gegevensingang voor het onder besturing van het kloksignaal ontvangen van een informatiebit en een gegevensuitgang, waarbij de geheugenschakeling een geheugenlus 5 met een eerste en een tweede poort bevat, met het kenmerk, dat beide poorten door het kloksignaal schakelbaar zijn waarbij de schakeldrempel van de eerste poort aanmerkelijk verschilt van de schakeldrempel van de tweede poort.

2. Geïntegreerde geheugenschakeling volgens conclusie 1, 10 met het kenmerk, dat de eerste poort voorzien is van een eerste, met de uitgang van de tweede poort verbondene en een tweede, met de klokingang verbondene ingang, waarbij de uitgang van de eerste poort verbonden is met een eerste ingang van de tweede poort, welke tweede poort voorzien is van een tweede, met de klokingang verbondene en een derde, met de 15 gegevensingang verbondene ingang.

3. Geïntegreerde geheugenschakeling volgens conclusie 1 of 2, met het kenmerk, dat de geheugenschakeling komplementaire M0S-transistoren bevat en dat beide poorten een ingang voor het kloksignaal hebben, aan welke ingang de stuurelektroden van een samenstel van een P- 20 en N-kanaal MOS-transistor zijn aangesloten, waarbij de verhouding van de geleidingsfaktoren van de genoemde P- en N-kanaal MOS-transistoren in het samenstel van de eerste poort aanmerkelijk afwijkt van de verhouding van de geleidingsfaktoren van de P- en N-kanaal MOS-transistoren in het samenstel in de tweede poort.

4. Geïntegreerde geheugenschakeling volgens conclusie 3, met het kenmerk, dat de eerste poort een NAND-poort bevat en dat de tweede poort een poortkombinatie bevat die aan zijn uitgang de logische ontkenning genereert van het resultaat van de logische "ENH-funktie uitgevoerd op het signaal op zijn eerste ingang en het resultaat van de 30 logische “0F"-funktie uitgevoerd op de signalen op zijn tweede en derde ingangen, waarbij de schakeldrempel van het genoemde samenstel in de eerste poort aanmerkelijk lager is dan de schakeldrempel van het genoemde samenstel in de tweede poort.

5. Geïntegreerde geheugenschakeling volgens conclusie 4, 35 met het kenmerk, dat de schakeldrempel van het genoemde samenstel in de eerste poort bij een voedingsspanning van 5 Volt tussen 0,5 en 1,5 Volt lager is dan de schakeldrempel van het genoemde samenstel in de tweede 35 0 2 8 1 1 PHN 11.526 7 poort.

6. Geïntegreerde geheugenschakeling volgens conclusie 3, met het kenmerk, dat de eerste poort een NOR-poort bevat en dat de tweede poort een poortkombinatie bevat die aan zijn uitgang van de 5 logische ontkenning genereert van het resultaat van de logische *0F*-funktie uitgevoerd op het signaal op zijn eerste ingang en het resultaat van de logische “EN“-funktie uitgevoerd op de signalen op zijn tweede en derde ingangen, waarbij de schakeldrempel van het genoemde samenstel in de eerste poort aanmerkelijk hoger is dan de schakeldrempel van het 10 genoemde samenstel in de tweede poort.

7. Geïntegreerde geheugenschakeling volgens conclusie 6, met het kenmerk, dat de schakeldrempel van het genoemde samenstel in de eerste poort bij een voedingsspanning van 5 Volt tussen 0,5 en 1,5 Volt hoger is dan de schakeldrempel van het genoemde samenstel in de tweede 15 poort.

8. Geïntegreerde flipflopschakeling bevattende een geheugenschakeling volgens een der voorgaande conclusies.

9. Geïntegreerde flipflopschakeling volgens conclusie 8, met het kenmerk, dat de flipflopschakeling een kaskadeschakeling van een 20 geheugenschakeling volgens conclusie 4 en een geheugenschakeling volgens conclusie 6 bevat, waarbij beide geheugenschakelingen hetzelfde klok-signaal ontvangen.

10. Schuifregister, bevattende een geïntegreerde flipflopschakeling volgens conclusie 9. c; o 5 M Öi V- v i i