NL8502811A - INTEGRATED MEMORY CIRCUIT. - Google Patents
INTEGRATED MEMORY CIRCUIT. Download PDFInfo
- Publication number
- NL8502811A NL8502811A NL8502811A NL8502811A NL8502811A NL 8502811 A NL8502811 A NL 8502811A NL 8502811 A NL8502811 A NL 8502811A NL 8502811 A NL8502811 A NL 8502811A NL 8502811 A NL8502811 A NL 8502811A
- Authority
- NL
- Netherlands
- Prior art keywords
- gate
- input
- memory circuit
- assembly
- circuit according
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
- H03K3/0375—Bistable circuits provided with means for increasing reliability; for protection; for ensuring a predetermined initial state when the supply voltage has been applied; for storing the actual state when the supply voltage fails
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
Landscapes
- Logic Circuits (AREA)
- Static Random-Access Memory (AREA)
Description
?HN 11.526 1 * - c N.V. Philips' Gloeilampenfabrieken te Eindhoven Geïntegreerde geheugenschakeling.? HN 11.526 1 * - c N.V. Philips' Incandescent light factories in Eindhoven Integrated memory circuit.
De uitvinding heeft betrekking op een geïntegreerde geheugenschakeling, voorzien van een klokingang voor het ontvangen van een kloksignaal, een gegevensingang voor het onder besturing van het kloksignaal ontvangen van een informatiebit en een gegevensuitgang, 5 waarbij de geheugenschakeling een geheugenlus met een eerste en een tweede poort bevat.The invention relates to an integrated memory circuit, comprising a clock input for receiving a clock signal, a data input for receiving an information bit and a data output under the control of the clock signal, the memory circuit comprising a memory loop with a first and a second port contains.
Een dergelijke geheugenschakeling is bekend uit het Philips Data Handbook "Integrated Circuits", book IC06N, new series 1985, dat op pagina 188 een logisch diagram van een flipflopschakeling 10 in het geïntegreerde circuit HCT74 toont. Deze flipflopschakeling bevat twee geheugenschakelingen die ieder een geheugenlus met twee NAND-poorten en een overdrachtspoort bevatten. Daarnaast is iedere geheugenlus voorzien van een tweede overdrachtspoort aan zijn ingang. De toepassing van overdrachtspoorten heeft tot nadeel dat zij door het klok-15 signaal en zijn inverse aangestuurd moeten worden. Dit heeft tot consequentie dat bij hoge klokfrequenties onvermijdelijke faseverschillen tussen deze kloksignalen ontstaan waardoor de bedrijfszekerheid van de geheugenlussen niet meer kan worden gegarandeerd.Such a memory circuit is known from the Philips Data Handbook "Integrated Circuits", book IC06N, new series 1985, which shows on page 188 a logic diagram of a flip-flop circuit 10 in the integrated circuit HCT74. This flip-flop circuit contains two memory circuits, each of which contains a memory loop with two NAND gates and a transfer gate. In addition, each memory loop is provided with a second transfer port at its input. The use of transfer gates has the drawback that they have to be driven by the clock-15 signal and its inverse. As a consequence, at high clock frequencies unavoidable phase differences between these clock signals arise, as a result of which the reliability of the memory loops can no longer be guaranteed.
Het is echter mogelijk om de overdrachtspoorten in de 20 geheugenlussen achterwege te laten en om de overdrachtspoorten aan de ingangen van de geheugenlussen te vervangen door logische invoerpoorten, die een informatiebit onder besturing van het kloksignaal aan de geheugenlussen doorgeven. Dergelijke geheugenschakelingen hebben als nadeel, dat het korrekt opslaan van een informatiebit afhankelijk kan 25 zijn van de signaalpropagatie door de individuele poorten. De werking kan niet onder alle omstandigheden worden voorspeld of gegarandeerd, hetgeen een zodanig uitgevoerde geheugenschakeling ongeschikt maakt voor praktische toepassing in bijvoorbeeld geïntegreerde circuits.However, it is possible to omit the transfer gates in the 20 memory loops and to replace the transfer gates at the inputs of the memory loops with logical input gates which pass an information bit under the control of the clock signal to the memory loops. The drawbacks of such memory circuits are that the correct storage of an information bit can depend on the signal propagation by the individual ports. Operation cannot be predicted or guaranteed under all circumstances, making such a memory circuit so unsuitable for practical application in, for example, integrated circuits.
Het is een doel van de uitvinding om te voorzien in een 30 geïntegreerde geheugenschakeling waarbij het geïnverteerde kloksignaal niet gevormd behoeft te worden en waarbij de werking kan worden voorspeld en gegarandeerd.It is an object of the invention to provide an integrated memory circuit in which the inverted clock signal need not be formed and in which operation can be predicted and guaranteed.
- Λ· O ~r J *-> -o* V 'V · i * PHN 11.526 2- O · O ~ r J * -> -o * V 'V * i * PHN 11.526 2
Een geïntegreerde geheugenschakeling volgens de uitvinding heeft daartoe tot kenmerk, dat beide poorten door het kloksignaal schakelbaar zijn waarbij de schakeldrempel van de eerste poort aanmerkelijk verschilt van de schakeldrempel van de tweede poort. De toepassing 5 van verschillende schakeldrempels heeft tot gevolg, dat een van beide poorten altijd eerder reageert op een kloksignaalovergang, zodat de schakelvolgorde van de poorten vastligt en de werking van de geheugenschakeling kan worden voorspeld en gegarandeerd.An integrated memory circuit according to the invention is therefore characterized in that both gates can be switched by the clock signal, the switching threshold of the first gate being considerably different from the switching threshold of the second gate. The application of different switching thresholds means that one of the two gates always responds earlier to a clock signal transition, so that the switching sequence of the gates is fixed and the operation of the memory circuit can be predicted and guaranteed.
De uitvinding zal worden toegelicht aan de hand van in 10 een tekening weergegeven voorbeelden, waarin figuur 1 een logisch diagram van een uitvoeringsvoorbeeld van een geheugenschakeling volgens de uitvinding toont, figuur 2 een logisch diagram van een tweede uitvoeringsvoorbeeld van een geheugenschakeling volgens de uitvinding 15 toont, figuur 3 een transistorschema van het in figuur 2 weergegeven uitvoeringsvoorbeeld toont.The invention will be elucidated on the basis of examples shown in a drawing, in which figure 1 shows a logical diagram of an exemplary embodiment of a memory circuit according to the invention, figure 2 shows a logical diagram of a second exemplary embodiment of a memory circuit according to the invention. figure 3 shows a transistor diagram of the exemplary embodiment shown in figure 2.
Figuur 1 toont een logisch diagram van een geheugenschakeling volgens de uitvinding waarin de geheugenlus een eerste (1) en een 20 tweede (2) NAND-poort bevat, waarbij de uitgang (4) van de eerste (1) aan een eerste ingang van de tweede NAND-poort (2) aangesloten is, en vice versa.Figure 1 shows a logic diagram of a memory circuit according to the invention in which the memory loop contains a first (1) and a second (2) NAND gate, the output (4) of the first (1) at a first input of the second NAND gate (2) is connected, and vice versa.
Een tweede ingang van de eerste poort (1) is verbonden met de klokingang (CLK) en de tweede ingang (5) van de tweede poort (2) 25 is verbonden met de uitgang van een OR-poort (3), die met een eerste ingang aan de klokingang (CLK) en een tweede ingang aan een gegevensingang verbonden (D) is. Deze geheugenschakeling kent twee toestanden: de in-leestoestand bij een "laag* kloksignaal en de onthoudtoestand bij een "hoog" kloksignaal op de klokingang (CLK). In de onthoudtoestand bewaart 30 de geheugenschakeling de informatie in de geheugenlus, in de inleestoe-stand wordt een informatiebit op de gegevensingang (D) in de geheugenlus ingelezen.A second input of the first gate (1) is connected to the clock input (CLK) and the second input (5) of the second gate (2) is connected to the output of an OR gate (3), which is connected to a first input is connected to the clock input (CLK) and a second input is connected to a data input (D). This memory circuit has two states: the read state at a "low * clock signal and the memorize state at a" high "clock signal at the clock input (CLK). In the memorize state, the memory circuit stores the information in the memory loop, in the read state an information bit is read at the data input (D) into the memory loop.
Deze schakeling is gevoelig voor een zogenaamde "race-konditie", die optreedt wanneer de schakeling onder besturing van het 35 kloksignaal van de inlees- naar de onthoudtoestand overgaat en de informatiebit aan de gegevensingang (D) een 0 (ofwel "laag") is. Even voor deze overgang is het kloksignaal op de klokingang “laag", zodat 8302 311 * i PHN 11.526 3 punt 4 "hoog" (ofwel 1) is. Aangezien het informatiebit 0 is, zal de tweede (5) ingang van de tweede poort (2) "laag" zijn, zodat de uitgang (QB) van de schakeling "hoog* is. Wanneer het kloksignaal van "laag" naar "hoog* gaat, veranderen de uitgangssignalen van de eerste NAND-5 poort (1) en de OR-poort (3), hetgeen betekent dat zowel de eerste (4) als de tweede (5) ingang van de tweede NAND-poort (2) nagenoeg gelijktijdig een veranderend ingangssignaal zouden ontvangen. Indien de uitgang (5) van de OR-poort (3) sneller reageert dan de uitgang (4) van de eerste NAND-poort (1), zal de tweede ingang van de tweede NAND-poort "1* 10 worden terwijl zijn eerste ingang "hoog" is en zal zijn uitgang (QB) van "hoog" naar "laag" omschakelen. De eerste NAND-poort (1) ontvangt dit "laag" signaal op zijn eerste ingang, waardoor zijn uitgang (4) niet meer van *1" naar "0* kan schakelen. De snelle reaktie van de poortkombi-natie (6) gevormd door de tweede NAND-poort (2) en de OR-poort (3) ver-15 oorzaakt het bewaren van verkeerde informatie in de onthoudtoestand.This circuit is sensitive to a so-called "race condition", which occurs when the circuit changes from the read-in to the memorized state under the control of the clock signal and the information bit at the data input (D) is a 0 (or "low") . Just before this transition, the clock signal on the clock input is "low", so that 8302 311 * i PHN 11.526 3 point 4 is "high" (or 1). Since the information bit is 0, the second (5) input of the second port (2) are "low", so that the output (QB) of the circuit is "high *. When the clock signal goes from "low" to "high *, the output signals of the first NAND-5 gate (1) and the OR gate (3) change, meaning that both the first (4) and the second (5) input of the second NAND gate (2) would receive a changing input signal almost simultaneously If the output (5) of the OR gate (3) responds faster than the output (4) of the first NAND gate (1), the second input of the second NAND gate will become "1 * 10 while its first input is" high "and will switch its output (QB) from" high "to" low ". The first NAND gate (1) receives this "low" signal on its first input, as a result of which its output (4) can no longer switch from * 1 "to" 0 *. The rapid reaction of the gate combination (6) formed by the second NAND gate (2) and the OR gate (3) causes the retention of wrong information in the memorized state.
Dit nadelige effekt wordt voorkomen door er voor te zorgen, dat de uitgang (QB) van de poortkombinatie (£) relatief laat reageert op de overgang van het kloksignaal van "laag naar "hoog".This adverse effect is prevented by causing the output (QB) of the gate combination (£) to respond relatively late to the clock signal transition from "low to" high.
De eerste poort (1) moet dan relatief vroeg reageren op de kloksignaal-20 overgang. Dit effekt wordt bereikt door de schakeldrempel van de eerste poort (1) lager te leggen dan de schakeldrempel van de poortkombinatie (£).The first gate (1) must then respond relatively early to the clock signal transition. This effect is achieved by setting the switching threshold of the first gate (1) lower than the switching threshold of the gate combination (£).
Figuur 2 toont een logische diagram van een tweede uitvoeringsvoorbeeld van een geheugenschakeling volgens de uitvinding.Figure 2 shows a logic diagram of a second embodiment of a memory circuit according to the invention.
25 De geheugenlus bevat een eerste (11) en een tweede (12) NOR-poort, waarbij de uitgang (14) van de eerste (11) met aan een eerste ingang van de tweede (12) NOR-poort aangesloten is en vice versa.The memory loop contains a first (11) and a second (12) NOR gate, the output (14) of the first (11) being connected to a first input of the second (12) NOR gate and vice versa .
Een tweede ingang van de eerste poort (11) is verbonden met de klokingang (CLK) en de tweede ingang (15) van de tweede poort 30 (12) is verbonden met de uitgang van een AND-poort (13), die met een eerste ingang aan de klokingang (CLK) en met een tweede ingang aan de gegevensingang (D) verbonden is. In de onthoudtoestand is het kloksignaal "laag", in de inleestoestand is het kloksignaal "hoog*. Een racekonditie treedt op wanneer het kloksignaal van "hoog" naar "laag" 35 overgaat, terwijl de informatiebit aan de gegevensingang (D) een 1 ("hoog") is. Analoog aan de wijze die gebruikt werd bij de beschrijving van figuur 1, kan men hier beredeneren, dat de poortkombinatie (16) 3502311 „ •i PHN 11.526 4 later op een kloksignaalovergang moet reageren dan de eerste poort (11). Aangezien het kloksignaal in dit geval van "hoog* naar "laag" overgaat, moet de schakeldrempel van de eerste poort (11) hoger zijn dan die van de poortkombinatie (16).A second input from the first gate (11) is connected to the clock input (CLK) and the second input (15) from the second gate 30 (12) is connected to the output of an AND gate (13), which is connected to a first input is connected to the clock input (CLK) and to a second input is connected to the data input (D). In the memorizing state, the clock signal is "low", in the reading state, the clock signal is "high *. A racing condition occurs when the clock signal transitions from" high "to" low "35, while the information bit at the data input (D) is a 1 ( Analogous to the manner used in the description of Figure 1, it can be argued here that the gate combination (16) 3502311 must respond to a clock signal transition later than the first gate (11). Since the clock signal in this case transitions from "high * to" low ", the switching threshold of the first gate (11) must be higher than that of the gate combination (16).
5 Figuur 3 toont een transistorschema van het logisch diagram van de geheugenschakeling in figuur 2. De figuur toont een bekende vertaling van de eerste NOR-poort naar een transistorschema (11) dat als een komplementaire MOS-schakeling (CMOS) gerealiseerd kan worden. De poortkombinatie van een AND- en een NOR-poort is op eveneens 10..bekende wijze vertaald naar een transistorschema (16).Figure 3 shows a transistor diagram of the logic diagram of the memory circuit in Figure 2. The figure shows a known translation of the first NOR gate to a transistor diagram (11) which can be realized as a complementary MOS circuit (CMOS). The gate combination of an AND and a NOR gate has also been translated into a transistor diagram (16) in a known manner.
Tussen de eerste voedingsklem (VDD) en de uitgang (QB) bevat de poortkombinatie een tak van P-MOS-transistoren, waarbij parallelgeschakelde geleidingskanalen van een eerste (P1) en een tweede (P2) P-MOS-transistor aan een zijde aan de eerste voedingsklem (VDD) 15 geschakeld zijn en aan de andere zijde via het geleidingskanaal van een derde P-MOS-transistor (P3) met de uitgang (QB) verbonden zijn.Between the first power supply terminal (VDD) and the output (QB), the gate combination contains a branch of P-MOS transistors, with conductor channels of a first (P1) and a second (P2) P-MOS transistor connected in parallel on one side. first power supply terminal (VDD) 15 and are connected on the other side to the output (QB) via the conductor channel of a third P-MOS transistor (P3).
Tussen de uitgang (QB) en een tweede voedingsklem (Vgg) bevat de poortkombinatie een tak van N-MOS-transistoren, waarbij een serieschakeling van een eerste (ND en een tweede (N2) N-M0S-20 transistor aan een zijde aan de uitgang (QB) en aan de andere zijde aan de tweede voedingsklem (Vss) aangesloten is. De uitgang (QB) is eveneens via het kanaal van een derde N-MOS-transistor met de tweede voedingsklem (Vss) verbonden. De stuurelektroden van de eerste P- en N-•MOS-transistoren (P1, N1) zijn met de klokingang (CLK) verbonden, de 25 stuurelektroden van de tweede P- en N-MOS-transistoren (P2, N2) met de gegevensingang (D) en de stuurelektroden van de derde P- en N-MOS-transistoren (P3, n3) met de uitgang (14) van de eerste NOR-poort (11). Deze NOR-poort (11) bevat tussen de eerste voedingsklem (VDD en zijn uitgang (14) in serie geschakelde kanalen van een vierde (P4) en vijfde 30 (P5) MOS-transistor, waarbij de uitgang (14) via parallelgeschakelde kanalen van een vierde (N4) en vijfde (N5) MOS-transistor op de tweede voedingsklem (Vss) aangesloten is. De stuurelektroden van de vierde P-en N-MOS-transistor (P4, N4) zijn met de uitgang (QB) van de poortkombinatie (16) verbonden; de stuurelektroden van de vijfde P- en N-M0S-35 transistoren (P5, N5) zijn verbonden met de klokingang (CLK).Between the output (QB) and a second power supply terminal (Vgg), the gate combination contains a branch of N-MOS transistors, with a series connection of a first (ND and a second (N2) N-M0S-20 transistor on one side). output (QB) and on the other side to the second power supply terminal (Vss). The output (QB) is also connected via the channel of a third N-MOS transistor to the second power supply terminal (Vss). first P and N MOS transistors (P1, N1) are connected to the clock input (CLK), the control electrodes of the second P and N MOS transistors (P2, N2) to the data input (D) and the electrodes of the third P and N-MOS transistors (P3, n3) with the output (14) of the first NOR gate (11) This NOR gate (11) contains between the first power supply terminal (VDD and its output (14) in series-connected channels of a fourth (P4) and fifth 30 (P5) MOS transistor, the output (14) through parallel-connected channels of a fourth (N4) and fifth (N5 ) MOS transistor is connected to the second supply terminal (Vss). The control electrodes of the fourth P and N-MOS transistor (P4, N4) are connected to the output (QB) of the gate combination (16); the control electrodes of the fifth P and N-M0S-35 transistors (P5, N5) are connected to the clock input (CLK).
De eerder geformuleerde eis voor deze geheugenschakeling houdt in, dat de uitgang (14) van de NOR-poort (11) eerder op een klok- 13 0 2 3 1 1 PHN 11.526 5 signaalovergang van "hoog" naar "laag" moet reageren dan de uitgang (QB) van de poortkombinatie (.16). De schakeldrempel van de NOR-poort (11) moet daarom hoger liggen dan die van de poortkombinatie (16). De schakeldrempel van de NOR-poort (11) wordt verhoogd door de verhouding 5 van de geleidingsfaktoren van de vierde P-MOS-transistor (P4) en de vierde N-MOS-transistor (N4) relatief groot te kiezen. Bij een voedingsspanning van 5 Volt geeft een verhouding van vier een schakeldrempel-verschuiving van ongeveer 0,5 Volt, zodat de schakeldrempel met een ingangsspanning van 2,5V + 0,5V=3 Volt overeenkomt.The previously formulated requirement for this memory circuit means that the output (14) of the NOR gate (11) must respond to a clock signal transition from "high" to "low" rather than 13 0 2 3 1 1 PHN 11.526 5. the output (QB) of the gate combination (.16). The switching threshold of the NOR gate (11) must therefore be higher than that of the gate combination (16). The switching threshold of the NOR gate (11) is increased by choosing the ratio of the conductivity factors of the fourth P-MOS transistor (P4) and the fourth N-MOS transistor (N4) relatively large. At a supply voltage of 5 volts, a ratio of four gives a switching threshold shift of approximately 0.5 volts, so that the switching threshold corresponds to an input voltage of 2.5V + 0.5V = 3 volts.
10 Indien de geleidingsfaktoren van de eerste P- en N-M0S- transistoren (P1, N1) even groot zijn, dan zal de schakeldrempel van de poortkombinatie (16) op de halve voedingsspanning liggen (2,5 Volt), zodat deze pas na de NOR-poort (12) omschakelt. Het verschil tussen de schakeldrempels behoort voor een betrouwbare werking van de geheugen- 15 schakeling minimaal tien percent van de voedingsspanning (in dit geval 0,5 V) te bedragen. De uitgang van de eerst schakelende CMOS-poort is dan namelijk volledig tot een der beide voedingsspanningsniveau's uitgestuurd, zodat de daaropvolgend schakelende CMOS-poort een stabiel ingangssignaal aangeboden krijgt.10 If the conductivity of the first P and N-M0S transistors (P1, N1) are the same size, the switching threshold of the gate combination (16) will be at half the supply voltage (2.5 Volts), so that it will only be after switches the NOR gate (12). The difference between the switching thresholds should be at least ten percent of the supply voltage (in this case 0.5 V) for reliable operation of the memory circuit. Namely, the output of the first switching CMOS gate is fully output to one of the two supply voltage levels, so that the subsequently switching CMOS gate is offered a stable input signal.
20 In de ontwerppraktijk wordt bij voorkeur een verschil van ongeveer twintig percent van de voedingsspanning tussen de beide schakeldrempels aan gehouden. Deze keuze geeft een voldoende ruime marge om onvermijdelijke processpreidingen en temperatuurvariaties op te vangen.In the design practice, a difference of approximately twenty percent of the supply voltage is preferably maintained between the two switching thresholds. This choice provides a sufficient margin to accommodate inevitable process spreads and temperature variations.
25 Een geheugenschakeling volgens figuur 1 kan eveneens op bekende wijze in een transistorschema vertaald worden. Mutatis mutandis gelden alle bovenstaande opmerkingen evenzeer voor een dergelijk transistorschema. De geheugenschakelingen uit de figuren 1 en 2 kunnen eenvoudig samengevoegd worden tot een zogenaamde meester-slaafflipflop.A memory circuit according to figure 1 can also be translated into a transistor diagram in a known manner. Mutatis mutandis, all of the above comments apply equally to such a transistor scheme. The memory circuits of Figures 1 and 2 can be easily combined into a so-called master slave flip-flop.
30 Gezien het feit dat de ene geheugenschakeling in de onthoudtoestand is bij een hoog kloksignaal en de andere in de onthoudtoestand is bij een laag kloksignaal, kan op deze wijze een meester-slaafflipflopschakeling gerealiseerd worden die door slechts één kloksignaal gestuurd wordt.In view of the fact that one memory circuit is in the memorized state at a high clock signal and the other is in the memorized state at a low clock signal, a master slave flip-flop circuit which is controlled by only one clock signal can be realized in this way.
Met een cascadeschakeling van hierboven beschreven flipflopschakelingen 35 kan op eenvoudige wijze een door één kloksignaal bestuurd schuifregister samengesteld worden.With a cascade circuit of flip-flop circuits 35 described above, a shift register controlled by one clock signal can be composed in a simple manner.
35023113502311
Claims (10)
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8502811A NL8502811A (en) | 1985-10-15 | 1985-10-15 | INTEGRATED MEMORY CIRCUIT. |
| US06/916,778 US4800534A (en) | 1985-10-15 | 1986-10-09 | Integrated memory circuit |
| EP86201764A EP0219907A1 (en) | 1985-10-15 | 1986-10-13 | Integrated memory circuit |
| JP61243277A JP2559378B2 (en) | 1985-10-15 | 1986-10-15 | Integrated circuit |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8502811 | 1985-10-15 | ||
| NL8502811A NL8502811A (en) | 1985-10-15 | 1985-10-15 | INTEGRATED MEMORY CIRCUIT. |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| NL8502811A true NL8502811A (en) | 1987-05-04 |
Family
ID=19846715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| NL8502811A NL8502811A (en) | 1985-10-15 | 1985-10-15 | INTEGRATED MEMORY CIRCUIT. |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4800534A (en) |
| EP (1) | EP0219907A1 (en) |
| JP (1) | JP2559378B2 (en) |
| NL (1) | NL8502811A (en) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5646547A (en) * | 1994-04-28 | 1997-07-08 | Xilinx, Inc. | Logic cell which can be configured as a latch without static one's problem |
| DE605707T1 (en) * | 1992-07-29 | 1995-05-18 | Xilinx Inc | Logical cell configurable as a flip-flop without a static ONE problem. |
| FR2732152B1 (en) * | 1995-03-21 | 1997-04-30 | Suisse Electronique Microtech | MEMORY ELEMENT OF THE MASTER-SLAVE TIPPER TYPE, MADE IN CMOS TECHNOLOGY |
| GB9523393D0 (en) * | 1995-11-16 | 1996-01-17 | British Aerospace | Logic circuits |
| EP1219734B2 (en) | 1999-09-17 | 2017-09-13 | KB Seiren, Ltd. | Core-sheath composite conductive fiber |
| KR101028947B1 (en) * | 2004-05-31 | 2011-04-12 | 엘지디스플레이 주식회사 | shift resister circuit |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3339089A (en) * | 1965-05-11 | 1967-08-29 | Rca Corp | Electrical circuit |
| JPS5028742A (en) * | 1973-07-13 | 1975-03-24 | ||
| JPS5810915A (en) * | 1981-07-14 | 1983-01-21 | Toshiba Corp | Logical circuit |
| US4439690A (en) * | 1982-04-26 | 1984-03-27 | International Business Machines Corporation | Three-gate hazard-free polarity hold latch |
| FR2548487B1 (en) * | 1983-06-29 | 1985-10-25 | Labo Electronique Physique | FREQUENCY DIVIDER BY TWO |
| US4649511A (en) * | 1983-07-25 | 1987-03-10 | General Electric Company | Dynamic memory controller for single-chip microprocessor |
| JPS60111520A (en) * | 1983-11-21 | 1985-06-18 | Ricoh Co Ltd | Unbalancing type latch circuit |
-
1985
- 1985-10-15 NL NL8502811A patent/NL8502811A/en not_active Application Discontinuation
-
1986
- 1986-10-09 US US06/916,778 patent/US4800534A/en not_active Expired - Lifetime
- 1986-10-13 EP EP86201764A patent/EP0219907A1/en not_active Ceased
- 1986-10-15 JP JP61243277A patent/JP2559378B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2559378B2 (en) | 1996-12-04 |
| EP0219907A1 (en) | 1987-04-29 |
| US4800534A (en) | 1989-01-24 |
| JPS6294014A (en) | 1987-04-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4216390A (en) | Level shift circuit | |
| US5164612A (en) | Programmable CMOS flip-flop emptying multiplexers | |
| US4691122A (en) | CMOS D-type flip-flop circuits | |
| KR950002077B1 (en) | High speed output buffer unit that preliminarily sets the output voltage level | |
| JPS61136316A (en) | Level shifting circuit | |
| US5384493A (en) | Hi-speed and low-power flip-flop | |
| US4387444A (en) | Non-volatile semiconductor memory cells | |
| US5767717A (en) | High performance dynamic logic compatible and scannable transparent latch | |
| US4348601A (en) | Buffer circuit | |
| KR0146387B1 (en) | Flip flop type amplitude circuit | |
| EP0501057B1 (en) | A Dual state memory storage cell with improved data transfer circuitry | |
| US3796893A (en) | Peripheral circuitry for dynamic mos rams | |
| US4686396A (en) | Minimum delay high speed bus driver | |
| US4527081A (en) | Overshoot predriven semi-asynchronous driver | |
| US4851720A (en) | Low power sense amplifier for programmable logic device | |
| US5341338A (en) | Data output circuit with minimum power source noise | |
| US4800300A (en) | High-performance, CMOS latch for improved reliability | |
| KR960001860B1 (en) | Data input/output line sensing circuit of semiconductor integrate | |
| NL8502811A (en) | INTEGRATED MEMORY CIRCUIT. | |
| EP0259861B1 (en) | Buffer circuit operable with reduced power consumption | |
| US4644185A (en) | Self clocking CMOS latch | |
| CN100433552C (en) | Master latch circuit with signal level displacement for a dynamic flip-flop | |
| JPH0738279B2 (en) | CMOS data register | |
| EP0095767B1 (en) | Output circuit | |
| JPH03192915A (en) | Flip-flop |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A1B | A search report has been drawn up | ||
| BC | A request for examination has been filed | ||
| BV | The patent application has lapsed |