KR100841140B1 - 디코딩 회로 및 이것을 이용한 표시 장치 - Google Patents

디코딩 회로 및 이것을 이용한 표시 장치 Download PDF

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미쓰비시덴키 가부시키가이샤
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Abstract

다 비트 입력 데이터(DIN)를 적어도 제 1 비트그룹(LBG) 및 제 2 비트그룹(UBG)으로 분할하여, 제 1 비트그룹에 따라서 선택 대상 신호/전압그룹(SIG0-SIGk) 각각으로부터, 각각 제 1 서브 디코딩 회로(SSD0-SSDk)에 의해, 하나의 선택 대상 신호/전압을 선택한다. 이어서, 제 2 비트그룹(UBG)에 따라서, 제 1 서브 디코딩 회로로부터 선택된 신호/전압으로부터 하나의 신호/전압을 선택하여 출력 신호선(4)에 전달한다. 제 2 서브 디코딩 회로를, 각각, 1열의 스위치열로 형성하고, 하나의 스위치열만이 도통 상태로 되어 출력 신호선에, 최종적으로 선택된 신호/전압을 전달한다. 이에 따라 소점유면적이고 고속으로 디코딩 동작을 안정하게 행할 수 있는 디코딩 회로를 실현한다.

Description

디코딩 회로 및 이것을 이용한 표시 장치{DECODE CIRCUITRY AND A DISPLAY DEVICE USING THE SAME}
도 1은 본 발명의 실시예 1에 따른 디코딩 회로의 구성을 개략적으로 도시하는 도면,
도 2는 도 1에 나타내는 디코딩 회로의 하나의 제 1 서브 디코딩 회로 및 제 2 서브 디코딩 회로의 구성을 구체적으로 도시하는 도면,
도 3(a)는 도 2에 나타내는 정극성 스위치의 전기적 등가 회로를 나타내고, 도 3(b)는 도 2에 나타내는 부극성 스위치의 전기적 등가 회로를 도시하는 도면,
도 4는 도 3에 나타내는 MOS 트랜지스터의 단면 구조의 일례를 개략적으로 도시하는 도면,
도 5는 본 발명의 실시예 1에 있어서의 디코딩 회로의 구체예를 나타내는 도면,
도 6은 도 5에 나타내는 디코딩 회로의 각 스위치의 온 상태로 될 때의 제어 노드 논리 레벨과 계조 8 선택시의 각 스위칭 소자의 온/오프 상태를 일람하여 도시하는 도면,
도 7은 본 발명의 실시예 2에 따른 디코딩 회로의 구성을 도시하는 도면,
도 8은 도 7에 나타내는 디코딩 회로의 각 스위칭 소자의 온 상태로 될 때의 제어 노드의 논리 레벨 및 계조 8 선택시의 각 스위칭 소자의 온/오프 상태를 일람하여 도시하는 도면,
도 9는 본 발명의 실시예 3에 따른 표시 장치의 주요부의 구성을 개략적으로 도시하는 도면,
도 10은 도 9에 나타내는 기준 전압 발생 회로의 구성의 일례를 도시하는 도면,
도 11은 도 9에 나타내는 선택 제어 신호 및 전환 제어 신호를 발생하는 부분의 구성의 일례를 도시하는 도면,
도 12는 도 9에 나타내는 표시 장치의 디코딩 동작을 나타내는 타이밍도.
본 발명은 다 비트 디지털 신호를 디코딩하여 이 다 비트 디지털 신호에 대응하는 전기 신호(전압)를 출력하는 디코딩 회로에 관한 것으로, 특히, 다 비트 디지털 신호를 아날로그 신호로 변환하는 디지털/아날로그 변환에 이용되는 디코딩 회로 및 이 디코딩 회로를 이용한 표시 장치에 관한 것이다. 보다 구체적으로는, 본 발명은, 화상 표시 장치에 있어서 입력 화소 데이터에 따른 화소 기록 전압을 생성하는 디지털/아날로그 변환부의 디코딩 회로의 구성에 관한 것이다.
복수의 출력 후보로부터 하나의 후보를 선택하는 경우, 일반적으로, 디코딩 회로가 이용된다. n 비트의 디지털 신호를 이용함으로써, 2의 n승의 출력 대상 중에서 하나의 후보를 선택할 수 있어, 출력 후보 각각에 대하여 선택 신호를 입력하는 구성에 비해서, 회로 점유 면적을 저감할 수 있다.
디코딩 회로의 구성은, 이 디코딩 회로가 이용되는 용도에 따라 다르다. 예컨대, 메모리 회로에 있어서의 어드레스 디코딩 회로 등과 같이, 복수의 신호선 중 하나를 선택 상태로 구동하는 경우, NAND형 디코딩 회로 등과 같이, 논리 게이트를 이용하는 디코딩 회로가 이용된다. n 비트 디지털 신호의 비트값의 조합에 따라서, 논리 게이트의 출력 신호에 따라서 복수의 신호선 중의 하나의 신호선이 선택 상태로 구동된다.
한편, 복수의 전기 신호(전류 또는 전압을 나타낸다) 중에서 하나의 전기 신호를 선택하여 출력하는 경우, 스위칭 매트릭스를 이용한 ROM형 디코딩 회로가 이용된다. 입력 다 비트 신호에 따라서 스위칭 매트릭스 내의 스위칭 소자를 선택적으로 도통 상태로서 하나의 전기 신호의 전달 경로를 확정한다. 이 확정된 경로에 따라 하나의 전기 신호가 출력부에 전달된다. 스위칭 소자와 입력 다 비트 신호의 접속은 일의적이며 고정적으로 설정되고, 또한, 스위칭 소자의 온/오프 상태와 대응하는 입력 신호 비트와의 관계도 일의적으로 정해진다.
이러한 ROM형 디코딩 회로는, 룩업테이블 등으로서 이용되는 것이 많지만, 구체적인 용도의 하나로, 입력 다 비트 신호(복수 비트로 구성되는 디지털 신호)를 아날로그 신호(전압)로 변환하는 디지털/아날로그 변환 회로가 있다. 입력 다 비트 신호가 표현 가능한 레벨에 각각에 따른 기준 전압을 준비한다. 디코딩 동작 시, 입력된 다 비트 신호의 값에 대응하는 기준 전압을 선택한다. 입력 다 비트 신호의 표현하는 값은 이산값이며, 또한 기준 전압 레벨도 이산적이다. 이러한 디지털/아날로그 변환 회로는, 예컨대, 액정 표시 장치에 있어서 화소의 기록 전압을 발생하는 구동 장치에서 이용된다. 입력 화소 데이터에 대응하여, 기준 전압을 선택하고, 액정 소자 등의 표시 소자의 화소 전극에, 이 선택된 기준 전압을 기록한다. 표시 소자가 액정 소자인 경우, 화소의 휘도는 화소 전극간의 전압에 따라 설정되기 때문에, 액정 소자에 있어서 백 및 흑 사이의 중간값을 표현할 수 있어, 계조 표시가 가능해진다. 이 액정 소자를, 빨강(R), 초록(G) 및 파랑(B) 각각에 따라 마련하는 것에 의해, 컬러 화상의 계조 표시가 실현된다.
화소 데이터가 n 비트인 경우, 2의 n승의 계조 표시가 가능해진다. 따라서, 기준 전압 레벨로서, 2의 n승의 레벨이 필요로 된다. 일례로서, n=6의 경우, 2의 6승은 64이며, 빨강(R), 초록(G), 및 파랑(B) 각각이 64계조 표시가 가능하고, 26만색 상당의 다색 표시가 실현된다. 또한, n=8의 경우에는, 빨강(R), 초록(G), 및 파랑(B) 각각이, 256(2의 8승)의 계조 표시가 가능하고, 1977만색 상당의 다색 표시가 가능해진다.
지금, 1색당 디지털/아날로그 변환 회로를 생각한다. ROM형 디코딩 회로로 디지털/아날로그 변환 회로가 실현되는 경우, 스위치 매트릭스를 이용하는 구성에서는, 단순히, 각 기준 전압 레벨에 대응하여, 각각에 입력 신호 비트를 받는 스위칭 트랜지스터가 직렬로 접속된다. 이 경우, n×(2^n)의 스위칭 소자가 필요로 되어, 디코딩 회로의 레이아웃 면적이 증대한다. 여기서, 기호 "^"는, 누승을 나타 낸다. 따라서, 표시 패널과 일체적으로 구동 회로가 동일 칩상에 형성되는 경우, 칩면적이 커져, 표시 장치의 소형화에 대한 큰 장해로 된다.
이 디지털/아날로그 변환 회로의 레이아웃 면적을 저감하는 것을 의도하는 구성이, 일본 특허공개 2000-242209호 공보(문헌 1), 일본 특허공개 2000-066642호공보(문헌 2) 및 일본 특허공개 2003-029687호 공보(문헌 3)에 각각 도시되고 있다.
문헌 1에 도시되는 구성에 있어서는, 기준 전압 각각에 대응하여, 계조 선택 유닛이 마련된다. 계조 선택 유닛은, 각각, 입력 화소 데이터의 비트의 조합에 따라 선택적으로 도통하는 복수의 스위칭 소자의 직렬체로 구성되고, 공통의 출력선(컬럼선)에 결합된다. 스위칭 소자는, P 채널 MOS 트랜지스터(절연 게이트형 전계 효과 트랜지스터) 또는 N 채널 MOS 트랜지스터로 구성된다. MOS 트랜지스터는 TFT(박막 트랜지스터)로 형성하고, P 채널 MOS 트랜지스터 및 N 채널 MOS 트랜지스터 분리를 위한 웰 영역을 불필요하게 하여, 회로의 레이아웃 면적을 저감한다. 단순히, 스위칭 소자의 직렬체로 계조 선택 유닛을 구성함으로써, 선택 스위치, 래치 회로 및 디코딩 회로로 하나의 계조 선택 유닛을 구성하는 경우에 비해서 소자수를 저감하여, 회로 레이아웃 면적을 저감하는 것을 도모한다.
문헌 2에 도시되는 구성에 있어서는, 입력 화소 데이터의 비트를 상위 데이터 비트 및 하위 비트 데이터로 분할한다. 기준 전압선으로서는, 상위 비트그룹의 표현 가능한 계조수에 따른 수의 기준 전압선이 마련된다. 하위 비트그룹이 표현하는 값에 따라서, 기준 전압 선택 타이밍을 설정하고, 또한, 각 기준 전압선 상의 전압은, 기준 전압이 1양자 단계씩 그 전압 레벨이 상승하도록 전압 레벨이 조정된다. 이 하위 비트그룹의 디코딩 결과에 의한 선택 타이밍 신호에 따라서 상위 비트그룹 디코딩 회로가 활성화되어, 선택 타이밍 신호에 의해 결정되는 기준 전압이 선택되어 출력선(화소 소자가 접속하는 컬럼선) 상에 전달된다. 출발 기준 전압을, 상위 비트그룹으로 선택하여, 하위 비트그룹의 값에 따른 타이밍으로 기준 전압 레벨을 시프트시키고 또한 상위 비트그룹 디코딩 회로를 활성화하여, 대응하는 시프트 후의 기준 전압을 상위 비트 디코더에 의해 선택함으로써, 계조 선택 유닛을 구성하는 스위칭 소자수를 저감하는 것을 도모한다. 이 상위 비트그룹 디코딩 회로의 계조 선택 유닛에 있어서, 스위칭 소자는 P 채널 MOS 트랜지스터 또는 N 채널 MOS 트랜지스터로 구성된다.
문헌 3에 도시되는 구성에 있어서는, 입력 화소 데이터를 상위 비트그룹 및 하위 비트그룹으로 분할하고, 상위 비트그룹에 의해, 기준 전압선을 선택한다. 하위 비트그룹을 이용하여, 상위 비트 디코딩 회로의 선택 신호의 활성화 기간을 조정한다. 한편, 각 기준 전압선의 전압 레벨이, 출발 기준 전압으로부터, 소정 시간마다, 1양자 단계씩 그 전압 레벨이 갱신된다. 화소 데이터선(컬럼선)에 기록되는 전압 레벨을, 입력 화소 데이터에 따른 전압 레벨에 최종적으로 구동한다. 계조 선택 유닛에 있어서는, 단지 P 채널 또는 N 채널의 MOS 트랜지스터가 직렬로 접속된다. 각 계조 선택 유닛의 출력은 공통으로 출력선에 결합된다. 따라서, 이 문헌 3에 있어서도, 화소 데이터 비트의 상위 비트에 응답하는 스위칭 트랜지스터 및 하위 데이터 비트그룹의 디코딩에 의한 선택 신호에 응답하는 스위칭 트랜지스 터의 직렬체를 배치함으로써, 래치 회로 등을 불필요하게 해서 소자수를 저감하여, 디지털/아날로그 변환 회로의 점유 면적을 저감하는 것을 도모한다.
문헌 1 내지 3에 도시되는 구성에 있어서는, 기준 전압을 전달하는 아날로그 스위치로서, 편극성의 MOS 트랜지스터(P 채널 트랜지스터 또는 N 채널 트랜지스터)가 이용되고 있다. 따라서, 그 임계값 전압의 영향을 억제하여 기준 전압을 정확히 전달하기 위해서는, 신호 진폭은, CM0S 구성의 아날로그 스위치를 이용하는 경우보다도 크게 할 필요가 있다. 따라서, 이들 입력 화소 데이터에 따른 제어 신호(선택 신호)를 생성하는 회로의 소비 전류가 증대한다고 하는 문제가 발생한다. 또한, MOS 트랜지스터를 이용하여 충분한 구동 능력을 얻기 위해서는, 스위칭 소자의 채널폭을 크게 할 필요가 있어, 소자수 저감에 의한 레이아웃 면적 저감의 효과가 저감된다.
또한, 이 문헌 1에 도시되는 구성에 있어서는, 각 계조 선택 유닛의 출력단의 트랜지스터가 공통으로 출력선에 접속된다. 각 기준 전압선에 대하여 계조 선택 유닛이 배치되어 있고, 화소 데이터 비트에 따라서, 최종단(출력선에 가장 가까운 트랜지스터)이 온 상태로 된다. 따라서, 계조 선택 유닛의 반수의 최종단 MOS 트랜지스터가 온 상태로 되고, 출력 신호선에, 많은 MOS 트랜지스터의 온 용량이 접속되어, 그 기생 용량이 커진다.
또한, 문헌 2에 도시되는 구성에 있어서는, 상위 비트의 표현 가능한 계조수 에 따라 기준 전압선을 준비하여, 하위 비트의 디코더 결과에 의한 타이밍에 따라서, 하나의 기준 전압선을 선택하고, 또한, 기준 전압 레벨을 순차적으로 상승시키고 있다. 따라서, 기준 전압의 변화 타이밍과, 하위 비트 디코딩 결과의 선택 타이밍 신호의 타이밍이 어긋난 경우, 충분히 정확한 레벨의 기준 전압을 전달할 수 없게 된다고 하는 문제가 발생한다. 또한, 각 기준 전류를 각각, 1양자 단계씩 하위 비트에 대응하는 계조수만큼 변화시킬 필요가 있어, 기준 전압 발생부의 구성이 복잡해진다. 또한, 계조 선택 유닛에 있어서는, 디코딩 결과를 래치하는 래치 회로와 래치 회로의 출력 신호에 의해 기준 전압선을 선택하여 출력선에 접속하는 선택 스위치가 마련되어 있고, 계조 선택 유닛의 소자수가 크고, 회로의 레이아웃 면적이 커진다는 문제가 발생한다.
또한, 문헌 3에 도시되는 구성에 있어서는, 계조 선택 유닛에 있어서, 마찬가지로, P 채널 또는 N 채널 MOS 트랜지스터가 스위칭 소자로서 이용되고 있고, 문헌 1과 같이 스위칭 소자의 도통/비도통 제어용의 신호의 진폭을 크게 할 필요가 있어, 소비 전력이 증대한다. 또한, 하위 비트의 디코딩에 의해 생성되는 선택 신호가 출력선에 접속되는 트랜지스터에 공통으로 인가되고 있고, 이들 계조 선택 유닛의 스위칭 소자가, 공통으로 온 상태로 되는 상태가 존재하여, 출력선의 기생 용량이 커지는 기간이 있어, 이 출력선의 입력 화소 데이터에 따른 계조 레벨의 갱신을 고속으로 실행할 수 없게 된다고 하는 문제가 발생한다. 또한, 스위칭 소자로서, MOS 트랜지스터가 이용되고 있고, 그 구동력을 크게 하기 위해서, 마찬가지로 레이아웃 면적이 증대한다.
또한, 이들 문헌 1 내지 3에 도시되는 디코딩 회로가 적용되는 표시 장치에 있어서는, 고선명화를 위해 화소수가 대폭 상승하고 있어, 디지털/아날로그 변환 회로의 레이아웃 면적, 특히 피치가 작아지고 있다. 따라서, 수많은 MOS 트랜지스터를, 예컨대 TFT(박형 트랜지스터)로 실현하더라도, 화소의 스위칭 트랜지스터의 수가 증대하기 때문에, 피치가 좁은 방향을 따라서 디지털/아날로그 변환 회로를 레이아웃하기 위해서는, 1열로 배열되는 스위칭 트랜지스터를 2열로 배열하는 등의 레이아웃을 하여, 세로 방향의 치수를 증가시킬 필요가 있어서, 레이아웃의 자유도가 매우 제한되고, 효율적인 회로의 설계를 실현하는 것이 곤란해진다는 문제가 발생한다.
또한, 이러한 계조 선택용의 스위칭 소자에, P 채널 MOS 트랜지스터 또는 N 채널 MOS 트랜지스터를 이용하여, 그 제어 신호의 진폭을 크게 하는 경우, 내압 특성이 열화하여, 소자 수명이 악영향을 받는다. 이 대책으로서, 단순히 CM0S 타입의 아날로그 스위치를 스위칭 소자로서 이용한 경우, 또한, 많은 부하 용량(온 용량)이 출력선에 대하여 기생하는 것이 되어, 고속으로 디코딩 동작을 실행할 수 없게 된다고 하는 문제가 발생한다. 또한, 이용되는 스위칭 소자의 총수가 많기 때문에, 효율적인 레이아웃을 소면적으로 실행하기 어려워지고, 또한, 제조시의 양품비율(yield)이 저하한다고 하는 문제가 발생한다.
이 디코딩 회로의 구성은, 단지, 입력 디지털 데이터에 따른 아날로그 전압을 생성하는 디지털/아날로그 변환 회로의 구성으로의 적용에 제한되지 않고, 예컨대, 어떤 신호의 전달 경로를 디코딩 회로로 확립하는 스위치 매트릭스 회로 등의 구성에 있어서도 동일한 문제가 발생한다.
본 발명의 목적은, 소점유 면적으로 고속으로 디코딩 동작을 실행하여 입력 신호에 따른 출력 신호를 생성할 수 있는 신뢰성이 높은 디코딩 회로를 제공하는 것이다.
본 발명의 다른 목적은, 적은 소자수로 고속으로 입력 데이터의 디코딩 동작을 실행하여 아날로그 신호를 생성할 수 있는 신뢰성이 높은 디지털/아날로그 변환용 디코딩 회로 및 이 디코딩 회로를 포함하는 화상 표시 장치를 제공하는 것이다.
본 발명에 따른 디코딩 회로는, 복수 비트의 다 비트 디지털 데이터의 제 1 비트그룹에 대응하여 배치되고, 제 1 비트그룹을 디코딩하는 제 1 비트그룹 디코딩 회로와, 이 다 비트 디지털 신호의 복수 비트의 제 2 비트그룹에 대응하여 배치되고, 제 2 비트그룹을 디코딩해서 제 1 비트그룹 디코딩 회로의 출력 신호를 선택하여 디코딩 결과를 나타내는 신호를 출력하는 제 2 비트그룹 디코딩 회로를 포함한다. 다 비트 디지털 데이터는 적어도 하나가 복수 비트를 갖는 복수의 비트그룹으로 분할된다. 이들 복수의 비트그룹은 해당 제 1 비트그룹을 포함한다.
제 1 비트그룹 디코딩 회로는, 각각이 복수의 출력 후보 신호를 포함하는 복수의 세트 각각에 대응하여 배치되는 제 1 서브 디코딩 회로를 포함한다. 제 1 서브 디코딩 회로는, 제 1 비트그룹의 비트를 공통으로 받아 대응하는 출력 후보의 세트에서 하나의 출력 후보를 선택한다.
제 2 비트그룹 디코딩 회로는, 제 1 서브 디코딩 회로에 대응하여 배치되고, 또한 제 2 비트그룹을 공통으로 받아 제 1 서브 디코딩 회로의 출력 전기 신호를 선택하여 출력선에 출력하는 복수의 제 2 서브 디코딩 회로를 구비한다. 각 제 2 서브 디코딩 회로는, 각각이 제 2 비트그룹의 비트에 대응하여 마련되고 또한 대응하는 비트에 응답하여 선택적으로 도통하는 스위칭 소자의 직렬체를 포함한다. 각 직렬체는 출력선에 공통으로 결합되고, 이 출력선에 디코딩 결과를 나타내는 전기 신호가 출력된다.
복수의 제 1 서브 디코딩 회로 각각에 대하여 하나의 직렬 신호 전달 경로로 형성되는 제 2 서브 디코딩 회로가 배치된다. 따라서, 출력선에 접속되는 스위칭 소자의 수를 저감할 수 있고, 출력선의 기생 용량을 저감할 수 있어, 고속으로 디코딩 결과 신호를 생성할 수 있다. 또한, 복수의 제 1 서브 디코딩 회로 각각에 대하여, 하나의 직렬 신호 전달 경로가 배치될 뿐이며, 디코딩 회로의 구성 요소의 수를 저감할 수 있어, 레이아웃 면적을 저감할 수 있다.
또한, 스위칭 소자의 수가 저감되기 때문에, 스위칭 소자 구동용 제어 신호를 생성하는 버퍼 회로의 구동 부하가 경감되어, 버퍼 회로의 구동력을 저감할 수 있어 버퍼 회로의 소비 전력 및 점유 면적을 저감할 수 있다.
또한, 출력 신호선의 기생 용량이 저감되기 때문에, 출력 신호선에 전달되는 전기 신호를 구동하는 버퍼 회로의 구동력을 저감할 수 있어, 이 버퍼 회로의 소비 전력을 저감할 수 있다. 또한, 버퍼 회로의 구성 요소의 트랜지스터의 구동력을 저감할 수 있으므로, 트랜지스터의 사이즈(채널폭)를 저감할 수 있고, 따라서 저소 비 전력 및 소 레이아웃 면적을 실현할 수 있다.
또한, 표시 장치에 있어서, 디지털/아날로그 변환 회로의 점유 면적이 저감되고, 따라서, 표시 장치 전체의 점유 면적이 저감된다.
본 발명의 상기 및 다른 목적, 특징, 국면 및 이점은 첨부의 도면과 관련되고 이해되는 본 발명에 따른 다음 상세한 설명으로부터 분명해질 것이다.
(실시예 1)
도 1은 본 발명의 실시예 1에 따른 디코딩 회로의 구성을 개략적으로 도시하는 도면이다. 도 1에 있어서, 디코딩 회로는, 다 비트 데이터 DIN의 하위 비트그룹 LBG에 따라서, 선택 후보그룹 SIG0-SIGk에서 각 후보그룹마다 하나의 후보를 선택하는 제 1 디코딩 회로(1)와, 다 비트 데이터 DIN의 상위 비트그룹 UBG에 따라서, 제 1 디코딩 회로(1)의 출력 중에서 하나의 출력을 선택하여 출력 신호 SO를 생성하는 제 2 디코딩 회로(2)를 포함한다.
다 비트 데이터 DIN은 하위 비트그룹 LBG이 N 비트이며, 상위 비트그룹 UBG가 M 비트를 포함한다. 선택 후보그룹 SIG0-SIGk은, 각각, 2^N 비트의 전기 신호를 포함한다. 전기 신호는, 논리 신호, 전압 또는 전류 중 어느 하나이다. 이들 선택 후보그룹 SIG0-SIGk은, 상위 비트그룹 UBG의 비트수 M에 따라 그룹으로 분할되고, k+1=2^M의 관계를 만족시킨다.
제 1 디코딩 회로(1)는, 이들 선택 후보그룹 SIG0-SIGk 각각에 대응하여 마련되고, 하위 비트그룹 LBG의 N 비트를 각각 공통으로 받아, 대응하는 선택 후보그 룹으로부터 하나의 후보 전기 신호를 선택하는 제 1 서브 디코딩 회로 FSD0-FSDk를 포함한다.
제 2 디코딩 회로(2)는, 이들 제 1 서브 디코딩 회로 FSD0-FSDk 각각에 대하여 마련되고, 상위 비트그룹 UBG의 M 비트를 공통으로 받아, 대응하는 제 1 서브 디코딩 회로 FSD0-FSDk의 출력 전기 신호를 선택하는 제 2 서브 디코딩 회로 SSD0-SSDk를 포함한다. 제 2 서브 디코딩 회로 SSD0-SSDk는, 각각, 하나의 스위칭 소자의 직렬체로 구성되고, 이들 출력부는 공통으로 출력 신호선(4)에 결합된다.
제 1 서브 디코딩 회로 FSD0-FSDk 각각에 있어서, 하나의 전기 신호가 선택된다. 제 2 서브 디코딩 회로 SSD0-SSDk 중 하나가 도통 상태로 되어, 대응하는 제 1 서브 디코딩 회로의 출력 전기 신호를 출력 신호선(4)에 전달한다.
선택 후보의 합계수는, 합계 2^N×(k+1)이다. 한편, 출력 신호선(4)에 접속되는 제 2 서브 디코딩 회로 SSD0-SSDk의 수는 (k+1)이다. 이들 제 2 서브 디코딩 회로 SSD0-SSDk가, 선택 후보 각각에 대하여 마련되는 경우의 수 (2^N)×(k+1)에 비해서, 제 2 서브 디코딩 회로의 수를 대폭 저감할 수 있어, 출력 신호선(4)의 기생 용량을 저감할 수 있다.
도 2는 도 1에 나타내는 디코딩 회로의 제 서브 디코딩 회로 FSDi 및 대응의 제 2 서브 디코딩 회로 SSDi의 구성을 구체적으로 도시하는 도면이다.
도 2에 있어서, 제 1 서브 디코딩 회로 FSDi에 대응하는 선택 후보그룹 SIGi는, 입력 전기 신호 SI<0>, … SI<j>를 포함한다. 여기서, (j+1)=2^N의 관계를 만족시킨다.
제 1 서브 디코딩 회로 FSDi는, 입력 전기 신호 SI<0>-SI<j> 각각에 대하여 배치되는 선택 유닛 UNT0-UNTj를 포함한다. 이들 선택 유닛 UNT0-UNTj는, 각각, 스위칭 소자의 직렬체를 포함하고, 이 직렬체의 각 스위칭 소자에, 하위 비트그룹 LBG의 비트 LB<0>-LB<N-1>가 각각 인가된다. 선택 유닛 UNT0-UNTj 각각에 있어서는, 스위칭 소자로서, 대응하는 비트가 H 레벨 시에 도통하는 스위칭 소자(정극성 스위치) SWH와, 대응하는 비트가 L 레벨 시에 도통하는 스위칭 소자(부극성 스위치) SWL이 선택적으로 배치된다. 도 2에 있어서, 일례로서, 선택 유닛 UNT0은, 대응하는 비트가 L 레벨 시에 도통하는 부극성 스위치 SWL의 직렬체로 구성되고, 선택 유닛 UNT(j-1)은, 비트 LB<0>가 L 레벨 시에 도통하는 부극성 스위치 SWL과, 비트 LB<1>…LB<N-1>가 H 레벨 시에 도통하는 정극성 스위치 SWH의 직렬체를 포함한다. 선택 유닛 UNTj는, 비트 LB<0>-LB<N-1>가 각각 H 레벨 시에 도통하는 정극성 스위치 SWH의 직렬체를 포함한다.
이들 선택 유닛 UNT0-UNTj는, 공통으로 도면의 세로 배선을 거쳐서 다음 단의 제 2 서브 디코딩 회로 SSDi에 결합된다.
이들 선택 유닛 UNT0-UNTj에서의 정극성 스위치 SWH 및 부극성 스위치 SWL의 배열은, 하위 비트그룹 LBG의 비트 LB<0>-LB<N-1>에 따라 택일적으로 하나의 선택 유닛이 도통 상태가 되도록 한결같게 정해진다. 이들 선택 유닛 UNT0-UNTj에 의해, 하위 비트그룹 LBG에 따라서, 대응하는 선택 후보그룹 SIGi 중에서 하나의 전기 신호를 선택하는 제 1 디코딩 동작이 실행된다.
제 2 서브 디코딩 회로 SSDi는, 상위 비트그룹 UBG의 비트 UB<0>-UB<M-1>를 각각의 게이트에 받는 스위칭 소자의 직렬체를 포함한다. 도 2에 있어서, 제 2 서브 디코딩 회로 SSDi가, 그 직렬체의 스위칭 소자로서, 비트 UB<0>가 H 레벨 시에 도통하는 정극성 스위치 SWH와, 비트 UB<1>가 L 레벨 시에 도통하는 부극성 스위치 SWL과, 비트 UB<M-1>가 H 레벨에 도통하는 정극성 스위치 SWH를 포함하는 경우가, 일례로서 표시된다.
제 2 서브 디코딩 회로 SSDi에서, 정극성 스위치 SWH 및 부극성 스위치 SWL의 배열은, 이 제 2 서브 디코딩 회로 SSDi의 배치 위치에 따라 정해진다. 도 1에 나타내는 제 2 서브 디코딩 회로 SSD0-SSDk 중의 하나가, 상위 비트그룹 UBG의 비트 UB<0>-UB<M-1>에 따라서, 택일적으로 도통 상태가 되도록 정해진다. 제 2 서브 디코딩 회로 SSDi에 의해, 제 1 서브 디코딩 회로 FSDi의 출력을 선택하는 제 2 디코딩 동작이 실행된다.
M, N은 서로 같더라도 좋고, 또한, 다르더라도 좋고, 실현되는 디코딩 회로의 구성 또는 선택 후보의 수에 따라 적절히 그 값이 설정된다. 또한, 데이터 비트는 상위 비트그룹 및 하위 비트그룹의 2개의 그룹으로 분할되지 않고, 또한 다단으로 디코딩 회로가 구성되더라도 좋다. 최종단의 서브 디코딩 회로가 각각 하나의 스위치 직렬체로 구성되고, 복수의 최종단 서브 디코딩 회로에 있어서 택일적으로 하나의 최종단 디코딩 회로가 도통 상태로 되면 좋다.
도 3(a) 및 도 3(b)는, 도 2에 나타내는 정극성 스위치 SWH 및 부극성 스위치 SWL의 구성의 일례를 도시하는 도면이다. 정극성 스위치 SWH 및 부극성 스위치 SWL은, 도 3(a) 및 도 3(b)에 도시하는 바와 같이 CMOS(상보 MOS) 아날로그 스위 치(트랜스미션 게이트)로 구성된다. 즉, 도 3(a)에 도시하는 바와 같이, 정극성 스위치 SWH는, 노드 NDI 및 NDO의 사이에 접속되고 또한 그 게이트에 비트 D를 받는 N 채널 MOS 트랜지스터 NTa와, 노드 NDI 및 NDO의 사이에 접속되고 또한 그 게이트에 보의 비트 /D를 받는 P 채널 MOS 트랜지스터 PTa를 포함한다. 비트 D 및 /D는, 서로 상보인 신호이며, 비트 D가 "1"(H 레벨)일 때에는, 비트 /D가 "0"(L 레벨)으로 된다. 따라서, 정극성 스위치 SWH는, 비트 D가 "1"일 때에, MOS 트랜지스터 NTa 및 PTa가 모두 온 상태로 되어, 노드 NDI 및 NDO가 전기적으로 결합된다. 비트 D가 "O"일 때에는, MOS 트랜지스터 NTa 및 PTa가 모두 오프 상태로 되어, 노드 NDI 및 NDO는 전기적으로 분리된다.
부극성 스위치 SWL은, 도 3(b)에 도시하는 바와 같이, 노드 NDI 및 NDO의 사이에 접속되고 또한 그 게이트에 보의 비트 /D를 받는 N 채널 MOS 트랜지스터 NTb와, 노드 NDI 및 NDO의 사이에 접속되고 또한 그 게이트에 비트 D를 받는 P 채널 MOS 트랜지스터 PTb를 포함한다. 비트 D가 L 레벨("0")일 때에, MOS 트랜지스터 NTb 및 PTb가 모두 온 상태로 되어, 노드 NDI 및 NDO가 전기적으로 접속된다. 한편, 비트 D가, H 레벨("1")일 때에는, MOS 트랜지스터 NTb 및 PTb가 모두 오프 상태로 되어, 노드 NDI 및 NDO가 전기적으로 분리된다.
따라서, 이 도 3(a) 및 도 3(b)에 도시하는 바와 같이 CMOS 아날로그 스위치를 이용하더라도, 출력 신호선(4)에 접속되는 온 상태의 MOS 트랜지스터의 수는 (k+1)이며, 선택 후보 각각에 대하여, 직렬 신호 전파 경로를 마련하는 경우의(2^N)×(k+1)의 경우에 비해서, 대폭, 온 상태의 스위칭 소자의 수를 저감할 수 있어, 출력 신호선의 기생 용량을 저감할 수 있다.
또한, 스위칭 소자의 수를 저감할 수 있어, 레이아웃적으로 여유가 발생하고, 각 스위칭 소자 SWH 및 SWL을 구성하는 MOS 트랜지스터의 사이즈를 크게 할 수 있어, 신호 전파 경로의 저항을 저감할 수 있다.
또한, CM0S 아날로그 스위치를 이용하고 있어, 전기 신호 전파시에 있어, 도통 제어 신호로서 상보 신호가 이용되기 때문에, MOS 트랜지스터의 임계값 전압 손실을 고려할 필요가 없고, 도통 제어 신호의 신호 진폭을 확대할 필요가 없다. 예컨대, 선택 후보가 전압일 때에는, 이들 선택 후보 전압의 최대 전압 및 최소 전압 사이에서 변화되는 신호를 이용할 수 있어, 도통 제어 신호(데이터 비트)를 생성하는 회로의 소비 전류를 저감할 수 있고, 또한, 도통 제어 신호(데이터 비트) 정정까지 요하는 시간을 단축할 수 있어, 빠른 타이밍으로 디코딩 동작을 개시할 수 있다.
도 4는 스위칭 소자를 구성하는 MOS 트랜지스터의 단면 구조의 일례를 개략적으로 도시하는 도면이다. 도 4에 있어서는, MOS 트랜지스터(PTa, PTb, NTa, NTb)는, 일례로서, 바틈 게이트형 저온 폴리실리콘 TFT(박막 트랜지스터)로 실현된다. 이 박막 트랜지스터는, 절연성의 기판상에 형성되는 게이트 전극(10)과, 게이트 전극(10)을 덮도록 형성되는 게이트 절연막(12)과, 게이트 절연막(12) 상에 형성되는 폴리실리콘층(14)을 포함한다.
게이트 절연막(12)은, 예컨대 질화실리콘막(SiN)으로 형성되는 제 1 게이트 절연막(12a)과, 예컨대 이산화실리콘(SiO2)막으로 형성되는 제 2 절연막(12b)의 다층막 구조를 갖는다.
폴리실리콘층(14)은, 서로 분리하여 형성되는 제 1 도전형의 고농도 불순물 영역(15b, 15c)과, 고농도 불순물 영역(15b, 15c) 각각에 인접하여 형성되는 제 1 도전형의 저농도 불순물 영역(15d, 15e)과, 이들 저농도 불순물 영역(15d, 15e)의 사이에 형성되는 제 2 도전형의 보디 영역(body region)(15a)을 포함한다. 보디 영역(15a)에 게이트 전극(10)에 인가되는 전압에 따라 채널이 형성되어, 트랜지스터가 온 상태로 된다.
게이트 전극(10)은 저농도 불순물 영역(15d, 15e)과 보디 영역(15a)에 겹치도록 형성된다. 보디 영역(15a) 및 저농도 불순물 영역(15d, 15e) 전체를 덮고 또한 고농도 불순물 영역(15b, 15c)의 일부 덮도록 층간 절연막(16)이 형성된다. 이 층간 절연막(16)은, 예컨대 이산화실리콘막으로 형성된다. 고농도 불순물 영역(15b, 15c)이 저저항 도전층으로 형성되는 전극(18a, 18b)에 각각 접속된다. 저농도 불순물 영역(15d, 15e)은, 소위 LDD 구조(Lightly Doped Diffusion 구조)를 형성하고 있어, 소스/드레인 단부의 전계를 완화한다.
이 TFT(박막 트랜지스터)의 경우, 하지층이 유리 기판 또는 에폭시 기판 등의 절연성 재료로 형성되어 있고, 폴리실리콘층(14)이 기판과 분리하여 중간층에 형성되어 있고, 반도체 기판 영역에 형성되는 벌크형 MOS 트랜지스터와 비해서 기판 용량(접합 용량) 등의 기생 용량을 저감할 수 있다. 또한, 폴리실리콘층(14)의 막두께를 얇게 함으로써, TFT의 높이를 낮게 할 수 있다. 저온 폴리실리콘 TFT을 이용함으로써, 예컨대 화상 표시 장치에 있어서, 화소 내의 화소 선택 트랜지스터와 동일 제조 공정으로 디코딩 회로를 제조할 수 있다.
그러나, 이 박막 트랜지스터에 있어서는, 보디 영역(15a)과 저농도 불순물 영역(15d, 14e)과 겹치도록, 전극층(18a, 18b)이 형성되고, 따라서, 보디 영역(15a)에 채널이 형성되었을 때의 기생 용량으로서 평행 평판형 용량이 형성되고, 접합 용량이 온 용량의 주요 성분인 벌크형 MOS 트랜지스터의 경우와 비교해서, 기생 용량이 커진다.
그러나, 본 발명에 따른 디코딩 회로에 있어서는, 출력 신호선에 접속되는 스위칭 소자의 수는 적고, 박막 트랜지스터(TFT)를 구성 요소로서 이용하더라도, 출력 신호선에 부수되는 기생 용량을 저감할 수 있다.
이 박막 트랜지스터(TFT)로서는, 게이트 전극이 보디 영역(15a)의 상부에 형성되는 탑 게이트형 저온 폴리실리콘 TFT가 이용되는 경우에도, 마찬가지로 게이트 전극과 소스/드레인 전극층의 중첩 부분의 용량이 커지고, 따라서, 온 용량이 커진다.
또, 박막 트랜지스터(TFT)의 구조로서는, 도 4에 나타내는 구조에 한정되지 않고, 다른 구조의 TFT가 이용되더라도 좋다.
도 5는 본 발명의 실시예 1에 따른 디코딩 회로의 구체적 구성을 도시하는 도면이다. 도 5에 있어서는, 4 비트 데이터 D3-D0에 따라서 기준 전압 V0-V15 중의 하나를 선택하는 디코딩 회로가 일례로서 표시된다. 비트 D3이 최상위 비 트(MSB)이며, 비트 D0이 최하위 비트(LSB)이다. 기준 전압 V0-V15는, 화상 표시 장치에 있어서의 계조 표시를 실행하기 위해서 이용되고, 16계조 표시를 실행할 수 있다. 비트 D3-D0의 값이 기준 전압 V15-V0에 첨부된 숫자에 대응한다. 예컨대, 비트 D3-D0이 (1, 0, 0, 0)이면, 기준 전압 V8이 지정된다.
기준 전압 V0-V15는 4개의 그룹(V0, V1, V2, V3), (V4, V5, V6, V7), (V8, V9, V10, V11), 및 (V12, V13, V14 및 V15)로 분할된다. 이들 기준 전압의 조 각각에 대응하여, 제 1 서브 디코딩 회로 FSD0-FSD3이 마련된다. 제 1 서브 디코딩 회로 FSD0-FSD3에는, 공통으로, 하위 2 비트 D0 및 D1이 인가된다. 이들 제 1 서브 디코딩 회로 FSD0-FSD3 각각에 있어서는, 4개의 기준 전압 각각에 대응하여, 선택 유닛이 마련된다. 선택 유닛의 배열은, 제 1 서브 디코딩 회로 FSD0-FSD3에 있어서 동일하며, 도 5에 있어서는, 제 1 서브 디코딩 회로 FSD0에 있어서, 각 선택 유닛의 구성 요소의 스위칭 소자에 대하여 참조 부호를 붙인다.
제 1 서브 디코딩 회로 FSD0에 있어서, 기준 전압 V0에 대하여 마련되는 선택 유닛 UNT0은, 최하위 비트 D0을 제어 노드에 받는 부극성 스위치 SWL과, 비트 D1을 제어 노드에 받는 부극성 스위치 SWL의 직렬체를 포함한다.
기준 전압 V1에 대하여 마련되는 선택 유닛 UNT1은, 비트 D0을 제어 노드에 받는 정극성 스위치 SWH와, 비트 D1을 제어 노드에 받는 부극성 스위치 SWL의 직렬체를 포함한다.
기준 전압 V2에 대하여 마련되는 선택 유닛 UNT2는, 비트 D0을 제어 노드에 받는 부극성 스위치 SWL과, 비트 D1을 제어 노드에 받는 정극성 스위치 SWH의 직렬 체를 포함한다.
기준 전압 V3에 대하여 마련되는 선택 유닛 UNT3은, 비트 D0 및 D1 각각에 응답하여 선택적으로 도통하는 정극성 스위치 SWH의 직렬체를 포함한다.
다른 제 1 서브 디코딩 회로 FSD1-FSD3 각각에 있어서도, 4개의 대응하는 기준 전압 각각에 대하여 선택 유닛 UNT0-UNT3이 마련된다.
제 1 서브 디코딩 회로 FSD0-FSD3은 비트 D0 및 D1에 따라서 4대1 선택을 실행하는 디코딩 회로이며, 비트 D0 및 D1에 따라서, 제 1 서브 디코딩 회로 FSD0-FSD3 각각에 있어, 같은 위치의 선택 유닛이 도통 상태로 되고, 하나의 기준 전압이 병행되어 선택된다.
이들 선택 유닛 UNT0-UNT3은, 공통으로 세로 배선(도면의 세로 방향에 배치되는 배선)을 거쳐서 다음 단의 대응하는 제 2 서브 디코딩 회로 SSDi에 결합된다.
제 1 서브 디코딩 회로 FSD0-FSD3 각각에 대응하여 제 2 서브 디코딩 회로 SSD0-SSD3이 마련된다. 이들 제 1 서브 디코딩 회로 FSDO-FSD3 각각에 있어서, 대응하는 선택 유닛 UNT0-UNT3이 공통으로 대응하는 다음 단의 제 2 서브 디코딩 회로 SSD0-SDD3에 대응하는 세로 배선을 거쳐서 결합된다.
제 2 서브 디코딩 회로 SSD0은, 비트 D2 및 D3을 각각 제어 노드에 받는 부극성 스위치 SWL의 직렬체를 포함하고, 도통시, 제 1 서브 디코딩 회로 FSD0의 출력 전압을 선택하여, 출력 신호선(4)에 전달한다.
제 2 서브 디코딩 회로 SSD1은, 비트 D2에 따라서 선택적으로 도통하는 정극성 스위치 SWH와, 비트 D3에 따라서 선택적으로 도통하는 부극성 스위치 SWL의 직 렬체를 포함한다. 제 2 서브 디코딩 회로 SSD2는, 비트 D2에 따라서 선택적으로 도통하는 부극성 스위치 SWL과, 비트 D3에 따라서 선택적으로 도통하는 정극성 스위치 SWH의 직렬체를 포함한다. 제 2 서브 디코딩 회로 SSD3은 각각 비트 D2 및 D3에 따라서 선택적으로 도통하는 정극성 스위치 SWH의 직렬체를 포함한다.
따라서, 제 2 서브 디코딩 회로 SSD0-SSD3은, 각각, 제 1 서브 디코딩 회로에 있어서의 선택 유닛 UNT0-UNT3과 같은 스위치의 접속 경로를 갖는다. 상위 비트 D2 및 D3에 따라서, 제 2 서브 디코딩 회로 SSD0-SSD3의 하나가 도통 상태로 되고, 대응하는 제 1 서브 디코딩 회로에서 선택된 기준 전압이 출력 신호선(4)에 전달된다.
이 도 5에 나타내는 디코딩 회로의 구성에 있어서는, 기준 전압 V0-V15 각각에 대하여, 4개의 스위칭 소자를 직렬로 접속하여 디코딩 동작을 실행하는 경우에 비해서, 제 2 디코딩 회로의 구성 요소수(스위칭 소자수)를 대폭 저감할 수 있어, 출력 신호선(4)의 기생 용량을 저감할 수 있다.
스위치 SWL 및 SWH는, 앞의 도 3(a) 및 (b)에 나타내는 스위칭 소자의 구성과 동일하고, CM0S 아날로그 스위치를 이용해도, 소자수가 저감되어 있고, 출력 신호선(4)에 부수되는 기생 용량(온 용량)을 저감할 수 있다.
도 6은, 도 5에 나타내는 디코딩 회로의 각 스위칭 소자의 온 상태로 되는 대응하는 비트의 논리 레벨과 기준 전압 V8을 선택할 때의 스위칭 소자의 온/오프 상태를 일람으로 나타내는 도면이다. 디코딩 회로는 화상 표시 장치의 계조 표시를 위한 기준 전압 선택을 위해 이용한다. 16 레벨의 계조 표시에 있어서의 계조 0-계조 15가 기준 전압 V0-V15에 각각 대응한다. 스위칭 소자 SW0-SW3은 각 선택 유닛에 있어서의 직렬로 접속되는 스위칭 소자에 대응하고, 스위칭 소자 SW0-SW3은, 각각 정극성 스위치 SWH 또는 부극성 스위치 SWL이며, 각각, 제어 노드에 데이터 비트 D0-D3을 받는다. 비트 D0이 최하위 비트 LSB이며, 비트 D3이 최상위 비트 MSB이다.
도 6에 있어서, 각 란에서의 하향의 화살표는, 도 5에 나타내는 디코딩 회로에서의 제 1 서브 디코딩 회로 FSD0-FSD3 각각에서의 출력을 공통으로 접속하는 세로 배선을 나타낸다.
또한, 각 스위치 SW0-SW3에 대응하여 각 계조마다 표시되는 H 또는 L의 기호는 각 계조에 있어서, 스위칭 소자가 온 상태로 되는 데이터 비트의 논리 레벨을 나타낸다.
계조 8을 선택하는 경우, 데이터 비트 D<3:0>는 (1, 0, 0, 0)이다. 따라서, 계조 8에 있어서, 스위칭 소자 SW0-SW3이 전부 온 상태로 된다. 이 때, 계조 12에 있어서도, 스위칭 소자 SW3이 온 상태로 된다. 계조 9에 있어서는, 스위칭 소자 SW1이 온 상태로 되지만, 스위칭 소자 SWO는 오프 상태이며, 기준 전압 V9의 전달 경로는 차단 상태이다.
계조 7로부터 계조 0에 대해서는, 스위칭 소자 SW3은 오프 상태이며, 이들 서브 디코딩 회로의 스위칭 소자의 온 상태는 출력 신호선(4)에는 영향을 주지 않는다.
스위칭 소자 SW2에 대해서는, 계조 8 및 계조 0에 있어서, 스위칭 소자 SW2 가 온 상태로 된다. 그러나, 이 경우, 계조 0에서 대응하는 스위칭 소자 SW3이 오프 상태이며, 스위칭 소자 SW2의 기생 용량은 출력 신호선(4)에 대한 온 용량으로서는 작용하지 않는다.
따라서, 계조 8을 선택하는 경우, 스위치 SWH 또는 SWL의 온 용량을 Con이라고 하면, 계조 8의 스위칭 소자 SW3 및 계조 9의 스위칭 소자 SW1을 제외하면, 출력 신호선(4)에 부수되는 기생 용량은, 계조 12의 스위칭 소자 SW3의 온 용량뿐이며, 이 여분의 기생 용량 Cpar는 다음 식으로 표현된다.
Cpar=Con
따라서, 출력 신호선에 부수되는 기생 용량을 대폭 저감할 수 있어, 피 선택 기준 전압의 전파 경로에 있어서의 RC 시정수를 대폭 저감할 수 있어, 고속으로, 디코딩 동작에 따라서 선택된 계조에 대응하는 기준 전압을 출력 신호선(4)에 전달할 수 있다.
또한, 이 디코딩 회로에 있어서는, 상위 비트그룹을 디코딩하는 제 2 서브 디코딩 회로에 있어서, 스위칭 소자의 수가 대폭 저감되어 있고, 데이터 비트 D3 및 D2 전달선의 부하 용량이 경감되어, 소비 전력을 저감할 수 있고, 또한, 고속으로 이들 데이터 비트 D3 및 D2를 정정(整定) 상태(settled state)로 설정할 수 있다.
또한, 이 제 2 디코딩 회로(2)(제 2 서브 디코딩 회로 SSD0-SSD3)에 있어서, 스위치 SWH 및 SWL이, 각각 CMOS 아날로그 스위치로 구성되어 있더라도, 데이터 비트 D3 및 D2의 전달선과 제 2 서브 디코딩 회로 SSD0-SSD3의 내부 신호 전파 경로 의 교차부는, 각 제 2 서브 디코딩 회로 SSD0-SSD3 각각에 있어 하나뿐이며, 교차부를 저감할 수 있어, 데이터 비트 D3 및 D2를 전달하는 신호선과 선택 기준 전압을 전달하는 경로에 있어서의 결합 용량을 저감할 수 있어, 이들 신호/전압 전파선 사이의 누화 노이즈를 저감할 수 있어, 정확히 기준 전압을 전달할 수 있다.
또한, 하위 비트그룹을 이용하여 입력 기준 전압을 선택하고, 상위 비트그룹에 따라서, 제 1 서브 디코딩 회로의 출력 전기 신호를 선택해 간다. 제 1 서브 디코딩 회로 및 제 2 서브 디코딩 회로 각각에서의 데이터 비트의 비트값과, 대응하는 선택 유닛의 도통 상태를 대응시킴으로써, 기준 전압 V0로부터 V15까지 단조롭게 그 전압 레벨이 상승하는 경우, 기준 전압 전달선의 교차부는 없고, 이들 기준 전압선 교차부에서의 결합 용량 노이즈를 저감할 수 있어, 안정하게 기준 전압을 전달할 수 있다. 따라서, 기준 전압에 의해서 화소의 표시 계조가 결정되는 아날로그 회로에서는, 정확한 기준 전압을 전달하여 화상 표시 장치에 있어서 정확히 계조 표시를 실행하는 것이 가능해져, 다계조 표시를 안정하게 실현할 수 있다.
또한, 이 디코딩 회로는 제 1 및 제 2 디코딩 회로로 분할하고 있다. 디코딩 회로의 입력부로부터 출력부로의 분할수가 증가한 경우, 각 서브 디코딩 회로의 출력을 공통으로 결합하는 서브 출력 신호선(세로 배선)에 대하여, 평면 레이아웃상에서 이 서브 출력 신호선과 교차하는 방향에 배치되는 신호선과의 교차가 증대하여, 누화 노이즈가 증대한다. 또한, 이 서브 디코딩 회로의 출력을 공통으로 결합하는 신호선의 수가 증대하여, 배선 레이아웃 면적이 증대한다. 따라서, 이 입력부로부터 출력부에서의 디코딩 회로의 분할수는, 시정수의 개선 효과 및 배선 점 유 면적 및 배선 교차에 의한 누화 노이즈 등을 고려하여 결정한다.
즉, 이 디코딩 회로의 입력부로부터 출력부로의 분할단수는 2에 한정되지 않고, 그것보다 많더라도 좋다. 최종의 디코딩단의 복수의 서브 디코딩 회로 각각의 전기 신호를 전달하는 경로가 하나의 스위치 직렬체로 구성되면 좋다.
또, 디코딩 회로의 분할단수(입력부로부터 출력부까지의 단수), 각 서브 디코딩단에 있어서의 선택 대상 신호선의 수, 스위칭 소자의 레이아웃 피치, 스위칭 소자의 저항/용량 성분을 전부 종합적으로 검토하여, 각 서브 디코딩단의 서브 디코딩 회로의 수, 및 서브 디코딩단수를 최적값으로 설정한다.
이상과 같이, 본 발명의 실시예 1에 따르면, 선택 대상(후보)을 복수의 그룹으로 분할하고, 선택 후보그룹에 대응하여, 하위 비트 데이터에 따라서 디코딩 동작을 실행하는 제 1 서브 디코딩 회로를 마련하고, 출력 신호선에 접속되는 최종 서브 디코딩단에 있어서, 각각이 하나의 신호 전파 경로(스위칭 소자열)로 구성되는 서브 디코딩 회로를 배치하여 출력 신호선에 공통으로 결합하고 있어, 출력 신호선에 부수되는 기생 용량을 저감할 수 있고, 적은 레이아웃 면적으로 고속이고 또한 안정하게 디코딩 동작을 실행하는 디코딩 회로를 실현할 수 있다.
특히, 스위칭 소자를 저온 폴리실리콘 TFT로 구성하는 경우, 이러한 TFT의 큰 온 용량의 영향을 저감할 수 있어, 효과적이다.
(실시예 2)
도 7은 본 발명의 실시예 2에 따른 디코딩 회로의 구성을 도시하는 도면이 다. 이 도 7에 나타내는 디코딩 회로에 있어서는, 4 비트 데이터 D3-D0이 이용되고, 16개의 기준 전압 V0-V15 중의 하나를 선택한다. 이 디코딩 회로는, 16계조 표시를 실현하는 화상 표시 장치의 디지털/아날로그 변환부의 디코딩 회로로서 이용되더라도 좋다. 최상위 비트 MSB는 비트 D3이며, 최하위 비트 LSB는 비트 D0이다. 상위 비트 D3 및 D2에 따라서, 최초의 디코딩 동작이 행해지고, 이어서 하위 비트그룹에 따라서 최종 디코딩 동작이 실행된다.
기준 전압 V0-V15의 번호가 데이터 비트 D3-D0에 의해 표현되기 때문에, 선택 후보의 기준 전압 V0-V15는 V(4n), V(4n+1), V(4n+2), 및 V(4n+3)의 기준 전압의 세트로 분할된다. 여기서, n은 0부터 3까지의 정수이다. 제 1 서브 디코딩 회로 FSD0이 기준 전압 V(4n:n=0-3)의 세트에 대하여 마련되고, 제 1 서브 디코딩 회로 FSD1이 기준 전압 V(4n+1:n=0-3)의 세트에 대하여 마련된다. 제 1 서브 디코딩 회로 FSD2가 기준 전압 V(4n+2:n=0-3)의 세트에 대하여 마련되고, 제 1 서브 디코딩 회로 FSD3이 기준 전압 V(4n+3:n=0-3)의 세트에 대하여 마련된다.
상위 비트 D3 및 D2에 따라서 기준 전압의 선택을 실행하기 위해, 이들 제 1 서브 디코딩 회로 FSD0-FSD3에 있어서, 대응하는 4개의 기준 전압에 대하여 각각 선택 유닛 UNT0-UNT3이 마련되지만, 각 선택 유닛에 있어서 스위칭 소자의 배열이 도 5에 나타내는 디코딩 회로의 스위칭 소자의 배열과 다르다. 도 7에 있어서는, 이들 제 1 서브 디코딩 회로 FSD0-FSD3에 있어서, 선택 유닛의 스위칭 소자의 배열은 동일하기 때문에, 제 1 서브 디코딩 회로 FSD0에 대한 선택 유닛 UNT0-UNT3의 스위칭 소자의 배열에 대해서만 참조번호를 붙인다.
선택 유닛 UNT0은, 비트 D3 및 D2 각각 제어 노드에 받는 부극성 스위치 SWL의 직렬체를 포함한다. 선택 유닛 UNT1은 비트 D3을 제어 노드에 받는 부극성 스위치 SWL과 비트 D2를 제어 노드에 있어서의 정극성 스위치 SWH의 직렬체를 포함한다. 선택 유닛 UNT2는 비트 D3을 제어 노드에 받는 정극성 스위치 SWH와 비트 D2를 제어 노드에 받는 부극성 스위치 SWL의 직렬체를 포함한다. 선택 유닛 UNT3은 비트 D3 및 D2를 각각 제어 노드에 받는 정극성 스위치 SWH의 직렬체를 포함한다.
제 1 서브 디코딩 회로 FSD0-FSD3 각각에 대응하여, 하위 비트 D1 및 D0을 공통으로 받는 제 2 서브 디코딩 회로 SSD0-SSD3이 마련된다. 이들 제 2 서브 디코딩 회로 SSD0-SSD3은 각각 스위칭 소자의 직렬체로 구성된다. 제 2 서브 디코딩 회로 SSD0은, 비트 D1 및 D0을 각각 제어 노드에 받는 부극성 스위치 SWL의 직렬체를 포함한다. 제 2 서브 디코딩 회로 SSD1은, 비트 D1을 제어 노드에 받는 부극성 스위치 SWL과 비트 DL을 제어 노드에 받는 정극성 스위치 SWH의 직렬체를 포함한다. 제 2 서브 디코딩 회로 SSD2는, 비트 D1을 제어 노드에 받는 정극성 스위치 SWH와 비트 D0을 제어 노드에 받는 부극성 스위치 SWL의 직렬체를 포함한다. 제 2 서브 디코딩 회로 SSD3은, 비트 D1 및 D0을 각각 제어 노드에 받는 정극성 스위치 SWH의 직렬체를 포함한다.
정극성 스위치 SWH 및 부극정 스위치 SWL의 구성은, 도 3(a) 및 (b)에 나타내는 것과 마찬가지이며, 모두 CM0S 아날로그 스위치(트랜스미션 게이트)로 구성된다.
도 7에 나타내는 디코딩 회로에 있어서는, 제 1 서브 디코딩 회로 FSD0-FSD3 각각에 있어서, 상위 비트 D3 및 D2에 따라서 하나의 기준 전압이 선택된다. 즉, 이들 제 1 서브 디코딩 회로 FSD0-FSD3 각각에 있어서 4대1 선택이 행하여져, 전체로서 16대4의 선택이 행하여진다.
제 2 서브 디코딩 회로 SSD0-SSD3에 있어서, 하위 비트 D1 및 D0에 따라서 하나의 제 1 서브 디코딩 회로의 출력이 선택된다. 제 2 서브 디코딩 회로 SSD0-SSD3에 의해, 4대1의 선택 동작이 행하여진다. 서브 디코딩 회로 SSD0-SSD3의 최종단의 스위칭 소자는 출력 신호선(4)에 공통으로 결합된다.
도 8은, 도 7에 나타내는 디코딩 회로의 각 스위칭 소자 SWL-SW3이 도통할 때의 대응하는 신호의 논리 레벨을 일람으로 하여 도시하는 도면이다. 도 8에 있어서는, 기준 전압 V8이 선택되어 계조 8의 표시를 실행하는 경우의 각 스위칭 소자의 온/오프 상태를 더불어 나타낸다.
계조 8의 선택시에 있어서는, 비트 D<3:0>는 (1, 0, 0, 0)이다. 또한, 계조 8에 대응하는 기준 전압 V8은, 그 전기 신호 전달 경로의 스위칭 소자가 전부 온 상태로 되어 출력 신호선에 전달된다. 다른 기준 전압 각각에 대해서는, 적어도 하나의 스위칭 소자가 오프 상태에 있다. 도 8에 도시하는 바와 같이 출력 신호선에 접속되는 제 2 서브 디코딩 회로에 있어서 온 상태로 되는 스위칭 소자는 계조 2의 스위칭 소자 SW3이다. 계조 2에 있어서의 스위칭 소자 SW2는, 계조 8 선택시 오프 상태이다. 따라서, 출력 신호선에는, 이 계조 2의 스위칭 소자 SW3의 온 상태의 기생 용량(온 용량)이 결합된다. 계조 1에 대한 스위칭열에서, 스위칭 소자 SW2가 온 상태로 되지만, 이 경우, 계조 1에 대한 스위칭 소자 SW3은 오프 상태이 며, 출력 신호선으로부터 분리되고 있고, 스위칭 소자 SW2의 온 용량은 출력 신호선에 영향은 미치지 않는다.
이 도 7에 나타내는 디코딩 회로에 있어서도, 최종 서브 디코딩단의 서브 디코딩 회로 각각이 1열의 스위칭 소자열로 구성되고, 각각이 공통으로 출력 신호선에 접속된다. 이 최종단의 스위칭열 중의 하나의 스위칭열이 도통할 뿐이며, 출력 신호선에는, 다른 하나의 스위칭 소자열의 최종단의 스위칭 소자의 온 용량이 접속될 뿐이다. 따라서, 이 경우에 있어서도, 출력 신호선의 기생 용량으로서는, 실시예 1의 경우와 같이 2개의 스위칭 소자의 온 용량 Con이 여분으로 접속될 뿐이며, 기생 용량은 충분히 저감되어, 고속으로 디코딩 동작을 실행하여 디코딩 결과에 대응하는 기준 전압을 출력 신호선(4)에 전달할 수 있다.
또한, 실시예 2에 있어서의 디코딩 회로에 있어서도, 실시예 1의 디코딩 회로와 같이 레이아웃 면적의 저감, 소비 전력의 저감 및 신호선 교차에 의한 누화 노이즈의 저감을 실현할 수 있다.
이상과 같이, 본 발명의 실시예 2에 따르면, 다 비트 데이터를 상위 비트그룹 및 하위 비트그룹으로 분할하여, 상위 비트그룹에 따라서 입력 선택 대상 신호의 초단 디코딩 동작을 행하고, 최종 출력단에 있어서, 각각이 1열의 스위칭열로 구성되는 서브 디코딩 회로를 하위 비트그룹에 따라서 택일적으로 도통 상태가 되도록 구성하고 있어, 출력 신호선에 부수되는 기생 용량을 저감할 수 있어, 고속의 디코딩 동작을 소 레이아웃 면적으로 실현할 수 있다.
또, 이 실시예 2에 있어서도, 디코딩 회로는, 화상 표시 장치의 계조 전압을 선택하는 디지털/아날로그 변환 회로가 아니고, 일반적인 신호를 선택하는 예컨대 룩업테이블로서 이용되더라도 좋다.
또한, 디코딩 회로의 입력단으로부터 최종단까지의 분할수 및 각 서브 디코딩단의 서브 디코딩 회로의 수는 적용 용도에 따라 적절히 정해진다.
(실시예 3)
도 9는 본 발명의 실시예 3에 따른 표시 장치의 구성을 개략적으로 도시하는 도면이다. 도 9에 있어서, 표시 장치는, 화소 PX가 행렬 형상으로 배치되는 화소 어레이(표시 패널)(20)를 포함한다. 이 화소 어레이(20)에 있어서는, 화소 PX의 각 행에 대응하여 게이트선 GO-Gm이 배치되고, 화소 PX의 각 열에 대응하여 데이터선 DL이 배치된다. 도 9에 있어서는, 화소 어레이(20)의 게이트선 G0에 접속되는 화소 PX를 대표적으로 나타낸다. 데이터선 DL은 k개 단위로 그룹화된다. 이것은, 후에 설명하듯이, 각 데이터선의 세트마다, 디코딩 동작(디지털/아날로그 변환 동작)이 행하여지기 때문이다.
게이트선 G0-Gm은, 수직 구동 회로(21)에 의해, 1수평 주사 기간마다 순차적으로 선택 상태로 구동된다. 수직 구동 회로(21)로는 수직 조작 개시 지시 신호 VST와 수직 시프트 클럭 신호 VCK가 인가된다. 수직 시프트 클럭 신호 VCK에 의해, 게이트선 G0이 선택 상태로 유지되는 기간이 결정된다.
표시 장치는, 또한, 데이터선 DL 각각에 대응하는 출력부를 갖고, 수평 주사 개시 지시 신호 HST와 수평 시프트 클럭 신호 HCK에 따라서 시프트 동작을 실행하 여, 그 출력부를 순차적으로 선택 상태로 구동하는 수평 시프트 레지스터(22)와, 수평 시프트 레지스터(22)의 출력 신호에 따라서, 다 비트 화소 데이터 PD를 순차적으로 취입 래치하는 제 1 래치 회로(23)와, 전송 지시 신호 TX에 따라서 제 1 래치 회로(23)에 의해 래치된 화소 데이터를 래치하는 제 2 래치 회로(24)를 포함한다. 제 1 래치 회로(23) 및 제 2 래치 회로(24)는, 각각, 데이터선 DL 각각에 대응하여 마련되는 래치를 포함하고, 각각 각 데이터선에 대한 화소 데이터 PD를 래치한다. 제 2 래치 회로(24)는, 또한, 디지털/아날로그 변환을 실행하기 위한 디코더부에서의 신호 진폭 조정을 위한 레벨 시프트 기능이 마련되더라도 좋다. 이 레벨 시프트는, 화소 데이터 PD의 신호 진폭과 내부에서의 화소의 기록 전압 진폭과의 차를 보상하기 위해서 행하여진다.
표시 장치는, 또한, 제 2 래치 회로(24)의 출력을, 선택 제어 신호 TMUX에 따라서 순차적으로 선택하는 분주 선택 유닛(25)과, 이 분주 선택 유닛(25)에 의해 선택된 데이터를 아날로그 데이터로 변환하는 디지털/아날로그 변환 유닛(26)과, 디지털/아날로그 변환 유닛(26)의 출력 신호를 전환 제어 신호 TDMUX에 따라서 순차적으로 전송 경로를 전환하는 분주 전환 유닛(27)과, 분주 전환 유닛(27)으로부터의 전기 신호(전압)를 버퍼링하고, 선택 신호 SEL에 따라서 데이터선을 순차적으로 선택하여 버퍼 전압에 따라서 구동하는 데이터선 선택 구동 유닛(28)을 포함한다.
분주 선택 유닛(25)은, 제 2 래치 회로(24)의 k 개의 출력 각각에 대응한 마련되는 선택 회로(25a-25h)를 포함한다. 선택 회로(25a-25h)는 병렬로 동작하고, 각각, 제어 신호 TMUX에 따라서, 제 2 래치 회로(24)의 대응하는 k 개의 출력을 순차적으로 선택한다. 선택 제어 신호 TMUX는, 수평 시프트 클럭 신호 HCK를 분주하여 생성된다. 선택 회로(25a-25h)는 시프트 레지스터와 동일한 구성을 구비하고, 순차적으로, 선택 제어 신호 TMUX에 따라서, 그 k 개의 입력을 하나의 출력에 접속하여, k:1의 멀티플렉스 동작을 실행한다.
디지털/아날로그 변환 유닛(26)은, 선택 회로(25a-25h) 각각에 대응하여 마련되는 디코더(26a-26h)를 포함한다. 이들 디코더(26a-26h)에는, 공통으로, 기준 전압 발생 회로(30)로부터의 기준 전압 V0-Vn이 인가된다(계조 표시가 (n+1) 레벨로 실행되는 경우). 디코더(26a-26h)는 앞의 실시예 1에 나타내는 디코딩 회로와 동일한 구성을 구비하고, 대응하는 선택 회로(25a-25h)로부터 인가되는 화소 데이터(레벨 변환 후의 화소 데이터)에 따라서 기준 전압을 선택하며, 디지털 화소 데이터의 디지털/아날로그 변환을 실현한다.
분주 전환 유닛(27)은 디코더(26a-26h) 각각에 대하여 마련되는 전환 회로(27a-27h)를 포함한다. 전환 회로(27a-27h)의 각각은, 1 입력 k 출력 디멀티플렉서로 구성되고, 전환 제어 신호 TDMUX에 따라서 그 입력에 인가된 아날로그 전압을, 그 출력으로 순차적으로 전달한다.
데이터선 선택 구동 유닛(28)은, 전환 회로(27a-27h) 각각에 대하여 마련되는 데이터선 선택 구동 회로(28a-28h)를 포함한다. 이들 데이터선 선택 구동 회로(28a-28h)의 각각은 아날로그 앰프 및 데이터선 선택 게이트를 포함한다. 이 데이터선 선택 게이트는, 선택 신호 SEL에 따라서 순차적으로(도트 순차 구동의 경 우) 또는 동시에 (라인 순차 구동의 경우) 선택 상태로 구동되어, 전환 회로(27a-27h)로부터 인가된 전압을 내부의 아날로그 앰프로 버퍼링하여 데이터선 DL로 전달한다.
데이터선 선택 구동 회로(28a-28h)에 포함되는 아날로그 앰프는, 예컨대, 기준 입력에 전달된 기준 전압을 받아, 그 출력이 정 입력에 피드백되는 연산 증폭기(op 앰프: 볼티지팔로워)로 구성되고, 그 큰 구동력으로 고속으로 데이터선에 기록 전압(선택된 기준 전압에 대응하는 아날로그 전압)을 전달한다.
전환 회로(27a-27h)가, 각각 아날로그 스위치로 구성되어, 디코더(26a-26h)로부터 부여된 기준 전압(아날로그 전압)을 대응하는 데이터선 선택 구동 회로(28a-28h)의 아날로그 앰프로 전달한다.
도 9에 나타내는 구성에 있어서는, 디코더(26a-26h)가 병렬로 동작하기 때문에, 디코더(26a-26h)는, 각각, 1 수평주사 기간에 있어서 k 회 디코딩 동작을 실행하는 것이 요구된다. 따라서, 1 수평주사 기간(1H)에 있어서 k 회의 디코딩 동작을 실행할 뿐이며, 디코딩(디지털/아날로그 변환)의 시간을 충분히 확보할 수 있어, 고선명 화상 표시 장치에 있어서도 확실히 디코딩 동작을 할 수 있다.
또한, 디코더(26a-26h)는, 앞의 실시예 1과 동일한 디코딩 회로로 구성하고 있어, 구성 요소수가 적어, 충분히 레이아웃 면적을 확보하여 디코더(26a-26h)를 배치할 수 있다.
도 10은 도 9에 나타내는 기준 전압 발생 회로(30)의 구성의 일례를 도시하는 도면이다. 도 10에 있어서, 기준 전압 발생 회로(30)는, 하이측 전원 노드 VH 와 로우측 전원 노드 VL 사이에 직렬로 접속되는 저항 소자 R0-R(n+1)를 포함한다. 저항 소자간의 노드로부터, 기준 전압 V0, V1,…, Vn이 출력된다. 이 기준 전압 발생 회로(30)에 있어서, 저항 소자 R0-R(n+1)의 저항치가 전부 동일한 경우에는, 동일한 단계에서 하이측 전원 노드의 전압 VH 및 로우측 전원 노드 VL의 전압을 저항 분할한 전압이 기준 전압으로서 얻어진다. 도 10에 나타내는 기준 전압 발생 회로(30)의 구성 대신에, 비선형적으로 기준 전압 단계가 변화되는 기준 전압 발생 회로 또는 기준 전압 단계가 변경 가능한 가변 기준 전압 발생 회로의 구성이 이용되더라도 좋다.
도 11은 도 9에 나타내는 선택 제어 신호 TMUX 및 전환 제어 신호 TDMUX를 발생하는 부분의 구성을 개략적으로 도시하는 도면이다. 도 11에 있어서, 선택 제어 신호 TMUX 및 전환 제어 신호 TDMUX는 수평 시프트 클럭 신호 HCK를 소정의 주기로 분주하는 분주 회로(32)에 의해 생성된다. 이 분주 회로(32)는, 도 9에 나타내는 제 2 래치 회로(24)의 화소 데이터의 전송 동작을 지정하는 전송 지시 신호 TX의 활성화에 응답하여, 분주 신호를 생성하더라도 좋다. 이것 대신에, 선택 회로(25a-25h) 각각에 있어서, 전송 제어 신호 TX의 활성화에 응답하여, 그 선택 위치가 초기 위치에 리세트되는 구성이 이용되더라도 좋다. 이 경우에는, 분주 회로(32)에 대하여 특히 전송 지시 신호 TX를 트리거 신호로서 부여할 필요는 없다.
도 12는 도 9에 나타내는 표시 장치의 동작을 나타내는 타이밍도이다. 도 12에 있어서는, 선택 제어 신호 TMUX 및 전환 제어 신호 TDMUX가, 수평 시프트 클럭 신호 HCK를 2분주하여 생성되는 경우의 파형이 일례로서 표시된다(디코더(26a- 26h)의 수가 2개인 경우). 전환 제어 신호 TDMUX 및 선택 제어 신호 TMUX의 분주비는 디코더(26a-26h)의 수에 따라 정해진다(디코더의 수=분주비).
수평 조작 개시 지시 신호 HST가 인가되면, 다음 주사선에 대한 화소 데이터 PD가 순차적으로 인가된다. 이 수평 조작 개시 지시 신호 HST에 따라서, 도 9에 나타내는 수평 시프트 레지스터(22)가 초기화되고, 그 선택 위치가 초기 위치로 설정된다. 이어서 수평 시프트 클럭 신호 HCK에 따라서 수평 시프트 레지스터(22)가, 그 초기 위치로부터 시프트 동작을 하여, 제 1 래치 회로(23)에 포함되는 래치를 순차적으로, 화소 데이터 PD를 전달하는 신호선에 결합한다. 이에 따라, 화소 데이터 PD(0,…, z)가 수평 시프트 클럭 신호 HCK에 동기하여 전달되어, 제 1 래치 회로(23) 내의 래치에 의해 래치된다.
1 주사선의 화소 데이터가 제 1 래치 회로(23)에 저장되면, 전송 지시 신호 TX가 활성화되어, 제 1 래치 회로(23)로부터 제 2 래치 회로(24)로의 화소 데이터 PD의 전송이 행하여진다.
제 1 래치 회로(23)에 있어서의 다음 주사선의 화소 데이터의 래치 동작과 평행하여, 제 2 래치 회로(24)의 래치/출력 데이터에 따라서, 앞의 사이클에 있어서 전송되어 래치한 화소 데이터를 아날로그 전압으로 변환한다. 즉, 선택 회로(25a-25h)가, 선택 제어 신호 TMUX에 따라서, 제 2 래치 회로(24)의 대응하는 출력을 순차적으로 선택하여 대응하는 디코더(26a-26h)로 인가한다. 디코더(26a-26h)는, 선택 회로(25a-25h)로부터 인가된 화소 데이터에 따라서 기준 전압을 선택하여 전환 회로(27a-27h)로 인가한다. 전환 회로(27a-27h)는 전환 제어 신호 TDMUX에 따라 그 출력 경로를 전환하여, 생성된 아날로그 전압(선택된 기준 전압)을 대응하는 데이터선 선택 구동 회로(28a-28h)로 전달한다.
데이터선 선택 구동 회로(28a-28h)에서는, 각각 대응하는 전환 회로(27a-27h)로부터 전달된 아날로그 전압을 아날로그 버퍼(볼티지팔로워)로 버퍼 처리하고 또한 래치한다. 이어서, 데이터선의 구동 방식에 따라서, 선택 신호 SEL에 따라, 1 주사선의 아날로그 전압(선택된 기준 전압)이, 대응하는 데이터선 DL에 화소 기록 전압으로서 전달되어, 선택 게이트선에 접속되는 화소에 기록된다.
1 수평 주사 기간 1H의 사이에, 디코더(26a-26h)가, 각각, k 회 디코딩 동작을 실행할 뿐이다. 도 9에 도시하는 바와 같이 디코더(26a-26h)가, k개의 데이터선 DL에 대응하여 배치된다. 이 경우에도, 디코더(26a-26h)의 구성 요소의 스위치수는 저감되어 있어, 여유를 갖고, 이 표시 장치 구동 회로부에 배치할 수 있다.
또한, 디코더(26a-26h)가, 화소 내의 트랜지스터와 마찬가지의 저온 폴리실리콘 TFT로 구성되는 경우에도, 각 디코더(26a-26h)의 출력 신호선의 부하는 작아, 고속으로 디코딩 동작을 할 수 있다. 또한, 스위칭 소자의 수가 적기 때문에, 레이아웃 면적이 작고, k개의 데이터선의 피치에 대응하여 여유를 갖고 디코더(26a-26h)를 배치할 수 있다.
또, 상술의 설명에 있어서는, 디코더(26a-26h)는 k개의 데이터선 DL에 하나 배치되어 있다. 그러나, 디코더(26a-26h)는 데이터선 DL 각각에 대응하여 배치되더라도 좋다.
이상과 같이, 본 발명의 실시예 3에 따르면, 표시 장치의 계조 표시를 실행 하기 위한 아날로그 전압을 생성하는 디코더를, 소정수의 데이터선에 대하여 하나 배치하고 있어, 하나의 디코더를 이용하여 1 주사선의 각 화소 데이터의 디코딩 동작을 실행하는 경우에 비해서 동작 주파수(디코딩 동작회수)를 저감할 수 있어, 충분히 긴 디코딩 시간을 확보할 수 있다. 또한, 디코더는 화소 데이터의 상위 비트 및 하위 비트그룹 각각에 나눠 디코더 동작을 실행하고 있고, 그 점유 면적은 작아, 소점유 면적의 화소 구동 회로를 실현할 수 있어, 구동 회로 일체형 표시 장치를 소점유 면적으로 실현할 수 있다.
또, 화소 PX는 액정 소자이더라도 좋고, 또한 유기 EL(electroluminescence) 등의 전계발광 소자이더라도 좋다. 아날로그 전압에 따라서, 휘도가 설정되는 화소이면, 본원 발명의 디코더는 적용할 수 있다.
본 발명에 따른 디코딩 회로는, 통상의, 복수의 선택 후보 중에서 하나를 선택하는 디코딩 회로에 이용할 수 있다. 또한, 표시 장치에 있어서 계조 표시용의 아날로그 전압을 발생하는 기준 전압 선택형 화소 구동 회로 등의 디지털/아날로그 변환을 하는 회로 부분에 적용할 수 있다. 또한, 휴대기기 용도 등에 있어서의 소점유 면적의 구동 회로 일체형 표시 장치에 대하여 적용할 수 있다.
본 발명을 상세히 설명하여 나타내어 왔지만, 이것은 예시를 위한 것뿐으로서, 한정으로 잡아서는 안되고, 발명의 정신과 범위는 첨부의 청구의 범위에 의해서만 한정되는 것이 분명히 이해될 것이다.
복수의 제 1 서브 디코딩 회로 각각에 대하여 하나의 직렬 신호 전달 경로로 형성되는 제 2 서브 디코딩 회로가 배치된다. 따라서, 출력선에 접속되는 스위칭 소자의 수를 저감할 수 있고, 출력선의 기생 용량을 저감할 수 있어, 고속으로 디코딩 결과 신호를 생성할 수 있다. 또한, 복수의 제 1 서브 디코딩 회로 각각에 대하여, 하나의 직렬 신호 전달 경로가 배치될 뿐이며, 디코딩 회로의 구성 요소의 수를 저감할 수 있어, 레이아웃 면적을 저감할 수 있다.

Claims (10)

  1. 복수 비트의 다 비트 디지털 데이터를 디코딩하여, 디코딩 결과를 나타내는 전기 신호를 출력하는 디코딩 회로로서,
    상기 다 비트 디지털 데이터의 제 1 비트그룹에 대응하여 배치되고, 상기 제 1 비트그룹을 디코딩하는 제 1 비트그룹 디코딩 회로를 구비하고, 상기 다 비트 디지털 데이터는 적어도 하나가 복수 비트를 갖는 복수의 비트그룹으로 분할되고, 상기 복수의 비트그룹은 상기 제 1 비트그룹을 포함하며, 상기 제 1 비트그룹 디코딩 회로는, 각각이 복수의 출력 후보를 포함하는 복수의 세트 각각에 대응하여 배치되는 복수의 제 1 서브 디코딩 회로를 구비하고, 각 상기 제 1 서브 디코딩 회로는, 상기 제 1 비트그룹의 비트를 공통으로 받아 대응하는 출력 후보의 세트에서 하나의 출력 후보를 선택하며,
    상기 다 비트 디지털 데이터의 제 2 비트그룹에 대응하여 배치되고, 상기 제 2 비트그룹을 디코딩하여 상기 제 1 비트그룹 디코딩 회로의 출력을 선택하여 상기 디코딩 결과를 나타내는 전기 신호를 출력하는 제 2 비트그룹 디코딩 회로를 구비하고, 상기 제 2 비트그룹 디코딩 회로는, 각 상기 제 1 서브 디코딩 회로에 대응하여 배치되고, 또한 상기 제 2 비트그룹을 공통으로 받아 대응하는 제 1 서브 디코딩 회로의 출력을 선택하여 출력선에 출력하는 복수의 제 2 서브 디코딩 회로를 구비하고, 각 상기 제 2 서브 디코딩 회로는, 상기 제 2 비트그룹의 비트에 대응하여 마련되고, 대응하는 비트에 응답하여 선택적으로 도통하는 스위칭 소자 직렬체를 구비하고, 각 상기 스위칭 소자 직렬체는 상기 출력선에 공통으로 결합되며, 상기 출력선에 상기 디코딩 결과를 나타내는 전기 신호가 출력되는
    디코딩 회로.
  2. 제 1 항에 있어서,
    상기 제 1 비트그룹은 M 비트의 데이터 비트를 구비하고, 상기 출력 후보의 세트 각각은 2의 M승의 출력 후보를 구비하고, 상기 M은 1 이상의 정수이며, 또한
    상기 제 2 비트그룹은 N 비트의 데이터 비트를 구비하고, 상기 제 1 서브 디코딩 회로는 2의 N승개 마련되고, 상기 N은 1 이상의 정수이며, 또한 상기 제 2 서브 디코딩 회로는 각 상기 제 1 서브 디코딩 회로에 대응하여 배치되는
    디코딩 회로.
  3. 제 1 항에 있어서,
    상기 출력 후보의 세트는, 각각이 레벨이 고정되고 또한 전압 레벨이 서로 다른 복수의 기준 전압의 세트이며, 각 상기 세트마다 기준 전압의 레벨이 다르고,
    상기 다 비트 디지털 데이터가 표현하는 값에 대응하는 레벨의 하나의 기준 전압이 선택되어 상기 출력선에 전달되는 디코딩 회로.
  4. 제 1 항에 있어서,
    상기 제 1 비트그룹은 상기 다 비트 데이터의 하위 비트의 그룹이며,
    상기 제 2 비트그룹은 상기 다 비트 데이터의 상위 비트의 그룹인
    디코딩 회로.
  5. 제 4 항에 있어서,
    상기 출력 후보는, 크기 순서대로 순차적으로 배열되어 소정수마다 상기 세트로 분할되고,
    상기 제 2 서브 디코딩 회로는, 상기 상위 비트그룹의 전체 비트가 표현하는 값의 크기 순서대로 상기 출력 후보의 세트에 대응하도록 상기 제 1 서브 디코딩 회로에 대응하여 배치되는
    디코딩 회로.
  6. 제 1 항에 있어서,
    각 상기 스위칭 소자는 상보 MOS 아날로그 스위치로 구성되는 디코딩 회로.
  7. 다 비트 디지털 데이터가 표현하는 표시 화소 데이터를 아날로그 전압으로 변환하는 적어도 하나의 디지털/아날로그 변환 회로와,
    각각에 복수의 표시 화소가 결합되는 복수의 데이터선와,
    상기 디지털/아날로그 변환 회로가 출력하는 아날로그 전압에 따라서 상기 데이터선을 구동하는 데이터선 구동 회로
    를 구비하되,
    상기 다비트 디지털 데이터는 복수 비트의 제 1 비트그룹과 복수 비트의 제 2 비트그룹을 포함하고,
    상기 디지털/아날로그 변환 회로는,
    상기 다 비트 디지털 데이터의 복수 비트의 제 1 비트그룹에 대응하여 배치되어, 상기 제 1 비트그룹을 디코딩하는 제 1 비트그룹 디코딩 회로와,
    상기 다 비트 디지털 데이터의 복수 비트의 제 2 비트그룹에 대응하여 배치되어, 상기 제 2 비트그룹을 디코딩해서 상기 제 1 비트그룹 디코딩 회로의 출력을 선택하여, 상기 디코딩 결과를 나타내는 전기 신호를 출력하는 제 2 비트그룹 디코딩 회로를 구비하고,
    상기 제 1 비트그룹 디코딩 회로는, 각각이 복수의 출력 후보를 포함하는 복수의 세트 각각에 대응하여 배치되는 복수의 제 1 서브 디코딩 회로를 구비하고, 각 상기 제 1 서브 디코딩 회로는, 상기 제 1 비트그룹을 공통으로 받아 대응하는 출력 후보의 세트에서 하나의 출력 후보를 선택하고,
    또한, 상기 제 2 비트그룹 디코딩 회로는, 각 상기 제 1 서브 디코딩 회로에 대응하여 배치되고 또한 상기 제 2 비트그룹을 공통으로 받아 대응하는 제 1 서브 디코딩 회로의 출력을 선택하여 출력선에 출력하는 복수의 제 2 서브 디코딩 회로를 구비하고, 각 상기 제 2 서브 디코딩 회로는, 각각이 상기 제 2 비트그룹의 비트에 응답하여 선택적으로 도통하는 복수의 스위칭 소자의 직렬체를 구비하고, 각 상기 직렬체는 출력선에 공통으로 결합되며, 상기 출력선에 상기 디코딩 결과를 나타내는 아날로그 전압 신호를 출력하는
    표시 장치.
  8. 제 7 항에 있어서,
    상기 디지털/아날로그 변환 회로의 출력 전압 신호를 순차적으로 선택하여 상기 데이터선 구동 회로로 전달하는 전환 회로를 더 구비하는 표시 장치.
  9. 제 7 항에 있어서,
    상기 디지털/아날로그 변환 회로는 상기 복수의 데이터선의 소정수의 데이터선의 세트마다 배치되는 표시 장치.
  10. 제 9 항에 있어서,
    상기 데이터선 구동 회로는 상기 소정수의 데이터선의 세트마다 배치되고,
    상기 표시 장치는, 상기 디지털/아날로그 변환 회로의 출력 전압 신호를 순차적으로 선택하여 대응하는 세트의 데이터선 구동 회로로 전달하는 전환 회로를 더 구비하는 표시 장치.
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