JP2000066642A - 液晶表示装置およびそのデータ線駆動回路 - Google Patents
液晶表示装置およびそのデータ線駆動回路Info
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Abstract
(57)【要約】
【課題】装置の小面積化、狭額縁化を実現でき、また、
多階調化を実現できる液晶表示装置およびそのデータ線
駆動回路を提供する。 【解決手段】画像データの上位ビットの階調数に応じた
数の基準電圧線Ｖ１Ｌ〜Ｖ８Ｌと、画像データの下位ビ
ットを受けて、その情報の内容毎に対応してあらかじめ
設定された時間毎にパルス信号を出力する下位ビットデ
コード回路２３１と、画像データの上位ビットおよび下
位ビットデコード回路によるパルス信号Ｓblowを受け
て、上位ビット情報の内容に応じた基準電圧線をパルス
信号がアクティブの期間のみ選択して、選択した基準電
圧線の電圧をデータ線に供給する基準電圧選択回路２３
２とを備えたＤＡＣ２３−１〜２３−ｍを有するデータ
線駆動回路２０と、各基準電圧線に画像データの下位ビ
ットの階調数だけ変化する基準電圧を供給する基準電圧
発生回路３０とを設ける。
多階調化を実現できる液晶表示装置およびそのデータ線
駆動回路を提供する。 【解決手段】画像データの上位ビットの階調数に応じた
数の基準電圧線Ｖ１Ｌ〜Ｖ８Ｌと、画像データの下位ビ
ットを受けて、その情報の内容毎に対応してあらかじめ
設定された時間毎にパルス信号を出力する下位ビットデ
コード回路２３１と、画像データの上位ビットおよび下
位ビットデコード回路によるパルス信号Ｓblowを受け
て、上位ビット情報の内容に応じた基準電圧線をパルス
信号がアクティブの期間のみ選択して、選択した基準電
圧線の電圧をデータ線に供給する基準電圧選択回路２３
２とを備えたＤＡＣ２３−１〜２３−ｍを有するデータ
線駆動回路２０と、各基準電圧線に画像データの下位ビ
ットの階調数だけ変化する基準電圧を供給する基準電圧
発生回路３０とを設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置およ
びそのデータ線駆動回路に関するものである。
びそのデータ線駆動回路に関するものである。
【０００２】
【従来の技術】近年、表示装置として液晶を用いた表示
パネル装置の躍進が著しい。この表示パネル装置は、ビ
デオカムコーダのビューファインダや液晶表示パネル、
自動車用のテレビや、ナビゲーションシステムの表示パ
ネル、ノート型パソコンのディスプレイ等に広く使われ
ている。
パネル装置の躍進が著しい。この表示パネル装置は、ビ
デオカムコーダのビューファインダや液晶表示パネル、
自動車用のテレビや、ナビゲーションシステムの表示パ
ネル、ノート型パソコンのディスプレイ等に広く使われ
ている。
【０００３】また最近では、液晶パネルを用いたリアプ
ロジェクション型のテレビジョン受像機、またＯＨＰを
用いずにパソコンの画面を直接スクリーンに投影するプ
ロジェクタ装置等も普及しつつある。また従来ＣＲＴを
用いていたデスクトップ型のパソコンのディスプレイを
液晶パネルに置き換え、省スペース、省電力を達成しよ
うとする動きもある。
ロジェクション型のテレビジョン受像機、またＯＨＰを
用いずにパソコンの画面を直接スクリーンに投影するプ
ロジェクタ装置等も普及しつつある。また従来ＣＲＴを
用いていたデスクトップ型のパソコンのディスプレイを
液晶パネルに置き換え、省スペース、省電力を達成しよ
うとする動きもある。
【０００４】これらの背景には、液晶パネルの、高精細
度化、高画質化（フルカラー化、高コントラスト化、広
視角化、動画対応、等）と周辺技術（駆動回路／素子技
術、バックライト、その他）の向上がある。それらの技
術の総合的な向上により、液晶表示装置が幅広い応用分
野に使われるようになった。
度化、高画質化（フルカラー化、高コントラスト化、広
視角化、動画対応、等）と周辺技術（駆動回路／素子技
術、バックライト、その他）の向上がある。それらの技
術の総合的な向上により、液晶表示装置が幅広い応用分
野に使われるようになった。
【０００５】ところで、最先端の液晶表示装置における
表示パネルの画質はＣＲＴディスプレイに見劣りしない
ようになりつつあるが、未だ改善されなければならない
部分も多い。その一つに液晶パネルの駆動回路が挙げら
れる。
表示パネルの画質はＣＲＴディスプレイに見劣りしない
ようになりつつあるが、未だ改善されなければならない
部分も多い。その一つに液晶パネルの駆動回路が挙げら
れる。
【０００６】高精細度、高画質の液晶表示パネルの駆動
回路は、非常に大規模で、多数のチップを必要とし、か
つ精度の高い回路が必要とされ、表示画質は表示パネル
のコストを制約する大きな要素のひとつとなっている。
以下、従来の液晶表示パネルの駆動回路について詳細に
説明する。
回路は、非常に大規模で、多数のチップを必要とし、か
つ精度の高い回路が必要とされ、表示画質は表示パネル
のコストを制約する大きな要素のひとつとなっている。
以下、従来の液晶表示パネルの駆動回路について詳細に
説明する。
【０００７】液晶素子には多くの種類が存在するが、フ
ルカラーかつ動画が表示可能なパネルは、ＴＦＴ(Thin
Film Transistor)型と呼ばれ、画素を構成する個々の液
晶素子に、薄膜トランジスタ（ＴＦＴ）を集積する構造
を持つものがほとんどである。
ルカラーかつ動画が表示可能なパネルは、ＴＦＴ(Thin
Film Transistor)型と呼ばれ、画素を構成する個々の液
晶素子に、薄膜トランジスタ（ＴＦＴ）を集積する構造
を持つものがほとんどである。
【０００８】図７は、ＴＦＴ型液晶表示パネルの画素を
形成するセルの回路的な構造を示す図である。ＴＦＴ型
液晶表示パネルの画素セルは、図７に示すように、個々
の液晶セルＣＣの一端は対向電極ＥＬに接続されてい
る。この対向電極ＥＬには全画素セル全てが共通に接続
される。他端は個々の画素セル毎に設けられたＴＦＴに
接続される。ＴＦＴはスイッチとして用いられるため、
ソース、ドレインの区別は本来無いが、便宜上ここで
は、ソースが液晶セルＣＣに接続されるものとする。Ｔ
ＦＴのゲートはゲート駆動線ＧＬに接続され、その駆動
信号により画素データを書き込むラインが選択される。
またドレインは選択されたラインの個々の液晶セルに書
き込まれる画素データが供給されるデータ線ＤＬに接続
される。選択されたラインへの書き込み時間が終了する
と、そのラインのＴＦＴはオフするが、画素データは液
晶セルＣＣやＴＦＴの容量のため、次の書き込みが行わ
れるまでその電位が保持される。
形成するセルの回路的な構造を示す図である。ＴＦＴ型
液晶表示パネルの画素セルは、図７に示すように、個々
の液晶セルＣＣの一端は対向電極ＥＬに接続されてい
る。この対向電極ＥＬには全画素セル全てが共通に接続
される。他端は個々の画素セル毎に設けられたＴＦＴに
接続される。ＴＦＴはスイッチとして用いられるため、
ソース、ドレインの区別は本来無いが、便宜上ここで
は、ソースが液晶セルＣＣに接続されるものとする。Ｔ
ＦＴのゲートはゲート駆動線ＧＬに接続され、その駆動
信号により画素データを書き込むラインが選択される。
またドレインは選択されたラインの個々の液晶セルに書
き込まれる画素データが供給されるデータ線ＤＬに接続
される。選択されたラインへの書き込み時間が終了する
と、そのラインのＴＦＴはオフするが、画素データは液
晶セルＣＣやＴＦＴの容量のため、次の書き込みが行わ
れるまでその電位が保持される。
【０００９】図７に示したＴＦＴ型液晶表示パネルの画
素セルの構造は、全てのパネルにおいて共通である。一
方、ＴＦＴの構造／製造方法、対向電極の駆動方法、画
素データの駆動方法にはいくつかの種類が存在する。
素セルの構造は、全てのパネルにおいて共通である。一
方、ＴＦＴの構造／製造方法、対向電極の駆動方法、画
素データの駆動方法にはいくつかの種類が存在する。
【００１０】ＴＦＴの構造／製造方法には、アモルファ
スシリコンを使う方法と、ポリ（多結晶）シリコンを使
う方法に大別される。前者は高温プロセスを必要としな
いので、ガラスを基板とした大型のパネルが作りやす
い。後者は、高温プロセスのため、石英基板が必要で、
これまでは小型のパネルに限定されてきた。最近レーザ
アニール等の技術の進歩により、低温でポリシリコンＴ
ＦＴを形成する技術も開発され、中型パネルもポリシリ
コンＴＦＴ型で製造することができるようになった。ポ
リシリコンＴＦＴ内のキャリアの移動度はアモルファス
シリコンＴＦＴ内に比較し１桁程度大きい。したがって
アモルファスＴＦＴの場合、そのオン抵抗が高く、書き
込み時間をかなり長く取ることが必要であった。それに
対しポリシリコンＴＦＴの場合は書き込み時間がかなり
短くて済む。
スシリコンを使う方法と、ポリ（多結晶）シリコンを使
う方法に大別される。前者は高温プロセスを必要としな
いので、ガラスを基板とした大型のパネルが作りやす
い。後者は、高温プロセスのため、石英基板が必要で、
これまでは小型のパネルに限定されてきた。最近レーザ
アニール等の技術の進歩により、低温でポリシリコンＴ
ＦＴを形成する技術も開発され、中型パネルもポリシリ
コンＴＦＴ型で製造することができるようになった。ポ
リシリコンＴＦＴ内のキャリアの移動度はアモルファス
シリコンＴＦＴ内に比較し１桁程度大きい。したがって
アモルファスＴＦＴの場合、そのオン抵抗が高く、書き
込み時間をかなり長く取ることが必要であった。それに
対しポリシリコンＴＦＴの場合は書き込み時間がかなり
短くて済む。
【００１１】このように、ポリシリコンＴＦＴ型はオン
抵抗が小さいので、書き込み時間を大幅に短くすること
ができることから、たとえばビデオカムコーダのビュー
ファインダ用程度の画素数の少ないパネルでは、ほとん
どの回路を液晶表示パネル上に構築することが可能であ
る。
抵抗が小さいので、書き込み時間を大幅に短くすること
ができることから、たとえばビデオカムコーダのビュー
ファインダ用程度の画素数の少ないパネルでは、ほとん
どの回路を液晶表示パネル上に構築することが可能であ
る。
【００１２】ポリシリコンＴＦＴ型のデジタル入力のデ
ータ線駆動回路は、たとえばＴＦＴ基板上に基準電圧選
択型のアナログ−デジタル変換回路（ＤＡＣ）を、各デ
ータ線（カラム線）毎に設けて構成されている。この基
準電圧選択型ＤＡＣは、外部より入力された基準電圧信
号のうち一本だけを各データ線毎にサンプリングされた
データに基づいて選択するもので、トランジスタの素子
ばらつきに非常に強く、ＴＦＴによるＤＡＣとして好適
なものである。
ータ線駆動回路は、たとえばＴＦＴ基板上に基準電圧選
択型のアナログ−デジタル変換回路（ＤＡＣ）を、各デ
ータ線（カラム線）毎に設けて構成されている。この基
準電圧選択型ＤＡＣは、外部より入力された基準電圧信
号のうち一本だけを各データ線毎にサンプリングされた
データに基づいて選択するもので、トランジスタの素子
ばらつきに非常に強く、ＴＦＴによるＤＡＣとして好適
なものである。
【００１３】
【発明が解決しようとする課題】しかしながら、基準電
圧選択型ＤＡＣには、回路の必要ビット数が増加したと
き、すなわち液晶表示装置の階調数が増加したとき、回
路面積が急激に増大するという欠点がある。たとえば、
３ビットＤＡＣでは、８本の基準電圧線と、スイッチお
よびデコード回路からなる８個の基準電圧線の選択回路
があればよいが、６ビットＤＡＣでは、６４本の基準電
圧線と６４個の選択回路が必要になる。すなわち、３ビ
ットの増加で、ＤＡＣの面積は８倍に増えてしまう。
圧選択型ＤＡＣには、回路の必要ビット数が増加したと
き、すなわち液晶表示装置の階調数が増加したとき、回
路面積が急激に増大するという欠点がある。たとえば、
３ビットＤＡＣでは、８本の基準電圧線と、スイッチお
よびデコード回路からなる８個の基準電圧線の選択回路
があればよいが、６ビットＤＡＣでは、６４本の基準電
圧線と６４個の選択回路が必要になる。すなわち、３ビ
ットの増加で、ＤＡＣの面積は８倍に増えてしまう。
【００１４】この急激な面積増加は、デザインルールの
粗いポリシリコンＴＦＴ型回路にとっては重大な問題で
ある。実際、基準電圧選択型ＤＡＣで６ビット以上の駆
動回路一体型の多階調ポリシリコンＴＦＴ型液晶表示装
置を作製するためには、大きな基板面積が必要となり、
その実現は極めて困難である。
粗いポリシリコンＴＦＴ型回路にとっては重大な問題で
ある。実際、基準電圧選択型ＤＡＣで６ビット以上の駆
動回路一体型の多階調ポリシリコンＴＦＴ型液晶表示装
置を作製するためには、大きな基板面積が必要となり、
その実現は極めて困難である。
【００１５】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、装置の小面積化、狭額縁化を実
現でき、また、多階調化を実現できる液晶表示装置およ
びそのデータ線駆動回路を提供することにある。
のであり、その目的は、装置の小面積化、狭額縁化を実
現でき、また、多階調化を実現できる液晶表示装置およ
びそのデータ線駆動回路を提供することにある。
【００１６】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、複数ビットからなるデジタル画像データ
を受けて、画素セルが接続されたデータ線に、入力デー
タに応じた階調レベルの信号出力を行って所定の画素セ
ルへの書き込み行う液晶表示装置であって、上記画像デ
ータの上位ビットの階調数に応じた数の基準電圧線と、
上記画像データの下位ビットを受けて、その情報の内容
毎に対応してあらかじめ設定された時間毎にパルス信号
を出力する下位ビットデコード回路と、上記画像データ
の上位ビットおよび上記下位ビットデコード回路による
パルス信号を受けて、上位ビット情報の内容に応じた基
準電圧線を当該パルス信号がアクティブの期間のみ選択
して、選択した基準電圧線の電圧を上記データ線に供給
する基準電圧選択回路とを備えたアナログ−デジタル変
換回路を有するデータ線駆動回路と、上記各基準電圧線
に上記画像データの下位ビットの階調数だけ変化する基
準電圧を供給する基準電圧発生回路とを有する。
め、本発明は、複数ビットからなるデジタル画像データ
を受けて、画素セルが接続されたデータ線に、入力デー
タに応じた階調レベルの信号出力を行って所定の画素セ
ルへの書き込み行う液晶表示装置であって、上記画像デ
ータの上位ビットの階調数に応じた数の基準電圧線と、
上記画像データの下位ビットを受けて、その情報の内容
毎に対応してあらかじめ設定された時間毎にパルス信号
を出力する下位ビットデコード回路と、上記画像データ
の上位ビットおよび上記下位ビットデコード回路による
パルス信号を受けて、上位ビット情報の内容に応じた基
準電圧線を当該パルス信号がアクティブの期間のみ選択
して、選択した基準電圧線の電圧を上記データ線に供給
する基準電圧選択回路とを備えたアナログ−デジタル変
換回路を有するデータ線駆動回路と、上記各基準電圧線
に上記画像データの下位ビットの階調数だけ変化する基
準電圧を供給する基準電圧発生回路とを有する。
【００１７】また、本発明は、シリアル信号として供給
されるデジタル画像データをパラレル信号に変換し、画
素セルが接続された複数のデータ線に、入力データに応
じた階調レベルの信号出力を行って所定の画素セルへの
並列書き込み行う液晶表示装置であって、上記画像デー
タの上位ビットの階調数に応じた数の基準電圧線と、上
記画像データの下位ビットを受けて、その情報の内容毎
に対応してあらかじめ設定された時間毎にパルス信号を
出力する下位ビットデコード回路と、各データ線に対応
して設けられ、上記画像データの上位ビットおよび上記
下位ビットデコード回路によるパルス信号を受けて、上
位ビット情報の内容に応じた基準電圧線を当該パルス信
号がアクティブの期間のみ選択して、選択した基準電圧
線の電圧を上記データ線に供給する基準電圧選択回路と
を備えた複数のアナログ−デジタル変換回路を有するデ
ータ線駆動回路と、上記各基準電圧線に上記画像データ
の下位ビットの階調数だけ変化する基準電圧を供給する
基準電圧発生回路とを有する。
されるデジタル画像データをパラレル信号に変換し、画
素セルが接続された複数のデータ線に、入力データに応
じた階調レベルの信号出力を行って所定の画素セルへの
並列書き込み行う液晶表示装置であって、上記画像デー
タの上位ビットの階調数に応じた数の基準電圧線と、上
記画像データの下位ビットを受けて、その情報の内容毎
に対応してあらかじめ設定された時間毎にパルス信号を
出力する下位ビットデコード回路と、各データ線に対応
して設けられ、上記画像データの上位ビットおよび上記
下位ビットデコード回路によるパルス信号を受けて、上
位ビット情報の内容に応じた基準電圧線を当該パルス信
号がアクティブの期間のみ選択して、選択した基準電圧
線の電圧を上記データ線に供給する基準電圧選択回路と
を備えた複数のアナログ−デジタル変換回路を有するデ
ータ線駆動回路と、上記各基準電圧線に上記画像データ
の下位ビットの階調数だけ変化する基準電圧を供給する
基準電圧発生回路とを有する。
【００１８】また、本発明は、複数ビットからなるデジ
タル画像データを受けて、画素セルが接続されたデータ
線に、入力データに応じた階調レベルの信号出力を行っ
て所定の画素セルへの書き込み行う液晶表示装置のデー
タ線駆動回路であって、上記画像データの下位ビットの
階調数だけ変化する基準電圧が供給される、上記画像デ
ータの上位ビットの階調数に応じた数の基準電圧線と、
上記画像データの下位ビットを受けて、その情報の内容
毎に対応してあらかじめ設定された時間毎にパルス信号
を出力する下位ビットデコード回路と、上記画像データ
の上位ビットおよび上記下位ビットデコード回路による
パルス信号を受けて、上位ビット情報の内容に応じた基
準電圧線を当該パルス信号がアクティブの期間のみ選択
して、選択した基準電圧線の電圧を上記データ線に供給
する基準電圧選択回路とを備えたアナログ−デジタル変
換回路を有する。
タル画像データを受けて、画素セルが接続されたデータ
線に、入力データに応じた階調レベルの信号出力を行っ
て所定の画素セルへの書き込み行う液晶表示装置のデー
タ線駆動回路であって、上記画像データの下位ビットの
階調数だけ変化する基準電圧が供給される、上記画像デ
ータの上位ビットの階調数に応じた数の基準電圧線と、
上記画像データの下位ビットを受けて、その情報の内容
毎に対応してあらかじめ設定された時間毎にパルス信号
を出力する下位ビットデコード回路と、上記画像データ
の上位ビットおよび上記下位ビットデコード回路による
パルス信号を受けて、上位ビット情報の内容に応じた基
準電圧線を当該パルス信号がアクティブの期間のみ選択
して、選択した基準電圧線の電圧を上記データ線に供給
する基準電圧選択回路とを備えたアナログ−デジタル変
換回路を有する。
【００１９】また、本発明は、シリアル信号として供給
されるデジタル画像データをパラレル信号に変換し、画
素セルが接続された複数のデータ線に、入力データに応
じた階調レベルの信号出力を行って所定の画素セルへの
並列書き込み行う液晶表示装置のデータ線駆動回路であ
って、上記画像データの下位ビットの階調数だけ変化す
る基準電圧が供給される、上記画像データの上位ビット
の階調数に応じた数の基準電圧線と、上記画像データの
下位ビットを受けて、その情報の内容毎に対応してあら
かじめ設定された時間毎にパルス信号を出力する下位ビ
ットデコード回路と、各データ線に対応して設けられ、
上記画像データの上位ビットおよび上記下位ビットデコ
ード回路によるパルス信号を受けて、上位ビット情報の
内容に応じた基準電圧線を当該パルス信号がアクティブ
の期間のみ選択して、選択した基準電圧線の電圧を上記
データ線に供給する基準電圧選択回路とを備えた複数の
アナログ−デジタル変換回路を有する。
されるデジタル画像データをパラレル信号に変換し、画
素セルが接続された複数のデータ線に、入力データに応
じた階調レベルの信号出力を行って所定の画素セルへの
並列書き込み行う液晶表示装置のデータ線駆動回路であ
って、上記画像データの下位ビットの階調数だけ変化す
る基準電圧が供給される、上記画像データの上位ビット
の階調数に応じた数の基準電圧線と、上記画像データの
下位ビットを受けて、その情報の内容毎に対応してあら
かじめ設定された時間毎にパルス信号を出力する下位ビ
ットデコード回路と、各データ線に対応して設けられ、
上記画像データの上位ビットおよび上記下位ビットデコ
ード回路によるパルス信号を受けて、上位ビット情報の
内容に応じた基準電圧線を当該パルス信号がアクティブ
の期間のみ選択して、選択した基準電圧線の電圧を上記
データ線に供給する基準電圧選択回路とを備えた複数の
アナログ−デジタル変換回路を有する。
【００２０】本発明では、好適には、各基準電圧線に
は、１水平期間の間で時間とともに上記画像データの下
位ビットの階調数だけ変化する基準電圧が供給される。
は、１水平期間の間で時間とともに上記画像データの下
位ビットの階調数だけ変化する基準電圧が供給される。
【００２１】また、好適には、各基準電圧線には、１水
平期間の間で時間とともに下位ビットデコード回路の出
力パルス信号がアクティブになる時間に合わせて、基準
電圧が目的の下位ビット階調分だけ変化する基準電圧が
供給される。
平期間の間で時間とともに下位ビットデコード回路の出
力パルス信号がアクティブになる時間に合わせて、基準
電圧が目的の下位ビット階調分だけ変化する基準電圧が
供給される。
【００２２】本発明によれば、外部から入力されるデジ
タル画像データは、たとえばサンプリング処理等を受け
て、メモリ等に格納される。そして、メモリに格納され
た複数ビットの画像データは、各データ線に対応して設
けられたデジタル−アナログ変換回路に供給されるが、
そのうち下位ビットが下位ビットデコード回路に供給さ
れ、上位ビットが基準電圧選択回路に供給される。下位
ビットデコード回路では、下位ビット情報を受けて、そ
の情報の内容毎に対応してあらかじめ設定された時間毎
にパルス信号が生成され、基準電圧選択回路に出力され
る。このとき、たとえば基準電圧発生回路においては、
たとえば１水平期間の間で時間とともに画素データの下
位ビットの階調数だけ変化する、または、１水平期間の
間で時間とともに下位ビットデコード回路の出力パルス
信号がアクティブになる時間に合わせて、基準電圧が目
的の下位ビット階調分だけ変化する基準電圧が発生さ
れ、各基準電圧線に供給されている。基準電圧選択回路
では、画像データの上位ビットおよび下位ビットデコー
ド回路によるパルス信号を受けて、上位ビット情報の内
容に応じた基準電圧線がパルス信号がアクティブの間の
み選択され、選択した基準電圧線の電圧がデータ線に供
給される。
タル画像データは、たとえばサンプリング処理等を受け
て、メモリ等に格納される。そして、メモリに格納され
た複数ビットの画像データは、各データ線に対応して設
けられたデジタル−アナログ変換回路に供給されるが、
そのうち下位ビットが下位ビットデコード回路に供給さ
れ、上位ビットが基準電圧選択回路に供給される。下位
ビットデコード回路では、下位ビット情報を受けて、そ
の情報の内容毎に対応してあらかじめ設定された時間毎
にパルス信号が生成され、基準電圧選択回路に出力され
る。このとき、たとえば基準電圧発生回路においては、
たとえば１水平期間の間で時間とともに画素データの下
位ビットの階調数だけ変化する、または、１水平期間の
間で時間とともに下位ビットデコード回路の出力パルス
信号がアクティブになる時間に合わせて、基準電圧が目
的の下位ビット階調分だけ変化する基準電圧が発生さ
れ、各基準電圧線に供給されている。基準電圧選択回路
では、画像データの上位ビットおよび下位ビットデコー
ド回路によるパルス信号を受けて、上位ビット情報の内
容に応じた基準電圧線がパルス信号がアクティブの間の
み選択され、選択した基準電圧線の電圧がデータ線に供
給される。
【００２３】
【発明の実施の形態】図１は、本発明に係るポリシリコ
ンＴＦＴ型液晶表示装置の一実施形態を示す回路図で、
図２は、本発明に係るデータ線駆動回路のＤＡＣの構成
を示すブロック図である。
ンＴＦＴ型液晶表示装置の一実施形態を示す回路図で、
図２は、本発明に係るデータ線駆動回路のＤＡＣの構成
を示すブロック図である。
【００２４】この液晶表示装置は、図１に示すように、
液晶表示パネル１０、データ線駆動回路２０、および基
準電圧発生回路３０により構成され、液晶表示パネル１
０およびデータ線駆動回路２０はＴＦＴ基板上に集積さ
れている。
液晶表示パネル１０、データ線駆動回路２０、および基
準電圧発生回路３０により構成され、液晶表示パネル１
０およびデータ線駆動回路２０はＴＦＴ基板上に集積さ
れている。
【００２５】液晶表示パネル１０においては、図７に示
すように、液晶セルとＴＦＴからなる画素セルＰＸＣが
水平、垂直方向にｍ、ｎ個配置されている。画素セルＰ
ＸＣの端子ＳおよびＧはそれぞれデータ駆動信号端子、
ゲート駆動信号端子である。同一の水平方向ラインに配
置された画素セルＰＸＣは、ゲート駆動信号端子Ｇが共
通のゲート線ＧＬ１〜ＧＬｎに接続され、各ゲート線Ｇ
Ｌ１〜ＧＬｎはゲート線駆動回路１１に接続されてい
る。また、同一の垂直方向列に配置された画素セルＰＸ
Ｃは、データ駆動信号端子Ｓが共通のデータ線ＤＬ１〜
ＤＬｍに接続され、各データ線ＤＬ１〜ＤＬｍはデータ
線駆動回路２０に接続されている。
すように、液晶セルとＴＦＴからなる画素セルＰＸＣが
水平、垂直方向にｍ、ｎ個配置されている。画素セルＰ
ＸＣの端子ＳおよびＧはそれぞれデータ駆動信号端子、
ゲート駆動信号端子である。同一の水平方向ラインに配
置された画素セルＰＸＣは、ゲート駆動信号端子Ｇが共
通のゲート線ＧＬ１〜ＧＬｎに接続され、各ゲート線Ｇ
Ｌ１〜ＧＬｎはゲート線駆動回路１１に接続されてい
る。また、同一の垂直方向列に配置された画素セルＰＸ
Ｃは、データ駆動信号端子Ｓが共通のデータ線ＤＬ１〜
ＤＬｍに接続され、各データ線ＤＬ１〜ＤＬｍはデータ
線駆動回路２０に接続されている。
【００２６】ゲート線駆動回路１１は、基本的にはシフ
トレジスタにより構成され、垂直同期信号ＶＳＹＮＣと
ラインクロックＬＣＬＫより、ライン選択信号を発生す
る。
トレジスタにより構成され、垂直同期信号ＶＳＹＮＣと
ラインクロックＬＣＬＫより、ライン選択信号を発生す
る。
【００２７】データ線駆動回路２０は、シリアル（直
列）データとして供給されるデジタルの画像データＩＭ
Ｄを１ライン分のパラレル（並列）なアナログ信号に変
換する。具体的には、外部から入力されるデジタル画像
データをサンプリングするサンプリング回路２１、サン
プリング回路２１でサンプリングされたデータを格納す
るラインメモリ２２、およびｍ本の各データ線ＤＬ１〜
ＤＬｍに対応して設けられた基準電圧選択型ＤＡＣ（デ
ジタル−アナログ変換回路）２３−１〜２３−ｍから構
成されている。
列）データとして供給されるデジタルの画像データＩＭ
Ｄを１ライン分のパラレル（並列）なアナログ信号に変
換する。具体的には、外部から入力されるデジタル画像
データをサンプリングするサンプリング回路２１、サン
プリング回路２１でサンプリングされたデータを格納す
るラインメモリ２２、およびｍ本の各データ線ＤＬ１〜
ＤＬｍに対応して設けられた基準電圧選択型ＤＡＣ（デ
ジタル−アナログ変換回路）２３−１〜２３−ｍから構
成されている。
【００２８】ＤＡＣ２３−１〜２３−ｍは、図２に示す
ように、下位ビットデコード回路２３１、基準電圧選択
回路２３２、および８本の基準電圧線Ｖ１Ｌ〜Ｖ８Ｌに
より構成されている。
ように、下位ビットデコード回路２３１、基準電圧選択
回路２３２、および８本の基準電圧線Ｖ１Ｌ〜Ｖ８Ｌに
より構成されている。
【００２９】下位ビットデコード回路２３１は、ライン
メモリ２２に格納された６ビットの画素データのうち下
位ビットｂ3 ，ｂ4 ，ｂ5 を受けて、図３に示すよう
に、画像信号の１水平期間（１Ｈ）中にその情報の内容
毎に対応してあらかじめ設定された特定の時間毎にパル
ス信号Ｓblowを生成し、基準電圧選択回路２３２に出力
する。
メモリ２２に格納された６ビットの画素データのうち下
位ビットｂ3 ，ｂ4 ，ｂ5 を受けて、図３に示すよう
に、画像信号の１水平期間（１Ｈ）中にその情報の内容
毎に対応してあらかじめ設定された特定の時間毎にパル
ス信号Ｓblowを生成し、基準電圧選択回路２３２に出力
する。
【００３０】具体的には、下位ビットｂ3 ，ｂ4 ，ｂ5
が（０，０，０）の場合には、図３（ａ）に示すタイミ
ングでパルス信号Ｓblowを生成する。以下同様に、下位
ビットｂ3 ，ｂ4 ，ｂ5 が（０，０，１）の場合には、
図３（ｂ）に示すタイミングで、下位ビットｂ3 ，ｂ4
，ｂ5 が（０，１，０）の場合には、図３（ｃ）に示
すタイミングで、下位ビットｂ3 ，ｂ4 ，ｂ5 が（０，
１，１）の場合には、図３（ｄ）に示すタイミングで、
下位ビットｂ3 ，ｂ4 ，ｂ5 が（１，０，０）の場合に
は、図３（ｅ）に示すタイミングで、下位ビットｂ3 ，
ｂ4 ，ｂ5 が（１，０，１）の場合には、図３（ｆ）に
示すタイミングで、下位ビットｂ3 ，ｂ4，ｂ5 が
（１，１，０）の場合には、図３（ｇ）に示すタイミン
グで、下位ビットｂ3 ，ｂ4 ，ｂ5 が（１，１，１）の
場合には、図３（ｈ）に示すタイミングでパルス信号Ｓ
blowを生成する。
が（０，０，０）の場合には、図３（ａ）に示すタイミ
ングでパルス信号Ｓblowを生成する。以下同様に、下位
ビットｂ3 ，ｂ4 ，ｂ5 が（０，０，１）の場合には、
図３（ｂ）に示すタイミングで、下位ビットｂ3 ，ｂ4
，ｂ5 が（０，１，０）の場合には、図３（ｃ）に示
すタイミングで、下位ビットｂ3 ，ｂ4 ，ｂ5 が（０，
１，１）の場合には、図３（ｄ）に示すタイミングで、
下位ビットｂ3 ，ｂ4 ，ｂ5 が（１，０，０）の場合に
は、図３（ｅ）に示すタイミングで、下位ビットｂ3 ，
ｂ4 ，ｂ5 が（１，０，１）の場合には、図３（ｆ）に
示すタイミングで、下位ビットｂ3 ，ｂ4，ｂ5 が
（１，１，０）の場合には、図３（ｇ）に示すタイミン
グで、下位ビットｂ3 ，ｂ4 ，ｂ5 が（１，１，１）の
場合には、図３（ｈ）に示すタイミングでパルス信号Ｓ
blowを生成する。
【００３１】図４は、下位ビットデコード回路２３１の
具体的な構成例を示す回路図である。この下位ビットデ
コード回路２３１は、図４に示すように、下位０００デ
コーダ２３１０、下位００１デコーダ２３１１、〜、下
位１１１デコーダ２３１７、スイッチ回路２３１８〜２
３２５、および８段シフトレジスタＳＲＦ２３２６によ
り構成されている。
具体的な構成例を示す回路図である。この下位ビットデ
コード回路２３１は、図４に示すように、下位０００デ
コーダ２３１０、下位００１デコーダ２３１１、〜、下
位１１１デコーダ２３１７、スイッチ回路２３１８〜２
３２５、および８段シフトレジスタＳＲＦ２３２６によ
り構成されている。
【００３２】下位０００デコーダ２３１０は、下位ビッ
トｂ3 ，ｂ4 ，ｂ5 を受けて、そのデコード結果が
（０，０，０）の場合に信号Ｓ０をスイッチ回路２３１
８に出力する。下位００１デコーダ２３１１は、下位ビ
ットｂ3 ，ｂ4 ，ｂ5 を受けて、そのデコード結果が
（０，０，１）の場合に信号Ｓ１をスイッチ回路２３１
９に出力する。以下同様にして、下位０００デコーダ２
３１７は、下位ビットｂ3 ，ｂ4 ，ｂ5 を受けて、その
デコード結果が（１，１，１）の場合に信号Ｓ７をスイ
ッチ回路２３２９に出力する。
トｂ3 ，ｂ4 ，ｂ5 を受けて、そのデコード結果が
（０，０，０）の場合に信号Ｓ０をスイッチ回路２３１
８に出力する。下位００１デコーダ２３１１は、下位ビ
ットｂ3 ，ｂ4 ，ｂ5 を受けて、そのデコード結果が
（０，０，１）の場合に信号Ｓ１をスイッチ回路２３１
９に出力する。以下同様にして、下位０００デコーダ２
３１７は、下位ビットｂ3 ，ｂ4 ，ｂ5 を受けて、その
デコード結果が（１，１，１）の場合に信号Ｓ７をスイ
ッチ回路２３２９に出力する。
【００３３】８段シフトレジスタは、それぞれがスイッ
チ回路２３１８〜２３２５に接続された出力端子Ｔ１〜
Ｔ８を有し、周波数ｆCKT がｆH ／８のクロック信号Ｃ
ＫＴおよびスタート信号ＳＴを受けて、図３（ａ）〜
（ｈ）に示すような、パルス信号Ｓblowを端子Ｔ１〜Ｔ
８から順次に出力する。
チ回路２３１８〜２３２５に接続された出力端子Ｔ１〜
Ｔ８を有し、周波数ｆCKT がｆH ／８のクロック信号Ｃ
ＫＴおよびスタート信号ＳＴを受けて、図３（ａ）〜
（ｈ）に示すような、パルス信号Ｓblowを端子Ｔ１〜Ｔ
８から順次に出力する。
【００３４】スイッチ回路２３１８は、下位０００デコ
ーダ２３１０による信号Ｓ０を受けたときに８段シフト
レジスタ２３２６から出力される信号をパルス信号Ｓbl
owとして基準電圧選択回路２３２に出力する。スイッチ
回路２３１９は、下位００１デコーダ２３１１による信
号Ｓ１を受けたときに８段シフトレジスタ２３２６から
出力される信号をパルス信号Ｓblowとして基準電圧選択
回路２３２に出力する。スイッチ回路２３２０は、下位
０１０デコーダ２３１２（図示せず）による信号Ｓ２を
受けたときに８段シフトレジスタ２３２６から出力され
る信号をパルス信号Ｓblowとして基準電圧選択回路２３
２に出力する。スイッチ回路２３２１は、下位０１１デ
コーダ２３１３（図示せず）による信号Ｓ３を受けたと
きに８段シフトレジスタ２３２６から出力される信号を
パルス信号Ｓblowとして基準電圧選択回路２３２に出力
する。スイッチ回路２３２２は、下位１００デコーダ２
３１４（図示せず）による信号Ｓ４を受けたときに８段
シフトレジスタ２３２６から出力される信号をパルス信
号Ｓblowとして基準電圧選択回路２３２に出力する。ス
イッチ回路２３２３は、下位１０１デコーダ２３１５
（図示せず）による信号Ｓ５を受けたときに８段シフト
レジスタ２３２６から出力される信号をパルス信号Ｓbl
owとして基準電圧選択回路２３２に出力する。スイッチ
回路２３２４は、下位１１０デコーダ２３１６（図示せ
ず）による信号Ｓ６を受けたときに８段シフトレジスタ
２３２６から出力される信号をパルス信号Ｓblowとして
基準電圧選択回路２３２に出力する。スイッチ回路２３
２５は、下位１１１デコーダ２３１７（図示せず）によ
る信号Ｓ７を受けたときに８段シフトレジスタ２３２６
から出力される信号をパルス信号Ｓblowとして基準電圧
選択回路２３２に出力する。
ーダ２３１０による信号Ｓ０を受けたときに８段シフト
レジスタ２３２６から出力される信号をパルス信号Ｓbl
owとして基準電圧選択回路２３２に出力する。スイッチ
回路２３１９は、下位００１デコーダ２３１１による信
号Ｓ１を受けたときに８段シフトレジスタ２３２６から
出力される信号をパルス信号Ｓblowとして基準電圧選択
回路２３２に出力する。スイッチ回路２３２０は、下位
０１０デコーダ２３１２（図示せず）による信号Ｓ２を
受けたときに８段シフトレジスタ２３２６から出力され
る信号をパルス信号Ｓblowとして基準電圧選択回路２３
２に出力する。スイッチ回路２３２１は、下位０１１デ
コーダ２３１３（図示せず）による信号Ｓ３を受けたと
きに８段シフトレジスタ２３２６から出力される信号を
パルス信号Ｓblowとして基準電圧選択回路２３２に出力
する。スイッチ回路２３２２は、下位１００デコーダ２
３１４（図示せず）による信号Ｓ４を受けたときに８段
シフトレジスタ２３２６から出力される信号をパルス信
号Ｓblowとして基準電圧選択回路２３２に出力する。ス
イッチ回路２３２３は、下位１０１デコーダ２３１５
（図示せず）による信号Ｓ５を受けたときに８段シフト
レジスタ２３２６から出力される信号をパルス信号Ｓbl
owとして基準電圧選択回路２３２に出力する。スイッチ
回路２３２４は、下位１１０デコーダ２３１６（図示せ
ず）による信号Ｓ６を受けたときに８段シフトレジスタ
２３２６から出力される信号をパルス信号Ｓblowとして
基準電圧選択回路２３２に出力する。スイッチ回路２３
２５は、下位１１１デコーダ２３１７（図示せず）によ
る信号Ｓ７を受けたときに８段シフトレジスタ２３２６
から出力される信号をパルス信号Ｓblowとして基準電圧
選択回路２３２に出力する。
【００３５】基準電圧選択回路２３２は、画素データの
上位ビットｂ0 ，ｂ1 ，ｂ2 および下位ビットデコード
回路２３１によるパルス信号Ｓblowを受けて、上位ビッ
ト情報の内容に応じた基準電圧線Ｖ１Ｌ〜Ｖ８Ｌをパル
ス信号Ｓblowがアクティブの期間のみ選択して、選択し
た基準電圧線Ｖ１Ｌ〜Ｖ８Ｌの基準電圧Ｖ１〜Ｖ８のう
ちのいずれかを対応するデータ線に供給する。なお、後
述するように、各基準電圧線Ｖ１Ｌ〜Ｖ８Ｌには、１水
平期間の間で時間とともに画像データの下位ビットの階
調数（本実施形態では８）だけ変化する基準電圧が供給
される。
上位ビットｂ0 ，ｂ1 ，ｂ2 および下位ビットデコード
回路２３１によるパルス信号Ｓblowを受けて、上位ビッ
ト情報の内容に応じた基準電圧線Ｖ１Ｌ〜Ｖ８Ｌをパル
ス信号Ｓblowがアクティブの期間のみ選択して、選択し
た基準電圧線Ｖ１Ｌ〜Ｖ８Ｌの基準電圧Ｖ１〜Ｖ８のう
ちのいずれかを対応するデータ線に供給する。なお、後
述するように、各基準電圧線Ｖ１Ｌ〜Ｖ８Ｌには、１水
平期間の間で時間とともに画像データの下位ビットの階
調数（本実施形態では８）だけ変化する基準電圧が供給
される。
【００３６】図５は、基準電圧選択回路２３２の具体的
な構成例を示す回路図である。基準電圧選択回路２３２
は、図５に示すように、上位１１１デコーダ２３２０、
上位１１０デコーダ２３２１、上位１０１デコーダ２３
２２、上位１００デコーダ２３２３、上位０１１デコー
ダ２３２４、上位０１０デコーダ２３２５、上位００１
デコーダ２３２６、および上位０００デコーダ２３２７
により構成されている。
な構成例を示す回路図である。基準電圧選択回路２３２
は、図５に示すように、上位１１１デコーダ２３２０、
上位１１０デコーダ２３２１、上位１０１デコーダ２３
２２、上位１００デコーダ２３２３、上位０１１デコー
ダ２３２４、上位０１０デコーダ２３２５、上位００１
デコーダ２３２６、および上位０００デコーダ２３２７
により構成されている。
【００３７】上位１１１デコーダ２３２０は、ｎチャネ
ルＭＯＳ（ＮＭＯＳ）トランジスタＮＴ１，ＮＴ２，Ｎ
Ｔ３，ＮＴ４、ｐチャネルＭＯＳ（ＰＭＯＳ）トランジ
スタＰＴ１、ラッチ回路ＬＴＣ１、およびスイッチ回路
ＳＷ１により構成されている。ＰＭＯＳトランジスタＰ
Ｔ１およびＮＭＯＳトランジスタＮＴ４，ＮＴ３，ＮＴ
２，ＮＴ１が電源電圧ＶCCの供給ラインと接地ラインと
の間に直列に接続されている。ＰＭＯＳトランジスタＰ
Ｔ１およびＮＭＯＳトランジスタＮＴ４のゲートがパル
ス信号Ｓblowの供給ラインに接続され、ＮＭＯＳトラン
ジスタＮＴ１のゲートが上位ビットデータｂ0 の供給ラ
インに接続され、ＮＭＯＳトランジスタＮＴ２のゲート
が上位ビットデータｂ1 の供給ラインに接続され、ＮＭ
ＯＳトランジスタＮＴ３のゲートが上位ビットデータｂ
2 の供給ラインに接続されている。ラッチ回路ＬＴＣ１
は２個のインバータの入出力同士を接続して構成されて
おり、入力側ノードＮ１がＰＭＯＳトランジスタＰＴ１
とＮＭＯＳトランジスタＮ４の接続点に接続され、出力
側ノードＮ２がスイッチ回路ＳＷ１の制御端子に接続さ
れている。そして、スイッチ回路ＳＷ１の端子ａが基準
電圧線Ｖ１Ｌに接続され、端子ｂが駆動電圧出力線ＤＶ
Ｌに接続されている。
ルＭＯＳ（ＮＭＯＳ）トランジスタＮＴ１，ＮＴ２，Ｎ
Ｔ３，ＮＴ４、ｐチャネルＭＯＳ（ＰＭＯＳ）トランジ
スタＰＴ１、ラッチ回路ＬＴＣ１、およびスイッチ回路
ＳＷ１により構成されている。ＰＭＯＳトランジスタＰ
Ｔ１およびＮＭＯＳトランジスタＮＴ４，ＮＴ３，ＮＴ
２，ＮＴ１が電源電圧ＶCCの供給ラインと接地ラインと
の間に直列に接続されている。ＰＭＯＳトランジスタＰ
Ｔ１およびＮＭＯＳトランジスタＮＴ４のゲートがパル
ス信号Ｓblowの供給ラインに接続され、ＮＭＯＳトラン
ジスタＮＴ１のゲートが上位ビットデータｂ0 の供給ラ
インに接続され、ＮＭＯＳトランジスタＮＴ２のゲート
が上位ビットデータｂ1 の供給ラインに接続され、ＮＭ
ＯＳトランジスタＮＴ３のゲートが上位ビットデータｂ
2 の供給ラインに接続されている。ラッチ回路ＬＴＣ１
は２個のインバータの入出力同士を接続して構成されて
おり、入力側ノードＮ１がＰＭＯＳトランジスタＰＴ１
とＮＭＯＳトランジスタＮ４の接続点に接続され、出力
側ノードＮ２がスイッチ回路ＳＷ１の制御端子に接続さ
れている。そして、スイッチ回路ＳＷ１の端子ａが基準
電圧線Ｖ１Ｌに接続され、端子ｂが駆動電圧出力線ＤＶ
Ｌに接続されている。
【００３８】この上位１１１デコーダ２３２０において
は、上位ビットｂ0 ，ｂ1 ，ｂ2 が（１，１，１）であ
って、パルス信号Ｓblowがアクティブのとき、ＮＭＯＳ
トランジスタＮＴ１〜ＮＴ４が導通状態に保持され、Ｐ
ＭＯＳトランジスタＰＴ１が非導通状態に保持される。
これにより、ラッチ回路ＬＴＣ１の入力側ノードＮ１が
接地レベルに引き込まれ、出力側ノードＮ２のレベルが
ハイレベルに切り換わる。その結果、スイッチ回路ＳＷ
１がオンし、基準電圧線Ｖ１Ｌが駆動電圧出力線ＤＶＬ
に接続される。すなわち、基準電圧線Ｖ１Ｌが選択され
て基準電圧Ｖ１が駆動電圧出力線ＤＶＬに供給される。
そして、特定期間が経過してパルス信号Ｓblowが非アク
ティブになると、ＮＭＯＳトランジスタＮＴ４が非導通
状態に切り換わり、ＰＭＯＳトランジスタＰＴ１が導通
状態に切り換わる。これにより、ラッチ回路ＬＴＣ１の
入力側ノードＮ１が電源電圧ＶCCレベルに上昇し、出力
側ノードＮ２のレベルがローレベルに切り換わる。その
結果、スイッチ回路ＳＷ１がオフし、基準電圧線Ｖ１Ｌ
が駆動電圧出力線ＤＶＬから切り離される。
は、上位ビットｂ0 ，ｂ1 ，ｂ2 が（１，１，１）であ
って、パルス信号Ｓblowがアクティブのとき、ＮＭＯＳ
トランジスタＮＴ１〜ＮＴ４が導通状態に保持され、Ｐ
ＭＯＳトランジスタＰＴ１が非導通状態に保持される。
これにより、ラッチ回路ＬＴＣ１の入力側ノードＮ１が
接地レベルに引き込まれ、出力側ノードＮ２のレベルが
ハイレベルに切り換わる。その結果、スイッチ回路ＳＷ
１がオンし、基準電圧線Ｖ１Ｌが駆動電圧出力線ＤＶＬ
に接続される。すなわち、基準電圧線Ｖ１Ｌが選択され
て基準電圧Ｖ１が駆動電圧出力線ＤＶＬに供給される。
そして、特定期間が経過してパルス信号Ｓblowが非アク
ティブになると、ＮＭＯＳトランジスタＮＴ４が非導通
状態に切り換わり、ＰＭＯＳトランジスタＰＴ１が導通
状態に切り換わる。これにより、ラッチ回路ＬＴＣ１の
入力側ノードＮ１が電源電圧ＶCCレベルに上昇し、出力
側ノードＮ２のレベルがローレベルに切り換わる。その
結果、スイッチ回路ＳＷ１がオフし、基準電圧線Ｖ１Ｌ
が駆動電圧出力線ＤＶＬから切り離される。
【００３９】上位１１０デコーダ２３２１は、ＮＭＯＳ
トランジスタＮＴ５，ＮＴ６，ＮＴ７、ＰＭＯＳトラン
ジスタＰＴ２，ＰＴ３、ラッチ回路ＬＴＣ２、およびス
イッチ回路ＳＷ２により構成されている。ＰＭＯＳトラ
ンジスタＰＴ３、ＮＭＯＳトランジスタＮＴ７、ＰＭＯ
ＳトランジスタＰＴ２およびＮＭＯＳトランジスタＮＴ
６，ＮＴ５が電源電圧ＶCCの供給ラインと接地ラインと
の間に直列に接続されている。ＰＭＯＳトランジスタＰ
Ｔ１およびＮＭＯＳトランジスタＮＴ７のゲートがパル
ス信号Ｓblowの供給ラインに接続され、ＮＭＯＳトラン
ジスタＮＴ５のゲートが上位ビットデータｂ0 の供給ラ
インに接続され、ＮＭＯＳトランジスタＮＴ６のゲート
が上位ビットデータｂ1 の供給ラインに接続され、ＰＭ
ＯＳトランジスタＰＴ２のゲートが上位ビットデータｂ
2 の供給ラインに接続されている。ラッチ回路ＬＴＣ２
は２個のインバータの入出力同士を接続して構成されて
おり、入力側ノードＮ１がＰＭＯＳトランジスタＰＴ３
とＮＭＯＳトランジスタＮ７の接続点に接続され、出力
側ノードＮ２がスイッチ回路ＳＷ２の制御端子に接続さ
れている。そして、スイッチ回路ＳＷ２の端子ａが基準
電圧線Ｖ２Ｌに接続され、端子ｂが駆動電圧出力線ＤＶ
Ｌに接続されている。
トランジスタＮＴ５，ＮＴ６，ＮＴ７、ＰＭＯＳトラン
ジスタＰＴ２，ＰＴ３、ラッチ回路ＬＴＣ２、およびス
イッチ回路ＳＷ２により構成されている。ＰＭＯＳトラ
ンジスタＰＴ３、ＮＭＯＳトランジスタＮＴ７、ＰＭＯ
ＳトランジスタＰＴ２およびＮＭＯＳトランジスタＮＴ
６，ＮＴ５が電源電圧ＶCCの供給ラインと接地ラインと
の間に直列に接続されている。ＰＭＯＳトランジスタＰ
Ｔ１およびＮＭＯＳトランジスタＮＴ７のゲートがパル
ス信号Ｓblowの供給ラインに接続され、ＮＭＯＳトラン
ジスタＮＴ５のゲートが上位ビットデータｂ0 の供給ラ
インに接続され、ＮＭＯＳトランジスタＮＴ６のゲート
が上位ビットデータｂ1 の供給ラインに接続され、ＰＭ
ＯＳトランジスタＰＴ２のゲートが上位ビットデータｂ
2 の供給ラインに接続されている。ラッチ回路ＬＴＣ２
は２個のインバータの入出力同士を接続して構成されて
おり、入力側ノードＮ１がＰＭＯＳトランジスタＰＴ３
とＮＭＯＳトランジスタＮ７の接続点に接続され、出力
側ノードＮ２がスイッチ回路ＳＷ２の制御端子に接続さ
れている。そして、スイッチ回路ＳＷ２の端子ａが基準
電圧線Ｖ２Ｌに接続され、端子ｂが駆動電圧出力線ＤＶ
Ｌに接続されている。
【００４０】この上位１１０デコーダ２３２１において
は、上位ビットｂ0 ，ｂ1 ，ｂ2 が（１，１，０）であ
って、パルス信号Ｓblowがアクティブのとき、ＮＭＯＳ
トランジスタＮＴ５〜ＮＴ７およびＰＭＯＳトランジス
タＰＴ２が導通状態に保持され、ＰＭＯＳトランジスタ
ＰＴ３が非導通状態に保持される。これにより、ラッチ
回路ＬＴＣ２の入力側ノードＮ１が接地レベルに引き込
まれ、出力側ノードＮ２のレベルがハイレベルに切り換
わる。その結果、スイッチ回路ＳＷ２がオンし、基準電
圧線Ｖ２Ｌが駆動電圧出力線ＤＶＬに接続される。すな
わち、基準電圧線Ｖ２Ｌが選択されて基準電圧Ｖ２が駆
動電圧出力線ＤＶＬに供給される。そして、特定期間が
経過してパルス信号Ｓblowが非アクティブになると、Ｎ
ＭＯＳトランジスタＮＴ７が非導通状態に切り換わり、
ＰＭＯＳトランジスタＰＴ３が導通状態に切り換わる。
これにより、ラッチ回路ＬＴＣ２の入力側ノードＮ１が
電源電圧ＶCCレベルに上昇し、出力側ノードＮ２のレベ
ルがローレベルに切り換わる。その結果、スイッチ回路
ＳＷ２がオフし、基準電圧線Ｖ２Ｌが駆動電圧出力線Ｄ
ＶＬから切り離される。
は、上位ビットｂ0 ，ｂ1 ，ｂ2 が（１，１，０）であ
って、パルス信号Ｓblowがアクティブのとき、ＮＭＯＳ
トランジスタＮＴ５〜ＮＴ７およびＰＭＯＳトランジス
タＰＴ２が導通状態に保持され、ＰＭＯＳトランジスタ
ＰＴ３が非導通状態に保持される。これにより、ラッチ
回路ＬＴＣ２の入力側ノードＮ１が接地レベルに引き込
まれ、出力側ノードＮ２のレベルがハイレベルに切り換
わる。その結果、スイッチ回路ＳＷ２がオンし、基準電
圧線Ｖ２Ｌが駆動電圧出力線ＤＶＬに接続される。すな
わち、基準電圧線Ｖ２Ｌが選択されて基準電圧Ｖ２が駆
動電圧出力線ＤＶＬに供給される。そして、特定期間が
経過してパルス信号Ｓblowが非アクティブになると、Ｎ
ＭＯＳトランジスタＮＴ７が非導通状態に切り換わり、
ＰＭＯＳトランジスタＰＴ３が導通状態に切り換わる。
これにより、ラッチ回路ＬＴＣ２の入力側ノードＮ１が
電源電圧ＶCCレベルに上昇し、出力側ノードＮ２のレベ
ルがローレベルに切り換わる。その結果、スイッチ回路
ＳＷ２がオフし、基準電圧線Ｖ２Ｌが駆動電圧出力線Ｄ
ＶＬから切り離される。
【００４１】上位１０１デコーダ２３２２は、ＮＭＯＳ
トランジスタＮＴ８，ＮＴ９，ＮＴ１０、ＰＭＯＳトラ
ンジスタＰＴ４，ＰＴ５、ラッチ回路ＬＴＣ３、および
スイッチ回路ＳＷ３により構成されている。ＰＭＯＳト
ランジスタＰＴ５、ＮＭＯＳトランジスタＮＴ１０，Ｎ
Ｔ９、ＰＭＯＳトランジスタＰＴ４およびＮＭＯＳトラ
ンジスタＮＴ８が電源電圧ＶCCの供給ラインと接地ライ
ンとの間に直列に接続されている。ＰＭＯＳトランジス
タＰＴ５およびＮＭＯＳトランジスタＮＴ１０のゲート
がパルス信号Ｓblowの供給ラインに接続され、ＮＭＯＳ
トランジスタＮＴ８のゲートが上位ビットデータｂ0 の
供給ラインに接続され、ＰＭＯＳトランジスタＰＴ４の
ゲートが上位ビットデータｂ1 の供給ラインに接続さ
れ、ＮＭＯＳトランジスタＮＴ９のゲートが上位ビット
データｂ2 の供給ラインに接続されている。ラッチ回路
ＬＴＣ３は２個のインバータの入出力同士を接続して構
成されており、入力側ノードＮ１がＰＭＯＳトランジス
タＰＴ５とＮＭＯＳトランジスタＮ１０の接続点に接続
され、出力側ノードＮ２がスイッチ回路ＳＷ３の制御端
子に接続されている。そして、スイッチ回路ＳＷ３の端
子ａが基準電圧線Ｖ３Ｌに接続され、端子ｂが駆動電圧
出力線ＤＶＬに接続されている。
トランジスタＮＴ８，ＮＴ９，ＮＴ１０、ＰＭＯＳトラ
ンジスタＰＴ４，ＰＴ５、ラッチ回路ＬＴＣ３、および
スイッチ回路ＳＷ３により構成されている。ＰＭＯＳト
ランジスタＰＴ５、ＮＭＯＳトランジスタＮＴ１０，Ｎ
Ｔ９、ＰＭＯＳトランジスタＰＴ４およびＮＭＯＳトラ
ンジスタＮＴ８が電源電圧ＶCCの供給ラインと接地ライ
ンとの間に直列に接続されている。ＰＭＯＳトランジス
タＰＴ５およびＮＭＯＳトランジスタＮＴ１０のゲート
がパルス信号Ｓblowの供給ラインに接続され、ＮＭＯＳ
トランジスタＮＴ８のゲートが上位ビットデータｂ0 の
供給ラインに接続され、ＰＭＯＳトランジスタＰＴ４の
ゲートが上位ビットデータｂ1 の供給ラインに接続さ
れ、ＮＭＯＳトランジスタＮＴ９のゲートが上位ビット
データｂ2 の供給ラインに接続されている。ラッチ回路
ＬＴＣ３は２個のインバータの入出力同士を接続して構
成されており、入力側ノードＮ１がＰＭＯＳトランジス
タＰＴ５とＮＭＯＳトランジスタＮ１０の接続点に接続
され、出力側ノードＮ２がスイッチ回路ＳＷ３の制御端
子に接続されている。そして、スイッチ回路ＳＷ３の端
子ａが基準電圧線Ｖ３Ｌに接続され、端子ｂが駆動電圧
出力線ＤＶＬに接続されている。
【００４２】この上位１０１デコーダ２３２２において
は、上位ビットｂ0 ，ｂ1 ，ｂ2 が（１，０，１）であ
って、パルス信号Ｓblowがアクティブのときのみ、ＮＭ
ＯＳトランジスタＮＴ８〜ＮＴ１０およびＰＭＯＳトラ
ンジスタＰＴ４が導通状態に保持され、ＰＭＯＳトラン
ジスタＰＴ５が非導通状態に保持される。これにより、
ラッチ回路ＬＴＣ３の入力側ノードＮ１が接地レベルに
引き込まれ、出力側ノードＮ２のレベルがハイレベルに
切り換わる。その結果、スイッチ回路ＳＷ３がオンし、
基準電圧線Ｖ３Ｌが駆動電圧出力線ＤＶＬに接続され
る。すなわち、基準電圧線Ｖ３Ｌが選択されて基準電圧
Ｖ３が駆動電圧出力線ＤＶＬに供給される。そして、特
定期間が経過してパルス信号Ｓblowが非アクティブにな
ると、ＮＭＯＳトランジスタＮＴ１０が非導通状態に切
り換わり、ＰＭＯＳトランジスタＰＴ５が導通状態に切
り換わる。これにより、ラッチ回路ＬＴＣ３の入力側ノ
ードＮ１が電源電圧ＶCCレベルに上昇し、出力側ノード
Ｎ２のレベルがローレベルに切り換わる。その結果、ス
イッチ回路ＳＷ３がオフし、基準電圧線Ｖ３Ｌが駆動電
圧出力線ＤＶＬから切り離される。
は、上位ビットｂ0 ，ｂ1 ，ｂ2 が（１，０，１）であ
って、パルス信号Ｓblowがアクティブのときのみ、ＮＭ
ＯＳトランジスタＮＴ８〜ＮＴ１０およびＰＭＯＳトラ
ンジスタＰＴ４が導通状態に保持され、ＰＭＯＳトラン
ジスタＰＴ５が非導通状態に保持される。これにより、
ラッチ回路ＬＴＣ３の入力側ノードＮ１が接地レベルに
引き込まれ、出力側ノードＮ２のレベルがハイレベルに
切り換わる。その結果、スイッチ回路ＳＷ３がオンし、
基準電圧線Ｖ３Ｌが駆動電圧出力線ＤＶＬに接続され
る。すなわち、基準電圧線Ｖ３Ｌが選択されて基準電圧
Ｖ３が駆動電圧出力線ＤＶＬに供給される。そして、特
定期間が経過してパルス信号Ｓblowが非アクティブにな
ると、ＮＭＯＳトランジスタＮＴ１０が非導通状態に切
り換わり、ＰＭＯＳトランジスタＰＴ５が導通状態に切
り換わる。これにより、ラッチ回路ＬＴＣ３の入力側ノ
ードＮ１が電源電圧ＶCCレベルに上昇し、出力側ノード
Ｎ２のレベルがローレベルに切り換わる。その結果、ス
イッチ回路ＳＷ３がオフし、基準電圧線Ｖ３Ｌが駆動電
圧出力線ＤＶＬから切り離される。
【００４３】上位１００デコーダ２３２３は、ＮＭＯＳ
トランジスタＮＴ１１，ＮＴ１２、ＰＭＯＳトランジス
タＰＴ６，ＰＴ７，ＰＴ８、ラッチ回路ＬＴＣ４、およ
びスイッチ回路ＳＷ４により構成されている。ＰＭＯＳ
トランジスタＰＴ８、ＮＭＯＳトランジスタＮＴ１２、
ＰＭＯＳトランジスタＰＴ７，ＰＴ６およびＮＭＯＳト
ランジスタＮＴ１１が電源電圧ＶCCの供給ラインと接地
ラインとの間に直列に接続されている。ＰＭＯＳトラン
ジスタＰＴ８およびＮＭＯＳトランジスタＮＴ１２のゲ
ートがパルス信号Ｓblowの供給ラインに接続され、ＮＭ
ＯＳトランジスタＮＴ１１のゲートが上位ビットデータ
ｂ0 の供給ラインに接続され、ＰＭＯＳトランジスタＰ
Ｔ６のゲートが上位ビットデータｂ1 の供給ラインに接
続され、ＰＭＯＳトランジスタＰＴ７のゲートが上位ビ
ットデータｂ2 の供給ラインに接続されている。ラッチ
回路ＬＴＣ４は２個のインバータの入出力同士を接続し
て構成されており、入力側ノードＮ１がＰＭＯＳトラン
ジスタＰＴ８とＮＭＯＳトランジスタＮ１２の接続点に
接続され、出力側ノードＮ２がスイッチ回路ＳＷ４の制
御端子に接続されている。そして、スイッチ回路ＳＷ４
の端子ａが基準電圧線Ｖ４Ｌに接続され、端子ｂが駆動
電圧出力線ＤＶＬに接続されている。
トランジスタＮＴ１１，ＮＴ１２、ＰＭＯＳトランジス
タＰＴ６，ＰＴ７，ＰＴ８、ラッチ回路ＬＴＣ４、およ
びスイッチ回路ＳＷ４により構成されている。ＰＭＯＳ
トランジスタＰＴ８、ＮＭＯＳトランジスタＮＴ１２、
ＰＭＯＳトランジスタＰＴ７，ＰＴ６およびＮＭＯＳト
ランジスタＮＴ１１が電源電圧ＶCCの供給ラインと接地
ラインとの間に直列に接続されている。ＰＭＯＳトラン
ジスタＰＴ８およびＮＭＯＳトランジスタＮＴ１２のゲ
ートがパルス信号Ｓblowの供給ラインに接続され、ＮＭ
ＯＳトランジスタＮＴ１１のゲートが上位ビットデータ
ｂ0 の供給ラインに接続され、ＰＭＯＳトランジスタＰ
Ｔ６のゲートが上位ビットデータｂ1 の供給ラインに接
続され、ＰＭＯＳトランジスタＰＴ７のゲートが上位ビ
ットデータｂ2 の供給ラインに接続されている。ラッチ
回路ＬＴＣ４は２個のインバータの入出力同士を接続し
て構成されており、入力側ノードＮ１がＰＭＯＳトラン
ジスタＰＴ８とＮＭＯＳトランジスタＮ１２の接続点に
接続され、出力側ノードＮ２がスイッチ回路ＳＷ４の制
御端子に接続されている。そして、スイッチ回路ＳＷ４
の端子ａが基準電圧線Ｖ４Ｌに接続され、端子ｂが駆動
電圧出力線ＤＶＬに接続されている。
【００４４】この上位１００デコーダ２３２３において
は、上位ビットｂ0 ，ｂ1 ，ｂ2 が（１，０，０）であ
って、パルス信号Ｓblowがアクティブのときのみ、ＮＭ
ＯＳトランジスタＮＴ１１，ＮＴ１２およびＰＭＯＳト
ランジスタＰＴ６，ＰＴ７が導通状態に保持され、ＰＭ
ＯＳトランジスタＰＴ８が非導通状態に保持される。こ
れにより、ラッチ回路ＬＴＣ４の入力側ノードＮ１が接
地レベルに引き込まれ、出力側ノードＮ２のレベルがハ
イレベルに切り換わる。その結果、スイッチ回路ＳＷ４
がオンし、基準電圧線Ｖ４Ｌが駆動電圧出力線ＤＶＬに
接続される。すなわち、基準電圧線Ｖ４Ｌが選択されて
基準電圧Ｖ４が駆動電圧出力線ＤＶＬに供給される。そ
して、特定期間が経過してパルス信号Ｓblowが非アクテ
ィブになると、ＮＭＯＳトランジスタＮＴ１２が非導通
状態に切り換わり、ＰＭＯＳトランジスタＰＴ８が導通
状態に切り換わる。これにより、ラッチ回路ＬＴＣ４の
入力側ノードＮ１が電源電圧ＶCCレベルに上昇し、出力
側ノードＮ２のレベルがローレベルに切り換わる。その
結果、スイッチ回路ＳＷ４がオフし、基準電圧線Ｖ４Ｌ
が駆動電圧出力線ＤＶＬから切り離される。
は、上位ビットｂ0 ，ｂ1 ，ｂ2 が（１，０，０）であ
って、パルス信号Ｓblowがアクティブのときのみ、ＮＭ
ＯＳトランジスタＮＴ１１，ＮＴ１２およびＰＭＯＳト
ランジスタＰＴ６，ＰＴ７が導通状態に保持され、ＰＭ
ＯＳトランジスタＰＴ８が非導通状態に保持される。こ
れにより、ラッチ回路ＬＴＣ４の入力側ノードＮ１が接
地レベルに引き込まれ、出力側ノードＮ２のレベルがハ
イレベルに切り換わる。その結果、スイッチ回路ＳＷ４
がオンし、基準電圧線Ｖ４Ｌが駆動電圧出力線ＤＶＬに
接続される。すなわち、基準電圧線Ｖ４Ｌが選択されて
基準電圧Ｖ４が駆動電圧出力線ＤＶＬに供給される。そ
して、特定期間が経過してパルス信号Ｓblowが非アクテ
ィブになると、ＮＭＯＳトランジスタＮＴ１２が非導通
状態に切り換わり、ＰＭＯＳトランジスタＰＴ８が導通
状態に切り換わる。これにより、ラッチ回路ＬＴＣ４の
入力側ノードＮ１が電源電圧ＶCCレベルに上昇し、出力
側ノードＮ２のレベルがローレベルに切り換わる。その
結果、スイッチ回路ＳＷ４がオフし、基準電圧線Ｖ４Ｌ
が駆動電圧出力線ＤＶＬから切り離される。
【００４５】上位０１１デコーダ２３２４は、ＮＭＯＳ
トランジスタＮＴ１３，ＮＴ１４，ＮＴ１５、ＰＭＯＳ
トランジスタＰＴ９，ＰＴ１０、ラッチ回路ＬＴＣ５、
およびスイッチ回路ＳＷ５により構成されている。ＰＭ
ＯＳトランジスタＰＴ１０、ＮＭＯＳトランジスタＮＴ
１５，ＮＴ１４，ＮＴ１３、およびＰＭＯＳトランジス
タＰＴ９が電源電圧ＶCCの供給ラインと接地ラインとの
間に直列に接続されている。ＰＭＯＳトランジスタＰＴ
１０およびＮＭＯＳトランジスタＮＴ１５のゲートがパ
ルス信号Ｓblowの供給ラインに接続され、ＰＭＯＳトラ
ンジスタＰＴ９のゲートが上位ビットデータｂ0 の供給
ラインに接続され、ＮＭＯＳトランジスタＮＴ１３のゲ
ートが上位ビットデータｂ1 の供給ラインに接続され、
ＮＭＯＳトランジスタＮＴ１４のゲートが上位ビットデ
ータｂ2 の供給ラインに接続されている。ラッチ回路Ｌ
ＴＣ５は２個のインバータの入出力同士を接続して構成
されており、入力側ノードＮ１がＰＭＯＳトランジスタ
ＰＴ１０とＮＭＯＳトランジスタＮ１５の接続点に接続
され、出力側ノードＮ２がスイッチ回路ＳＷ５の制御端
子に接続されている。そして、スイッチ回路ＳＷ５の端
子ａが基準電圧線Ｖ５Ｌに接続され、端子ｂが駆動電圧
出力線ＤＶＬに接続されている。
トランジスタＮＴ１３，ＮＴ１４，ＮＴ１５、ＰＭＯＳ
トランジスタＰＴ９，ＰＴ１０、ラッチ回路ＬＴＣ５、
およびスイッチ回路ＳＷ５により構成されている。ＰＭ
ＯＳトランジスタＰＴ１０、ＮＭＯＳトランジスタＮＴ
１５，ＮＴ１４，ＮＴ１３、およびＰＭＯＳトランジス
タＰＴ９が電源電圧ＶCCの供給ラインと接地ラインとの
間に直列に接続されている。ＰＭＯＳトランジスタＰＴ
１０およびＮＭＯＳトランジスタＮＴ１５のゲートがパ
ルス信号Ｓblowの供給ラインに接続され、ＰＭＯＳトラ
ンジスタＰＴ９のゲートが上位ビットデータｂ0 の供給
ラインに接続され、ＮＭＯＳトランジスタＮＴ１３のゲ
ートが上位ビットデータｂ1 の供給ラインに接続され、
ＮＭＯＳトランジスタＮＴ１４のゲートが上位ビットデ
ータｂ2 の供給ラインに接続されている。ラッチ回路Ｌ
ＴＣ５は２個のインバータの入出力同士を接続して構成
されており、入力側ノードＮ１がＰＭＯＳトランジスタ
ＰＴ１０とＮＭＯＳトランジスタＮ１５の接続点に接続
され、出力側ノードＮ２がスイッチ回路ＳＷ５の制御端
子に接続されている。そして、スイッチ回路ＳＷ５の端
子ａが基準電圧線Ｖ５Ｌに接続され、端子ｂが駆動電圧
出力線ＤＶＬに接続されている。
【００４６】この上位０１１デコーダ２３２４において
は、上位ビットｂ0 ，ｂ1 ，ｂ2 が（０，１，１）であ
って、パルス信号Ｓblowがアクティブのときのみ、ＮＭ
ＯＳトランジスタＮＴ１３，ＮＴ１４，ＮＴ１５および
ＰＭＯＳトランジスタＰＴ９が導通状態に保持され、Ｐ
ＭＯＳトランジスタＰＴ１０が非導通状態に保持され
る。これにより、ラッチ回路ＬＴＣ５の入力側ノードＮ
１が接地レベルに引き込まれ、出力側ノードＮ２のレベ
ルがハイレベルに切り換わる。その結果、スイッチ回路
ＳＷ５がオンし、基準電圧線Ｖ５Ｌが駆動電圧出力線Ｄ
ＶＬに接続される。すなわち、基準電圧線Ｖ５Ｌが選択
されて基準電圧Ｖ５が駆動電圧出力線ＤＶＬに供給され
る。そして、特定期間が経過してパルス信号Ｓblowが非
アクティブになると、ＮＭＯＳトランジスタＮＴ１５が
非導通状態に切り換わり、ＰＭＯＳトランジスタＰＴ１
０が導通状態に切り換わる。これにより、ラッチ回路Ｌ
ＴＣ５の入力側ノードＮ１が電源電圧ＶCCレベルに上昇
し、出力側ノードＮ２のレベルがローレベルに切り換わ
る。その結果、スイッチ回路ＳＷ５がオフし、基準電圧
線Ｖ５Ｌが駆動電圧出力線ＤＶＬから切り離される。
は、上位ビットｂ0 ，ｂ1 ，ｂ2 が（０，１，１）であ
って、パルス信号Ｓblowがアクティブのときのみ、ＮＭ
ＯＳトランジスタＮＴ１３，ＮＴ１４，ＮＴ１５および
ＰＭＯＳトランジスタＰＴ９が導通状態に保持され、Ｐ
ＭＯＳトランジスタＰＴ１０が非導通状態に保持され
る。これにより、ラッチ回路ＬＴＣ５の入力側ノードＮ
１が接地レベルに引き込まれ、出力側ノードＮ２のレベ
ルがハイレベルに切り換わる。その結果、スイッチ回路
ＳＷ５がオンし、基準電圧線Ｖ５Ｌが駆動電圧出力線Ｄ
ＶＬに接続される。すなわち、基準電圧線Ｖ５Ｌが選択
されて基準電圧Ｖ５が駆動電圧出力線ＤＶＬに供給され
る。そして、特定期間が経過してパルス信号Ｓblowが非
アクティブになると、ＮＭＯＳトランジスタＮＴ１５が
非導通状態に切り換わり、ＰＭＯＳトランジスタＰＴ１
０が導通状態に切り換わる。これにより、ラッチ回路Ｌ
ＴＣ５の入力側ノードＮ１が電源電圧ＶCCレベルに上昇
し、出力側ノードＮ２のレベルがローレベルに切り換わ
る。その結果、スイッチ回路ＳＷ５がオフし、基準電圧
線Ｖ５Ｌが駆動電圧出力線ＤＶＬから切り離される。
【００４７】上位０１０デコーダ２３２５は、ＮＭＯＳ
トランジスタＮＴ１６，ＮＴ１７、ＰＭＯＳトランジス
タＰＴ１１，ＰＴ１２，ＰＴ１３、ラッチ回路ＬＴＣ
６、およびスイッチ回路ＳＷ６により構成されている。
ＰＭＯＳトランジスタＰＴ１３、ＮＭＯＳトランジスタ
ＮＴ１７、ＰＭＯＳトランジスタＰＴ１２、ＮＭＯＳト
ランジスタＮＴ１６、およびＰＭＯＳトランジスタＰＴ
１１が電源電圧ＶCCの供給ラインと接地ラインとの間に
直列に接続されている。ＰＭＯＳトランジスタＰＴ１３
およびＮＭＯＳトランジスタＮＴ１７のゲートがパルス
信号Ｓblowの供給ラインに接続され、ＰＭＯＳトランジ
スタＰＴ１１のゲートが上位ビットデータｂ0 の供給ラ
インに接続され、ＮＭＯＳトランジスタＮＴ１６のゲー
トが上位ビットデータｂ1 の供給ラインに接続され、Ｐ
ＭＯＳトランジスタＰＴ１２のゲートが上位ビットデー
タｂ2 の供給ラインに接続されている。ラッチ回路ＬＴ
Ｃ６は２個のインバータの入出力同士を接続して構成さ
れており、入力側ノードＮ１がＰＭＯＳトランジスタＰ
Ｔ１３とＮＭＯＳトランジスタＮ１７の接続点に接続さ
れ、出力側ノードＮ２がスイッチ回路ＳＷ６の制御端子
に接続されている。そして、スイッチ回路ＳＷ６の端子
ａが基準電圧線Ｖ６Ｌに接続され、端子ｂが駆動電圧出
力線ＤＶＬに接続されている。
トランジスタＮＴ１６，ＮＴ１７、ＰＭＯＳトランジス
タＰＴ１１，ＰＴ１２，ＰＴ１３、ラッチ回路ＬＴＣ
６、およびスイッチ回路ＳＷ６により構成されている。
ＰＭＯＳトランジスタＰＴ１３、ＮＭＯＳトランジスタ
ＮＴ１７、ＰＭＯＳトランジスタＰＴ１２、ＮＭＯＳト
ランジスタＮＴ１６、およびＰＭＯＳトランジスタＰＴ
１１が電源電圧ＶCCの供給ラインと接地ラインとの間に
直列に接続されている。ＰＭＯＳトランジスタＰＴ１３
およびＮＭＯＳトランジスタＮＴ１７のゲートがパルス
信号Ｓblowの供給ラインに接続され、ＰＭＯＳトランジ
スタＰＴ１１のゲートが上位ビットデータｂ0 の供給ラ
インに接続され、ＮＭＯＳトランジスタＮＴ１６のゲー
トが上位ビットデータｂ1 の供給ラインに接続され、Ｐ
ＭＯＳトランジスタＰＴ１２のゲートが上位ビットデー
タｂ2 の供給ラインに接続されている。ラッチ回路ＬＴ
Ｃ６は２個のインバータの入出力同士を接続して構成さ
れており、入力側ノードＮ１がＰＭＯＳトランジスタＰ
Ｔ１３とＮＭＯＳトランジスタＮ１７の接続点に接続さ
れ、出力側ノードＮ２がスイッチ回路ＳＷ６の制御端子
に接続されている。そして、スイッチ回路ＳＷ６の端子
ａが基準電圧線Ｖ６Ｌに接続され、端子ｂが駆動電圧出
力線ＤＶＬに接続されている。
【００４８】この上位０１０デコーダ２３２５において
は、上位ビットｂ0 ，ｂ1 ，ｂ2 が（０，１，０）であ
って、パルス信号Ｓblowがアクティブのときのみ、ＮＭ
ＯＳトランジスタＮＴ１６，ＮＴ１７およびＰＭＯＳト
ランジスタＰＴ１１，ＰＴ１２が導通状態に保持され、
ＰＭＯＳトランジスタＰＴ１３が非導通状態に保持され
る。これにより、ラッチ回路ＬＴＣ６の入力側ノードＮ
１が接地レベルに引き込まれ、出力側ノードＮ２のレベ
ルがハイレベルに切り換わる。その結果、スイッチ回路
ＳＷ６がオンし、基準電圧線Ｖ６Ｌが駆動電圧出力線Ｄ
ＶＬに接続される。すなわち、基準電圧線Ｖ６Ｌが選択
されて基準電圧Ｖ６が駆動電圧出力線ＤＶＬに供給され
る。そして、特定期間が経過してパルス信号Ｓblowが非
アクティブになると、ＮＭＯＳトランジスタＮＴ１７が
非導通状態に切り換わり、ＰＭＯＳトランジスタＰＴ１
３が導通状態に切り換わる。これにより、ラッチ回路Ｌ
ＴＣ６の入力側ノードＮ１が電源電圧ＶCCレベルに上昇
し、出力側ノードＮ２のレベルがローレベルに切り換わ
る。その結果、スイッチ回路ＳＷ６がオフし、基準電圧
線Ｖ６Ｌが駆動電圧出力線ＤＶＬから切り離される。
は、上位ビットｂ0 ，ｂ1 ，ｂ2 が（０，１，０）であ
って、パルス信号Ｓblowがアクティブのときのみ、ＮＭ
ＯＳトランジスタＮＴ１６，ＮＴ１７およびＰＭＯＳト
ランジスタＰＴ１１，ＰＴ１２が導通状態に保持され、
ＰＭＯＳトランジスタＰＴ１３が非導通状態に保持され
る。これにより、ラッチ回路ＬＴＣ６の入力側ノードＮ
１が接地レベルに引き込まれ、出力側ノードＮ２のレベ
ルがハイレベルに切り換わる。その結果、スイッチ回路
ＳＷ６がオンし、基準電圧線Ｖ６Ｌが駆動電圧出力線Ｄ
ＶＬに接続される。すなわち、基準電圧線Ｖ６Ｌが選択
されて基準電圧Ｖ６が駆動電圧出力線ＤＶＬに供給され
る。そして、特定期間が経過してパルス信号Ｓblowが非
アクティブになると、ＮＭＯＳトランジスタＮＴ１７が
非導通状態に切り換わり、ＰＭＯＳトランジスタＰＴ１
３が導通状態に切り換わる。これにより、ラッチ回路Ｌ
ＴＣ６の入力側ノードＮ１が電源電圧ＶCCレベルに上昇
し、出力側ノードＮ２のレベルがローレベルに切り換わ
る。その結果、スイッチ回路ＳＷ６がオフし、基準電圧
線Ｖ６Ｌが駆動電圧出力線ＤＶＬから切り離される。
【００４９】上位００１デコーダ２３２６は、ＮＭＯＳ
トランジスタＮＴ１８，ＮＴ１９、ＰＭＯＳトランジス
タＰＴ１４，ＰＴ１５，ＰＴ１６、ラッチ回路ＬＴＣ
７、およびスイッチ回路ＳＷ７により構成されている。
ＰＭＯＳトランジスタＰＴ１６、ＮＭＯＳトランジスタ
ＮＴ１９，ＮＴ１８、ＰＭＯＳトランジスタＰＴ１５，
ＰＴ１４が電源電圧ＶCCの供給ラインと接地ラインとの
間に直列に接続されている。ＰＭＯＳトランジスタＰＴ
１６およびＮＭＯＳトランジスタＮＴ１９のゲートがパ
ルス信号Ｓblowの供給ラインに接続され、ＰＭＯＳトラ
ンジスタＰＴ１４のゲートが上位ビットデータｂ0 の供
給ラインに接続され、ＰＭＯＳトランジスタＮＴ１５の
ゲートが上位ビットデータｂ1 の供給ラインに接続さ
れ、ＮＭＯＳトランジスタＮＴ１８のゲートが上位ビッ
トデータｂ2 の供給ラインに接続されている。ラッチ回
路ＬＴＣ７は２個のインバータの入出力同士を接続して
構成されており、入力側ノードＮ１がＰＭＯＳトランジ
スタＰＴ１６とＮＭＯＳトランジスタＮ１９の接続点に
接続され、出力側ノードＮ２がスイッチ回路ＳＷ７の制
御端子に接続されている。そして、スイッチ回路ＳＷ７
の端子ａが基準電圧線Ｖ７Ｌに接続され、端子ｂが駆動
電圧出力線ＤＶＬに接続されている。
トランジスタＮＴ１８，ＮＴ１９、ＰＭＯＳトランジス
タＰＴ１４，ＰＴ１５，ＰＴ１６、ラッチ回路ＬＴＣ
７、およびスイッチ回路ＳＷ７により構成されている。
ＰＭＯＳトランジスタＰＴ１６、ＮＭＯＳトランジスタ
ＮＴ１９，ＮＴ１８、ＰＭＯＳトランジスタＰＴ１５，
ＰＴ１４が電源電圧ＶCCの供給ラインと接地ラインとの
間に直列に接続されている。ＰＭＯＳトランジスタＰＴ
１６およびＮＭＯＳトランジスタＮＴ１９のゲートがパ
ルス信号Ｓblowの供給ラインに接続され、ＰＭＯＳトラ
ンジスタＰＴ１４のゲートが上位ビットデータｂ0 の供
給ラインに接続され、ＰＭＯＳトランジスタＮＴ１５の
ゲートが上位ビットデータｂ1 の供給ラインに接続さ
れ、ＮＭＯＳトランジスタＮＴ１８のゲートが上位ビッ
トデータｂ2 の供給ラインに接続されている。ラッチ回
路ＬＴＣ７は２個のインバータの入出力同士を接続して
構成されており、入力側ノードＮ１がＰＭＯＳトランジ
スタＰＴ１６とＮＭＯＳトランジスタＮ１９の接続点に
接続され、出力側ノードＮ２がスイッチ回路ＳＷ７の制
御端子に接続されている。そして、スイッチ回路ＳＷ７
の端子ａが基準電圧線Ｖ７Ｌに接続され、端子ｂが駆動
電圧出力線ＤＶＬに接続されている。
【００５０】この上位００１デコーダ２３２６において
は、上位ビットｂ0 ，ｂ1 ，ｂ2 が（０，０，１）であ
って、パルス信号Ｓblowがアクティブのときのみ、ＮＭ
ＯＳトランジスタＮＴ１８，ＮＴ１９およびＰＭＯＳト
ランジスタＰＴ１４，ＰＴ１５が導通状態に保持され、
ＰＭＯＳトランジスタＰＴ１６が非導通状態に保持され
る。これにより、ラッチ回路ＬＴＣ７の入力側ノードＮ
１が接地レベルに引き込まれ、出力側ノードＮ２のレベ
ルがハイレベルに切り換わる。その結果、スイッチ回路
ＳＷ７がオンし、基準電圧線Ｖ７Ｌが駆動電圧出力線Ｄ
ＶＬに接続される。すなわち、基準電圧線Ｖ７Ｌが選択
されて基準電圧Ｖ７が駆動電圧出力線ＤＶＬに供給され
る。そして、特定期間が経過してパルス信号Ｓblowが非
アクティブになると、ＮＭＯＳトランジスタＮＴ１９が
非導通状態に切り換わり、ＰＭＯＳトランジスタＰＴ１
６が導通状態に切り換わる。これにより、ラッチ回路Ｌ
ＴＣ７の入力側ノードＮ１が電源電圧ＶCCレベルに上昇
し、出力側ノードＮ２のレベルがローレベルに切り換わ
る。その結果、スイッチ回路ＳＷ７がオフし、基準電圧
線Ｖ７Ｌが駆動電圧出力線ＤＶＬから切り離される。
は、上位ビットｂ0 ，ｂ1 ，ｂ2 が（０，０，１）であ
って、パルス信号Ｓblowがアクティブのときのみ、ＮＭ
ＯＳトランジスタＮＴ１８，ＮＴ１９およびＰＭＯＳト
ランジスタＰＴ１４，ＰＴ１５が導通状態に保持され、
ＰＭＯＳトランジスタＰＴ１６が非導通状態に保持され
る。これにより、ラッチ回路ＬＴＣ７の入力側ノードＮ
１が接地レベルに引き込まれ、出力側ノードＮ２のレベ
ルがハイレベルに切り換わる。その結果、スイッチ回路
ＳＷ７がオンし、基準電圧線Ｖ７Ｌが駆動電圧出力線Ｄ
ＶＬに接続される。すなわち、基準電圧線Ｖ７Ｌが選択
されて基準電圧Ｖ７が駆動電圧出力線ＤＶＬに供給され
る。そして、特定期間が経過してパルス信号Ｓblowが非
アクティブになると、ＮＭＯＳトランジスタＮＴ１９が
非導通状態に切り換わり、ＰＭＯＳトランジスタＰＴ１
６が導通状態に切り換わる。これにより、ラッチ回路Ｌ
ＴＣ７の入力側ノードＮ１が電源電圧ＶCCレベルに上昇
し、出力側ノードＮ２のレベルがローレベルに切り換わ
る。その結果、スイッチ回路ＳＷ７がオフし、基準電圧
線Ｖ７Ｌが駆動電圧出力線ＤＶＬから切り離される。
【００５１】上位０００デコーダ２３２７は、ＮＭＯＳ
トランジスタＮＴ２０、ＰＭＯＳトランジスタＰＴ１
７，ＰＴ１８，ＰＴ１９，ＰＴ２０、ラッチ回路ＬＴＣ
８、およびスイッチ回路ＳＷ８により構成されている。
ＰＭＯＳトランジスタＰＴ２０、ＮＭＯＳトランジスタ
ＮＴ２０、およびＰＭＯＳトランジスタＰＴ１９，ＰＴ
１８，ＰＴ１７が電源電圧ＶCCの供給ラインと接地ライ
ンとの間に直列に接続されている。ＰＭＯＳトランジス
タＰＴ２０およびＮＭＯＳトランジスタＮＴ２０のゲー
トがパルス信号Ｓblowの供給ラインに接続され、ＰＭＯ
ＳトランジスタＰＴ１７のゲートが上位ビットデータｂ
0 の供給ラインに接続され、ＰＭＯＳトランジスタＮＴ
１８のゲートが上位ビットデータｂ1 の供給ラインに接
続され、ＰＭＯＳトランジスタＰＴ１９のゲートが上位
ビットデータｂ2 の供給ラインに接続されている。ラッ
チ回路ＬＴＣ８は２個のインバータの入出力同士を接続
して構成されており、入力側ノードＮ１がＰＭＯＳトラ
ンジスタＰＴ２０とＮＭＯＳトランジスタＮ２０の接続
点に接続され、出力側ノードＮ２がスイッチ回路ＳＷ８
の制御端子に接続されている。そして、スイッチ回路Ｓ
Ｗ８の端子ａが基準電圧線Ｖ８Ｌに接続され、端子ｂが
駆動電圧出力線ＤＶＬに接続されている。
トランジスタＮＴ２０、ＰＭＯＳトランジスタＰＴ１
７，ＰＴ１８，ＰＴ１９，ＰＴ２０、ラッチ回路ＬＴＣ
８、およびスイッチ回路ＳＷ８により構成されている。
ＰＭＯＳトランジスタＰＴ２０、ＮＭＯＳトランジスタ
ＮＴ２０、およびＰＭＯＳトランジスタＰＴ１９，ＰＴ
１８，ＰＴ１７が電源電圧ＶCCの供給ラインと接地ライ
ンとの間に直列に接続されている。ＰＭＯＳトランジス
タＰＴ２０およびＮＭＯＳトランジスタＮＴ２０のゲー
トがパルス信号Ｓblowの供給ラインに接続され、ＰＭＯ
ＳトランジスタＰＴ１７のゲートが上位ビットデータｂ
0 の供給ラインに接続され、ＰＭＯＳトランジスタＮＴ
１８のゲートが上位ビットデータｂ1 の供給ラインに接
続され、ＰＭＯＳトランジスタＰＴ１９のゲートが上位
ビットデータｂ2 の供給ラインに接続されている。ラッ
チ回路ＬＴＣ８は２個のインバータの入出力同士を接続
して構成されており、入力側ノードＮ１がＰＭＯＳトラ
ンジスタＰＴ２０とＮＭＯＳトランジスタＮ２０の接続
点に接続され、出力側ノードＮ２がスイッチ回路ＳＷ８
の制御端子に接続されている。そして、スイッチ回路Ｓ
Ｗ８の端子ａが基準電圧線Ｖ８Ｌに接続され、端子ｂが
駆動電圧出力線ＤＶＬに接続されている。
【００５２】この上位０００デコーダ２３２７において
は、上位ビットｂ0 ，ｂ1 ，ｂ2 が（０，０，０）であ
って、パルス信号Ｓblowがアクティブのときのみ、ＮＭ
ＯＳトランジスタＮＴ２０およびＰＭＯＳトランジスタ
ＰＴ１７，ＰＴ１８，ＰＴ１９が導通状態に保持され、
ＰＭＯＳトランジスタＰＴ２０が非導通状態に保持され
る。これにより、ラッチ回路ＬＴＣ８の入力側ノードＮ
１が接地レベルに引き込まれ、出力側ノードＮ２のレベ
ルがハイレベルに切り換わる。その結果、スイッチ回路
ＳＷ８がオンし、基準電圧線Ｖ８Ｌが駆動電圧出力線Ｄ
ＶＬに接続される。すなわち、基準電圧線Ｖ８Ｌが選択
されて基準電圧Ｖ８が駆動電圧出力線ＤＶＬに供給され
る。そして、特定期間が経過してパルス信号Ｓblowが非
アクティブになると、ＮＭＯＳトランジスタＮＴ２０が
非導通状態に切り換わり、ＰＭＯＳトランジスタＰＴ２
０が導通状態に切り換わる。これにより、ラッチ回路Ｌ
ＴＣ８の入力側ノードＮ１が電源電圧ＶCCレベルに上昇
し、出力側ノードＮ２のレベルがローレベルに切り換わ
る。その結果、スイッチ回路ＳＷ８がオフし、基準電圧
線Ｖ８Ｌが駆動電圧出力線ＤＶＬから切り離される。
は、上位ビットｂ0 ，ｂ1 ，ｂ2 が（０，０，０）であ
って、パルス信号Ｓblowがアクティブのときのみ、ＮＭ
ＯＳトランジスタＮＴ２０およびＰＭＯＳトランジスタ
ＰＴ１７，ＰＴ１８，ＰＴ１９が導通状態に保持され、
ＰＭＯＳトランジスタＰＴ２０が非導通状態に保持され
る。これにより、ラッチ回路ＬＴＣ８の入力側ノードＮ
１が接地レベルに引き込まれ、出力側ノードＮ２のレベ
ルがハイレベルに切り換わる。その結果、スイッチ回路
ＳＷ８がオンし、基準電圧線Ｖ８Ｌが駆動電圧出力線Ｄ
ＶＬに接続される。すなわち、基準電圧線Ｖ８Ｌが選択
されて基準電圧Ｖ８が駆動電圧出力線ＤＶＬに供給され
る。そして、特定期間が経過してパルス信号Ｓblowが非
アクティブになると、ＮＭＯＳトランジスタＮＴ２０が
非導通状態に切り換わり、ＰＭＯＳトランジスタＰＴ２
０が導通状態に切り換わる。これにより、ラッチ回路Ｌ
ＴＣ８の入力側ノードＮ１が電源電圧ＶCCレベルに上昇
し、出力側ノードＮ２のレベルがローレベルに切り換わ
る。その結果、スイッチ回路ＳＷ８がオフし、基準電圧
線Ｖ８Ｌが駆動電圧出力線ＤＶＬから切り離される。
【００５３】基準電圧発生回路３０は、図６（ａ）に示
すように、１水平期間の間で時間とともに画素データの
下位ビットの階調数（本実施形態では８）だけ変化する
基準電圧を発生し、各基準電圧線Ｖ１Ｌ〜Ｖ８Ｌに供給
する。なお、基準電圧は、下位ビットデコード回路２３
１により下位ビットの情報に応じて発生されるパルス信
号Ｓblowのタイミングに合わせて変化するように発生さ
れる。すなわち、下位ビットデコード回路２３１の出力
パルス信号Ｓblowがアクティブになる時間に合わせて、
基準電圧が目的の下位ビット階調分だけ変化する。これ
により、基準電圧選択回路２３２から、（上位＋下位）
ビット階調に対応した電圧が供給される。
すように、１水平期間の間で時間とともに画素データの
下位ビットの階調数（本実施形態では８）だけ変化する
基準電圧を発生し、各基準電圧線Ｖ１Ｌ〜Ｖ８Ｌに供給
する。なお、基準電圧は、下位ビットデコード回路２３
１により下位ビットの情報に応じて発生されるパルス信
号Ｓblowのタイミングに合わせて変化するように発生さ
れる。すなわち、下位ビットデコード回路２３１の出力
パルス信号Ｓblowがアクティブになる時間に合わせて、
基準電圧が目的の下位ビット階調分だけ変化する。これ
により、基準電圧選択回路２３２から、（上位＋下位）
ビット階調に対応した電圧が供給される。
【００５４】次に、上記構成による動作を、図６に関連
付けて説明する。外部からデータ線駆動回路２０に入力
されるデジタル画像データＩＭＤは、サンプリング回路
２１でサンプリングされた後、ラインメモリ２２に格納
される。ラインメモリ２２に格納された、たとえば６ビ
ットの画素データは、各データ線に対応して設けられた
ＤＡＣ２３−１〜２３−ｍにそれぞれ供給されるが、そ
のうちの下位ビットｂ3 ，ｂ4 ，ｂ5 が下位ビットデコ
ード回路２３１に供給され、上位ビットｂ0 ，ｂ1 ，ｂ
2 が基準電圧選択回路２３２に供給される。
付けて説明する。外部からデータ線駆動回路２０に入力
されるデジタル画像データＩＭＤは、サンプリング回路
２１でサンプリングされた後、ラインメモリ２２に格納
される。ラインメモリ２２に格納された、たとえば６ビ
ットの画素データは、各データ線に対応して設けられた
ＤＡＣ２３−１〜２３−ｍにそれぞれ供給されるが、そ
のうちの下位ビットｂ3 ，ｂ4 ，ｂ5 が下位ビットデコ
ード回路２３１に供給され、上位ビットｂ0 ，ｂ1 ，ｂ
2 が基準電圧選択回路２３２に供給される。
【００５５】ここで、ＤＡＣ２３−１に供給される６ビ
ットの画素データが（１，１，１，０，１，１）である
とすると、下位ビットデコード回路２３１では、下位ビ
ット情報（０，１，１）を受けて、図３（ｄ）に示すタ
イミングでパルス信号Ｓblowが生成されて、基準電圧選
択回路２３２に出力される。このとき、基準電圧発生回
路３０においては、図６（ａ）に示すように、１水平期
間の間で時間とともに画素データの下位ビットの階調数
８だけ変化する基準電圧が発生され、各基準電圧線Ｖ１
Ｌ〜Ｖ８Ｌに供給されている。
ットの画素データが（１，１，１，０，１，１）である
とすると、下位ビットデコード回路２３１では、下位ビ
ット情報（０，１，１）を受けて、図３（ｄ）に示すタ
イミングでパルス信号Ｓblowが生成されて、基準電圧選
択回路２３２に出力される。このとき、基準電圧発生回
路３０においては、図６（ａ）に示すように、１水平期
間の間で時間とともに画素データの下位ビットの階調数
８だけ変化する基準電圧が発生され、各基準電圧線Ｖ１
Ｌ〜Ｖ８Ｌに供給されている。
【００５６】基準電圧選択回路２３２では、上位ビット
ｂ0 、ｂ1 ，ｂ2 が（１，１，１）であって、パルス信
号Ｓblowがアクティブであることから、上位１１１デコ
ーダ２３２０において、ＮＭＯＳトランジスタＮＴ１〜
ＮＴ４が導通状態に保持され、ＰＭＯＳトランジスタＰ
Ｔ１が非導通状態に保持される。これにより、上位１１
１デコーダ２３２０のラッチ回路ＬＴＣ１の入力側ノー
ドＮ１が接地レベルに引き込まれ、出力側ノードＮ２の
レベルがハイレベルに切り換わる。その結果、スイッチ
回路ＳＷ１がオンし、基準電圧線Ｖ１Ｌが駆動電圧出力
線ＤＶＬに接続される。すなわち、基準電圧線Ｖ１Ｌが
選択されて基準電圧Ｖ１が駆動電圧出力線ＤＶＬに供給
される。
ｂ0 、ｂ1 ，ｂ2 が（１，１，１）であって、パルス信
号Ｓblowがアクティブであることから、上位１１１デコ
ーダ２３２０において、ＮＭＯＳトランジスタＮＴ１〜
ＮＴ４が導通状態に保持され、ＰＭＯＳトランジスタＰ
Ｔ１が非導通状態に保持される。これにより、上位１１
１デコーダ２３２０のラッチ回路ＬＴＣ１の入力側ノー
ドＮ１が接地レベルに引き込まれ、出力側ノードＮ２の
レベルがハイレベルに切り換わる。その結果、スイッチ
回路ＳＷ１がオンし、基準電圧線Ｖ１Ｌが駆動電圧出力
線ＤＶＬに接続される。すなわち、基準電圧線Ｖ１Ｌが
選択されて基準電圧Ｖ１が駆動電圧出力線ＤＶＬに供給
される。
【００５７】このとき、基準電圧線Ｖ１Ｌに供給されて
いる基準電圧Ｖ１の値は、図６（ａ）〜（ｄ）に示すよ
うに、下位ビットデコード回路２３１により下位ビット
の情報に応じて発生されるパルス信号Ｓblowのタイミン
グに合わせて変化するように設定されており、その値は
（Ｖｎ＋３ＬＳＢ）となっている。したがって、パルス
信号Ｓblowがアクティブの期間に、（Ｖｎ＋３ＬＳＢ）
なる値の基準電圧が駆動電圧出力線ＤＶＬに供給され、
対応するデータ線ＤＬ１に伝達される。
いる基準電圧Ｖ１の値は、図６（ａ）〜（ｄ）に示すよ
うに、下位ビットデコード回路２３１により下位ビット
の情報に応じて発生されるパルス信号Ｓblowのタイミン
グに合わせて変化するように設定されており、その値は
（Ｖｎ＋３ＬＳＢ）となっている。したがって、パルス
信号Ｓblowがアクティブの期間に、（Ｖｎ＋３ＬＳＢ）
なる値の基準電圧が駆動電圧出力線ＤＶＬに供給され、
対応するデータ線ＤＬ１に伝達される。
【００５８】そして、特定期間が経過してパルス信号Ｓ
blowが非アクティブになると、ＤＡＣ２３−１の基準電
圧発生回路２３２においては、ＮＭＯＳトランジスタＮ
Ｔ４が非導通状態に切り換わり、ＰＭＯＳトランジスタ
ＰＴ１が導通状態に切り換わる。これにより、ラッチ回
路ＬＴＣ１の入力側ノードＮ１が電源電圧ＶCCレベルに
上昇し、出力側ノードＮ２のレベルがローレベルに切り
換わる。その結果、スイッチ回路ＳＷ１がオフし、基準
電圧線Ｖ１Ｌが駆動電圧出力線ＤＶＬから切り離され
る。
blowが非アクティブになると、ＤＡＣ２３−１の基準電
圧発生回路２３２においては、ＮＭＯＳトランジスタＮ
Ｔ４が非導通状態に切り換わり、ＰＭＯＳトランジスタ
ＰＴ１が導通状態に切り換わる。これにより、ラッチ回
路ＬＴＣ１の入力側ノードＮ１が電源電圧ＶCCレベルに
上昇し、出力側ノードＮ２のレベルがローレベルに切り
換わる。その結果、スイッチ回路ＳＷ１がオフし、基準
電圧線Ｖ１Ｌが駆動電圧出力線ＤＶＬから切り離され
る。
【００５９】以上の動作が、各ＤＡＣ２３−２〜２３−
ｍで行われ、各ＤＡＣ２３−１〜２３−ｍから（上位＋
下位）ビット階調に対応した電圧が各データ線ＤＬ１〜
ＤＬｍに供給され、画像データがｍ個の画素セルに対し
て並列に書き込まれる。
ｍで行われ、各ＤＡＣ２３−１〜２３−ｍから（上位＋
下位）ビット階調に対応した電圧が各データ線ＤＬ１〜
ＤＬｍに供給され、画像データがｍ個の画素セルに対し
て並列に書き込まれる。
【００６０】以上説明したように、本実施形態によれ
ば、ラインメモリ２２に格納されたたとえば６ビットの
画素データのうち下位ビットｂ3 ，ｂ4 ，ｂ5 を受け
て、画像信号の１水平期間（１Ｈ）中にその情報の内容
毎に対応してあらかじめ設定された特定の時間毎にパル
ス信号Ｓblowを生成する下位ビットデコード回路２３１
と、画素データの上位ビットｂ0 ，ｂ1 ，ｂ2 および下
位ビットデコード回路２３１によるパルス信号Ｓblowを
受けて、上位ビット情報の内容に応じた基準電圧線Ｖ１
Ｌ〜Ｖ８Ｌをパルス信号Ｓblowがアクティブの期間のみ
選択して、選択した基準電圧線Ｖ１Ｌ〜Ｖ８Ｌの基準電
圧Ｖ１〜Ｖ８のうちのいずれかを対応するデータ線に供
給する基準電圧選択回路２３２とを備えたＤＡＣ２３−
１〜２３−ｍと、１水平期間の間で時間とともに下位ビ
ットデコード回路２３１の出力パルス信号Ｓblowがアク
ティブになる時間に合わせて、基準電圧が目的の下位ビ
ット階調分だけ変化する基準電圧を発生し、各基準電圧
線Ｖ１Ｌ〜Ｖ８Ｌに供給する基準電圧発生回路３０とを
設けたので、回路面積の増大を招くことなく、基準電圧
選択回路２３２から（上位＋下位）ビット階調に対応し
た電圧を供給することができ、装置の小面積化、狭額縁
化を実現できる利点がある。また、基板面積に制約が有
る場合等には、液晶表示装置の多階調化を実現すること
ができる。
ば、ラインメモリ２２に格納されたたとえば６ビットの
画素データのうち下位ビットｂ3 ，ｂ4 ，ｂ5 を受け
て、画像信号の１水平期間（１Ｈ）中にその情報の内容
毎に対応してあらかじめ設定された特定の時間毎にパル
ス信号Ｓblowを生成する下位ビットデコード回路２３１
と、画素データの上位ビットｂ0 ，ｂ1 ，ｂ2 および下
位ビットデコード回路２３１によるパルス信号Ｓblowを
受けて、上位ビット情報の内容に応じた基準電圧線Ｖ１
Ｌ〜Ｖ８Ｌをパルス信号Ｓblowがアクティブの期間のみ
選択して、選択した基準電圧線Ｖ１Ｌ〜Ｖ８Ｌの基準電
圧Ｖ１〜Ｖ８のうちのいずれかを対応するデータ線に供
給する基準電圧選択回路２３２とを備えたＤＡＣ２３−
１〜２３−ｍと、１水平期間の間で時間とともに下位ビ
ットデコード回路２３１の出力パルス信号Ｓblowがアク
ティブになる時間に合わせて、基準電圧が目的の下位ビ
ット階調分だけ変化する基準電圧を発生し、各基準電圧
線Ｖ１Ｌ〜Ｖ８Ｌに供給する基準電圧発生回路３０とを
設けたので、回路面積の増大を招くことなく、基準電圧
選択回路２３２から（上位＋下位）ビット階調に対応し
た電圧を供給することができ、装置の小面積化、狭額縁
化を実現できる利点がある。また、基板面積に制約が有
る場合等には、液晶表示装置の多階調化を実現すること
ができる。
【００６１】なお、本実施形態では、画素データが６ビ
ットの場合を例に説明したが、これに限定されるもので
はなく、他のビット数に対しても本発明が適用できるこ
とはいうまでもない。
ットの場合を例に説明したが、これに限定されるもので
はなく、他のビット数に対しても本発明が適用できるこ
とはいうまでもない。
【００６２】
【発明の効果】以上説明したように、本発明によれば、
装置の小面積化、狭額縁化を実現でき、また、液晶表示
装置の多階調化を実現することができる利点がある。
装置の小面積化、狭額縁化を実現でき、また、液晶表示
装置の多階調化を実現することができる利点がある。
【図１】本発明に係るポリシリコンＴＦＴ型液晶表示装
置の一実施形態を示す回路図である。
置の一実施形態を示す回路図である。
【図２】本発明に係るデータ線駆動回路のＤＡＣの構成
を示すブロック図である。
を示すブロック図である。
【図３】本発明に係るＤＡＣにおける下位ビットデコー
ド回路のパルス信号生成タイミングを説明するための図
である。
ド回路のパルス信号生成タイミングを説明するための図
である。
【図４】本発明に係るＤＡＣにおける下位ビットデコー
ド回路の具体的な構成例を示す回路図である。
ド回路の具体的な構成例を示す回路図である。
【図５】本発明に係るＤＡＣにおける基準電圧発生回路
の具体的な構成例を示す回路図である。
の具体的な構成例を示す回路図である。
【図６】本発明に係る基準電圧発生回路で発生される基
準電圧についての説明図である。
準電圧についての説明図である。
【図７】ＴＦＴ型液晶表示パネルの画素セルの等価回路
を示す図である。
を示す図である。
１０…液晶表示パネル、２０…データ線駆動回路２０、
２３１…下位ビットデコード回路、２３２…基準電圧発
生回路、２３−１〜２３−ｍ…デジタル−アナログ変換
回路（ＤＡＣ）、３０…基準電圧発生回路。
２３１…下位ビットデコード回路、２３２…基準電圧発
生回路、２３−１〜２３−ｍ…デジタル−アナログ変換
回路（ＤＡＣ）、３０…基準電圧発生回路。
フロントページの続き Ｆターム(参考） 2H093 NC13 NC21 NC23 NC24 NC34 ND42 5C006 AF25 AF83 BB16 BC12 BC13 BC20 BF05 BF11 BF24 BF43 FA41 FA56 5C080 AA10 BB05 DD08 DD25 EE29 FF11 JJ02 JJ03 JJ04
Claims (12)
- 【請求項１】 複数ビットからなるデジタル画像データ
を受けて、画素セルが接続されたデータ線に、入力デー
タに応じた階調レベルの信号出力を行って所定の画素セ
ルへの書き込み行う液晶表示装置であって、 上記画像データの上位ビットの階調数に応じた数の基準
電圧線と、上記画像データの下位ビットを受けて、その
情報の内容毎に対応してあらかじめ設定された時間毎に
パルス信号を出力する下位ビットデコード回路と、上記
画像データの上位ビットおよび上記下位ビットデコード
回路によるパルス信号を受けて、上位ビット情報の内容
に応じた基準電圧線を当該パルス信号がアクティブの期
間のみ選択して、選択した基準電圧線の電圧を上記デー
タ線に供給する基準電圧選択回路とを備えたアナログ−
デジタル変換回路を有するデータ線駆動回路と、 上記各基準電圧線に上記画像データの下位ビットの階調
数だけ変化する基準電圧を供給する基準電圧発生回路と
を有する液晶表示装置。 - 【請求項２】 上記基準電圧発生回路は、１水平期間の
間で時間とともに上記画像データの下位ビットの階調数
だけ変化する基準電圧を発生し、各基準電圧線に供給す
る請求項１記載の液晶表示装置。 - 【請求項３】 上記基準電圧発生回路は、１水平期間の
間で時間とともに下位ビットデコード回路の出力パルス
信号がアクティブになる時間に合わせて、基準電圧が目
的の下位ビット階調分だけ変化する基準電圧を発生し、
各基準電圧線に供給する請求項１記載の液晶表示装置。 - 【請求項４】 シリアル信号として供給されるデジタル
画像データをパラレル信号に変換し、画素セルが接続さ
れた複数のデータ線に、入力データに応じた階調レベル
の信号出力を行って所定の画素セルへの並列書き込み行
う液晶表示装置であって、上記画像データの上位ビット
の階調数に応じた数の基準電圧線と、上記画像データの
下位ビットを受けて、その情報の内容毎に対応してあら
かじめ設定された時間毎にパルス信号を出力する下位ビ
ットデコード回路と、各データ線に対応して設けられ、
上記画像データの上位ビットおよび上記下位ビットデコ
ード回路によるパルス信号を受けて、上位ビット情報の
内容に応じた基準電圧線を当該パルス信号がアクティブ
の期間のみ選択して、選択した基準電圧線の電圧を上記
データ線に供給する基準電圧選択回路とを備えた複数の
アナログ−デジタル変換回路を有するデータ線駆動回路
と、 上記各基準電圧線に上記画像データの下位ビットの階調
数だけ変化する基準電圧を供給する基準電圧発生回路と
を有する液晶表示装置。 - 【請求項５】 上記基準電圧発生回路は、１水平期間の
間で時間とともに上記画像データの下位ビットの階調数
だけ変化する基準電圧を発生し、各基準電圧線に供給す
る請求項４記載の液晶表示装置。 - 【請求項６】 上記基準電圧発生回路は、１水平期間の
間で時間とともに下位ビットデコード回路の出力パルス
信号がアクティブになる時間に合わせて、基準電圧が目
的の下位ビット階調分だけ変化する基準電圧を発生し、
各基準電圧線に供給する請求項４記載の液晶表示装置。 - 【請求項７】 複数ビットからなるデジタル画像データ
を受けて、画素セルが接続されたデータ線に、入力デー
タに応じた階調レベルの信号出力を行って所定の画素セ
ルへの書き込み行う液晶表示装置のデータ線駆動回路で
あって、 上記画像データの下位ビットの階調数だけ変化する基準
電圧が供給される、上記画像データの上位ビットの階調
数に応じた数の基準電圧線と、 上記画像データの下位ビットを受けて、その情報の内容
毎に対応してあらかじめ設定された時間毎にパルス信号
を出力する下位ビットデコード回路と、 上記画像データの上位ビットおよび上記下位ビットデコ
ード回路によるパルス信号を受けて、上位ビット情報の
内容に応じた基準電圧線を当該パルス信号がアクティブ
の期間のみ選択して、選択した基準電圧線の電圧を上記
データ線に供給する基準電圧選択回路とを備えたアナロ
グ−デジタル変換回路を有する液晶表示装置のデータ線
駆動回路。 - 【請求項８】 各基準電圧線には、１水平期間の間で時
間とともに上記画像データの下位ビットの階調数だけ変
化する基準電圧が供給される請求項７記載の液晶表示装
置のデータ線駆動回路。 - 【請求項９】 各基準電圧線には、１水平期間の間で時
間とともに下位ビットデコード回路の出力パルス信号が
アクティブになる時間に合わせて、基準電圧が目的の下
位ビット階調分だけ変化する基準電圧が供給される請求
項７記載の液晶表示装置のデータ線駆動回路。 - 【請求項１０】 シリアル信号として供給されるデジタ
ル画像データをパラレル信号に変換し、画素セルが接続
された複数のデータ線に、入力データに応じた階調レベ
ルの信号出力を行って所定の画素セルへの並列書き込み
行う液晶表示装置のデータ線駆動回路であって、 上記画像データの下位ビットの階調数だけ変化する基準
電圧が供給される、上記画像データの上位ビットの階調
数に応じた数の基準電圧線と、 上記画像データの下位ビットを受けて、その情報の内容
毎に対応してあらかじめ設定された時間毎にパルス信号
を出力する下位ビットデコード回路と、 各データ線に対応して設けられ、上記画像データの上位
ビットおよび上記下位ビットデコード回路によるパルス
信号を受けて、上位ビット情報の内容に応じた基準電圧
線を当該パルス信号がアクティブの期間のみ選択して、
選択した基準電圧線の電圧を上記データ線に供給する基
準電圧選択回路とを備えた複数のアナログ−デジタル変
換回路を有する液晶表示装置のデータ線駆動回路。 - 【請求項１１】 各基準電圧線には、１水平期間の間で
時間とともに上記画像データの下位ビットの階調数だけ
変化する基準電圧が供給される請求項１０記載の液晶表
示装置のデータ線駆動回路。 - 【請求項１２】 各基準電圧線には、１水平期間の間で
時間とともに下位ビットデコード回路の出力パルス信号
がアクティブになる時間に合わせて、基準電圧が目的の
下位ビット階調分だけ変化する基準電圧が供給される請
求項１０記載の液晶表示装置のデータ線駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23310498A JP4457416B2 (ja) | 1998-08-19 | 1998-08-19 | 液晶表示装置およびそのデータ線駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23310498A JP4457416B2 (ja) | 1998-08-19 | 1998-08-19 | 液晶表示装置およびそのデータ線駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000066642A true JP2000066642A (ja) | 2000-03-03 |
| JP4457416B2 JP4457416B2 (ja) | 2010-04-28 |
Family
ID=16949846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23310498A Expired - Fee Related JP4457416B2 (ja) | 1998-08-19 | 1998-08-19 | 液晶表示装置およびそのデータ線駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4457416B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100434504B1 (ko) * | 2002-06-14 | 2004-06-05 | 삼성전자주식회사 | Ｒ, ｇ, ｂ별 독립적인 계조 전압을 사용하는 액정 표시장치 구동용 소오스 드라이버 집적회로 |
| KR100605077B1 (ko) * | 2003-08-22 | 2006-07-31 | 가부시끼가이샤 르네사스 테크놀로지 | 표시 장치용 구동 장치 |
| US7209057B2 (en) | 2005-04-19 | 2007-04-24 | Mitsubishi Denki Kabushiki Kaisha | Decode circuitry and a display device using the same |
| EP1833168A1 (en) * | 2004-12-28 | 2007-09-12 | Yasuhisa Uchida | Semiconductor device and level shifting circuit |
| JP2009075551A (ja) * | 2007-09-21 | 2009-04-09 | Beijing Boe Optoelectronics Technology Co Ltd | 画素階調の拡張方法、画素キャパシタ充電時間駆動方法及び装置 |
| US7946778B2 (en) | 2005-10-10 | 2011-05-24 | L'oreal | Device for packaging and applying a composition and method of using same |
| US8007191B2 (en) | 2005-04-19 | 2011-08-30 | L'oreal | Packaging and applicator device for a composition |
-
1998
- 1998-08-19 JP JP23310498A patent/JP4457416B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100605077B1 (ko) * | 2003-08-22 | 2006-07-31 | 가부시끼가이샤 르네사스 테크놀로지 | 표시 장치용 구동 장치 |
| US7616221B2 (en) | 2003-08-22 | 2009-11-10 | Renesas Technology Corp. | Driving circuits for display device |
| EP1833168A1 (en) * | 2004-12-28 | 2007-09-12 | Yasuhisa Uchida | Semiconductor device and level shifting circuit |
| EP1833168A4 (en) * | 2004-12-28 | 2008-08-20 | Yasuhisa Uchida | SEMICONDUCTOR EQUIPMENT AND LEVEL SWITCHING |
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