JP4457416B2 - 液晶表示装置およびそのデータ線駆動回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置およびそのデータ線駆動回路に関するものである。
【０００２】
【従来の技術】
近年、表示装置として液晶を用いた表示パネル装置の躍進が著しい。
この表示パネル装置は、ビデオカムコーダのビューファインダや液晶表示パネル、自動車用のテレビや、ナビゲーションシステムの表示パネル、ノート型パソコンのディスプレイ等に広く使われている。
【０００３】
また最近では、液晶パネルを用いたリアプロジェクション型のテレビジョン受像機、またＯＨＰを用いずにパソコンの画面を直接スクリーンに投影するプロジェクタ装置等も普及しつつある。
また従来ＣＲＴを用いていたデスクトップ型のパソコンのディスプレイを液晶パネルに置き換え、省スペース、省電力を達成しようとする動きもある。
【０００４】
これらの背景には、液晶パネルの、高精細度化、高画質化（フルカラー化、高コントラスト化、広視角化、動画対応、等）と周辺技術（駆動回路／素子技術、バックライト、その他）の向上がある。
それらの技術の総合的な向上により、液晶表示装置が幅広い応用分野に使われるようになった。
【０００５】
ところで、最先端の液晶表示装置における表示パネルの画質はＣＲＴディスプレイに見劣りしないようになりつつあるが、未だ改善されなければならない部分も多い。
その一つに液晶パネルの駆動回路が挙げられる。
【０００６】
高精細度、高画質の液晶表示パネルの駆動回路は、非常に大規模で、多数のチップを必要とし、かつ精度の高い回路が必要とされ、表示画質は表示パネルのコストを制約する大きな要素のひとつとなっている。
以下、従来の液晶表示パネルの駆動回路について詳細に説明する。
【０００７】
液晶素子には多くの種類が存在するが、フルカラーかつ動画が表示可能なパネルは、ＴＦＴ(Thin Film Transistor)型と呼ばれ、画素を構成する個々の液晶素子に、薄膜トランジスタ（ＴＦＴ）を集積する構造を持つものがほとんどである。
【０００８】
図７は、ＴＦＴ型液晶表示パネルの画素を形成するセルの回路的な構造を示す図である。
ＴＦＴ型液晶表示パネルの画素セルは、図７に示すように、個々の液晶セルＣＣの一端は対向電極ＥＬに接続されている。この対向電極ＥＬには全画素セル全てが共通に接続される。他端は個々の画素セル毎に設けられたＴＦＴに接続される。
ＴＦＴはスイッチとして用いられるため、ソース、ドレインの区別は本来無いが、便宜上ここでは、ソースが液晶セルＣＣに接続されるものとする。ＴＦＴのゲートはゲート駆動線ＧＬに接続され、その駆動信号により画素データを書き込むラインが選択される。またドレインは選択されたラインの個々の液晶セルに書き込まれる画素データが供給されるデータ線ＤＬに接続される。
選択されたラインへの書き込み時間が終了すると、そのラインのＴＦＴはオフするが、画素データは液晶セルＣＣやＴＦＴの容量のため、次の書き込みが行われるまでその電位が保持される。
【０００９】
図７に示したＴＦＴ型液晶表示パネルの画素セルの構造は、全てのパネルにおいて共通である。
一方、ＴＦＴの構造／製造方法、対向電極の駆動方法、画素データの駆動方法にはいくつかの種類が存在する。
【００１０】
ＴＦＴの構造／製造方法には、アモルファスシリコンを使う方法と、ポリ（多結晶）シリコンを使う方法に大別される。
前者は高温プロセスを必要としないので、ガラスを基板とした大型のパネルが作りやすい。
後者は、高温プロセスのため、石英基板が必要で、これまでは小型のパネルに限定されてきた。最近レーザアニール等の技術の進歩により、低温でポリシリコンＴＦＴを形成する技術も開発され、中型パネルもポリシリコンＴＦＴ型で製造することができるようになった。
ポリシリコンＴＦＴ内のキャリアの移動度はアモルファスシリコンＴＦＴ内に比較し１桁程度大きい。したがってアモルファスＴＦＴの場合、そのオン抵抗が高く、書き込み時間をかなり長く取ることが必要であった。
それに対しポリシリコンＴＦＴの場合は書き込み時間がかなり短くて済む。
【００１１】
このように、ポリシリコンＴＦＴ型はオン抵抗が小さいので、書き込み時間を大幅に短くすることができることから、たとえばビデオカムコーダのビューファインダ用程度の画素数の少ないパネルでは、ほとんどの回路を液晶表示パネル上に構築することが可能である。
【００１２】
ポリシリコンＴＦＴ型のデジタル入力のデータ線駆動回路は、たとえばＴＦＴ基板上に基準電圧選択型のデジタル−アナログ変換回路（ＤＡＣ）を、各データ線（カラム線）毎に設けて構成されている。
この基準電圧選択型ＤＡＣは、外部より入力された基準電圧信号のうち一本だけを各データ線毎にサンプリングされたデータに基づいて選択するもので、トランジスタの素子ばらつきに非常に強く、ＴＦＴによるＤＡＣとして好適なものである。
【００１３】
【発明が解決しようとする課題】
しかしながら、基準電圧選択型ＤＡＣには、回路の必要ビット数が増加したとき、すなわち液晶表示装置の階調数が増加したとき、回路面積が急激に増大するという欠点がある。
たとえば、３ビットＤＡＣでは、８本の基準電圧線と、スイッチおよびデコード回路からなる８個の基準電圧線の選択回路があればよいが、６ビットＤＡＣでは、６４本の基準電圧線と６４個の選択回路が必要になる。
すなわち、３ビットの増加で、ＤＡＣの面積は８倍に増えてしまう。
【００１４】
この急激な面積増加は、デザインルールの粗いポリシリコンＴＦＴ型回路にとっては重大な問題である。
実際、基準電圧選択型ＤＡＣで６ビット以上の駆動回路一体型の多階調ポリシリコンＴＦＴ型液晶表示装置を作製するためには、大きな基板面積が必要となり、その実現は極めて困難である。
【００１５】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、装置の小面積化、狭額縁化を実現でき、また、多階調化を実現できる液晶表示装置およびそのデータ線駆動回路を提供することにある。
【００１６】
【課題を解決するための手段】
上記目的を達成するため、本発明は、複数ビットからなるデジタル画像データを受けて、画素セルが接続されたデータ線に、入力データに応じた階調レベルの信号出力を行って所定の画素セルへの書き込みを行う液晶表示装置であって、上記画像データの上位ビットの階調数に応じた数の基準電圧線と、上記画像データの下位ビットを受けて、その情報の内容毎に対応してあらかじめ設定された異なる時間毎にアクティブのパルス信号を出力する下位ビットデコード回路と、上記画像データの上位ビットおよび上記下位ビットデコード回路によるパルス信号を受けて、上位ビット情報の内容に応じた基準電圧線を当該パルス信号がアクティブの期間のみ選択して、選択した基準電圧線の電圧を上記データ線に供給する複数の上位デコーダを含む基準電圧選択回路とを備えたデジタル−アナログ変換回路を有するデータ線駆動回路と、上記各基準電圧線に上記画像データの下位ビットの階調数だけ変化する基準電圧を供給する基準電圧発生回路と、を有し、上記基準電圧選択回路の上記各上位デコーダは、デコード対象の上位ビット情報に相当する階調に応じた基準電圧が供給される基準電圧線と上記データ線との間に接続され、第１のレベルの信号を受けて導通状態となり、第２のレベル信号を受けて非導通状態に切り換わるスイッチと、上記デコード対象の上位ビッド情報を受けかつ上記パルス信号をアクティブで受けている期間に上記第１のレベルの信号を上記スイッチに供給し、上記パルス信号が非アクティブになると上記第２のレベルの信号を上記スイッチに供給する回路と、を含む。
【００１７】
また、本発明は、シリアル信号として供給されるデジタル画像データをパラレル信号に変換し、画素セルが接続された複数のデータ線に、入力データに応じた階調レベルの信号出力を行って所定の画素セルへの並列書き込みを行う液晶表示装置であって、上記画像データの上位ビットの階調数に応じた数の基準電圧線と、上記画像データの下位ビットを受けて、その情報の内容毎に対応してあらかじめ設定された異なる時間毎にアクティブのパルス信号を出力する下位ビットデコード回路と、各データ線に対応して設けられ、上記画像データの上位ビットおよび上記下位ビットデコード回路によるパルス信号を受けて、上位ビット情報の内容に応じた基準電圧線を当該パルス信号がアクティブの期間のみ選択して、選択した基準電圧線の電圧を上記データ線に供給する複数の上位デコーダを含む基準電圧選択回路とを備えた複数のデジタル−アナログ変換回路を有するデータ線駆動回路と、上記各基準電圧線に上記画像データの下位ビットの階調数だけ変化する基準電圧を供給する基準電圧発生回路と、を有し、上記基準電圧選択回路の上記各上位デコーダは、デコード対象の上位ビット情報に相当する階調に応じた基準電圧が供給される基準電圧線と上記データ線との間に接続され、第１のレベルの信号を受けて導通状態となり、第２のレベル信号を受けて非導通状態に切り換わるスイッチと、上記デコード対象の上位ビッド情報を受けかつ上記パルス信号をアクティブで受けている期間に上記第１のレベルの信号を上記スイッチに供給し、上記パルス信号が非アクティブになると上記第２のレベルの信号を上記スイッチに供給する回路と、を含む。
【００１８】
また、本発明は、複数ビットからなるデジタル画像データを受けて、画素セルが接続されたデータ線に、入力データに応じた階調レベルの信号出力を行って所定の画素セルへの書き込みを行う液晶表示装置のデータ線駆動回路であって、上記画像データの下位ビットの階調数だけ変化する基準電圧が供給される、上記画像データの上位ビットの階調数に応じた数の基準電圧線と、上記画像データの下位ビットを受けて、その情報の内容毎に対応してあらかじめ設定された異なる時間毎にアクティブのパルス信号を出力する下位ビットデコード回路と、上記画像データの上位ビットおよび上記下位ビットデコード回路によるパルス信号を受けて、上位ビット情報の内容に応じた基準電圧線を当該パルス信号がアクティブの期間のみ選択して、選択した基準電圧線の電圧を上記データ線に供給する複数の上位デコーダを含む基準電圧選択回路とを備えたデジタル−アナログ変換回路と、を有し、上記基準電圧選択回路の上記各上位デコーダは、デコード対象の上位ビット情報に相当する階調に応じた基準電圧が供給される基準電圧線と上記データ線との間に接続され、第１のレベルの信号を受けて導通状態となり、第２のレベル信号を受けて非導通状態に切り換わるスイッチと、上記デコード対象の上位ビッド情報を受けかつ上記パルス信号をアクティブで受けている期間に上記第１のレベルの信号を上記スイッチに供給し、上記パルス信号が非アクティブになると上記第２のレベルの信号を上記スイッチに供給する回路と、を含む。
【００１９】
また、本発明は、シリアル信号として供給されるデジタル画像データをパラレル信号に変換し、画素セルが接続された複数のデータ線に、入力データに応じた階調レベルの信号出力を行って所定の画素セルへの並列書き込みを行う液晶表示装置のデータ線駆動回路であって、上記画像データの下位ビットの階調数だけ変化する基準電圧が供給される、上記画像データの上位ビットの階調数に応じた数の基準電圧線と、上記画像データの下位ビットを受けて、その情報の内容毎に対応してあらかじめ設定された異なる時間毎にアクティブのパルス信号を出力する下位ビットデコード回路と、各データ線に対応して設けられ、上記画像データの上位ビットおよび上記下位ビットデコード回路によるパルス信号を受けて、上位ビット情報の内容に応じた基準電圧線を当該パルス信号がアクティブの期間のみ選択して、選択した基準電圧線の電圧を上記データ線に供給する複数の上位デコーダを含む基準電圧選択回路とを備えた複数のデジタル−アナログ変換回路と、を有し、上記基準電圧選択回路の上記各上位デコーダは、デコード対象の上位ビット情報に相当する階調に応じた基準電圧が供給される基準電圧線と上記データ線との間に接続され、第１のレベルの信号を受けて導通状態となり、第２のレベル信号を受けて非導通状態に切り換わるスイッチと、上記デコード対象の上位ビッド情報を受けかつ上記パルス信号をアクティブで受けている期間に上記第１のレベルの信号を上記スイッチに供給し、上記パルス信号が非アクティブになると上記第２のレベルの信号を上記スイッチに供給する回路と、を含む。
【００２０】
本発明では、好適には、各基準電圧線には、１水平期間の間で時間とともに上記画像データの下位ビットの階調数だけ変化する基準電圧が供給される。
【００２１】
また、好適には、各基準電圧線には、１水平期間の間で時間とともに下位ビットデコード回路の出力パルス信号がアクティブになる時間に合わせて、基準電圧が目的の下位ビット階調分だけ変化する基準電圧が供給される。
【００２２】
本発明によれば、外部から入力されるデジタル画像データは、たとえばサンプリング処理等を受けて、メモリ等に格納される。
そして、メモリに格納された複数ビットの画像データは、各データ線に対応して設けられたデジタル−アナログ変換回路に供給されるが、そのうち下位ビットが下位ビットデコード回路に供給され、上位ビットが基準電圧選択回路に供給される。
下位ビットデコード回路では、下位ビット情報を受けて、その情報の内容毎に対応してあらかじめ設定された時間毎にパルス信号が生成され、基準電圧選択回路に出力される。
このとき、たとえば基準電圧発生回路においては、たとえば１水平期間の間で時間とともに画素データの下位ビットの階調数だけ変化する、または、１水平期間の間で時間とともに下位ビットデコード回路の出力パルス信号がアクティブになる時間に合わせて、基準電圧が目的の下位ビット階調分だけ変化する基準電圧が発生され、各基準電圧線に供給されている。
基準電圧選択回路では、画像データの上位ビットおよび下位ビットデコード回路によるパルス信号を受けて、上位ビット情報の内容に応じた基準電圧線がパルス信号がアクティブの間のみ選択され、選択した基準電圧線の電圧がデータ線に供給される。
【００２３】
【発明の実施の形態】
図１は、本発明に係るポリシリコンＴＦＴ型液晶表示装置の一実施形態を示す回路図で、図２は、本発明に係るデータ線駆動回路のＤＡＣの構成を示すブロック図である。
【００２４】
この液晶表示装置は、図１に示すように、液晶表示パネル１０、データ線駆動回路２０、および基準電圧発生回路３０により構成され、液晶表示パネル１０およびデータ線駆動回路２０はＴＦＴ基板上に集積されている。
【００２５】
液晶表示パネル１０においては、図７に示すように、液晶セルとＴＦＴからなる画素セルＰＸＣが水平、垂直方向にｍ、ｎ個配置されている。画素セルＰＸＣの端子ＳおよびＧはそれぞれデータ駆動信号端子、ゲート駆動信号端子である。
同一の水平方向ラインに配置された画素セルＰＸＣは、ゲート駆動信号端子Ｇが共通のゲート線ＧＬ１〜ＧＬｎに接続され、各ゲート線ＧＬ１〜ＧＬｎはゲート線駆動回路１１に接続されている。
また、同一の垂直方向列に配置された画素セルＰＸＣは、データ駆動信号端子Ｓが共通のデータ線ＤＬ１〜ＤＬｍに接続され、各データ線ＤＬ１〜ＤＬｍはデータ線駆動回路２０に接続されている。
【００２６】
ゲート線駆動回路１１は、基本的にはシフトレジスタにより構成され、垂直同期信号ＶＳＹＮＣとラインクロックＬＣＬＫより、ライン選択信号を発生する。
【００２７】
データ線駆動回路２０は、シリアル（直列）データとして供給されるデジタルの画像データＩＭＤを１ライン分のパラレル（並列）なアナログ信号に変換する。
具体的には、外部から入力されるデジタル画像データをサンプリングするサンプリング回路２１、サンプリング回路２１でサンプリングされたデータを格納するラインメモリ２２、およびｍ本の各データ線ＤＬ１〜ＤＬｍに対応して設けられた基準電圧選択型ＤＡＣ（デジタル−アナログ変換回路）２３−１〜２３−ｍから構成されている。
【００２８】
ＤＡＣ２３−１〜２３−ｍは、図２に示すように、下位ビットデコード回路２３１、基準電圧選択回路２３２、および８本の基準電圧線Ｖ１Ｌ〜Ｖ８Ｌにより構成されている。
【００２９】
下位ビットデコード回路２３１は、ラインメモリ２２に格納された６ビットの画素データのうち下位ビットｂ3 ，ｂ4 ，ｂ5 を受けて、図３に示すように、画像信号の１水平期間（１Ｈ）中にその情報の内容毎に対応してあらかじめ設定された特定の時間毎にパルス信号Ｓblowを生成し、基準電圧選択回路２３２に出力する。
【００３０】
具体的には、下位ビットｂ3 ，ｂ4 ，ｂ5 が（０，０，０）の場合には、図３（ａ）に示すタイミングでパルス信号Ｓblowを生成する。以下同様に、下位ビットｂ3 ，ｂ4 ，ｂ5 が（０，０，１）の場合には、図３（ｂ）に示すタイミングで、下位ビットｂ3 ，ｂ4 ，ｂ5 が（０，１，０）の場合には、図３（ｃ）に示すタイミングで、下位ビットｂ3 ，ｂ4 ，ｂ5 が（０，１，１）の場合には、図３（ｄ）に示すタイミングで、下位ビットｂ3 ，ｂ4 ，ｂ5 が（１，０，０）の場合には、図３（ｅ）に示すタイミングで、下位ビットｂ3 ，ｂ4 ，ｂ5 が（１，０，１）の場合には、図３（ｆ）に示すタイミングで、下位ビットｂ3 ，ｂ4 ，ｂ5 が（１，１，０）の場合には、図３（ｇ）に示すタイミングで、下位ビットｂ3 ，ｂ4 ，ｂ5 が（１，１，１）の場合には、図３（ｈ）に示すタイミングでパルス信号Ｓblowを生成する。
【００３１】
図４は、下位ビットデコード回路２３１の具体的な構成例を示す回路図である。
この下位ビットデコード回路２３１は、図４に示すように、下位０００デコーダ２３１０、下位００１デコーダ２３１１、〜、下位１１１デコーダ２３１７、スイッチ回路２３１８〜２３２５、および８段シフトレジスタＳＲＦ２３２６により構成されている。
【００３２】
下位０００デコーダ２３１０は、下位ビットｂ3 ，ｂ4 ，ｂ5 を受けて、そのデコード結果が（０，０，０）の場合に信号Ｓ０をスイッチ回路２３１８に出力する。
下位００１デコーダ２３１１は、下位ビットｂ3 ，ｂ4 ，ｂ5 を受けて、そのデコード結果が（０，０，１）の場合に信号Ｓ１をスイッチ回路２３１９に出力する。
以下同様にして、下位０００デコーダ２３１７は、下位ビットｂ3 ，ｂ4 ，ｂ5 を受けて、そのデコード結果が（１，１，１）の場合に信号Ｓ７をスイッチ回路２３２９に出力する。
【００３３】
８段シフトレジスタは、それぞれがスイッチ回路２３１８〜２３２５に接続された出力端子Ｔ１〜Ｔ８を有し、周波数ｆCKT がｆH ／８のクロック信号ＣＫＴおよびスタート信号ＳＴを受けて、図３（ａ）〜（ｈ）に示すような、パルス信号Ｓblowを端子Ｔ１〜Ｔ８から順次に出力する。
【００３４】
スイッチ回路２３１８は、下位０００デコーダ２３１０による信号Ｓ０を受けたときに８段シフトレジスタ２３２６から出力される信号をパルス信号Ｓblowとして基準電圧選択回路２３２に出力する。
スイッチ回路２３１９は、下位００１デコーダ２３１１による信号Ｓ１を受けたときに８段シフトレジスタ２３２６から出力される信号をパルス信号Ｓblowとして基準電圧選択回路２３２に出力する。
スイッチ回路２３２０は、下位０１０デコーダ２３１２（図示せず）による信号Ｓ２を受けたときに８段シフトレジスタ２３２６から出力される信号をパルス信号Ｓblowとして基準電圧選択回路２３２に出力する。
スイッチ回路２３２１は、下位０１１デコーダ２３１３（図示せず）による信号Ｓ３を受けたときに８段シフトレジスタ２３２６から出力される信号をパルス信号Ｓblowとして基準電圧選択回路２３２に出力する。
スイッチ回路２３２２は、下位１００デコーダ２３１４（図示せず）による信号Ｓ４を受けたときに８段シフトレジスタ２３２６から出力される信号をパルス信号Ｓblowとして基準電圧選択回路２３２に出力する。
スイッチ回路２３２３は、下位１０１デコーダ２３１５（図示せず）による信号Ｓ５を受けたときに８段シフトレジスタ２３２６から出力される信号をパルス信号Ｓblowとして基準電圧選択回路２３２に出力する。
スイッチ回路２３２４は、下位１１０デコーダ２３１６（図示せず）による信号Ｓ６を受けたときに８段シフトレジスタ２３２６から出力される信号をパルス信号Ｓblowとして基準電圧選択回路２３２に出力する。
スイッチ回路２３２５は、下位１１１デコーダ２３１７（図示せず）による信号Ｓ７を受けたときに８段シフトレジスタ２３２６から出力される信号をパルス信号Ｓblowとして基準電圧選択回路２３２に出力する。
【００３５】
基準電圧選択回路２３２は、画素データの上位ビットｂ0 ，ｂ1 ，ｂ2 および下位ビットデコード回路２３１によるパルス信号Ｓblowを受けて、上位ビット情報の内容に応じた基準電圧線Ｖ１Ｌ〜Ｖ８Ｌをパルス信号Ｓblowがアクティブの期間のみ選択して、選択した基準電圧線Ｖ１Ｌ〜Ｖ８Ｌの基準電圧Ｖ１〜Ｖ８のうちのいずれかを対応するデータ線に供給する。
なお、後述するように、各基準電圧線Ｖ１Ｌ〜Ｖ８Ｌには、１水平期間の間で時間とともに画像データの下位ビットの階調数（本実施形態では８）だけ変化する基準電圧が供給される。
【００３６】
図５は、基準電圧選択回路２３２の具体的な構成例を示す回路図である。
基準電圧選択回路２３２は、図５に示すように、上位１１１デコーダ２３２０、上位１１０デコーダ２３２１、上位１０１デコーダ２３２２、上位１００デコーダ２３２３、上位０１１デコーダ２３２４、上位０１０デコーダ２３２５、上位００１デコーダ２３２６、および上位０００デコーダ２３２７により構成されている。
【００３７】
上位１１１デコーダ２３２０は、ｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＮＴ１，ＮＴ２，ＮＴ３，ＮＴ４、ｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＰＴ１、ラッチ回路ＬＴＣ１、およびスイッチ回路ＳＷ１により構成されている。
ＰＭＯＳトランジスタＰＴ１およびＮＭＯＳトランジスタＮＴ４，ＮＴ３，ＮＴ２，ＮＴ１が電源電圧ＶCCの供給ラインと接地ラインとの間に直列に接続されている。
ＰＭＯＳトランジスタＰＴ１およびＮＭＯＳトランジスタＮＴ４のゲートがパルス信号Ｓblowの供給ラインに接続され、ＮＭＯＳトランジスタＮＴ１のゲートが上位ビットデータｂ0 の供給ラインに接続され、ＮＭＯＳトランジスタＮＴ２のゲートが上位ビットデータｂ1 の供給ラインに接続され、ＮＭＯＳトランジスタＮＴ３のゲートが上位ビットデータｂ2 の供給ラインに接続されている。
ラッチ回路ＬＴＣ１は２個のインバータの入出力同士を接続して構成されており、入力側ノードＮ１がＰＭＯＳトランジスタＰＴ１とＮＭＯＳトランジスタＮ４の接続点に接続され、出力側ノードＮ２がスイッチ回路ＳＷ１の制御端子に接続されている。
そして、スイッチ回路ＳＷ１の端子ａが基準電圧線Ｖ１Ｌに接続され、端子ｂが駆動電圧出力線ＤＶＬに接続されている。
【００３８】
この上位１１１デコーダ２３２０においては、上位ビットｂ0 ，ｂ1 ，ｂ2 が（１，１，１）であって、パルス信号Ｓblowがアクティブのとき、ＮＭＯＳトランジスタＮＴ１〜ＮＴ４が導通状態に保持され、ＰＭＯＳトランジスタＰＴ１が非導通状態に保持される。これにより、ラッチ回路ＬＴＣ１の入力側ノードＮ１が接地レベルに引き込まれ、出力側ノードＮ２のレベルがハイレベルに切り換わる。その結果、スイッチ回路ＳＷ１がオンし、基準電圧線Ｖ１Ｌが駆動電圧出力線ＤＶＬに接続される。すなわち、基準電圧線Ｖ１Ｌが選択されて基準電圧Ｖ１が駆動電圧出力線ＤＶＬに供給される。
そして、特定期間が経過してパルス信号Ｓblowが非アクティブになると、ＮＭＯＳトランジスタＮＴ４が非導通状態に切り換わり、ＰＭＯＳトランジスタＰＴ１が導通状態に切り換わる。これにより、ラッチ回路ＬＴＣ１の入力側ノードＮ１が電源電圧ＶCCレベルに上昇し、出力側ノードＮ２のレベルがローレベルに切り換わる。その結果、スイッチ回路ＳＷ１がオフし、基準電圧線Ｖ１Ｌが駆動電圧出力線ＤＶＬから切り離される。
【００３９】
上位１１０デコーダ２３２１は、ＮＭＯＳトランジスタＮＴ５，ＮＴ６，ＮＴ７、ＰＭＯＳトランジスタＰＴ２，ＰＴ３、ラッチ回路ＬＴＣ２、およびスイッチ回路ＳＷ２により構成されている。
ＰＭＯＳトランジスタＰＴ３、ＮＭＯＳトランジスタＮＴ７、ＰＭＯＳトランジスタＰＴ２およびＮＭＯＳトランジスタＮＴ６，ＮＴ５が電源電圧ＶCCの供給ラインと接地ラインとの間に直列に接続されている。
ＰＭＯＳトランジスタＰＴ１およびＮＭＯＳトランジスタＮＴ７のゲートがパルス信号Ｓblowの供給ラインに接続され、ＮＭＯＳトランジスタＮＴ５のゲートが上位ビットデータｂ0 の供給ラインに接続され、ＮＭＯＳトランジスタＮＴ６のゲートが上位ビットデータｂ1 の供給ラインに接続され、ＰＭＯＳトランジスタＰＴ２のゲートが上位ビットデータｂ2 の供給ラインに接続されている。
ラッチ回路ＬＴＣ２は２個のインバータの入出力同士を接続して構成されており、入力側ノードＮ１がＰＭＯＳトランジスタＰＴ３とＮＭＯＳトランジスタＮ７の接続点に接続され、出力側ノードＮ２がスイッチ回路ＳＷ２の制御端子に接続されている。
そして、スイッチ回路ＳＷ２の端子ａが基準電圧線Ｖ２Ｌに接続され、端子ｂが駆動電圧出力線ＤＶＬに接続されている。
【００４０】
この上位１１０デコーダ２３２１においては、上位ビットｂ0 ，ｂ1 ，ｂ2 が（１，１，０）であって、パルス信号Ｓblowがアクティブのとき、ＮＭＯＳトランジスタＮＴ５〜ＮＴ７およびＰＭＯＳトランジスタＰＴ２が導通状態に保持され、ＰＭＯＳトランジスタＰＴ３が非導通状態に保持される。これにより、ラッチ回路ＬＴＣ２の入力側ノードＮ１が接地レベルに引き込まれ、出力側ノードＮ２のレベルがハイレベルに切り換わる。その結果、スイッチ回路ＳＷ２がオンし、基準電圧線Ｖ２Ｌが駆動電圧出力線ＤＶＬに接続される。すなわち、基準電圧線Ｖ２Ｌが選択されて基準電圧Ｖ２が駆動電圧出力線ＤＶＬに供給される。
そして、特定期間が経過してパルス信号Ｓblowが非アクティブになると、ＮＭＯＳトランジスタＮＴ７が非導通状態に切り換わり、ＰＭＯＳトランジスタＰＴ３が導通状態に切り換わる。これにより、ラッチ回路ＬＴＣ２の入力側ノードＮ１が電源電圧ＶCCレベルに上昇し、出力側ノードＮ２のレベルがローレベルに切り換わる。その結果、スイッチ回路ＳＷ２がオフし、基準電圧線Ｖ２Ｌが駆動電圧出力線ＤＶＬから切り離される。
【００４１】
上位１０１デコーダ２３２２は、ＮＭＯＳトランジスタＮＴ８，ＮＴ９，ＮＴ１０、ＰＭＯＳトランジスタＰＴ４，ＰＴ５、ラッチ回路ＬＴＣ３、およびスイッチ回路ＳＷ３により構成されている。
ＰＭＯＳトランジスタＰＴ５、ＮＭＯＳトランジスタＮＴ１０，ＮＴ９、ＰＭＯＳトランジスタＰＴ４およびＮＭＯＳトランジスタＮＴ８が電源電圧ＶCCの供給ラインと接地ラインとの間に直列に接続されている。
ＰＭＯＳトランジスタＰＴ５およびＮＭＯＳトランジスタＮＴ１０のゲートがパルス信号Ｓblowの供給ラインに接続され、ＮＭＯＳトランジスタＮＴ８のゲートが上位ビットデータｂ0 の供給ラインに接続され、ＰＭＯＳトランジスタＰＴ４のゲートが上位ビットデータｂ1 の供給ラインに接続され、ＮＭＯＳトランジスタＮＴ９のゲートが上位ビットデータｂ2 の供給ラインに接続されている。
ラッチ回路ＬＴＣ３は２個のインバータの入出力同士を接続して構成されており、入力側ノードＮ１がＰＭＯＳトランジスタＰＴ５とＮＭＯＳトランジスタＮ１０の接続点に接続され、出力側ノードＮ２がスイッチ回路ＳＷ３の制御端子に接続されている。
そして、スイッチ回路ＳＷ３の端子ａが基準電圧線Ｖ３Ｌに接続され、端子ｂが駆動電圧出力線ＤＶＬに接続されている。
【００４２】
この上位１０１デコーダ２３２２においては、上位ビットｂ0 ，ｂ1 ，ｂ2 が（１，０，１）であって、パルス信号Ｓblowがアクティブのときのみ、ＮＭＯＳトランジスタＮＴ８〜ＮＴ１０およびＰＭＯＳトランジスタＰＴ４が導通状態に保持され、ＰＭＯＳトランジスタＰＴ５が非導通状態に保持される。これにより、ラッチ回路ＬＴＣ３の入力側ノードＮ１が接地レベルに引き込まれ、出力側ノードＮ２のレベルがハイレベルに切り換わる。その結果、スイッチ回路ＳＷ３がオンし、基準電圧線Ｖ３Ｌが駆動電圧出力線ＤＶＬに接続される。すなわち、基準電圧線Ｖ３Ｌが選択されて基準電圧Ｖ３が駆動電圧出力線ＤＶＬに供給される。
そして、特定期間が経過してパルス信号Ｓblowが非アクティブになると、ＮＭＯＳトランジスタＮＴ１０が非導通状態に切り換わり、ＰＭＯＳトランジスタＰＴ５が導通状態に切り換わる。これにより、ラッチ回路ＬＴＣ３の入力側ノードＮ１が電源電圧ＶCCレベルに上昇し、出力側ノードＮ２のレベルがローレベルに切り換わる。その結果、スイッチ回路ＳＷ３がオフし、基準電圧線Ｖ３Ｌが駆動電圧出力線ＤＶＬから切り離される。
【００４３】
上位１００デコーダ２３２３は、ＮＭＯＳトランジスタＮＴ１１，ＮＴ１２、ＰＭＯＳトランジスタＰＴ６，ＰＴ７，ＰＴ８、ラッチ回路ＬＴＣ４、およびスイッチ回路ＳＷ４により構成されている。
ＰＭＯＳトランジスタＰＴ８、ＮＭＯＳトランジスタＮＴ１２、ＰＭＯＳトランジスタＰＴ７，ＰＴ６およびＮＭＯＳトランジスタＮＴ１１が電源電圧ＶCCの供給ラインと接地ラインとの間に直列に接続されている。
ＰＭＯＳトランジスタＰＴ８およびＮＭＯＳトランジスタＮＴ１２のゲートがパルス信号Ｓblowの供給ラインに接続され、ＮＭＯＳトランジスタＮＴ１１のゲートが上位ビットデータｂ0 の供給ラインに接続され、ＰＭＯＳトランジスタＰＴ６のゲートが上位ビットデータｂ1 の供給ラインに接続され、ＰＭＯＳトランジスタＰＴ７のゲートが上位ビットデータｂ2 の供給ラインに接続されている。
ラッチ回路ＬＴＣ４は２個のインバータの入出力同士を接続して構成されており、入力側ノードＮ１がＰＭＯＳトランジスタＰＴ８とＮＭＯＳトランジスタＮ１２の接続点に接続され、出力側ノードＮ２がスイッチ回路ＳＷ４の制御端子に接続されている。
そして、スイッチ回路ＳＷ４の端子ａが基準電圧線Ｖ４Ｌに接続され、端子ｂが駆動電圧出力線ＤＶＬに接続されている。
【００４４】
この上位１００デコーダ２３２３においては、上位ビットｂ0 ，ｂ1 ，ｂ2 が（１，０，０）であって、パルス信号Ｓblowがアクティブのときのみ、ＮＭＯＳトランジスタＮＴ１１，ＮＴ１２およびＰＭＯＳトランジスタＰＴ６，ＰＴ７が導通状態に保持され、ＰＭＯＳトランジスタＰＴ８が非導通状態に保持される。これにより、ラッチ回路ＬＴＣ４の入力側ノードＮ１が接地レベルに引き込まれ、出力側ノードＮ２のレベルがハイレベルに切り換わる。その結果、スイッチ回路ＳＷ４がオンし、基準電圧線Ｖ４Ｌが駆動電圧出力線ＤＶＬに接続される。すなわち、基準電圧線Ｖ４Ｌが選択されて基準電圧Ｖ４が駆動電圧出力線ＤＶＬに供給される。
そして、特定期間が経過してパルス信号Ｓblowが非アクティブになると、ＮＭＯＳトランジスタＮＴ１２が非導通状態に切り換わり、ＰＭＯＳトランジスタＰＴ８が導通状態に切り換わる。これにより、ラッチ回路ＬＴＣ４の入力側ノードＮ１が電源電圧ＶCCレベルに上昇し、出力側ノードＮ２のレベルがローレベルに切り換わる。その結果、スイッチ回路ＳＷ４がオフし、基準電圧線Ｖ４Ｌが駆動電圧出力線ＤＶＬから切り離される。
【００４５】
上位０１１デコーダ２３２４は、ＮＭＯＳトランジスタＮＴ１３，ＮＴ１４，ＮＴ１５、ＰＭＯＳトランジスタＰＴ９，ＰＴ１０、ラッチ回路ＬＴＣ５、およびスイッチ回路ＳＷ５により構成されている。
ＰＭＯＳトランジスタＰＴ１０、ＮＭＯＳトランジスタＮＴ１５，ＮＴ１４，ＮＴ１３、およびＰＭＯＳトランジスタＰＴ９が電源電圧ＶCCの供給ラインと接地ラインとの間に直列に接続されている。
ＰＭＯＳトランジスタＰＴ１０およびＮＭＯＳトランジスタＮＴ１５のゲートがパルス信号Ｓblowの供給ラインに接続され、ＰＭＯＳトランジスタＰＴ９のゲートが上位ビットデータｂ0 の供給ラインに接続され、ＮＭＯＳトランジスタＮＴ１３のゲートが上位ビットデータｂ1 の供給ラインに接続され、ＮＭＯＳトランジスタＮＴ１４のゲートが上位ビットデータｂ2 の供給ラインに接続されている。
ラッチ回路ＬＴＣ５は２個のインバータの入出力同士を接続して構成されており、入力側ノードＮ１がＰＭＯＳトランジスタＰＴ１０とＮＭＯＳトランジスタＮ１５の接続点に接続され、出力側ノードＮ２がスイッチ回路ＳＷ５の制御端子に接続されている。
そして、スイッチ回路ＳＷ５の端子ａが基準電圧線Ｖ５Ｌに接続され、端子ｂが駆動電圧出力線ＤＶＬに接続されている。
【００４６】
この上位０１１デコーダ２３２４においては、上位ビットｂ0 ，ｂ1 ，ｂ2 が（０，１，１）であって、パルス信号Ｓblowがアクティブのときのみ、ＮＭＯＳトランジスタＮＴ１３，ＮＴ１４，ＮＴ１５およびＰＭＯＳトランジスタＰＴ９が導通状態に保持され、ＰＭＯＳトランジスタＰＴ１０が非導通状態に保持される。これにより、ラッチ回路ＬＴＣ５の入力側ノードＮ１が接地レベルに引き込まれ、出力側ノードＮ２のレベルがハイレベルに切り換わる。その結果、スイッチ回路ＳＷ５がオンし、基準電圧線Ｖ５Ｌが駆動電圧出力線ＤＶＬに接続される。すなわち、基準電圧線Ｖ５Ｌが選択されて基準電圧Ｖ５が駆動電圧出力線ＤＶＬに供給される。
そして、特定期間が経過してパルス信号Ｓblowが非アクティブになると、ＮＭＯＳトランジスタＮＴ１５が非導通状態に切り換わり、ＰＭＯＳトランジスタＰＴ１０が導通状態に切り換わる。これにより、ラッチ回路ＬＴＣ５の入力側ノードＮ１が電源電圧ＶCCレベルに上昇し、出力側ノードＮ２のレベルがローレベルに切り換わる。その結果、スイッチ回路ＳＷ５がオフし、基準電圧線Ｖ５Ｌが駆動電圧出力線ＤＶＬから切り離される。
【００４７】
上位０１０デコーダ２３２５は、ＮＭＯＳトランジスタＮＴ１６，ＮＴ１７、ＰＭＯＳトランジスタＰＴ１１，ＰＴ１２，ＰＴ１３、ラッチ回路ＬＴＣ６、およびスイッチ回路ＳＷ６により構成されている。
ＰＭＯＳトランジスタＰＴ１３、ＮＭＯＳトランジスタＮＴ１７、ＰＭＯＳトランジスタＰＴ１２、ＮＭＯＳトランジスタＮＴ１６、およびＰＭＯＳトランジスタＰＴ１１が電源電圧ＶCCの供給ラインと接地ラインとの間に直列に接続されている。
ＰＭＯＳトランジスタＰＴ１３およびＮＭＯＳトランジスタＮＴ１７のゲートがパルス信号Ｓblowの供給ラインに接続され、ＰＭＯＳトランジスタＰＴ１１のゲートが上位ビットデータｂ0 の供給ラインに接続され、ＮＭＯＳトランジスタＮＴ１６のゲートが上位ビットデータｂ1 の供給ラインに接続され、ＰＭＯＳトランジスタＰＴ１２のゲートが上位ビットデータｂ2 の供給ラインに接続されている。
ラッチ回路ＬＴＣ６は２個のインバータの入出力同士を接続して構成されており、入力側ノードＮ１がＰＭＯＳトランジスタＰＴ１３とＮＭＯＳトランジスタＮ１７の接続点に接続され、出力側ノードＮ２がスイッチ回路ＳＷ６の制御端子に接続されている。
そして、スイッチ回路ＳＷ６の端子ａが基準電圧線Ｖ６Ｌに接続され、端子ｂが駆動電圧出力線ＤＶＬに接続されている。
【００４８】
この上位０１０デコーダ２３２５においては、上位ビットｂ0 ，ｂ1 ，ｂ2 が（０，１，０）であって、パルス信号Ｓblowがアクティブのときのみ、ＮＭＯＳトランジスタＮＴ１６，ＮＴ１７およびＰＭＯＳトランジスタＰＴ１１，ＰＴ１２が導通状態に保持され、ＰＭＯＳトランジスタＰＴ１３が非導通状態に保持される。これにより、ラッチ回路ＬＴＣ６の入力側ノードＮ１が接地レベルに引き込まれ、出力側ノードＮ２のレベルがハイレベルに切り換わる。その結果、スイッチ回路ＳＷ６がオンし、基準電圧線Ｖ６Ｌが駆動電圧出力線ＤＶＬに接続される。すなわち、基準電圧線Ｖ６Ｌが選択されて基準電圧Ｖ６が駆動電圧出力線ＤＶＬに供給される。
そして、特定期間が経過してパルス信号Ｓblowが非アクティブになると、ＮＭＯＳトランジスタＮＴ１７が非導通状態に切り換わり、ＰＭＯＳトランジスタＰＴ１３が導通状態に切り換わる。これにより、ラッチ回路ＬＴＣ６の入力側ノードＮ１が電源電圧ＶCCレベルに上昇し、出力側ノードＮ２のレベルがローレベルに切り換わる。その結果、スイッチ回路ＳＷ６がオフし、基準電圧線Ｖ６Ｌが駆動電圧出力線ＤＶＬから切り離される。
【００４９】
上位００１デコーダ２３２６は、ＮＭＯＳトランジスタＮＴ１８，ＮＴ１９、ＰＭＯＳトランジスタＰＴ１４，ＰＴ１５，ＰＴ１６、ラッチ回路ＬＴＣ７、およびスイッチ回路ＳＷ７により構成されている。
ＰＭＯＳトランジスタＰＴ１６、ＮＭＯＳトランジスタＮＴ１９，ＮＴ１８、ＰＭＯＳトランジスタＰＴ１５，ＰＴ１４が電源電圧ＶCCの供給ラインと接地ラインとの間に直列に接続されている。
ＰＭＯＳトランジスタＰＴ１６およびＮＭＯＳトランジスタＮＴ１９のゲートがパルス信号Ｓblowの供給ラインに接続され、ＰＭＯＳトランジスタＰＴ１４のゲートが上位ビットデータｂ0 の供給ラインに接続され、ＰＭＯＳトランジスタＮＴ１５のゲートが上位ビットデータｂ1 の供給ラインに接続され、ＮＭＯＳトランジスタＮＴ１８のゲートが上位ビットデータｂ2 の供給ラインに接続されている。
ラッチ回路ＬＴＣ７は２個のインバータの入出力同士を接続して構成されており、入力側ノードＮ１がＰＭＯＳトランジスタＰＴ１６とＮＭＯＳトランジスタＮ１９の接続点に接続され、出力側ノードＮ２がスイッチ回路ＳＷ７の制御端子に接続されている。
そして、スイッチ回路ＳＷ７の端子ａが基準電圧線Ｖ７Ｌに接続され、端子ｂが駆動電圧出力線ＤＶＬに接続されている。
【００５０】
この上位００１デコーダ２３２６においては、上位ビットｂ0 ，ｂ1 ，ｂ2 が（０，０，１）であって、パルス信号Ｓblowがアクティブのときのみ、ＮＭＯＳトランジスタＮＴ１８，ＮＴ１９およびＰＭＯＳトランジスタＰＴ１４，ＰＴ１５が導通状態に保持され、ＰＭＯＳトランジスタＰＴ１６が非導通状態に保持される。これにより、ラッチ回路ＬＴＣ７の入力側ノードＮ１が接地レベルに引き込まれ、出力側ノードＮ２のレベルがハイレベルに切り換わる。その結果、スイッチ回路ＳＷ７がオンし、基準電圧線Ｖ７Ｌが駆動電圧出力線ＤＶＬに接続される。すなわち、基準電圧線Ｖ７Ｌが選択されて基準電圧Ｖ７が駆動電圧出力線ＤＶＬに供給される。
そして、特定期間が経過してパルス信号Ｓblowが非アクティブになると、ＮＭＯＳトランジスタＮＴ１９が非導通状態に切り換わり、ＰＭＯＳトランジスタＰＴ１６が導通状態に切り換わる。これにより、ラッチ回路ＬＴＣ７の入力側ノードＮ１が電源電圧ＶCCレベルに上昇し、出力側ノードＮ２のレベルがローレベルに切り換わる。その結果、スイッチ回路ＳＷ７がオフし、基準電圧線Ｖ７Ｌが駆動電圧出力線ＤＶＬから切り離される。
【００５１】
上位０００デコーダ２３２７は、ＮＭＯＳトランジスタＮＴ２０、ＰＭＯＳトランジスタＰＴ１７，ＰＴ１８，ＰＴ１９，ＰＴ２０、ラッチ回路ＬＴＣ８、およびスイッチ回路ＳＷ８により構成されている。
ＰＭＯＳトランジスタＰＴ２０、ＮＭＯＳトランジスタＮＴ２０、およびＰＭＯＳトランジスタＰＴ１９，ＰＴ１８，ＰＴ１７が電源電圧ＶCCの供給ラインと接地ラインとの間に直列に接続されている。
ＰＭＯＳトランジスタＰＴ２０およびＮＭＯＳトランジスタＮＴ２０のゲートがパルス信号Ｓblowの供給ラインに接続され、ＰＭＯＳトランジスタＰＴ１７のゲートが上位ビットデータｂ0 の供給ラインに接続され、ＰＭＯＳトランジスタＮＴ１８のゲートが上位ビットデータｂ1 の供給ラインに接続され、ＰＭＯＳトランジスタＰＴ１９のゲートが上位ビットデータｂ2 の供給ラインに接続されている。
ラッチ回路ＬＴＣ８は２個のインバータの入出力同士を接続して構成されており、入力側ノードＮ１がＰＭＯＳトランジスタＰＴ２０とＮＭＯＳトランジスタＮ２０の接続点に接続され、出力側ノードＮ２がスイッチ回路ＳＷ８の制御端子に接続されている。
そして、スイッチ回路ＳＷ８の端子ａが基準電圧線Ｖ８Ｌに接続され、端子ｂが駆動電圧出力線ＤＶＬに接続されている。
【００５２】
この上位０００デコーダ２３２７においては、上位ビットｂ0 ，ｂ1 ，ｂ2 が（０，０，０）であって、パルス信号Ｓblowがアクティブのときのみ、ＮＭＯＳトランジスタＮＴ２０およびＰＭＯＳトランジスタＰＴ１７，ＰＴ１８，ＰＴ１９が導通状態に保持され、ＰＭＯＳトランジスタＰＴ２０が非導通状態に保持される。これにより、ラッチ回路ＬＴＣ８の入力側ノードＮ１が接地レベルに引き込まれ、出力側ノードＮ２のレベルがハイレベルに切り換わる。その結果、スイッチ回路ＳＷ８がオンし、基準電圧線Ｖ８Ｌが駆動電圧出力線ＤＶＬに接続される。すなわち、基準電圧線Ｖ８Ｌが選択されて基準電圧Ｖ８が駆動電圧出力線ＤＶＬに供給される。
そして、特定期間が経過してパルス信号Ｓblowが非アクティブになると、ＮＭＯＳトランジスタＮＴ２０が非導通状態に切り換わり、ＰＭＯＳトランジスタＰＴ２０が導通状態に切り換わる。これにより、ラッチ回路ＬＴＣ８の入力側ノードＮ１が電源電圧ＶCCレベルに上昇し、出力側ノードＮ２のレベルがローレベルに切り換わる。その結果、スイッチ回路ＳＷ８がオフし、基準電圧線Ｖ８Ｌが駆動電圧出力線ＤＶＬから切り離される。
【００５３】
基準電圧発生回路３０は、図６（ａ）に示すように、１水平期間の間で時間とともに画素データの下位ビットの階調数（本実施形態では８）だけ変化する基準電圧を発生し、各基準電圧線Ｖ１Ｌ〜Ｖ８Ｌに供給する。
なお、基準電圧は、下位ビットデコード回路２３１により下位ビットの情報に応じて発生されるパルス信号Ｓblowのタイミングに合わせて変化するように発生される。
すなわち、下位ビットデコード回路２３１の出力パルス信号Ｓblowがアクティブになる時間に合わせて、基準電圧が目的の下位ビット階調分だけ変化する。これにより、基準電圧選択回路２３２から、（上位＋下位）ビット階調に対応した電圧が供給される。
【００５４】
次に、上記構成による動作を、図６に関連付けて説明する。
外部からデータ線駆動回路２０に入力されるデジタル画像データＩＭＤは、サンプリング回路２１でサンプリングされた後、ラインメモリ２２に格納される。
ラインメモリ２２に格納された、たとえば６ビットの画素データは、各データ線に対応して設けられたＤＡＣ２３−１〜２３−ｍにそれぞれ供給されるが、そのうちの下位ビットｂ3 ，ｂ4 ，ｂ5 が下位ビットデコード回路２３１に供給され、上位ビットｂ0 ，ｂ1 ，ｂ2 が基準電圧選択回路２３２に供給される。
【００５５】
ここで、ＤＡＣ２３−１に供給される６ビットの画素データが（１，１，１，０，１，１）であるとすると、下位ビットデコード回路２３１では、下位ビット情報（０，１，１）を受けて、図３（ｄ）に示すタイミングでパルス信号Ｓblowが生成されて、基準電圧選択回路２３２に出力される。
このとき、基準電圧発生回路３０においては、図６（ａ）に示すように、１水平期間の間で時間とともに画素データの下位ビットの階調数８だけ変化する基準電圧が発生され、各基準電圧線Ｖ１Ｌ〜Ｖ８Ｌに供給されている。
【００５６】
基準電圧選択回路２３２では、上位ビットｂ0 、ｂ1 ，ｂ2 が（１，１，１）であって、パルス信号Ｓblowがアクティブであることから、上位１１１デコーダ２３２０において、ＮＭＯＳトランジスタＮＴ１〜ＮＴ４が導通状態に保持され、ＰＭＯＳトランジスタＰＴ１が非導通状態に保持される。
これにより、上位１１１デコーダ２３２０のラッチ回路ＬＴＣ１の入力側ノードＮ１が接地レベルに引き込まれ、出力側ノードＮ２のレベルがハイレベルに切り換わる。その結果、スイッチ回路ＳＷ１がオンし、基準電圧線Ｖ１Ｌが駆動電圧出力線ＤＶＬに接続される。すなわち、基準電圧線Ｖ１Ｌが選択されて基準電圧Ｖ１が駆動電圧出力線ＤＶＬに供給される。
【００５７】
このとき、基準電圧線Ｖ１Ｌに供給されている基準電圧Ｖ１の値は、図６（ａ）〜（ｄ）に示すように、下位ビットデコード回路２３１により下位ビットの情報に応じて発生されるパルス信号Ｓblowのタイミングに合わせて変化するように設定されており、その値は（Ｖｎ＋３ＬＳＢ）となっている。したがって、パルス信号Ｓblowがアクティブの期間に、（Ｖｎ＋３ＬＳＢ）なる値の基準電圧が駆動電圧出力線ＤＶＬに供給され、対応するデータ線ＤＬ１に伝達される。
【００５８】
そして、特定期間が経過してパルス信号Ｓblowが非アクティブになると、ＤＡＣ２３−１の基準電圧発生回路２３２においては、ＮＭＯＳトランジスタＮＴ４が非導通状態に切り換わり、ＰＭＯＳトランジスタＰＴ１が導通状態に切り換わる。これにより、ラッチ回路ＬＴＣ１の入力側ノードＮ１が電源電圧ＶCCレベルに上昇し、出力側ノードＮ２のレベルがローレベルに切り換わる。その結果、スイッチ回路ＳＷ１がオフし、基準電圧線Ｖ１Ｌが駆動電圧出力線ＤＶＬから切り離される。
【００５９】
以上の動作が、各ＤＡＣ２３−２〜２３−ｍで行われ、各ＤＡＣ２３−１〜２３−ｍから（上位＋下位）ビット階調に対応した電圧が各データ線ＤＬ１〜ＤＬｍに供給され、画像データがｍ個の画素セルに対して並列に書き込まれる。
【００６０】
以上説明したように、本実施形態によれば、ラインメモリ２２に格納されたたとえば６ビットの画素データのうち下位ビットｂ3 ，ｂ4 ，ｂ5 を受けて、画像信号の１水平期間（１Ｈ）中にその情報の内容毎に対応してあらかじめ設定された特定の時間毎にパルス信号Ｓblowを生成する下位ビットデコード回路２３１と、画素データの上位ビットｂ0 ，ｂ1 ，ｂ2 および下位ビットデコード回路２３１によるパルス信号Ｓblowを受けて、上位ビット情報の内容に応じた基準電圧線Ｖ１Ｌ〜Ｖ８Ｌをパルス信号Ｓblowがアクティブの期間のみ選択して、選択した基準電圧線Ｖ１Ｌ〜Ｖ８Ｌの基準電圧Ｖ１〜Ｖ８のうちのいずれかを対応するデータ線に供給する基準電圧選択回路２３２とを備えたＤＡＣ２３−１〜２３−ｍと、１水平期間の間で時間とともに下位ビットデコード回路２３１の出力パルス信号Ｓblowがアクティブになる時間に合わせて、基準電圧が目的の下位ビット階調分だけ変化する基準電圧を発生し、各基準電圧線Ｖ１Ｌ〜Ｖ８Ｌに供給する基準電圧発生回路３０とを設けたので、回路面積の増大を招くことなく、基準電圧選択回路２３２から（上位＋下位）ビット階調に対応した電圧を供給することができ、装置の小面積化、狭額縁化を実現できる利点がある。
また、基板面積に制約が有る場合等には、液晶表示装置の多階調化を実現することができる。
【００６１】
なお、本実施形態では、画素データが６ビットの場合を例に説明したが、これに限定されるものではなく、他のビット数に対しても本発明が適用できることはいうまでもない。
【００６２】
【発明の効果】
以上説明したように、本発明によれば、装置の小面積化、狭額縁化を実現でき、また、液晶表示装置の多階調化を実現することができる利点がある。
【図面の簡単な説明】
【図１】本発明に係るポリシリコンＴＦＴ型液晶表示装置の一実施形態を示す回路図である。
【図２】本発明に係るデータ線駆動回路のＤＡＣの構成を示すブロック図である。
【図３】本発明に係るＤＡＣにおける下位ビットデコード回路のパルス信号生成タイミングを説明するための図である。
【図４】本発明に係るＤＡＣにおける下位ビットデコード回路の具体的な構成例を示す回路図である。
【図５】本発明に係るＤＡＣにおける基準電圧発生回路の具体的な構成例を示す回路図である。
【図６】本発明に係る基準電圧発生回路で発生される基準電圧についての説明図である。
【図７】ＴＦＴ型液晶表示パネルの画素セルの等価回路を示す図である。
【符号の説明】
１０…液晶表示パネル、２０…データ線駆動回路２０、２３１…下位ビットデコード回路、２３２…基準電圧発生回路、２３−１〜２３−ｍ…デジタル−アナログ変換回路（ＤＡＣ）、３０…基準電圧発生回路。
【発明の属する技術分野】
本発明は、液晶表示装置およびそのデータ線駆動回路に関するものである。
【０００２】
【従来の技術】
近年、表示装置として液晶を用いた表示パネル装置の躍進が著しい。
この表示パネル装置は、ビデオカムコーダのビューファインダや液晶表示パネル、自動車用のテレビや、ナビゲーションシステムの表示パネル、ノート型パソコンのディスプレイ等に広く使われている。
【０００３】
また最近では、液晶パネルを用いたリアプロジェクション型のテレビジョン受像機、またＯＨＰを用いずにパソコンの画面を直接スクリーンに投影するプロジェクタ装置等も普及しつつある。
また従来ＣＲＴを用いていたデスクトップ型のパソコンのディスプレイを液晶パネルに置き換え、省スペース、省電力を達成しようとする動きもある。
【０００４】
これらの背景には、液晶パネルの、高精細度化、高画質化（フルカラー化、高コントラスト化、広視角化、動画対応、等）と周辺技術（駆動回路／素子技術、バックライト、その他）の向上がある。
それらの技術の総合的な向上により、液晶表示装置が幅広い応用分野に使われるようになった。
【０００５】
ところで、最先端の液晶表示装置における表示パネルの画質はＣＲＴディスプレイに見劣りしないようになりつつあるが、未だ改善されなければならない部分も多い。
その一つに液晶パネルの駆動回路が挙げられる。
【０００６】
高精細度、高画質の液晶表示パネルの駆動回路は、非常に大規模で、多数のチップを必要とし、かつ精度の高い回路が必要とされ、表示画質は表示パネルのコストを制約する大きな要素のひとつとなっている。
以下、従来の液晶表示パネルの駆動回路について詳細に説明する。
【０００７】
液晶素子には多くの種類が存在するが、フルカラーかつ動画が表示可能なパネルは、ＴＦＴ(Thin Film Transistor)型と呼ばれ、画素を構成する個々の液晶素子に、薄膜トランジスタ（ＴＦＴ）を集積する構造を持つものがほとんどである。
【０００８】
図７は、ＴＦＴ型液晶表示パネルの画素を形成するセルの回路的な構造を示す図である。
ＴＦＴ型液晶表示パネルの画素セルは、図７に示すように、個々の液晶セルＣＣの一端は対向電極ＥＬに接続されている。この対向電極ＥＬには全画素セル全てが共通に接続される。他端は個々の画素セル毎に設けられたＴＦＴに接続される。
ＴＦＴはスイッチとして用いられるため、ソース、ドレインの区別は本来無いが、便宜上ここでは、ソースが液晶セルＣＣに接続されるものとする。ＴＦＴのゲートはゲート駆動線ＧＬに接続され、その駆動信号により画素データを書き込むラインが選択される。またドレインは選択されたラインの個々の液晶セルに書き込まれる画素データが供給されるデータ線ＤＬに接続される。
選択されたラインへの書き込み時間が終了すると、そのラインのＴＦＴはオフするが、画素データは液晶セルＣＣやＴＦＴの容量のため、次の書き込みが行われるまでその電位が保持される。
【０００９】
図７に示したＴＦＴ型液晶表示パネルの画素セルの構造は、全てのパネルにおいて共通である。
一方、ＴＦＴの構造／製造方法、対向電極の駆動方法、画素データの駆動方法にはいくつかの種類が存在する。
【００１０】
ＴＦＴの構造／製造方法には、アモルファスシリコンを使う方法と、ポリ（多結晶）シリコンを使う方法に大別される。
前者は高温プロセスを必要としないので、ガラスを基板とした大型のパネルが作りやすい。
後者は、高温プロセスのため、石英基板が必要で、これまでは小型のパネルに限定されてきた。最近レーザアニール等の技術の進歩により、低温でポリシリコンＴＦＴを形成する技術も開発され、中型パネルもポリシリコンＴＦＴ型で製造することができるようになった。
ポリシリコンＴＦＴ内のキャリアの移動度はアモルファスシリコンＴＦＴ内に比較し１桁程度大きい。したがってアモルファスＴＦＴの場合、そのオン抵抗が高く、書き込み時間をかなり長く取ることが必要であった。
それに対しポリシリコンＴＦＴの場合は書き込み時間がかなり短くて済む。
【００１１】
このように、ポリシリコンＴＦＴ型はオン抵抗が小さいので、書き込み時間を大幅に短くすることができることから、たとえばビデオカムコーダのビューファインダ用程度の画素数の少ないパネルでは、ほとんどの回路を液晶表示パネル上に構築することが可能である。
【００１２】
ポリシリコンＴＦＴ型のデジタル入力のデータ線駆動回路は、たとえばＴＦＴ基板上に基準電圧選択型のデジタル−アナログ変換回路（ＤＡＣ）を、各データ線（カラム線）毎に設けて構成されている。
この基準電圧選択型ＤＡＣは、外部より入力された基準電圧信号のうち一本だけを各データ線毎にサンプリングされたデータに基づいて選択するもので、トランジスタの素子ばらつきに非常に強く、ＴＦＴによるＤＡＣとして好適なものである。
【００１３】
【発明が解決しようとする課題】
しかしながら、基準電圧選択型ＤＡＣには、回路の必要ビット数が増加したとき、すなわち液晶表示装置の階調数が増加したとき、回路面積が急激に増大するという欠点がある。
たとえば、３ビットＤＡＣでは、８本の基準電圧線と、スイッチおよびデコード回路からなる８個の基準電圧線の選択回路があればよいが、６ビットＤＡＣでは、６４本の基準電圧線と６４個の選択回路が必要になる。
すなわち、３ビットの増加で、ＤＡＣの面積は８倍に増えてしまう。
【００１４】
この急激な面積増加は、デザインルールの粗いポリシリコンＴＦＴ型回路にとっては重大な問題である。
実際、基準電圧選択型ＤＡＣで６ビット以上の駆動回路一体型の多階調ポリシリコンＴＦＴ型液晶表示装置を作製するためには、大きな基板面積が必要となり、その実現は極めて困難である。
【００１５】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、装置の小面積化、狭額縁化を実現でき、また、多階調化を実現できる液晶表示装置およびそのデータ線駆動回路を提供することにある。
【００１６】
【課題を解決するための手段】
上記目的を達成するため、本発明は、複数ビットからなるデジタル画像データを受けて、画素セルが接続されたデータ線に、入力データに応じた階調レベルの信号出力を行って所定の画素セルへの書き込みを行う液晶表示装置であって、上記画像データの上位ビットの階調数に応じた数の基準電圧線と、上記画像データの下位ビットを受けて、その情報の内容毎に対応してあらかじめ設定された異なる時間毎にアクティブのパルス信号を出力する下位ビットデコード回路と、上記画像データの上位ビットおよび上記下位ビットデコード回路によるパルス信号を受けて、上位ビット情報の内容に応じた基準電圧線を当該パルス信号がアクティブの期間のみ選択して、選択した基準電圧線の電圧を上記データ線に供給する複数の上位デコーダを含む基準電圧選択回路とを備えたデジタル−アナログ変換回路を有するデータ線駆動回路と、上記各基準電圧線に上記画像データの下位ビットの階調数だけ変化する基準電圧を供給する基準電圧発生回路と、を有し、上記基準電圧選択回路の上記各上位デコーダは、デコード対象の上位ビット情報に相当する階調に応じた基準電圧が供給される基準電圧線と上記データ線との間に接続され、第１のレベルの信号を受けて導通状態となり、第２のレベル信号を受けて非導通状態に切り換わるスイッチと、上記デコード対象の上位ビッド情報を受けかつ上記パルス信号をアクティブで受けている期間に上記第１のレベルの信号を上記スイッチに供給し、上記パルス信号が非アクティブになると上記第２のレベルの信号を上記スイッチに供給する回路と、を含む。
【００１７】
また、本発明は、シリアル信号として供給されるデジタル画像データをパラレル信号に変換し、画素セルが接続された複数のデータ線に、入力データに応じた階調レベルの信号出力を行って所定の画素セルへの並列書き込みを行う液晶表示装置であって、上記画像データの上位ビットの階調数に応じた数の基準電圧線と、上記画像データの下位ビットを受けて、その情報の内容毎に対応してあらかじめ設定された異なる時間毎にアクティブのパルス信号を出力する下位ビットデコード回路と、各データ線に対応して設けられ、上記画像データの上位ビットおよび上記下位ビットデコード回路によるパルス信号を受けて、上位ビット情報の内容に応じた基準電圧線を当該パルス信号がアクティブの期間のみ選択して、選択した基準電圧線の電圧を上記データ線に供給する複数の上位デコーダを含む基準電圧選択回路とを備えた複数のデジタル−アナログ変換回路を有するデータ線駆動回路と、上記各基準電圧線に上記画像データの下位ビットの階調数だけ変化する基準電圧を供給する基準電圧発生回路と、を有し、上記基準電圧選択回路の上記各上位デコーダは、デコード対象の上位ビット情報に相当する階調に応じた基準電圧が供給される基準電圧線と上記データ線との間に接続され、第１のレベルの信号を受けて導通状態となり、第２のレベル信号を受けて非導通状態に切り換わるスイッチと、上記デコード対象の上位ビッド情報を受けかつ上記パルス信号をアクティブで受けている期間に上記第１のレベルの信号を上記スイッチに供給し、上記パルス信号が非アクティブになると上記第２のレベルの信号を上記スイッチに供給する回路と、を含む。
【００１８】
また、本発明は、複数ビットからなるデジタル画像データを受けて、画素セルが接続されたデータ線に、入力データに応じた階調レベルの信号出力を行って所定の画素セルへの書き込みを行う液晶表示装置のデータ線駆動回路であって、上記画像データの下位ビットの階調数だけ変化する基準電圧が供給される、上記画像データの上位ビットの階調数に応じた数の基準電圧線と、上記画像データの下位ビットを受けて、その情報の内容毎に対応してあらかじめ設定された異なる時間毎にアクティブのパルス信号を出力する下位ビットデコード回路と、上記画像データの上位ビットおよび上記下位ビットデコード回路によるパルス信号を受けて、上位ビット情報の内容に応じた基準電圧線を当該パルス信号がアクティブの期間のみ選択して、選択した基準電圧線の電圧を上記データ線に供給する複数の上位デコーダを含む基準電圧選択回路とを備えたデジタル−アナログ変換回路と、を有し、上記基準電圧選択回路の上記各上位デコーダは、デコード対象の上位ビット情報に相当する階調に応じた基準電圧が供給される基準電圧線と上記データ線との間に接続され、第１のレベルの信号を受けて導通状態となり、第２のレベル信号を受けて非導通状態に切り換わるスイッチと、上記デコード対象の上位ビッド情報を受けかつ上記パルス信号をアクティブで受けている期間に上記第１のレベルの信号を上記スイッチに供給し、上記パルス信号が非アクティブになると上記第２のレベルの信号を上記スイッチに供給する回路と、を含む。
【００１９】
また、本発明は、シリアル信号として供給されるデジタル画像データをパラレル信号に変換し、画素セルが接続された複数のデータ線に、入力データに応じた階調レベルの信号出力を行って所定の画素セルへの並列書き込みを行う液晶表示装置のデータ線駆動回路であって、上記画像データの下位ビットの階調数だけ変化する基準電圧が供給される、上記画像データの上位ビットの階調数に応じた数の基準電圧線と、上記画像データの下位ビットを受けて、その情報の内容毎に対応してあらかじめ設定された異なる時間毎にアクティブのパルス信号を出力する下位ビットデコード回路と、各データ線に対応して設けられ、上記画像データの上位ビットおよび上記下位ビットデコード回路によるパルス信号を受けて、上位ビット情報の内容に応じた基準電圧線を当該パルス信号がアクティブの期間のみ選択して、選択した基準電圧線の電圧を上記データ線に供給する複数の上位デコーダを含む基準電圧選択回路とを備えた複数のデジタル−アナログ変換回路と、を有し、上記基準電圧選択回路の上記各上位デコーダは、デコード対象の上位ビット情報に相当する階調に応じた基準電圧が供給される基準電圧線と上記データ線との間に接続され、第１のレベルの信号を受けて導通状態となり、第２のレベル信号を受けて非導通状態に切り換わるスイッチと、上記デコード対象の上位ビッド情報を受けかつ上記パルス信号をアクティブで受けている期間に上記第１のレベルの信号を上記スイッチに供給し、上記パルス信号が非アクティブになると上記第２のレベルの信号を上記スイッチに供給する回路と、を含む。
【００２０】
本発明では、好適には、各基準電圧線には、１水平期間の間で時間とともに上記画像データの下位ビットの階調数だけ変化する基準電圧が供給される。
【００２１】
また、好適には、各基準電圧線には、１水平期間の間で時間とともに下位ビットデコード回路の出力パルス信号がアクティブになる時間に合わせて、基準電圧が目的の下位ビット階調分だけ変化する基準電圧が供給される。
【００２２】
本発明によれば、外部から入力されるデジタル画像データは、たとえばサンプリング処理等を受けて、メモリ等に格納される。
そして、メモリに格納された複数ビットの画像データは、各データ線に対応して設けられたデジタル−アナログ変換回路に供給されるが、そのうち下位ビットが下位ビットデコード回路に供給され、上位ビットが基準電圧選択回路に供給される。
下位ビットデコード回路では、下位ビット情報を受けて、その情報の内容毎に対応してあらかじめ設定された時間毎にパルス信号が生成され、基準電圧選択回路に出力される。
このとき、たとえば基準電圧発生回路においては、たとえば１水平期間の間で時間とともに画素データの下位ビットの階調数だけ変化する、または、１水平期間の間で時間とともに下位ビットデコード回路の出力パルス信号がアクティブになる時間に合わせて、基準電圧が目的の下位ビット階調分だけ変化する基準電圧が発生され、各基準電圧線に供給されている。
基準電圧選択回路では、画像データの上位ビットおよび下位ビットデコード回路によるパルス信号を受けて、上位ビット情報の内容に応じた基準電圧線がパルス信号がアクティブの間のみ選択され、選択した基準電圧線の電圧がデータ線に供給される。
【００２３】
【発明の実施の形態】
図１は、本発明に係るポリシリコンＴＦＴ型液晶表示装置の一実施形態を示す回路図で、図２は、本発明に係るデータ線駆動回路のＤＡＣの構成を示すブロック図である。
【００２４】
この液晶表示装置は、図１に示すように、液晶表示パネル１０、データ線駆動回路２０、および基準電圧発生回路３０により構成され、液晶表示パネル１０およびデータ線駆動回路２０はＴＦＴ基板上に集積されている。
【００２５】
液晶表示パネル１０においては、図７に示すように、液晶セルとＴＦＴからなる画素セルＰＸＣが水平、垂直方向にｍ、ｎ個配置されている。画素セルＰＸＣの端子ＳおよびＧはそれぞれデータ駆動信号端子、ゲート駆動信号端子である。
同一の水平方向ラインに配置された画素セルＰＸＣは、ゲート駆動信号端子Ｇが共通のゲート線ＧＬ１〜ＧＬｎに接続され、各ゲート線ＧＬ１〜ＧＬｎはゲート線駆動回路１１に接続されている。
また、同一の垂直方向列に配置された画素セルＰＸＣは、データ駆動信号端子Ｓが共通のデータ線ＤＬ１〜ＤＬｍに接続され、各データ線ＤＬ１〜ＤＬｍはデータ線駆動回路２０に接続されている。
【００２６】
ゲート線駆動回路１１は、基本的にはシフトレジスタにより構成され、垂直同期信号ＶＳＹＮＣとラインクロックＬＣＬＫより、ライン選択信号を発生する。
【００２７】
データ線駆動回路２０は、シリアル（直列）データとして供給されるデジタルの画像データＩＭＤを１ライン分のパラレル（並列）なアナログ信号に変換する。
具体的には、外部から入力されるデジタル画像データをサンプリングするサンプリング回路２１、サンプリング回路２１でサンプリングされたデータを格納するラインメモリ２２、およびｍ本の各データ線ＤＬ１〜ＤＬｍに対応して設けられた基準電圧選択型ＤＡＣ（デジタル−アナログ変換回路）２３−１〜２３−ｍから構成されている。
【００２８】
ＤＡＣ２３−１〜２３−ｍは、図２に示すように、下位ビットデコード回路２３１、基準電圧選択回路２３２、および８本の基準電圧線Ｖ１Ｌ〜Ｖ８Ｌにより構成されている。
【００２９】
下位ビットデコード回路２３１は、ラインメモリ２２に格納された６ビットの画素データのうち下位ビットｂ3 ，ｂ4 ，ｂ5 を受けて、図３に示すように、画像信号の１水平期間（１Ｈ）中にその情報の内容毎に対応してあらかじめ設定された特定の時間毎にパルス信号Ｓblowを生成し、基準電圧選択回路２３２に出力する。
【００３０】
具体的には、下位ビットｂ3 ，ｂ4 ，ｂ5 が（０，０，０）の場合には、図３（ａ）に示すタイミングでパルス信号Ｓblowを生成する。以下同様に、下位ビットｂ3 ，ｂ4 ，ｂ5 が（０，０，１）の場合には、図３（ｂ）に示すタイミングで、下位ビットｂ3 ，ｂ4 ，ｂ5 が（０，１，０）の場合には、図３（ｃ）に示すタイミングで、下位ビットｂ3 ，ｂ4 ，ｂ5 が（０，１，１）の場合には、図３（ｄ）に示すタイミングで、下位ビットｂ3 ，ｂ4 ，ｂ5 が（１，０，０）の場合には、図３（ｅ）に示すタイミングで、下位ビットｂ3 ，ｂ4 ，ｂ5 が（１，０，１）の場合には、図３（ｆ）に示すタイミングで、下位ビットｂ3 ，ｂ4 ，ｂ5 が（１，１，０）の場合には、図３（ｇ）に示すタイミングで、下位ビットｂ3 ，ｂ4 ，ｂ5 が（１，１，１）の場合には、図３（ｈ）に示すタイミングでパルス信号Ｓblowを生成する。
【００３１】
図４は、下位ビットデコード回路２３１の具体的な構成例を示す回路図である。
この下位ビットデコード回路２３１は、図４に示すように、下位０００デコーダ２３１０、下位００１デコーダ２３１１、〜、下位１１１デコーダ２３１７、スイッチ回路２３１８〜２３２５、および８段シフトレジスタＳＲＦ２３２６により構成されている。
【００３２】
下位０００デコーダ２３１０は、下位ビットｂ3 ，ｂ4 ，ｂ5 を受けて、そのデコード結果が（０，０，０）の場合に信号Ｓ０をスイッチ回路２３１８に出力する。
下位００１デコーダ２３１１は、下位ビットｂ3 ，ｂ4 ，ｂ5 を受けて、そのデコード結果が（０，０，１）の場合に信号Ｓ１をスイッチ回路２３１９に出力する。
以下同様にして、下位０００デコーダ２３１７は、下位ビットｂ3 ，ｂ4 ，ｂ5 を受けて、そのデコード結果が（１，１，１）の場合に信号Ｓ７をスイッチ回路２３２９に出力する。
【００３３】
８段シフトレジスタは、それぞれがスイッチ回路２３１８〜２３２５に接続された出力端子Ｔ１〜Ｔ８を有し、周波数ｆCKT がｆH ／８のクロック信号ＣＫＴおよびスタート信号ＳＴを受けて、図３（ａ）〜（ｈ）に示すような、パルス信号Ｓblowを端子Ｔ１〜Ｔ８から順次に出力する。
【００３４】
スイッチ回路２３１８は、下位０００デコーダ２３１０による信号Ｓ０を受けたときに８段シフトレジスタ２３２６から出力される信号をパルス信号Ｓblowとして基準電圧選択回路２３２に出力する。
スイッチ回路２３１９は、下位００１デコーダ２３１１による信号Ｓ１を受けたときに８段シフトレジスタ２３２６から出力される信号をパルス信号Ｓblowとして基準電圧選択回路２３２に出力する。
スイッチ回路２３２０は、下位０１０デコーダ２３１２（図示せず）による信号Ｓ２を受けたときに８段シフトレジスタ２３２６から出力される信号をパルス信号Ｓblowとして基準電圧選択回路２３２に出力する。
スイッチ回路２３２１は、下位０１１デコーダ２３１３（図示せず）による信号Ｓ３を受けたときに８段シフトレジスタ２３２６から出力される信号をパルス信号Ｓblowとして基準電圧選択回路２３２に出力する。
スイッチ回路２３２２は、下位１００デコーダ２３１４（図示せず）による信号Ｓ４を受けたときに８段シフトレジスタ２３２６から出力される信号をパルス信号Ｓblowとして基準電圧選択回路２３２に出力する。
スイッチ回路２３２３は、下位１０１デコーダ２３１５（図示せず）による信号Ｓ５を受けたときに８段シフトレジスタ２３２６から出力される信号をパルス信号Ｓblowとして基準電圧選択回路２３２に出力する。
スイッチ回路２３２４は、下位１１０デコーダ２３１６（図示せず）による信号Ｓ６を受けたときに８段シフトレジスタ２３２６から出力される信号をパルス信号Ｓblowとして基準電圧選択回路２３２に出力する。
スイッチ回路２３２５は、下位１１１デコーダ２３１７（図示せず）による信号Ｓ７を受けたときに８段シフトレジスタ２３２６から出力される信号をパルス信号Ｓblowとして基準電圧選択回路２３２に出力する。
【００３５】
基準電圧選択回路２３２は、画素データの上位ビットｂ0 ，ｂ1 ，ｂ2 および下位ビットデコード回路２３１によるパルス信号Ｓblowを受けて、上位ビット情報の内容に応じた基準電圧線Ｖ１Ｌ〜Ｖ８Ｌをパルス信号Ｓblowがアクティブの期間のみ選択して、選択した基準電圧線Ｖ１Ｌ〜Ｖ８Ｌの基準電圧Ｖ１〜Ｖ８のうちのいずれかを対応するデータ線に供給する。
なお、後述するように、各基準電圧線Ｖ１Ｌ〜Ｖ８Ｌには、１水平期間の間で時間とともに画像データの下位ビットの階調数（本実施形態では８）だけ変化する基準電圧が供給される。
【００３６】
図５は、基準電圧選択回路２３２の具体的な構成例を示す回路図である。
基準電圧選択回路２３２は、図５に示すように、上位１１１デコーダ２３２０、上位１１０デコーダ２３２１、上位１０１デコーダ２３２２、上位１００デコーダ２３２３、上位０１１デコーダ２３２４、上位０１０デコーダ２３２５、上位００１デコーダ２３２６、および上位０００デコーダ２３２７により構成されている。
【００３７】
上位１１１デコーダ２３２０は、ｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＮＴ１，ＮＴ２，ＮＴ３，ＮＴ４、ｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＰＴ１、ラッチ回路ＬＴＣ１、およびスイッチ回路ＳＷ１により構成されている。
ＰＭＯＳトランジスタＰＴ１およびＮＭＯＳトランジスタＮＴ４，ＮＴ３，ＮＴ２，ＮＴ１が電源電圧ＶCCの供給ラインと接地ラインとの間に直列に接続されている。
ＰＭＯＳトランジスタＰＴ１およびＮＭＯＳトランジスタＮＴ４のゲートがパルス信号Ｓblowの供給ラインに接続され、ＮＭＯＳトランジスタＮＴ１のゲートが上位ビットデータｂ0 の供給ラインに接続され、ＮＭＯＳトランジスタＮＴ２のゲートが上位ビットデータｂ1 の供給ラインに接続され、ＮＭＯＳトランジスタＮＴ３のゲートが上位ビットデータｂ2 の供給ラインに接続されている。
ラッチ回路ＬＴＣ１は２個のインバータの入出力同士を接続して構成されており、入力側ノードＮ１がＰＭＯＳトランジスタＰＴ１とＮＭＯＳトランジスタＮ４の接続点に接続され、出力側ノードＮ２がスイッチ回路ＳＷ１の制御端子に接続されている。
そして、スイッチ回路ＳＷ１の端子ａが基準電圧線Ｖ１Ｌに接続され、端子ｂが駆動電圧出力線ＤＶＬに接続されている。
【００３８】
この上位１１１デコーダ２３２０においては、上位ビットｂ0 ，ｂ1 ，ｂ2 が（１，１，１）であって、パルス信号Ｓblowがアクティブのとき、ＮＭＯＳトランジスタＮＴ１〜ＮＴ４が導通状態に保持され、ＰＭＯＳトランジスタＰＴ１が非導通状態に保持される。これにより、ラッチ回路ＬＴＣ１の入力側ノードＮ１が接地レベルに引き込まれ、出力側ノードＮ２のレベルがハイレベルに切り換わる。その結果、スイッチ回路ＳＷ１がオンし、基準電圧線Ｖ１Ｌが駆動電圧出力線ＤＶＬに接続される。すなわち、基準電圧線Ｖ１Ｌが選択されて基準電圧Ｖ１が駆動電圧出力線ＤＶＬに供給される。
そして、特定期間が経過してパルス信号Ｓblowが非アクティブになると、ＮＭＯＳトランジスタＮＴ４が非導通状態に切り換わり、ＰＭＯＳトランジスタＰＴ１が導通状態に切り換わる。これにより、ラッチ回路ＬＴＣ１の入力側ノードＮ１が電源電圧ＶCCレベルに上昇し、出力側ノードＮ２のレベルがローレベルに切り換わる。その結果、スイッチ回路ＳＷ１がオフし、基準電圧線Ｖ１Ｌが駆動電圧出力線ＤＶＬから切り離される。
【００３９】
上位１１０デコーダ２３２１は、ＮＭＯＳトランジスタＮＴ５，ＮＴ６，ＮＴ７、ＰＭＯＳトランジスタＰＴ２，ＰＴ３、ラッチ回路ＬＴＣ２、およびスイッチ回路ＳＷ２により構成されている。
ＰＭＯＳトランジスタＰＴ３、ＮＭＯＳトランジスタＮＴ７、ＰＭＯＳトランジスタＰＴ２およびＮＭＯＳトランジスタＮＴ６，ＮＴ５が電源電圧ＶCCの供給ラインと接地ラインとの間に直列に接続されている。
ＰＭＯＳトランジスタＰＴ１およびＮＭＯＳトランジスタＮＴ７のゲートがパルス信号Ｓblowの供給ラインに接続され、ＮＭＯＳトランジスタＮＴ５のゲートが上位ビットデータｂ0 の供給ラインに接続され、ＮＭＯＳトランジスタＮＴ６のゲートが上位ビットデータｂ1 の供給ラインに接続され、ＰＭＯＳトランジスタＰＴ２のゲートが上位ビットデータｂ2 の供給ラインに接続されている。
ラッチ回路ＬＴＣ２は２個のインバータの入出力同士を接続して構成されており、入力側ノードＮ１がＰＭＯＳトランジスタＰＴ３とＮＭＯＳトランジスタＮ７の接続点に接続され、出力側ノードＮ２がスイッチ回路ＳＷ２の制御端子に接続されている。
そして、スイッチ回路ＳＷ２の端子ａが基準電圧線Ｖ２Ｌに接続され、端子ｂが駆動電圧出力線ＤＶＬに接続されている。
【００４０】
この上位１１０デコーダ２３２１においては、上位ビットｂ0 ，ｂ1 ，ｂ2 が（１，１，０）であって、パルス信号Ｓblowがアクティブのとき、ＮＭＯＳトランジスタＮＴ５〜ＮＴ７およびＰＭＯＳトランジスタＰＴ２が導通状態に保持され、ＰＭＯＳトランジスタＰＴ３が非導通状態に保持される。これにより、ラッチ回路ＬＴＣ２の入力側ノードＮ１が接地レベルに引き込まれ、出力側ノードＮ２のレベルがハイレベルに切り換わる。その結果、スイッチ回路ＳＷ２がオンし、基準電圧線Ｖ２Ｌが駆動電圧出力線ＤＶＬに接続される。すなわち、基準電圧線Ｖ２Ｌが選択されて基準電圧Ｖ２が駆動電圧出力線ＤＶＬに供給される。
そして、特定期間が経過してパルス信号Ｓblowが非アクティブになると、ＮＭＯＳトランジスタＮＴ７が非導通状態に切り換わり、ＰＭＯＳトランジスタＰＴ３が導通状態に切り換わる。これにより、ラッチ回路ＬＴＣ２の入力側ノードＮ１が電源電圧ＶCCレベルに上昇し、出力側ノードＮ２のレベルがローレベルに切り換わる。その結果、スイッチ回路ＳＷ２がオフし、基準電圧線Ｖ２Ｌが駆動電圧出力線ＤＶＬから切り離される。
【００４１】
上位１０１デコーダ２３２２は、ＮＭＯＳトランジスタＮＴ８，ＮＴ９，ＮＴ１０、ＰＭＯＳトランジスタＰＴ４，ＰＴ５、ラッチ回路ＬＴＣ３、およびスイッチ回路ＳＷ３により構成されている。
ＰＭＯＳトランジスタＰＴ５、ＮＭＯＳトランジスタＮＴ１０，ＮＴ９、ＰＭＯＳトランジスタＰＴ４およびＮＭＯＳトランジスタＮＴ８が電源電圧ＶCCの供給ラインと接地ラインとの間に直列に接続されている。
ＰＭＯＳトランジスタＰＴ５およびＮＭＯＳトランジスタＮＴ１０のゲートがパルス信号Ｓblowの供給ラインに接続され、ＮＭＯＳトランジスタＮＴ８のゲートが上位ビットデータｂ0 の供給ラインに接続され、ＰＭＯＳトランジスタＰＴ４のゲートが上位ビットデータｂ1 の供給ラインに接続され、ＮＭＯＳトランジスタＮＴ９のゲートが上位ビットデータｂ2 の供給ラインに接続されている。
ラッチ回路ＬＴＣ３は２個のインバータの入出力同士を接続して構成されており、入力側ノードＮ１がＰＭＯＳトランジスタＰＴ５とＮＭＯＳトランジスタＮ１０の接続点に接続され、出力側ノードＮ２がスイッチ回路ＳＷ３の制御端子に接続されている。
そして、スイッチ回路ＳＷ３の端子ａが基準電圧線Ｖ３Ｌに接続され、端子ｂが駆動電圧出力線ＤＶＬに接続されている。
【００４２】
この上位１０１デコーダ２３２２においては、上位ビットｂ0 ，ｂ1 ，ｂ2 が（１，０，１）であって、パルス信号Ｓblowがアクティブのときのみ、ＮＭＯＳトランジスタＮＴ８〜ＮＴ１０およびＰＭＯＳトランジスタＰＴ４が導通状態に保持され、ＰＭＯＳトランジスタＰＴ５が非導通状態に保持される。これにより、ラッチ回路ＬＴＣ３の入力側ノードＮ１が接地レベルに引き込まれ、出力側ノードＮ２のレベルがハイレベルに切り換わる。その結果、スイッチ回路ＳＷ３がオンし、基準電圧線Ｖ３Ｌが駆動電圧出力線ＤＶＬに接続される。すなわち、基準電圧線Ｖ３Ｌが選択されて基準電圧Ｖ３が駆動電圧出力線ＤＶＬに供給される。
そして、特定期間が経過してパルス信号Ｓblowが非アクティブになると、ＮＭＯＳトランジスタＮＴ１０が非導通状態に切り換わり、ＰＭＯＳトランジスタＰＴ５が導通状態に切り換わる。これにより、ラッチ回路ＬＴＣ３の入力側ノードＮ１が電源電圧ＶCCレベルに上昇し、出力側ノードＮ２のレベルがローレベルに切り換わる。その結果、スイッチ回路ＳＷ３がオフし、基準電圧線Ｖ３Ｌが駆動電圧出力線ＤＶＬから切り離される。
【００４３】
上位１００デコーダ２３２３は、ＮＭＯＳトランジスタＮＴ１１，ＮＴ１２、ＰＭＯＳトランジスタＰＴ６，ＰＴ７，ＰＴ８、ラッチ回路ＬＴＣ４、およびスイッチ回路ＳＷ４により構成されている。
ＰＭＯＳトランジスタＰＴ８、ＮＭＯＳトランジスタＮＴ１２、ＰＭＯＳトランジスタＰＴ７，ＰＴ６およびＮＭＯＳトランジスタＮＴ１１が電源電圧ＶCCの供給ラインと接地ラインとの間に直列に接続されている。
ＰＭＯＳトランジスタＰＴ８およびＮＭＯＳトランジスタＮＴ１２のゲートがパルス信号Ｓblowの供給ラインに接続され、ＮＭＯＳトランジスタＮＴ１１のゲートが上位ビットデータｂ0 の供給ラインに接続され、ＰＭＯＳトランジスタＰＴ６のゲートが上位ビットデータｂ1 の供給ラインに接続され、ＰＭＯＳトランジスタＰＴ７のゲートが上位ビットデータｂ2 の供給ラインに接続されている。
ラッチ回路ＬＴＣ４は２個のインバータの入出力同士を接続して構成されており、入力側ノードＮ１がＰＭＯＳトランジスタＰＴ８とＮＭＯＳトランジスタＮ１２の接続点に接続され、出力側ノードＮ２がスイッチ回路ＳＷ４の制御端子に接続されている。
そして、スイッチ回路ＳＷ４の端子ａが基準電圧線Ｖ４Ｌに接続され、端子ｂが駆動電圧出力線ＤＶＬに接続されている。
【００４４】
この上位１００デコーダ２３２３においては、上位ビットｂ0 ，ｂ1 ，ｂ2 が（１，０，０）であって、パルス信号Ｓblowがアクティブのときのみ、ＮＭＯＳトランジスタＮＴ１１，ＮＴ１２およびＰＭＯＳトランジスタＰＴ６，ＰＴ７が導通状態に保持され、ＰＭＯＳトランジスタＰＴ８が非導通状態に保持される。これにより、ラッチ回路ＬＴＣ４の入力側ノードＮ１が接地レベルに引き込まれ、出力側ノードＮ２のレベルがハイレベルに切り換わる。その結果、スイッチ回路ＳＷ４がオンし、基準電圧線Ｖ４Ｌが駆動電圧出力線ＤＶＬに接続される。すなわち、基準電圧線Ｖ４Ｌが選択されて基準電圧Ｖ４が駆動電圧出力線ＤＶＬに供給される。
そして、特定期間が経過してパルス信号Ｓblowが非アクティブになると、ＮＭＯＳトランジスタＮＴ１２が非導通状態に切り換わり、ＰＭＯＳトランジスタＰＴ８が導通状態に切り換わる。これにより、ラッチ回路ＬＴＣ４の入力側ノードＮ１が電源電圧ＶCCレベルに上昇し、出力側ノードＮ２のレベルがローレベルに切り換わる。その結果、スイッチ回路ＳＷ４がオフし、基準電圧線Ｖ４Ｌが駆動電圧出力線ＤＶＬから切り離される。
【００４５】
上位０１１デコーダ２３２４は、ＮＭＯＳトランジスタＮＴ１３，ＮＴ１４，ＮＴ１５、ＰＭＯＳトランジスタＰＴ９，ＰＴ１０、ラッチ回路ＬＴＣ５、およびスイッチ回路ＳＷ５により構成されている。
ＰＭＯＳトランジスタＰＴ１０、ＮＭＯＳトランジスタＮＴ１５，ＮＴ１４，ＮＴ１３、およびＰＭＯＳトランジスタＰＴ９が電源電圧ＶCCの供給ラインと接地ラインとの間に直列に接続されている。
ＰＭＯＳトランジスタＰＴ１０およびＮＭＯＳトランジスタＮＴ１５のゲートがパルス信号Ｓblowの供給ラインに接続され、ＰＭＯＳトランジスタＰＴ９のゲートが上位ビットデータｂ0 の供給ラインに接続され、ＮＭＯＳトランジスタＮＴ１３のゲートが上位ビットデータｂ1 の供給ラインに接続され、ＮＭＯＳトランジスタＮＴ１４のゲートが上位ビットデータｂ2 の供給ラインに接続されている。
ラッチ回路ＬＴＣ５は２個のインバータの入出力同士を接続して構成されており、入力側ノードＮ１がＰＭＯＳトランジスタＰＴ１０とＮＭＯＳトランジスタＮ１５の接続点に接続され、出力側ノードＮ２がスイッチ回路ＳＷ５の制御端子に接続されている。
そして、スイッチ回路ＳＷ５の端子ａが基準電圧線Ｖ５Ｌに接続され、端子ｂが駆動電圧出力線ＤＶＬに接続されている。
【００４６】
この上位０１１デコーダ２３２４においては、上位ビットｂ0 ，ｂ1 ，ｂ2 が（０，１，１）であって、パルス信号Ｓblowがアクティブのときのみ、ＮＭＯＳトランジスタＮＴ１３，ＮＴ１４，ＮＴ１５およびＰＭＯＳトランジスタＰＴ９が導通状態に保持され、ＰＭＯＳトランジスタＰＴ１０が非導通状態に保持される。これにより、ラッチ回路ＬＴＣ５の入力側ノードＮ１が接地レベルに引き込まれ、出力側ノードＮ２のレベルがハイレベルに切り換わる。その結果、スイッチ回路ＳＷ５がオンし、基準電圧線Ｖ５Ｌが駆動電圧出力線ＤＶＬに接続される。すなわち、基準電圧線Ｖ５Ｌが選択されて基準電圧Ｖ５が駆動電圧出力線ＤＶＬに供給される。
そして、特定期間が経過してパルス信号Ｓblowが非アクティブになると、ＮＭＯＳトランジスタＮＴ１５が非導通状態に切り換わり、ＰＭＯＳトランジスタＰＴ１０が導通状態に切り換わる。これにより、ラッチ回路ＬＴＣ５の入力側ノードＮ１が電源電圧ＶCCレベルに上昇し、出力側ノードＮ２のレベルがローレベルに切り換わる。その結果、スイッチ回路ＳＷ５がオフし、基準電圧線Ｖ５Ｌが駆動電圧出力線ＤＶＬから切り離される。
【００４７】
上位０１０デコーダ２３２５は、ＮＭＯＳトランジスタＮＴ１６，ＮＴ１７、ＰＭＯＳトランジスタＰＴ１１，ＰＴ１２，ＰＴ１３、ラッチ回路ＬＴＣ６、およびスイッチ回路ＳＷ６により構成されている。
ＰＭＯＳトランジスタＰＴ１３、ＮＭＯＳトランジスタＮＴ１７、ＰＭＯＳトランジスタＰＴ１２、ＮＭＯＳトランジスタＮＴ１６、およびＰＭＯＳトランジスタＰＴ１１が電源電圧ＶCCの供給ラインと接地ラインとの間に直列に接続されている。
ＰＭＯＳトランジスタＰＴ１３およびＮＭＯＳトランジスタＮＴ１７のゲートがパルス信号Ｓblowの供給ラインに接続され、ＰＭＯＳトランジスタＰＴ１１のゲートが上位ビットデータｂ0 の供給ラインに接続され、ＮＭＯＳトランジスタＮＴ１６のゲートが上位ビットデータｂ1 の供給ラインに接続され、ＰＭＯＳトランジスタＰＴ１２のゲートが上位ビットデータｂ2 の供給ラインに接続されている。
ラッチ回路ＬＴＣ６は２個のインバータの入出力同士を接続して構成されており、入力側ノードＮ１がＰＭＯＳトランジスタＰＴ１３とＮＭＯＳトランジスタＮ１７の接続点に接続され、出力側ノードＮ２がスイッチ回路ＳＷ６の制御端子に接続されている。
そして、スイッチ回路ＳＷ６の端子ａが基準電圧線Ｖ６Ｌに接続され、端子ｂが駆動電圧出力線ＤＶＬに接続されている。
【００４８】
この上位０１０デコーダ２３２５においては、上位ビットｂ0 ，ｂ1 ，ｂ2 が（０，１，０）であって、パルス信号Ｓblowがアクティブのときのみ、ＮＭＯＳトランジスタＮＴ１６，ＮＴ１７およびＰＭＯＳトランジスタＰＴ１１，ＰＴ１２が導通状態に保持され、ＰＭＯＳトランジスタＰＴ１３が非導通状態に保持される。これにより、ラッチ回路ＬＴＣ６の入力側ノードＮ１が接地レベルに引き込まれ、出力側ノードＮ２のレベルがハイレベルに切り換わる。その結果、スイッチ回路ＳＷ６がオンし、基準電圧線Ｖ６Ｌが駆動電圧出力線ＤＶＬに接続される。すなわち、基準電圧線Ｖ６Ｌが選択されて基準電圧Ｖ６が駆動電圧出力線ＤＶＬに供給される。
そして、特定期間が経過してパルス信号Ｓblowが非アクティブになると、ＮＭＯＳトランジスタＮＴ１７が非導通状態に切り換わり、ＰＭＯＳトランジスタＰＴ１３が導通状態に切り換わる。これにより、ラッチ回路ＬＴＣ６の入力側ノードＮ１が電源電圧ＶCCレベルに上昇し、出力側ノードＮ２のレベルがローレベルに切り換わる。その結果、スイッチ回路ＳＷ６がオフし、基準電圧線Ｖ６Ｌが駆動電圧出力線ＤＶＬから切り離される。
【００４９】
上位００１デコーダ２３２６は、ＮＭＯＳトランジスタＮＴ１８，ＮＴ１９、ＰＭＯＳトランジスタＰＴ１４，ＰＴ１５，ＰＴ１６、ラッチ回路ＬＴＣ７、およびスイッチ回路ＳＷ７により構成されている。
ＰＭＯＳトランジスタＰＴ１６、ＮＭＯＳトランジスタＮＴ１９，ＮＴ１８、ＰＭＯＳトランジスタＰＴ１５，ＰＴ１４が電源電圧ＶCCの供給ラインと接地ラインとの間に直列に接続されている。
ＰＭＯＳトランジスタＰＴ１６およびＮＭＯＳトランジスタＮＴ１９のゲートがパルス信号Ｓblowの供給ラインに接続され、ＰＭＯＳトランジスタＰＴ１４のゲートが上位ビットデータｂ0 の供給ラインに接続され、ＰＭＯＳトランジスタＮＴ１５のゲートが上位ビットデータｂ1 の供給ラインに接続され、ＮＭＯＳトランジスタＮＴ１８のゲートが上位ビットデータｂ2 の供給ラインに接続されている。
ラッチ回路ＬＴＣ７は２個のインバータの入出力同士を接続して構成されており、入力側ノードＮ１がＰＭＯＳトランジスタＰＴ１６とＮＭＯＳトランジスタＮ１９の接続点に接続され、出力側ノードＮ２がスイッチ回路ＳＷ７の制御端子に接続されている。
そして、スイッチ回路ＳＷ７の端子ａが基準電圧線Ｖ７Ｌに接続され、端子ｂが駆動電圧出力線ＤＶＬに接続されている。
【００５０】
この上位００１デコーダ２３２６においては、上位ビットｂ0 ，ｂ1 ，ｂ2 が（０，０，１）であって、パルス信号Ｓblowがアクティブのときのみ、ＮＭＯＳトランジスタＮＴ１８，ＮＴ１９およびＰＭＯＳトランジスタＰＴ１４，ＰＴ１５が導通状態に保持され、ＰＭＯＳトランジスタＰＴ１６が非導通状態に保持される。これにより、ラッチ回路ＬＴＣ７の入力側ノードＮ１が接地レベルに引き込まれ、出力側ノードＮ２のレベルがハイレベルに切り換わる。その結果、スイッチ回路ＳＷ７がオンし、基準電圧線Ｖ７Ｌが駆動電圧出力線ＤＶＬに接続される。すなわち、基準電圧線Ｖ７Ｌが選択されて基準電圧Ｖ７が駆動電圧出力線ＤＶＬに供給される。
そして、特定期間が経過してパルス信号Ｓblowが非アクティブになると、ＮＭＯＳトランジスタＮＴ１９が非導通状態に切り換わり、ＰＭＯＳトランジスタＰＴ１６が導通状態に切り換わる。これにより、ラッチ回路ＬＴＣ７の入力側ノードＮ１が電源電圧ＶCCレベルに上昇し、出力側ノードＮ２のレベルがローレベルに切り換わる。その結果、スイッチ回路ＳＷ７がオフし、基準電圧線Ｖ７Ｌが駆動電圧出力線ＤＶＬから切り離される。
【００５１】
上位０００デコーダ２３２７は、ＮＭＯＳトランジスタＮＴ２０、ＰＭＯＳトランジスタＰＴ１７，ＰＴ１８，ＰＴ１９，ＰＴ２０、ラッチ回路ＬＴＣ８、およびスイッチ回路ＳＷ８により構成されている。
ＰＭＯＳトランジスタＰＴ２０、ＮＭＯＳトランジスタＮＴ２０、およびＰＭＯＳトランジスタＰＴ１９，ＰＴ１８，ＰＴ１７が電源電圧ＶCCの供給ラインと接地ラインとの間に直列に接続されている。
ＰＭＯＳトランジスタＰＴ２０およびＮＭＯＳトランジスタＮＴ２０のゲートがパルス信号Ｓblowの供給ラインに接続され、ＰＭＯＳトランジスタＰＴ１７のゲートが上位ビットデータｂ0 の供給ラインに接続され、ＰＭＯＳトランジスタＮＴ１８のゲートが上位ビットデータｂ1 の供給ラインに接続され、ＰＭＯＳトランジスタＰＴ１９のゲートが上位ビットデータｂ2 の供給ラインに接続されている。
ラッチ回路ＬＴＣ８は２個のインバータの入出力同士を接続して構成されており、入力側ノードＮ１がＰＭＯＳトランジスタＰＴ２０とＮＭＯＳトランジスタＮ２０の接続点に接続され、出力側ノードＮ２がスイッチ回路ＳＷ８の制御端子に接続されている。
そして、スイッチ回路ＳＷ８の端子ａが基準電圧線Ｖ８Ｌに接続され、端子ｂが駆動電圧出力線ＤＶＬに接続されている。
【００５２】
この上位０００デコーダ２３２７においては、上位ビットｂ0 ，ｂ1 ，ｂ2 が（０，０，０）であって、パルス信号Ｓblowがアクティブのときのみ、ＮＭＯＳトランジスタＮＴ２０およびＰＭＯＳトランジスタＰＴ１７，ＰＴ１８，ＰＴ１９が導通状態に保持され、ＰＭＯＳトランジスタＰＴ２０が非導通状態に保持される。これにより、ラッチ回路ＬＴＣ８の入力側ノードＮ１が接地レベルに引き込まれ、出力側ノードＮ２のレベルがハイレベルに切り換わる。その結果、スイッチ回路ＳＷ８がオンし、基準電圧線Ｖ８Ｌが駆動電圧出力線ＤＶＬに接続される。すなわち、基準電圧線Ｖ８Ｌが選択されて基準電圧Ｖ８が駆動電圧出力線ＤＶＬに供給される。
そして、特定期間が経過してパルス信号Ｓblowが非アクティブになると、ＮＭＯＳトランジスタＮＴ２０が非導通状態に切り換わり、ＰＭＯＳトランジスタＰＴ２０が導通状態に切り換わる。これにより、ラッチ回路ＬＴＣ８の入力側ノードＮ１が電源電圧ＶCCレベルに上昇し、出力側ノードＮ２のレベルがローレベルに切り換わる。その結果、スイッチ回路ＳＷ８がオフし、基準電圧線Ｖ８Ｌが駆動電圧出力線ＤＶＬから切り離される。
【００５３】
基準電圧発生回路３０は、図６（ａ）に示すように、１水平期間の間で時間とともに画素データの下位ビットの階調数（本実施形態では８）だけ変化する基準電圧を発生し、各基準電圧線Ｖ１Ｌ〜Ｖ８Ｌに供給する。
なお、基準電圧は、下位ビットデコード回路２３１により下位ビットの情報に応じて発生されるパルス信号Ｓblowのタイミングに合わせて変化するように発生される。
すなわち、下位ビットデコード回路２３１の出力パルス信号Ｓblowがアクティブになる時間に合わせて、基準電圧が目的の下位ビット階調分だけ変化する。これにより、基準電圧選択回路２３２から、（上位＋下位）ビット階調に対応した電圧が供給される。
【００５４】
次に、上記構成による動作を、図６に関連付けて説明する。
外部からデータ線駆動回路２０に入力されるデジタル画像データＩＭＤは、サンプリング回路２１でサンプリングされた後、ラインメモリ２２に格納される。
ラインメモリ２２に格納された、たとえば６ビットの画素データは、各データ線に対応して設けられたＤＡＣ２３−１〜２３−ｍにそれぞれ供給されるが、そのうちの下位ビットｂ3 ，ｂ4 ，ｂ5 が下位ビットデコード回路２３１に供給され、上位ビットｂ0 ，ｂ1 ，ｂ2 が基準電圧選択回路２３２に供給される。
【００５５】
ここで、ＤＡＣ２３−１に供給される６ビットの画素データが（１，１，１，０，１，１）であるとすると、下位ビットデコード回路２３１では、下位ビット情報（０，１，１）を受けて、図３（ｄ）に示すタイミングでパルス信号Ｓblowが生成されて、基準電圧選択回路２３２に出力される。
このとき、基準電圧発生回路３０においては、図６（ａ）に示すように、１水平期間の間で時間とともに画素データの下位ビットの階調数８だけ変化する基準電圧が発生され、各基準電圧線Ｖ１Ｌ〜Ｖ８Ｌに供給されている。
【００５６】
基準電圧選択回路２３２では、上位ビットｂ0 、ｂ1 ，ｂ2 が（１，１，１）であって、パルス信号Ｓblowがアクティブであることから、上位１１１デコーダ２３２０において、ＮＭＯＳトランジスタＮＴ１〜ＮＴ４が導通状態に保持され、ＰＭＯＳトランジスタＰＴ１が非導通状態に保持される。
これにより、上位１１１デコーダ２３２０のラッチ回路ＬＴＣ１の入力側ノードＮ１が接地レベルに引き込まれ、出力側ノードＮ２のレベルがハイレベルに切り換わる。その結果、スイッチ回路ＳＷ１がオンし、基準電圧線Ｖ１Ｌが駆動電圧出力線ＤＶＬに接続される。すなわち、基準電圧線Ｖ１Ｌが選択されて基準電圧Ｖ１が駆動電圧出力線ＤＶＬに供給される。
【００５７】
このとき、基準電圧線Ｖ１Ｌに供給されている基準電圧Ｖ１の値は、図６（ａ）〜（ｄ）に示すように、下位ビットデコード回路２３１により下位ビットの情報に応じて発生されるパルス信号Ｓblowのタイミングに合わせて変化するように設定されており、その値は（Ｖｎ＋３ＬＳＢ）となっている。したがって、パルス信号Ｓblowがアクティブの期間に、（Ｖｎ＋３ＬＳＢ）なる値の基準電圧が駆動電圧出力線ＤＶＬに供給され、対応するデータ線ＤＬ１に伝達される。
【００５８】
そして、特定期間が経過してパルス信号Ｓblowが非アクティブになると、ＤＡＣ２３−１の基準電圧発生回路２３２においては、ＮＭＯＳトランジスタＮＴ４が非導通状態に切り換わり、ＰＭＯＳトランジスタＰＴ１が導通状態に切り換わる。これにより、ラッチ回路ＬＴＣ１の入力側ノードＮ１が電源電圧ＶCCレベルに上昇し、出力側ノードＮ２のレベルがローレベルに切り換わる。その結果、スイッチ回路ＳＷ１がオフし、基準電圧線Ｖ１Ｌが駆動電圧出力線ＤＶＬから切り離される。
【００５９】
以上の動作が、各ＤＡＣ２３−２〜２３−ｍで行われ、各ＤＡＣ２３−１〜２３−ｍから（上位＋下位）ビット階調に対応した電圧が各データ線ＤＬ１〜ＤＬｍに供給され、画像データがｍ個の画素セルに対して並列に書き込まれる。
【００６０】
以上説明したように、本実施形態によれば、ラインメモリ２２に格納されたたとえば６ビットの画素データのうち下位ビットｂ3 ，ｂ4 ，ｂ5 を受けて、画像信号の１水平期間（１Ｈ）中にその情報の内容毎に対応してあらかじめ設定された特定の時間毎にパルス信号Ｓblowを生成する下位ビットデコード回路２３１と、画素データの上位ビットｂ0 ，ｂ1 ，ｂ2 および下位ビットデコード回路２３１によるパルス信号Ｓblowを受けて、上位ビット情報の内容に応じた基準電圧線Ｖ１Ｌ〜Ｖ８Ｌをパルス信号Ｓblowがアクティブの期間のみ選択して、選択した基準電圧線Ｖ１Ｌ〜Ｖ８Ｌの基準電圧Ｖ１〜Ｖ８のうちのいずれかを対応するデータ線に供給する基準電圧選択回路２３２とを備えたＤＡＣ２３−１〜２３−ｍと、１水平期間の間で時間とともに下位ビットデコード回路２３１の出力パルス信号Ｓblowがアクティブになる時間に合わせて、基準電圧が目的の下位ビット階調分だけ変化する基準電圧を発生し、各基準電圧線Ｖ１Ｌ〜Ｖ８Ｌに供給する基準電圧発生回路３０とを設けたので、回路面積の増大を招くことなく、基準電圧選択回路２３２から（上位＋下位）ビット階調に対応した電圧を供給することができ、装置の小面積化、狭額縁化を実現できる利点がある。
また、基板面積に制約が有る場合等には、液晶表示装置の多階調化を実現することができる。
【００６１】
なお、本実施形態では、画素データが６ビットの場合を例に説明したが、これに限定されるものではなく、他のビット数に対しても本発明が適用できることはいうまでもない。
【００６２】
【発明の効果】
以上説明したように、本発明によれば、装置の小面積化、狭額縁化を実現でき、また、液晶表示装置の多階調化を実現することができる利点がある。
【図面の簡単な説明】
【図１】本発明に係るポリシリコンＴＦＴ型液晶表示装置の一実施形態を示す回路図である。
【図２】本発明に係るデータ線駆動回路のＤＡＣの構成を示すブロック図である。
【図３】本発明に係るＤＡＣにおける下位ビットデコード回路のパルス信号生成タイミングを説明するための図である。
【図４】本発明に係るＤＡＣにおける下位ビットデコード回路の具体的な構成例を示す回路図である。
【図５】本発明に係るＤＡＣにおける基準電圧発生回路の具体的な構成例を示す回路図である。
【図６】本発明に係る基準電圧発生回路で発生される基準電圧についての説明図である。
【図７】ＴＦＴ型液晶表示パネルの画素セルの等価回路を示す図である。
【符号の説明】
１０…液晶表示パネル、２０…データ線駆動回路２０、２３１…下位ビットデコード回路、２３２…基準電圧発生回路、２３−１〜２３−ｍ…デジタル−アナログ変換回路（ＤＡＣ）、３０…基準電圧発生回路。
Claims (12)
- 複数ビットからなるデジタル画像データを受けて、画素セルが接続されたデータ線に、入力データに応じた階調レベルの信号出力を行って所定の画素セルへの書き込みを行う液晶表示装置であって、
上記画像データの上位ビットの階調数に応じた数の基準電圧線と、上記画像データの下位ビットを受けて、その情報の内容毎に対応してあらかじめ設定された異なる時間毎にアクティブのパルス信号を出力する下位ビットデコード回路と、上記画像データの上位ビットおよび上記下位ビットデコード回路によるパルス信号を受けて、上位ビット情報の内容に応じた基準電圧線を当該パルス信号がアクティブの期間のみ選択して、選択した基準電圧線の電圧を上記データ線に供給する複数の上位デコーダを含む基準電圧選択回路とを備えたデジタル−アナログ変換回路を有するデータ線駆動回路と、
上記各基準電圧線に上記画像データの下位ビットの階調数だけ変化する基準電圧を供給する基準電圧発生回路と、を有し、
上記基準電圧選択回路の上記各上位デコーダは、
デコード対象の上位ビット情報に相当する階調に応じた基準電圧が供給される基準電圧線と上記データ線との間に接続され、第１のレベルの信号を受けて導通状態となり、第２のレベル信号を受けて非導通状態に切り換わるスイッチと、
上記デコード対象の上位ビッド情報を受けかつ上記パルス信号をアクティブで受けている期間に上記第１のレベルの信号を上記スイッチに供給し、上記パルス信号が非アクティブになると上記第２のレベルの信号を上記スイッチに供給する回路と、を含む
液晶表示装置。 - 上記基準電圧発生回路は、１水平期間の間で時間とともに上記画像データの下位ビットの階調数だけ変化する基準電圧を発生し、各基準電圧線に供給する
請求項１記載の液晶表示装置。 - 上記基準電圧発生回路は、１水平期間の間で時間とともに下位ビットデコード回路の出力パルス信号がアクティブになる時間に合わせて、基準電圧が目的の下位ビット階調分だけ変化する基準電圧を発生し、各基準電圧線に供給する
請求項１記載の液晶表示装置。 - シリアル信号として供給されるデジタル画像データをパラレル信号に変換し、画素セルが接続された複数のデータ線に、入力データに応じた階調レベルの信号出力を行って所定の画素セルへの並列書き込みを行う液晶表示装置であって、
上記画像データの上位ビットの階調数に応じた数の基準電圧線と、上記画像データの下位ビットを受けて、その情報の内容毎に対応してあらかじめ設定された異なる時間毎にアクティブのパルス信号を出力する下位ビットデコード回路と、各データ線に対応して設けられ、上記画像データの上位ビットおよび上記下位ビットデコード回路によるパルス信号を受けて、上位ビット情報の内容に応じた基準電圧線を当該パルス信号がアクティブの期間のみ選択して、選択した基準電圧線の電圧を上記データ線に供給する複数の上位デコーダを含む基準電圧選択回路とを備えた複数のデジタル−アナログ変換回路を有するデータ線駆動回路と、
上記各基準電圧線に上記画像データの下位ビットの階調数だけ変化する基準電圧を供給する基準電圧発生回路と、を有し、
上記基準電圧選択回路の上記各上位デコーダは、
デコード対象の上位ビット情報に相当する階調に応じた基準電圧が供給される基準電圧線と上記データ線との間に接続され、第１のレベルの信号を受けて導通状態となり、第２のレベル信号を受けて非導通状態に切り換わるスイッチと、
上記デコード対象の上位ビッド情報を受けかつ上記パルス信号をアクティブで受けている期間に上記第１のレベルの信号を上記スイッチに供給し、上記パルス信号が非アクティブになると上記第２のレベルの信号を上記スイッチに供給する回路と、を含む
液晶表示装置。 - 上記基準電圧発生回路は、１水平期間の間で時間とともに上記画像データの下位ビットの階調数だけ変化する基準電圧を発生し、各基準電圧線に供給する
請求項４記載の液晶表示装置。 - 上記基準電圧発生回路は、１水平期間の間で時間とともに下位ビットデコード回路の出力パルス信号がアクティブになる時間に合わせて、基準電圧が目的の下位ビット階調分だけ変化する基準電圧を発生し、各基準電圧線に供給する
請求項４記載の液晶表示装置。 - 複数ビットからなるデジタル画像データを受けて、画素セルが接続されたデータ線に、入力データに応じた階調レベルの信号出力を行って所定の画素セルへの書き込みを行う液晶表示装置のデータ線駆動回路であって、
上記画像データの下位ビットの階調数だけ変化する基準電圧が供給される、上記画像データの上位ビットの階調数に応じた数の基準電圧線と、
上記画像データの下位ビットを受けて、その情報の内容毎に対応してあらかじめ設定された異なる時間毎にアクティブのパルス信号を出力する下位ビットデコード回路と、
上記画像データの上位ビットおよび上記下位ビットデコード回路によるパルス信号を受けて、上位ビット情報の内容に応じた基準電圧線を当該パルス信号がアクティブの期間のみ選択して、選択した基準電圧線の電圧を上記データ線に供給する複数の上位デコーダを含む基準電圧選択回路とを備えたデジタル−アナログ変換回路と、を有し、
上記基準電圧選択回路の上記各上位デコーダは、
デコード対象の上位ビット情報に相当する階調に応じた基準電圧が供給される基準電圧線と上記データ線との間に接続され、第１のレベルの信号を受けて導通状態となり、第２のレベル信号を受けて非導通状態に切り換わるスイッチと、
上記デコード対象の上位ビッド情報を受けかつ上記パルス信号をアクティブで受けている期間に上記第１のレベルの信号を上記スイッチに供給し、上記パルス信号が非アクティブになると上記第２のレベルの信号を上記スイッチに供給する回路と、を含む
液晶表示装置のデータ線駆動回路。 - 各基準電圧線には、１水平期間の間で時間とともに上記画像データの下位ビットの階調数だけ変化する基準電圧が供給される
請求項７記載の液晶表示装置のデータ線駆動回路。 - 各基準電圧線には、１水平期間の間で時間とともに下位ビットデコード回路の出力パルス信号がアクティブになる時間に合わせて、基準電圧が目的の下位ビット階調分だけ変化する基準電圧が供給される
請求項７記載の液晶表示装置のデータ線駆動回路。 - シリアル信号として供給されるデジタル画像データをパラレル信号に変換し、画素セルが接続された複数のデータ線に、入力データに応じた階調レベルの信号出力を行って所定の画素セルへの並列書き込みを行う液晶表示装置のデータ線駆動回路であって、
上記画像データの下位ビットの階調数だけ変化する基準電圧が供給される、上記画像データの上位ビットの階調数に応じた数の基準電圧線と、
上記画像データの下位ビットを受けて、その情報の内容毎に対応してあらかじめ設定された異なる時間毎にアクティブのパルス信号を出力する下位ビットデコード回路と、
各データ線に対応して設けられ、上記画像データの上位ビットおよび上記下位ビットデコード回路によるパルス信号を受けて、上位ビット情報の内容に応じた基準電圧線を当該パルス信号がアクティブの期間のみ選択して、選択した基準電圧線の電圧を上記データ線に供給する複数の上位デコーダを含む基準電圧選択回路とを備えた複数のデジタル−アナログ変換回路と、を有し、
上記基準電圧選択回路の上記各上位デコーダは、
デコード対象の上位ビット情報に相当する階調に応じた基準電圧が供給される基準電圧線と上記データ線との間に接続され、第１のレベルの信号を受けて導通状態となり、第２のレベル信号を受けて非導通状態に切り換わるスイッチと、
上記デコード対象の上位ビッド情報を受けかつ上記パルス信号をアクティブで受けている期間に上記第１のレベルの信号を上記スイッチに供給し、上記パルス信号が非アクティブになると上記第２のレベルの信号を上記スイッチに供給する回路と、を含む
液晶表示装置のデータ線駆動回路。 - 各基準電圧線には、１水平期間の間で時間とともに上記画像データの下位ビットの階調数だけ変化する基準電圧が供給される
請求項１０記載の液晶表示装置のデータ線駆動回路。 - 各基準電圧線には、１水平期間の間で時間とともに下位ビットデコード回路の出力パルス信号がアクティブになる時間に合わせて、基準電圧が目的の下位ビット階調分だけ変化する基準電圧が供給される
請求項１０記載の液晶表示装置のデータ線駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23310498A JP4457416B2 (ja) | 1998-08-19 | 1998-08-19 | 液晶表示装置およびそのデータ線駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23310498A JP4457416B2 (ja) | 1998-08-19 | 1998-08-19 | 液晶表示装置およびそのデータ線駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000066642A JP2000066642A (ja) | 2000-03-03 |
| JP4457416B2 true JP4457416B2 (ja) | 2010-04-28 |
Family
ID=16949846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23310498A Expired - Fee Related JP4457416B2 (ja) | 1998-08-19 | 1998-08-19 | 液晶表示装置およびそのデータ線駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4457416B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100434504B1 (ko) * | 2002-06-14 | 2004-06-05 | 삼성전자주식회사 | Ｒ, ｇ, ｂ별 독립적인 계조 전압을 사용하는 액정 표시장치 구동용 소오스 드라이버 집적회로 |
| JP2005099665A (ja) * | 2003-08-22 | 2005-04-14 | Renesas Technology Corp | 表示装置用駆動装置 |
| JP4000147B2 (ja) * | 2004-12-28 | 2007-10-31 | 康久 内田 | 半導体装置及びレベルシフト回路 |
| JP2006303809A (ja) | 2005-04-19 | 2006-11-02 | Mitsubishi Electric Corp | デコード回路およびこれを用いた表示装置 |
| FR2884501B1 (fr) | 2005-04-19 | 2007-06-08 | Oreal | Dispositif de conditionnement et d'application d'un produit, par exemple cosmetique |
| FR2891708B1 (fr) | 2005-10-10 | 2010-12-17 | Oreal | Dispositif de conditionnement et d'application d'un produit. |
| CN101393726B (zh) * | 2007-09-21 | 2011-02-02 | 北京京东方光电科技有限公司 | 像素灰度扩展方法、像素电容充电时间驱动方法及装置 |
-
1998
- 1998-08-19 JP JP23310498A patent/JP4457416B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000066642A (ja) | 2000-03-03 |
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| Date | Code | Title | Description |
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| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050307 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070410 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070710 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070910 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070925 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071126 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100119 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100201 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130219 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130219 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130219 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130219 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140219 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
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