KR20050062856A - 액정 표시 장치의 구동 장치 - Google Patents

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Abstract

본 발명은 액정 표시 장치의 구동 장치에 관한 것으로서, 소비 전력을 감소시킬 수 있는 다양한 반전 구동이 가능한 액정 표시 장치의 구동 장치에 관한 것이다.
스위칭 소자를 각각 포함하는 복수의 화소를 포함하는 액정 표시 장치를 구동하는 장치로서, 일렬로 배열된 복수의 시프트 레지스터를 포함하는 게이트 구동부, 복수의 계조 전압을 생성하는 계조 전압 생성부, 상기 계조 전압 중 영상 데이터에 해당하는 전압을 데이터 전압으로서 상기 화소에 공급하는 데이터 구동부, 그리고 공통 전압을 생성하는 공통 전압 생성부를 포함하며, 상기 시프트 레지스터 각각은 복수의 스위칭 소자에 병렬로 연결되어 있고, 상기 스위칭 소자는 복수의 선택 신호에 의하여 순차적으로 턴온된다.
이런 방식으로, 소비 전력을 낮추는 한편 다양한 반전 구동을 행할 수 있다.

Description

액정 표시 장치의 구동 장치 {DRIVING APPARATUS OF LIQUID CRYSTAL DISPLAY}
본 발명은 액정 표시 장치의 구동 장치에 관한 것이다.
일반적인 액정 표시 장치(liquid crystal display, LCD)는 화소 전극 및 공통 전극이 구비된 두 표시판과 그 사이에 들어 있는 유전율 이방성(dielectric anisotropy)을 갖는 액정층을 포함한다. 화소 전극은 행렬의 형태로 배열되어 있고 박막 트랜지스터(TFT) 등 스위칭 소자에 연결되어 한 행씩 차례로 데이터 전압을 인가 받는다. 공통 전극은 표시판의 전면에 걸쳐 형성되어 있으며 공통 전압을 인가 받는다. 화소 전극과 공통 전극 및 그 사이의 액정층은 회로적으로 볼 때 액정 축전기를 이루며, 액정 축전기는 이에 연결된 스위칭 소자와 함께 화소를 이루는 기본 단위가 된다.
이러한 액정 표시 장치에서는 두 전극에 전압을 인가하여 액정층에 전계를 형성하고, 이 전계의 세기를 조절하여 액정층을 통과하는 빛의 투과율을 조절함으로써 원하는 화상을 얻는다. 이 때, 액정층에 한 방향의 전계가 오랫동안 인가됨으로써 발생하는 열화 현상을 방지하기 위하여 프레임별로, 행별로, 또는 도트별로 공통 전압에 대한 데이터 전압의 극성을 반전시킨다.
한편, 저전력을 요구하는 중소형 액정 표시 장치는 전력을 소모를 줄이기 위하여 행별로 반전하는 라인 반전(line inversion)을 주로 이용한다. 최근에는 소비 전력을 더 낮추기 위하여 스킵 2B 반전(skip 2B inversion) 방식을 이용한다.
이는 라인 반전의 일종으로서 게이트선을 3개의 그룹으로 편성하고, 각 그룹에 속하는 게이트선별로 그리고 그룹별로 순차적으로 게이트 신호를 인가하여 한 프레임동안 반전되는 공통 전압의 반전 회수를 3회로 낮추는 방식이다.
본 발명이 이루고자 하는 기술적 과제는 라인 반전 방식을 이용하여 전력 소비를 감소시킬 수 있는 액정 표시 장치의 구동 장치를 제공하는 것이다.
이러한 기술적 과제를 이루기 위한 본 발명의 한 실시예에 따른 액정 표시 장치의 구동 장치는, 스위칭 소자를 각각 포함하는 복수의 화소를 포함하며, 일렬로 배열된 복수의 시프트 레지스터를 포함하는 게이트 구동부, 복수의 계조 전압을 생성하는 계조 전압 생성부, 상기 계조 전압 중 영상 데이터에 해당하는 전압을 데이터 전압으로서 상기 화소에 공급하는 데이터 구동부, 그리고 공통 전압을 생성하는 공통 전압 생성부를 포함하며, 상기 시프트 레지스터 각각은 복수의 스위칭 소자에 병렬로 연결되어 있고, 상기 스위칭 소자는 복수의 선택 신호에 의하여 순차적으로 턴온된다.
한편, 상기 시프트 레지스터 중 첫 번째 시프트 레지스터는 한 프레임동안 상기 선택 신호의 수효만큼 수직 동기 시작 신호(STV)를 입력받을 수 있으며, 상기 공통 전압은 한 프레임동안 상기 선택 신호의 수효만큼 반전되는 것이 바람직하다.
또한, 상기 시프트 레지스터 중 이웃한 시프트 레지스터는 위상이 서로 반대인 제1 및 제2 클록 신호를 인가받을 수 있다.
이 때, 상기 시프트 레지스터가 복수의 CMOS 트랜지스터로 이루어지는 경우, 상기 클록 신호의 주기는 1H인 일 수 있다.
이와는 달리, 상기 시프트 레지스터가 다음 단 시프트 레지스터의 출력에 기초하여 현재의 시프트 레지스터의 출력을 내보내는 경우 상기 시프트 레지스터는 복수의 NMOS 또는 PMOS 트랜지스터로 이루어질 수 있으며, 이 때 상기 클록 신호의 주기는 2H일 수 있다.
본 발명의 다른 실시예에 따른 액정 표시 장치의 구동 장치는 스위칭 소자를 각각 포함하는 복수의 화소를 포함하며, 일렬로 배열된 복수의 시프트 레지스터를 포함하는 게이트 구동부, 복수의 계조 전압을 생성하는 계조 전압 생성부, 상기 계조 전압 중 영상 데이터에 해당하는 전압을 데이터 전압으로서 상기 화소에 공급하는 데이터 구동부, 그리고 공통 전압을 생성하는 공통 전압 생성부를 포함하며, 상기 시프트 레지스터는 복수의 시프트 레지스터 그룹을 포함하며, 상기 시프트 레지스터 그룹은 소정의 시프트 레지스터를 포함하고, 상기 시프트 레지스터 그룹은 교대로 배치되어 있다.
여기서, 상기 복수의 시프트 레지스터 그룹의 첫 번째 시프트 레지스터 각각은 수직 동기 시작 신호에 기초하여 게이트 출력을 생성할 수 있다.
이와는 달리, 상기 복수의 시프트 레지스터 그룹 중 한 그룹의 첫 번째 시프트 레지스터는 수직 동기 시작 신호에 기초하여 게이트 출력을 생성하고, 나머지 그룹의 첫 번째 시프트 레지스터는 상기 한 그룹의 마지막 시프트 레지스터의 출력에 기초하여 게이트 출력을 생성할 수 있다.
여기서, 상기 공통 전압은 한 프레임동안 상기 그룹의 수효만큼 반전될 수 있으며, 상기 시프트 레지스터 중 이웃한 시프트 레지스터는 위상이 서로 반대인 제1 및 제2 클록 신호를 인가받을 수 있다.
이 때, 상기 시프트 레지스터가 복수의 CMOS 트랜지스터로 이루어지는 경우, 상기 클록 신호의 주기는 1H일 수 있다.
이와는 달리, 상기 시프트 레지스터가 다음 단 시프트 레지스터의 출력에 기초하여 현재의 시프트 레지스터의 출력을 내보내는 경우 상기 시프트 레지스터는 복수의 NMOS 또는 PMOS 트랜지스터로 이루어일 수 있으며, 이 때 상기 클록 신호의 주기는 2H일 수 있다.
한편, 상기 시프트 레지스터는 상기 스위칭 소자와 동일한 공정으로 형성될 수 있다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
이제 본 발명의 실시예에 따른 액정 표시 장치의 구동 장치에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 1은 본 발명의 한 실시예에 따른 액정 표시 장치의 블록도이고, 도 2는 본 발명의 한 실시예에 따른 액정 표시 장치의 한 화소에 대한 등가 회로도이다.
도 1에 도시한 바와 같이, 본 발명의 한 실시예에 따른 액정 표시 장치는 액정 표시판 조립체(liquid crystal panel assembly)(300) 및 이에 연결된 게이트 구동부(400), 데이터 구동부(500), 데이터 구동부(500)에 연결된 계조 전압 생성부(800) 그리고 이들을 제어하는 신호 제어부(600)를 포함한다.
액정 표시판 조립체(300)는 등가 회로로 볼 때 복수의 표시 신호선(G1-Gn, D1-Dm)과 이에 연결되어 있으며 대략 행렬의 형태로 배열된 복수의 화소(pixel)를 포함한다.
표시 신호선(G1-Gn, D1-Dm)은 게이트 신호("주사 신호"라고도 함)를 전달하는 복수의 게이트선(G1-Gn)과 데이터 신호를 전달하는 데이터 신호선 또는 데이터선 (D1-Dm)을 포함한다. 게이트선(G1-Gn)은 대략 행 방향으로 뻗어 있으며 서로가 거의 평행하고 데이터선(D1-Dm)은 대략 열 방향으로 뻗어 있으며 서로가 거의 평행하다.
각 화소는 표시 신호선(G1-Gn, D1-Dm)에 연결된 스위칭 소자(Q)와 이에 연결된 액정 축전기(liquid crystal capacitor)(CLC) 및 유지 축전기(storage capacitor)(CST)를 포함한다. 유지 축전기(CST)는 필요에 따라 생략할 수 있다.
스위칭 소자(Q)는 하부 표시판(100)에 구비되어 있으며, 삼단자 소자로서 그 제어 단자 및 입력 단자는 각각 게이트선(G1-Gn) 및 데이터선(D1-D m)에 연결되어 있으며, 출력 단자는 액정 축전기(CLC) 및 유지 축전기(CST)에 연결되어 있다.
액정 축전기(CLC)는 하부 표시판(100)의 화소 전극(190)과 상부 표시판(200)의 공통 전극(270)을 두 단자로 하며 두 전극(190, 270) 사이의 액정층(3)은 유전체로서 기능한다. 화소 전극(190)은 스위칭 소자(Q)에 연결되며 공통 전극(270)은 상부 표시판(200)의 전면에 형성되어 있고 공통 전압(Vcom)을 인가받는다. 도 2에서와는 달리 공통 전극(270)이 하부 표시판(100)에 구비되는 경우도 있으며 이때에는 두 전극(190, 270)이 모두 선형 또는 막대형으로 만들어진다.
유지 축전기(CST)는 하부 표시판(100)에 구비된 별개의 신호선(도시하지 않음)과 화소 전극(190)이 중첩되어 이루어지며 이 별개의 신호선에는 공통 전압(Vcom) 따위의 정해진 전압이 인가된다. 그러나 유지 축전기(CST)는 화소 전극(190)이 절연체를 매개로 바로 위의 전단 게이트선과 중첩되어 이루어질 수 있다.
한편, 색 표시를 구현하기 위해서는 각 화소가 색상을 표시할 수 있도록 하여야 하는데, 이는 화소 전극(190)에 대응하는 영역에 적색, 녹색, 또는 청색의 색 필터(230)를 구비함으로써 가능하다. 도 2에서 색 필터(230)는 상부 표시판(200)의 해당 영역에 형성되어 있지만 이와는 달리 하부 표시판(100)의 화소 전극(190) 위 또는 아래에 형성할 수도 있다.
액정 표시판 조립체(300)의 두 표시판(100, 200) 중 적어도 하나의 바깥 면에는 빛을 편광시키는 편광자(도시하지 않음)가 부착되어 있다.
계조 전압 생성부(800)는 화소의 투과율과 관련된 두 벌의 복수 계조 전압을 생성한다. 두 벌 중 한 벌은 공통 전압(Vcom)에 대하여 양의 값을 가지고 다른 한 벌은 음의 값을 가진다.
게이트 구동부(400)는 액정 표시판 조립체(300)의 게이트선(G1-Gn)에 연결되어 외부로부터의 게이트 온 전압(Von)과 게이트 오프 전압(Voff)의 조합으로 이루어진 게이트 신호를 게이트선(G1-Gn)에 인가한다.
데이터 구동부(500)는 액정 표시판 조립체(300)의 데이터선(D1-Dm)에 연결되어 계조 전압 생성부(800)로부터의 계조 전압을 선택하여 데이터 신호로서 화소에 인가하며 통상 복수의 집적 회로로 이루어진다.
신호 제어부(600)는 게이트 구동부(400) 및 데이터 구동부(500) 등의 동작을 제어하는 제어 신호를 생성하여, 각 해당하는 제어 신호를 게이트 구동부(400) 및 데이터 구동부(500)에 제공한다.
그러면 이러한 액정 표시 장치의 표시 동작에 대하여 좀더 상세하게 설명한다.
신호 제어부(600)는 외부의 그래픽 제어기(도시하지 않음)로부터 RGB 영상 신호(R, G, B) 및 이의 표시를 제어하는 입력 제어 신호, 예를 들면 수직 동기 신호(Vsync)와 수평 동기 신호(Hsync), 메인 클록(MCLK), 데이터 인에이블 신호(DE) 등을 제공받는다. 신호 제어부(600)는 입력 제어 신호를 기초로 게이트 제어 신호(CONT1) 및 데이터 제어 신호(CONT2) 등을 생성하고 영상 신호(R, G, B)를 액정 표시판 조립체(300)의 동작 조건에 맞게 적절히 처리한 후, 게이트 제어 신호(CONT1)를 게이트 구동부(400)로 내보내고 데이터 제어 신호(CONT2)와 처리한 영상 신호(R', G', B')는 데이터 구동부(500)로 내보낸다.
게이트 제어 신호(CONT1)는 게이트 온 펄스(게이트 온 전압 구간)의 출력 시작을 지시하는 수직 동기 시작 신호(STV), 게이트 온 펄스의 출력 시기를 제어하는 게이트 클록 신호(CPV) 및 게이트 온 펄스의 폭을 한정하는 출력 인에이블 신호(OE) 등을 포함한다.
데이터 제어 신호(CONT2)는 영상 데이터(R', G', B')의 입력 시작을 지시하는 수평 동기 시작 신호(STH)와 데이터선(D1-Dm)에 해당 데이터 전압을 인가하라는 로드 신호(LOAD), 공통 전압(Vcom)에 대한 데이터 전압의 극성(이하 "공통 전압에 대한 데이터 전압의 극성"을 줄여 "데이터 전압의 극성"이라 함)을 반전시키는 반전 신호(RVS) 및 데이터 클록 신호(HCLK) 등을 포함한다.
데이터 구동부(500)는 신호 제어부(600)로부터의 데이터 제어 신호(CONT2)에 따라 한 행의 화소에 대응하는 영상 데이터(R', G', B')를 차례로 입력받아 시프트시키고, 계조 전압 생성부(800)로부터의 계조 전압 중 각 영상 데이터(R', G', B')에 대응하는 계조 전압을 선택함으로써, 영상 데이터(R', G', B')를 해당 데이터 전압으로 변환하고, 이를 해당 데이터선(D1-Dm)에 인가한다.
게이트 구동부(400)는 신호 제어부(600)로부터의 게이트 제어 신호(CONT1)에 따라 게이트 온 전압(Von)을 게이트선(G1-Gn)에 인가하여 이 게이트선(G 1-Gn)에 연결된 스위칭 소자(Q)를 턴온시키면 데이터선(D1-Dm)에 인가된 데이터 전압이 턴온된 스위칭 소자(Q)를 통하여 해당 화소에 인가된다.
화소에 인가된 데이터 전압과 공통 전압(Vcom)의 차이는 액정 축전기(CLC)의 충전 전압, 즉 화소 전압으로서 나타난다. 액정 분자들은 화소 전압의 크기에 따라 그 배열을 달리한다. 이에 따라 액정층(3)을 통과하는 빛의 편광이 변화한다. 이러한 편광의 변화는 표시판(100, 200)에 부착된 편광자(도시하지 않음)에 의하여 빛의 투과율 변화로 나타난다.
1 수평 주기(또는 "1H")[수평 동기 신호(Hsync), 데이터 인에이블 신호(DE), 게이트 클록(CPV)의 한 주기]가 지나면 데이터 구동부(500)와 게이트 구동부(400)는 다음 행의 화소에 대하여 동일한 동작을 반복한다. 이러한 방식으로, 한 프레임(frame) 동안 모든 게이트선(G1-Gn)에 대하여 차례로 게이트 온 전압(Von )을 인가하여 모든 화소에 데이터 전압을 인가한다. 한 프레임이 끝나면 다음 프레임이 시작되고 각 화소에 인가되는 데이터 전압의 극성이 이전 프레임에서의 극성과 반대가 되도록 데이터 구동부(500)에 인가되는 반전 신호(RVS)의 상태가 제어된다("프레임 반전"). 이때, 한 프레임 내에서도 반전 신호(RVS)의 특성에 따라 한 데이터선을 통하여 흐르는 데이터 전압의 극성이 바뀌거나("컬럼 반전"), 한 화소행에 인가되는 데이터 전압의 극성도 서로 다를 수 있다("도트 반전")
그러면 게이트 구동부의 구조와 동작에 대하여 도면을 참고로 하여 좀더 상세하게 설명한다.
도 3a는 본 발명의 한 실시예에 따른 게이트 구동부의 블록도이며, 도 3b는 도 3a에 도시한 시프트 레지스터의 상세 회로도이고, 도 3c는 도 3b에 도시한 시프트 레지스터의 타이밍도이다.
도 3a에 도시한 바와 같이, 게이트 구동부(400)는 일렬로 배열된 복수의 시프트 레지스터(410)를 포함하며, 시프트 레지스터(410)는 화소의 스위칭 소자와 동일한 공정으로 형성되어 동일한 기판위에 집적될 수 있다.
도시한 시프트 레지스터(410)는 첫 번째와 두 번째 시프트 레지스터로서, 첫 번째 시프트 레지스터의 경우에는 수직 동기 시작 신호(STV)와 클록 신호(CK1, CK2)에 동기하여 게이트 출력을 생성하고, 두 번째 이 후의 각 시프트 레지스터(410)는 전단 게이트 출력과 클록 신호(CK1, CK2)에 동기하여 게이트 출력을 생성한다.
이웃한 시프트 레지스터(410)는 서로 다른 클록 신호(CK1, CK2)를 입력받는데, 두 클록 신호(CK1, CK2)는 위상이 반대이며 1H의 주기를 가진다. 각 클록 신호(CK1, CK2)는 화소의 스위칭 소자(Q)를 구동할 수 있도록 하이인 경우는 게이트 온 전압(Von)이고 로우인 경우는 게이트 오프 전압(Voff)이다.
각 시프트 레지스터(410)의 출력은 세 개의 스위칭 소자[SW1-SW3, SW4-SW6,..SW(3n+4)-SW(3n+6)]에 병렬로 연결되어 있으며, 스위칭 소자를 선택하는 신호에 따라 해당하는 게이트선(G1-Gn)에 출력된다.
도 3b에 도시한 바와 같이, 각 시프트 레지스터(410)는 복수의 3상태 버퍼(tri-state buffer)(TSB1-TSB4, TSB5-TSB8) 및 인버터(INV1-INV4, INV5-INV8)를 포함한다.
여기서, 3상태 버퍼(TSB1-TSB4, TSB5-TSB8)와 인버터(INV1-INV4, INV5-INV8)는 알려진 바와 같이 CMOS 트랜지스터로 구현된다. 3상태 버퍼(TSB1-TSB4, TSB5-TSB8)는 1개의 CMOS 트랜지스터와 이와 직렬로 상하로 각각 연결된 NMOS 트랜지스터와 PMOS 트랜지스터로 이루어지며, 인버터(INV1-INV4, INV5-INV8)는 1개의 CMOS 트랜지스터로 이루어진다. 또한, 여기서의 3상태 버퍼는 입력을 반전시키는 반전 3상태 버퍼이다.
이하에서는 첫 번째 시프트 레지스터와 두 번째 시프트 레지스터(410)를 이루는 3상태 버퍼(TSB1-TSB4, TSB5-TSB8)와 인버터(INV1-INV4, INV5-INV8)의 연결관계는 동일하므로, 첫 번째 시프트 레지스터(410)에 대하여만 설명한다.
도시한 바와 같이, 3상태 버퍼(TSB1, TSB3)와 인버터(INV1, INV2)는 직렬로 연결되며, 나머지 3상태 버퍼(TSB2, TSB4)는 인버터(INV1, INV2)에 각각 병렬로 연결되어 있다. 알려진 바와 같이, 인버터(INV1, INV2)와 병렬로 연결되어 있는 3상태 버퍼(TSB2, TSB3)는 래치(latch)의 역할을 하며 일정 시간동안 이전 신호를 유지한다.
인버터(INV1-INV4)는 입력 단자와 출력 단자를 포함하며, 3상태 버퍼(TSB1-TSB4)는 입력 단자와 출력 단자 이외에 클록 신호(CK1, CK2)를 수신하는 단자를 더 포함한다.
3상태 버퍼(TSB1, TSB4)는 클록 신호(CK1)가 하이가 될 때 턴온되어 입력 신호를 반전시켜 내보내며, 클록 신호(CK1)가 로우가 될 때 턴오프된다.
이와는 달리, 3상태 버퍼(TSB2, TSB3)는 클록 신호(CK2)가 하이가 될 때 턴온되어 입력 신호를 반전시켜 내보내며, 클록 신호(CK2)가 로우가 될 때 턴오프된다. 물론 여기서 턴오프는 고임피던스(high impedance)가 상태가 되어 출력이 생성되지 않음을 의미한다.
도 3c를 참조하여 도 3b에 도시한 시프트 레지스터의 동작에 대하여 설명한다.
먼저 첫 번째 시프트 레지스터(410)에 수직 동기 시작 신호(STV)가 입력되고 이어 시간(t1)에 클록 신호(CK1)가 하이가 된다.
이 때, 3상태 버퍼(STB1)는 턴온 상태이고, 3상태 버퍼(TSB2, TSB3)는 턴오프 상태이므로, 입력된 수직 동기 시작 신호(STV)는 3상태 버퍼(TSB1)와 인버터(INV1)를 통해 두 번 반전되어 도 3c에 도시한 바와 같은 노드(A)의 신호를 생성한다.
이어, 시간(t2)에 클록 신호(CK1)가 로우가 되고 클록 신호(CK2)가 하이가 되면, 3상태 버퍼(TSB1)는 턴오프되고, 3상태 버퍼(TSB2, TSB3)는 턴온된다. 이 때, 노드(A)의 신호는 여전히 하이이고 노드(A) 신호는 각각 3상태 버퍼(TSB2)와 3상태 버퍼(TSB3)로 입력된다. 그러면 인버터(INV1)와 3상태 버퍼(TSB2)는 폐회로를 형성하면서 계속 순환하게 되고 노드(A) 신호는 클록 신호(CK1, CK2)의 반주기동안 계속되면서 하이를 유지하므로 이러한 특성이 전술한 래치의 기능을 한다. 또한, 노드(A) 신호는 노드(B)로 전달되어 도시한 바와 같은 노드(B) 신호를 생성한다.
이어, 시간(t3)에 클록 신호(CK1)가 하이가 되고 클록 신호(CK2)가 로우가 되면, 3상태 버퍼(TSB3)는 턴오프되고 3상태 버퍼(TSB4, TSB5)는 턴온된다. 이 때, 노드(B)의 신호는 여전히 하이이고 전술한 노드(A)에서와 같이 폐회로를 형성하여 순환하면서 클록 신호(CK1, CK2)의 반주기동안 하이를 유지하여 전체적으로 1H동안 하이를 출력한다. 이러한 노드(B)의 출력은 2개의 인버터(INV3, INV4)를 첫 번째 게이트 신호 출력(Gout1)을 생성한다.
이러한 방식으로 두 번째 시프트 레지스터(410)도 동일한 동작을 반복하여 도시한 바와 같이 1H가 시프트된 게이트 신호 출력(Gout4)을 생성한다.
그러면, 도 4a 내지 도 4c를 참조하여 NMOS 트랜지스터로 시프트 레지스터를 구성하는 경우에 대하여 설명한다.
도 4a는 본 발명의 다른 실시예에 따른 시프트 레지스터의 블록도이고, 도 4b는 도 4a에 도시한 시프트 레지스터의 상세 회로도이며, 도 4c는 도 4b에 도시한 시프트 레지스터의 타이밍도이다.
도 4a에 도시한 바와 같이, 시프트 레지스터(410)는 N 번째 시프트 레지스터(410)이며, 도 3a에 도시한 시프트 레지스터(410)와 같이 클록 신호(CK1, CK2)와 전단 게이트 출력[Gout(N-1)]을 입력받는 것은 동일하지만 제어 단자(CON)를 더 포함하여 다음 단 게이트 클록 신호[Gout(N+1)]을 입력받는다.
또한, 여기서의 클록 신호(CK1, CK2)의 주기는 2H로서, 도 3에 도시한 시프트 레지스터(410)의 클록 신호(CK1, CK2)에 비하여 주기가 2배이다.
도 4b에 도시한 바와 같이, 시프트 레지스터(410)는 복수의 트랜지스터(M1-M8)와 축전기(C)를 포함한다. 여기서, 트랜지스터(M1-M8)는 NMOS 트랜지스터이며, PMOS 트랜지스터를 사용할 수도 있다. 또한, 게이트 온 전압(Von)과 게이트 오프 전압(Voff)은 전술한 바와 같이, 클록 신호(CK1, CK2)의 하이 및 로우값에 각각 해당한다.
트랜지스터(M1)의 제1 단자는 전단 게이트 출력[Gout(N-1)]에 연결되어 있으며 제2 단자는 게이트 온 전압(Von)에 연결되어 있고 제3 단자는 접점(J1)에 연결되어 있다. 트랜지스터(M2)의 제1 단자는 다음 단 게이트 출력[Gout(N+1)]에 연결되어 있으며 제2 단자는 게이트 온 전압(Von)에 연결되어 있고 제3 단자는 접점(J2)에 연결되어 있다. 트랜지스터(M3)의 제1 및 제2 단자는 게이트 온 전압(Von)에 연결되어 있고 제3 단자는 접점(J2)에 연결되어 있다.
트랜지스터(M4)의 제1 단자는 접점(J1)에 연결되어 있고 제2 단자는 클록 신호(CK2)에 연결되어 있으며 제3 단자는 트랜지스터(M8)의 제1 단자에 연결되어 있다. 트랜지스터(M8)의 제1 단자는 접점(J1)에 연결되어 있다.
트랜지스터(M5)의 제1 단자는 다음 단 게이트 출력[Gout(N+1)]에 연결되어 있으며 제2 단자는 접점(J1)에 연결되어 있고, 트랜지스터(M6)의 제1 단자는 접점(J2)에 연결되어 있고 제2 단자는 접점(J1)에 연결되어 있으며, 트랜지스터 (M7)의 제1 단자는 접점(J1)에 연결되어 있고 제2 단자는 접점(J2)에 연결되어 있다.
트랜지스터(M5, M6, M7, M8)의 제3 단자는 게이트 오프 전압(Voff)에 연결되어 있다.
축전기(C)의 제1 단은 접점(J1)에 연결되어 있으며 제2 단은 트랜지스터(M4)와 트랜지스터(M8) 사이에 연결되어 있다.
그러면 이러한 시프트 레지스터(410)의 동작에 대하여 도 4c를 참고로 하여 설명한다.
시간(t1)에 전단 게이트 출력[Gout(N-1)]이 트랜지스터(M1)에 입력된다. 이 때, 트랜지스터(M1)는 제1 단자에 연결되어 있는 게이트 온 전압(Von)을 접점(J1)을 거쳐 축전기(C)로 전달한다.
그러면 축전기(C)는 충전을 시작하고 트랜지스터(M4)의 제1 단자의 전압은 상승하기 시작하여 트랜지스터(M4)를 턴온시킨다. 또한, 접점(J1)에 제1 단자가 연결되어 있는 트랜지스터(M7)가 턴온되어 접점(J2)으로 게이트 오프 전압(Voff)이 전달되어 트랜지스터(M8)를 턴오프시킨다. 이 때, 트랜지스터(M4)는 입력 신호인 클록 신호(CK2)가 로우이므로 로우인 게이트 출력[Gout(N)]을 생성한다.
시간(t2)에 클록 신호(CK2)가 하이가 되면 트랜지스터(M4)를 제외한 나머지 트랜지스터는 모두 턴오프 상태이고, 턴온된 트랜지스터(M4)를 통하여 하이에 해당하는 게이트 출력[Gout(N)]을 생성한다.
시간(t3)에 다음 단 게이트 출력[Gout(N+1)]이 입력된다. 그러면 트랜지스터(M2, M5)가 턴온된다.
턴온된 트랜지스터(M2)를 통하여 접점(J2)으로 전달된 게이트 온 전압(Von)이 각각 트랜지스터(M6)와 트랜지스터(M8)를 턴온시킨다. 또한, 턴온된 트랜지스터 (M5)를 통하여 접점(J1)으로 게이트 오프 전압(Voff)이 전달되어 트랜지스터(M7)가 턴오프된다.
그러면 턴온된 트랜지스터(M8)를 통해 게이트 오프 전압(Voff)이 트랜지스터 (M4)의 제3 단자로 전달되어 도시한 바와 같이 로우인 게이트 출력[Gout(N)]을 생성한다.
이 때, 축전기(C)는 접점(J1)에 연결되어 있는 제1 단과 트랜지스터(M4)의 제3 단자에 연결되어 있는 제2 단이 모두 게이트 오프 전압(Voff)에 연결되어 있으므로 전위차가 사라져 방전을 시작한다.
이러한 방식으로, 시프트 레지스터(410)는 전단 게이트 출력[Gout(N-1)]을 1H만큼 시프트시켜 현재의 게이트 출력[Gout(N)]을 생성한다.
그러면 도 5를 참조하여 도 3a 및 도 4a에 도시한 시프트 레지스터의 전체적인 동작에 대하여 살펴본다.
도 5는 도 3 및 도 4에 도시한 게이트 출력 신호(Gout1-Gout9), 공통 전압(Vcom) 및 스위칭 선택 신호(SEL1, SEL2, SEL3)의 타이밍도이다.
전술한 바와 같이 도 3a의 경우에는 CMOS 트랜지스터를 사용하여 구현한 시프트 레지스터이고 도 4a의 경우에는 NMOS 트랜지스터를 사용하여 구현한 시프트 레지스터이다.
도 3a 및 도 4a에서, 선택 신호(SEL1)가 인가되었을 때, 이에 연결되어 있는 스위칭 소자(SW1, SW4, SW7,..)가 턴온되어 게이트 출력(Gout1, Gout4, Gout7,...)을 해당 게이트선으로 내보내고, 선택 신호(SEL2)가 인가되었을 때, 이에 연결되어 있는 스위칭 소자(SW2, SW5, SW8,..)가 턴온되어 게이트 출력(Gout2, Gout5, Gout8,...)을 해당 게이트선으로 내보내며, 선택 신호(SEL3)가 인가되었을 때, 이에 연결되어 있는 스위칭 소자(SW3, SW6, SW9,..)가 턴온되어 게이트 출력(Gout3, Gout6, Gout9,...)을 해당 게이트선으로 내보낸다.
이는 게이트선(G1-Gn)을 3개씩 묶어서 1개의 그룹으로 편성하고 각 그룹별로 스위칭 소자를 이용하여 순차 출력하는 방식으로서, 시프트 레지스터(410)의 단수(number of stage)를 줄일 수 있다. 즉, 도시한 바와 같이, 각 그룹에서 3개의 스위칭 소자를 사용하는 경우에는 전체적인 시프트 레지스터(410)의 단수가 게이트선의 수효에 비하여 1/3로 줄어든다. 마찬가지로, k개의 스위칭 소자를 사용하여 구동하면 시프트 레지스터(410)의 단수는 1/k로 감소한다.
한편, 도시한 바와 같이 공통 전압(Vcom)은 한 프레임 내에서 세 번 반전을 한다. 그러면 이에 맞추어 데이터 전압도 극성을 반전시켜 데이터 구동부(500)에서 출력한다. 또한, 도 3a 및 도 4a에 도시한 시프트 레지스터(410)의 구조에서는 동작을 위하여 한 프레임동안 세 번의 수직 동기 시작 신호(STV)를 입력한다.
물론, 전술한 실시예에서 3개의 게이트선을 묶어서 하나의 그룹으로 하는 경우를 예로 들었지만 이와는 달리 4개 또는 5개 등 k개의 게이트선을 묶어서 하나의 그룹으로 하는 경우도 얼마든지 가능하며, 이 때에는 선택 신호 및 수직 동기 시작 신호(STV)의 입력 회수도 이에 맞추어 주면 된다.
또한, 도3a 및 도 4a에 도시한 시프트 레지스터(410)의 수효가 종전에 비하여 1/k로 감소하기 때문에 게이트 구동부(400)가 차지하는 면적을 줄일 수 있으며, 이로 인해 조립 공정에서 회로의 부이물에 의한 공정 불량을 줄일 수 있다.
한편, 시프트 레지스터(410)의 단수의 감소 없이 수직 동기 시작 신호(STV)만 추가하여 게이트 구동부(400)를 구현하는 방법이 있는데 이에 대하여 도 6 및 도 7을 참고로 하여 설명한다.
도 6은 본 발명의 다른 실시예에 따른 시프트 레지스터의 구조를 나타내는 도면이고, 도 7은 본 발명의 또 다른 실시예에 따른 시프트 레지스터의 구조를 나타내는 도면이다.
도 6 및 도 7은 CMOS 트랜지스터를 사용하여 시프트 레지스터를 구현한 예를 나타내는 도면으로서, 도 4a에 도시한 실시예와는 달리 다음 단 게이트 출력[Gout(N+1)]을 현재의 시프트 레지스터(410)로 입력하여 출력을 제한하는 제어 단자(CON)가 없다.
또한, 이웃한 시프트 레지스터(410)는 위상이 반대인 클록 신호(CK1, CK2)를 입력받는 것은 도 3a 및 도 4a의 경우와 동일하지만, 수직 동기 시작 신호(STV)의 입력 방식과 전단 게이트 출력의 입력 방식이 다르다.
도 6 및 도 7에서, 첫 번째 시프트 레지스터의 출력(Gout1)은 네 번째 시프트 레지스터로 입력되며, 네 번째 시프트 레지스터의 출력(Gout4)은 일곱 번째 시프트 레지스터로 입력된다. 두 번째 시프트 레지스터의 출력(Gout2)은 다섯 번째 시프트 레지스터로 입력되며, 다섯 번째 시프트 레지스터의 출력(Gout5)은 여덟 번째 시프트 레지스터로 입력된다. 세 번째 시프트 레지스터의 출력(Gout3)은 여섯 번째 시프트 레지스터로 입력되며, 여섯 번째 시프트 레지스터의 출력(Gout6)은 아홉 번째 시프트 레지스터로 입력된다.
다시 말하면, 3k+1, 3k+2, 3k+3(k는 0과 자연수)과 같이, 게이트선(G1-Gn)을 전체적으로 3개의 그룹으로 편성하고 먼저 한 그룹을 구동하고 이어 나머지 두 개의 그룹을 순차적으로 구동하는 것이다. 물론 이러한 그룹은 3개로 한정되지 않고 그 이외의 수효도 가능하다.
도 6의 경우 수직 동기 시작 신호(STV1, STV2, STV3)는 첫 번째, 두 번째 및 세 번째 시프트 레지스터(410)에 각각 입력된다. 도 7의 경우 수직 동기 시작 신호(STV)가 첫 번째 시프트 레지스터(410)에 한 번만 입력된다.
또한, 도 7의 경우에는 수직 동기 시작 신호(STV)가 한 번만 입력되는 대신 마지막 이전의 게이트 출력[Gout(last-1)]과 그 이전 게이트 출력[Gout(last-2)]을 수직 동기 시작 신호(STV)로서 사용하여 마지막 이전의 게이트 출력[Gout(last-1)]과 그 이전 게이트 출력[Gout(last-2)]을 세 번째 및 두 번째 시프트 레지스터(410)로 각각 입력시킨다.
좀 더 설명하면, 예를 들어 게이트 구동부(400)가 모두 6개의 시프트 레지스터(410)로 이루어지는 경우, 첫 번째 시프트 레지스터(410)에 수직 동기 시작 신호(STV)가 입력되고, 그 출력은 네 번째 시프트 레지스터(410)에 입력된다. 다시 네 번째 시프트 레지스터(410)의 출력은 두 번째 시프트 레지스터(410)로 수직 동기 시작 신호(STV) 대신에 입력된다. 두 번째 시프트 레지스터(410)의 출력은 다섯 번째 시프트 레지스터(410)로 입력된다. 또한, 다섯 번째 시프트 레지스터 (410)의 출력은 세 번째 시프트 레지스터(410)로 입력되고 그 출력은 여섯 번째 시프트 레지스터(410)로 입력된다.
여기서, 도 6에 도시한 실시예는 도 3a에 도시한 실시예에서 스위칭 소자를 선택하기 위한 선택 신호를 인가하는 회로를 구현하기 힘들거나, 시프트 레지스터(410)의 동작 주파수 제한이 있을 때 용이하게 적용할 수 있다.
또한, 도 7에 도시한 실시예는 도 3a 및 도 6에 도시한 실시예에 비하여 신호의 배선수를 감소시킬 수 있는 장점이 있다. 다만, 마지막 이전의 게이트 출력[Gout(last-1)]과 그 이전의 게이트 출력[Gout(last-2)]을 세 번째 및 두 번째 시프트 레지스터(410)로 입력시키므로 신호의 지연 내지 감소가 있을 수 있으므로, 이를 완화할 수 있는 아날로그 증폭기 등을 삽입하는 것이 바람직하다.
한편, 도 6 및 도 7에 도시한 실시예는 CMOS 트랜지스터로 구현한 것을 일례로 설명하였지만, 도 4a와 같이 NMOS 또는 PMOS 트랜지스터로 구현할 수 있음은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게는 당연하다.
이런 방식으로, 소정의 그룹으로 나누어 시프트 레지스터를 구동함으로써, 중소형 액정 표시 장치에서 공통 전압(Vcom)의 반전 회수를 감소시켜 소비 전력을 줄일 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
도 1은 본 발명의 한 실시예에 따른 액정 표시 장치의 블록도이다.
도 2는 본 발명의 한 실시예에 따른 액정 표시 장치의 한 화소에 대한 등가 회로도이다.
도 3a는 본 발명의 한 실시예에 따른 게이트 구동부의 블록도이다.
도 3b는 도 3a에 도시한 시프트 레지스터의 상세 회로도이다.
도 3c는 도 3b에 도시한 시프트 레지스터의 타이밍도이다.
도 4a는 본 발명의 다른 실시예에 따른 시프트 레지스터의 블록도이다.
도 4b는 도 4a에 도시한 시프트 레지스터의 상세 회로도이다.
도 4c는 도 4b에 도시한 시프트 레지스터의 타이밍도이다.
도 5는 도 3 및 도 4에 도시한 게이트 출력 신호, 공통 전압 및 스위칭 선택 신호의 타이밍도이다.
도 6은 본 발명의 다른 실시예에 따른 시프트 레지스터의 구조를 나타내는 도면이다.
도 7은 본 발명의 또 다른 실시예에 따른 시프트 레지스터의 구조를 나타내는 도면이다.

Claims (20)

  1. 스위칭 소자를 각각 포함하는 복수의 화소를 포함하는 액정 표시 장치를 구동하는 장치로서,
    일렬로 배열된 복수의 시프트 레지스터를 포함하는 게이트 구동부,
    복수의 계조 전압을 생성하는 계조 전압 생성부,
    상기 계조 전압 중 영상 데이터에 해당하는 전압을 데이터 전압으로서 상기 화소에 공급하는 데이터 구동부, 그리고
    공통 전압을 생성하는 공통 전압 생성부
    를 포함하며,
    상기 시프트 레지스터 각각은 복수의 스위칭 소자에 병렬로 연결되어 있고,
    상기 스위칭 소자는 복수의 선택 신호에 의하여 순차적으로 턴온되는
    액정 표시 장치의 구동 장치.
  2. 제1항에서,
    상기 시프트 레지스터 중 첫 번째 시프트 레지스터는 한 프레임동안 상기 선택 신호의 수효만큼 수직 동기 시작 신호(STV)를 입력받는 액정 표시 장치의 구동 장치.
  3. 제2항에서,
    상기 공통 전압은 한 프레임동안 상기 선택 신호의 수효만큼 반전되는 액정 표시 장치의 구동 장치.
  4. 제3항에서,
    상기 시프트 레지스터 중 이웃한 시프트 레지스터는 위상이 서로 반대인 제1 및 제2 클록 신호를 인가받는 액정 표시 장치의 구동 장치.
  5. 제4항에서,
    상기 시프트 레지스터는 복수의 CMOS 트랜지스터로 이루어지는 액정 표시 장치의 구동 장치.
  6. 제5항에서,
    상기 클록 신호의 주기는 1H인 액정 표시 장치의 구동 장치.
  7. 제4항에서,
    상기 시프트 레지스터는 다음 단 시프트 레지스터의 출력에 기초하여 현재의 시프트 레지스터의 출력을 내보내는 액정 표시 장치의 구동 장치.
  8. 제7항에서,
    상기 시프트 레지스터는 복수의 NMOS 또는 PMOS 트랜지스터로 이루어지는 액정 표시 장치의 구동 장치.
  9. 제8항에서,
    상기 클록 신호의 주기는 2H인 액정 표시 장치의 구동 장치.
  10. 스위칭 소자를 각각 포함하는 복수의 화소를 포함하는 액정 표시 장치를 구동하는 장치로서,
    일렬로 배열된 복수의 시프트 레지스터를 포함하는 게이트 구동부,
    복수의 계조 전압을 생성하는 계조 전압 생성부,
    상기 계조 전압 중 영상 데이터에 해당하는 전압을 데이터 전압으로서 상기 화소에 공급하는 데이터 구동부, 그리고
    공통 전압을 생성하는 공통 전압 생성부
    를 포함하며,
    상기 시프트 레지스터는 복수의 시프트 레지스터 그룹을 포함하며,
    상기 시프트 레지스터 그룹은 소정의 시프트 레지스터를 포함하고,
    상기 시프트 레지스터 그룹은 교대로 배치되어 있는
    액정 표시 장치의 구동 장치.
  11. 제10항에서,
    상기 복수의 시프트 레지스터 그룹의 첫 번째 시프트 레지스터 각각은 수직 동기 시작 신호에 기초하여 게이트 출력을 생성하는 액정 표시 장치의 구동 장치.
  12. 제10항에서,
    상기 복수의 시프트 레지스터 그룹 중 한 그룹의 첫 번째 시프트 레지스터는 수직 동기 시작 신호에 기초하여 게이트 출력을 생성하고, 나머지 그룹의 첫 번째 시프트 레지스터는 상기 한 그룹의 마지막 시프트 레지스터의 출력에 기초하여 게이트 출력을 생성하는 액정 표시 장치의 구동 장치.
  13. 제11항 또는 제12항에서,
    상기 공통 전압은 한 프레임동안 상기 그룹의 수효만큼 반전되는 액정 표시 장치의 구동 장치.
  14. 제13항에서,
    상기 시프트 레지스터 중 이웃한 시프트 레지스터는 위상이 서로 반대인 제1 및 제2 클록 신호를 인가받는 액정 표시 장치의 구동 장치.
  15. 제14항에서,
    상기 시프트 레지스터는 복수의 CMOS 트랜지스터로 이루어지는 액정 표시 장치의 구동 장치.
  16. 제15항에서,
    상기 클록 신호의 주기는 1H인 액정 표시 장치의 구동 장치.
  17. 제14항에서,
    상기 시프트 레지스터는 다음 단 시프트 레지스터의 출력에 기초하여 현재의 시프트 레지스터의 출력을 내보내는 액정 표시 장치의 구동 장치.
  18. 제17항에서,
    상기 시프트 레지스터는 복수의 NMOS 또는 PMOS 트랜지스터로 이루어지는 액정 표시 장치의 구동 장치.
  19. 제18항에서,
    상기 클록 신호의 주기는 2H인 액정 표시 장치의 구동 장치.
  20. 제1항 또는 제10항에서,
    상기 시프트 레지스터는 상기 스위칭 소자와 동일한 공정으로 형성되는 액정 표시 장치의 구동 장치.
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