JP2000131709A - ドライバ一体型液晶表示パネル - Google Patents
ドライバ一体型液晶表示パネルInfo
- Publication number
- JP2000131709A JP2000131709A JP30615198A JP30615198A JP2000131709A JP 2000131709 A JP2000131709 A JP 2000131709A JP 30615198 A JP30615198 A JP 30615198A JP 30615198 A JP30615198 A JP 30615198A JP 2000131709 A JP2000131709 A JP 2000131709A
- Authority
- JP
- Japan
- Prior art keywords
- block control
- block
- wiring
- liquid crystal
- crystal display
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】
【課題】 ブロック制御配線の抵抗値の差が小さく、波
形の鈍りを回避できて良好な表示性能が得られる液晶表
示パネルを提供する。 【解決手段】 ＴＡＢ端子とアナログスイッチとの間に
配置されてアナログスイッチにブロック制御信号を伝達
するブロック制御配線３６の幅を、ブロック制御配線配
置エリアを通るブロック制御配線３６の本数に応じて設
定する。
形の鈍りを回避できて良好な表示性能が得られる液晶表
示パネルを提供する。 【解決手段】 ＴＡＢ端子とアナログスイッチとの間に
配置されてアナログスイッチにブロック制御信号を伝達
するブロック制御配線３６の幅を、ブロック制御配線配
置エリアを通るブロック制御配線３６の本数に応じて設
定する。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置に関
し、特にガラス基板上にドライバ回路を一体的に形成し
たドライバ一体型液晶表示パネルに関する。
し、特にガラス基板上にドライバ回路を一体的に形成し
たドライバ一体型液晶表示パネルに関する。
【０００２】
【従来の技術】液晶表示装置は、ＣＲＴ（Cathode-Ray
Tube）に比べて小型、軽量かつ低消費電力という利点が
あり、ノートパソコン等の表示装置として広く使用され
ている。一般的に、液晶表示装置は２枚の透明基板の間
に液晶を封入した構造を有している。それらの透明基板
の相互に対向する２つの面（対向面）のうち、一方の面
側には対向電極、カラーフィルタ及び配向膜等が形成さ
れ、他方の面側にはＴＦＴ（Thin Film Transistor：薄
膜トランジスタ）、画素電極及び配向膜等が形成されて
いる。更に、各透明基板の対向面と反対側の面には、そ
れぞれ偏光板が貼り付けられている。これらの２枚の偏
光板は、例えば偏光板の偏光軸が互いに直交するように
配置され、これによれば、電界をかけない状態では光を
透過し、電界を印加した状態では遮光するモード、すな
わちノーマリーホワイトモードとなる。その反対に、２
枚の偏光板の偏光軸が平行な場合には、ノーマリーブラ
ックモードとなる。以下、ＴＦＴ及び画素電極等が形成
された透明基板をＴＦＴ基板、対向電極等が形成された
透明基板を対向基板という。
Tube）に比べて小型、軽量かつ低消費電力という利点が
あり、ノートパソコン等の表示装置として広く使用され
ている。一般的に、液晶表示装置は２枚の透明基板の間
に液晶を封入した構造を有している。それらの透明基板
の相互に対向する２つの面（対向面）のうち、一方の面
側には対向電極、カラーフィルタ及び配向膜等が形成さ
れ、他方の面側にはＴＦＴ（Thin Film Transistor：薄
膜トランジスタ）、画素電極及び配向膜等が形成されて
いる。更に、各透明基板の対向面と反対側の面には、そ
れぞれ偏光板が貼り付けられている。これらの２枚の偏
光板は、例えば偏光板の偏光軸が互いに直交するように
配置され、これによれば、電界をかけない状態では光を
透過し、電界を印加した状態では遮光するモード、すな
わちノーマリーホワイトモードとなる。その反対に、２
枚の偏光板の偏光軸が平行な場合には、ノーマリーブラ
ックモードとなる。以下、ＴＦＴ及び画素電極等が形成
された透明基板をＴＦＴ基板、対向電極等が形成された
透明基板を対向基板という。
【０００３】近年、低温プロセスで形成した薄膜ポリシ
リコンを活性層とするＴＦＴ（以下、ポリシリコンＴＦ
Ｔという）が開発され、液晶表示装置に使用されるよう
になった。低温プロセスでポリシリコンＴＦＴを形成す
る場合は、透明基板として安価なガラス基板を使用する
ことができるという利点がある。また、近年、液晶表示
装置のより一層の高精細化が要求されており、これに対
応して、ＴＦＴ基板の表示領域の外側にポリシリコンＴ
ＦＴで構成されたドライバ回路を配置する、いわゆるド
ライバ一体型液晶表示装置の開発が進められている。
リコンを活性層とするＴＦＴ（以下、ポリシリコンＴＦ
Ｔという）が開発され、液晶表示装置に使用されるよう
になった。低温プロセスでポリシリコンＴＦＴを形成す
る場合は、透明基板として安価なガラス基板を使用する
ことができるという利点がある。また、近年、液晶表示
装置のより一層の高精細化が要求されており、これに対
応して、ＴＦＴ基板の表示領域の外側にポリシリコンＴ
ＦＴで構成されたドライバ回路を配置する、いわゆるド
ライバ一体型液晶表示装置の開発が進められている。
【０００４】ドライバ一体型液晶表示装置の一つに、Ｔ
ＡＢ併用ドライバ一体型液晶表示装置がある。ＴＡＢ併
用ドライバ一体型液晶表示装置では、比較的低速で動作
する走査ドライバ回路（ゲートドライバ回路ともいう）
をガラス基板上に形成し、比較的高速で動作するデータ
ドライバ回路をガラス基板と別個に形成してＴＡＢ（Ta
pe automated donding）又はＣＯＧ(Chip on glass) に
よりガラス基板と接続し、コストの低減と消費電力の低
減を図るものである。
ＡＢ併用ドライバ一体型液晶表示装置がある。ＴＡＢ併
用ドライバ一体型液晶表示装置では、比較的低速で動作
する走査ドライバ回路（ゲートドライバ回路ともいう）
をガラス基板上に形成し、比較的高速で動作するデータ
ドライバ回路をガラス基板と別個に形成してＴＡＢ（Ta
pe automated donding）又はＣＯＧ(Chip on glass) に
よりガラス基板と接続し、コストの低減と消費電力の低
減を図るものである。
【０００５】図１はＴＡＢ併用ドライバ一体型液晶表示
装置を示すブロック図である。なお、以下の例では、液
晶表示パネルの水平方向の画素数は８００×３（Ｒ・Ｇ
・Ｂ）個、垂直方向の画素数は６００個とする。液晶表
示装置は、液晶表示パネル１０と制御回路部２０とによ
り構成される。制御回路部２０は、パーソナルコンピュ
ータ等の映像出力装置からＲ（赤）・Ｇ（緑）・Ｂ
（青）の映像信号と、水平同期信号Ｈs 及び垂直同期信
号Ｖs とを入力し、データ信号Ｄ1 〜Ｄ300 、ブロック
制御信号BC1 〜BC8 及びブロック制御信号の反転信号/B
C1〜/BC8、ゲートスタート信号GSI 並びにゲートクロッ
ク信号GCLKを出力する。
装置を示すブロック図である。なお、以下の例では、液
晶表示パネルの水平方向の画素数は８００×３（Ｒ・Ｇ
・Ｂ）個、垂直方向の画素数は６００個とする。液晶表
示装置は、液晶表示パネル１０と制御回路部２０とによ
り構成される。制御回路部２０は、パーソナルコンピュ
ータ等の映像出力装置からＲ（赤）・Ｇ（緑）・Ｂ
（青）の映像信号と、水平同期信号Ｈs 及び垂直同期信
号Ｖs とを入力し、データ信号Ｄ1 〜Ｄ300 、ブロック
制御信号BC1 〜BC8 及びブロック制御信号の反転信号/B
C1〜/BC8、ゲートスタート信号GSI 並びにゲートクロッ
ク信号GCLKを出力する。
【０００６】一方、液晶表示パネル１０は、前述の如
く、対向して配置されたＴＦＴ基板及び対向基板と、こ
れらの基板間に封入された液晶とにより構成されてい
る。図２は液晶表示パネル１０のＴＦＴ基板を示す模式
図である。この図２に示すように、ＴＦＴ基板は、ガラ
ス基板１１と、このガラス基板１１上に設けられた画像
表示部１２、走査ドライバ回路１３、アナログスイッチ
１４及びＴＡＢ端子１５により構成されている。ＴＡＢ
端子１５にはデータドライバ回路を構成する半導体チッ
プがＴＡＢ接続される。また、制御回路部２０と液晶表
示パネル１０とはフレキシブルケーブルを用いて接続さ
れる。
く、対向して配置されたＴＦＴ基板及び対向基板と、こ
れらの基板間に封入された液晶とにより構成されてい
る。図２は液晶表示パネル１０のＴＦＴ基板を示す模式
図である。この図２に示すように、ＴＦＴ基板は、ガラ
ス基板１１と、このガラス基板１１上に設けられた画像
表示部１２、走査ドライバ回路１３、アナログスイッチ
１４及びＴＡＢ端子１５により構成されている。ＴＡＢ
端子１５にはデータドライバ回路を構成する半導体チッ
プがＴＡＢ接続される。また、制御回路部２０と液晶表
示パネル１０とはフレキシブルケーブルを用いて接続さ
れる。
【０００７】図３は表示部１２の平面図である。表示部
１２は画像を表示するための複数の画素がマトリクス状
に配列された領域であり、この図３に示すように、デー
タバスライン２１、ゲートバスライン２２、画素電極２
３及びＴＦＴ２４が形成されている。データバスライン
２１及びゲートバスライン２２は相互に直交して配置さ
れており、両者の間に形成された絶縁膜により電気的に
絶縁されている。データバスドライバ２１及びゲートバ
スドライバ２２により囲まれた矩形状の領域が画素であ
り、各画素にはそれぞれＴＦＴ２４及び画素電極２３が
配置されている。ＴＦＴ２４はゲートバスライン２２の
突出部分（ゲート）と、その上に絶縁膜を介して選択的
に形成されたポリシリコン膜２５とにより構成される。
ＴＦＴ２４のソースはコンタクトホール（図示せず）を
介して画素電極２３に接続されており、ＴＦＴ２４のド
レインはコンタクトホール（図示せず）を介してデータ
バスライン２１に接続されている。
１２は画像を表示するための複数の画素がマトリクス状
に配列された領域であり、この図３に示すように、デー
タバスライン２１、ゲートバスライン２２、画素電極２
３及びＴＦＴ２４が形成されている。データバスライン
２１及びゲートバスライン２２は相互に直交して配置さ
れており、両者の間に形成された絶縁膜により電気的に
絶縁されている。データバスドライバ２１及びゲートバ
スドライバ２２により囲まれた矩形状の領域が画素であ
り、各画素にはそれぞれＴＦＴ２４及び画素電極２３が
配置されている。ＴＦＴ２４はゲートバスライン２２の
突出部分（ゲート）と、その上に絶縁膜を介して選択的
に形成されたポリシリコン膜２５とにより構成される。
ＴＦＴ２４のソースはコンタクトホール（図示せず）を
介して画素電極２３に接続されており、ＴＦＴ２４のド
レインはコンタクトホール（図示せず）を介してデータ
バスライン２１に接続されている。
【０００８】図２に示すように、走査ドライバ回路１３
及びアナログスイッチ１４はガラス基板１１の表示部１
２の外側に配置されている。また、ガラス基板１１上に
はＴＡＢ端子１５とアナログスイッチ１４とを接続する
３００本のデータ配線１７、１６本のブロック制御配線
１６が形成されている。データ配線１７にはデータ信号
Ｄ 1〜Ｄ300 が供給され、ブロック制御配線１６にはブ
ロック制御信号BC1 〜BC8 ，/BC1〜/BC8が供給される。
及びアナログスイッチ１４はガラス基板１１の表示部１
２の外側に配置されている。また、ガラス基板１１上に
はＴＡＢ端子１５とアナログスイッチ１４とを接続する
３００本のデータ配線１７、１６本のブロック制御配線
１６が形成されている。データ配線１７にはデータ信号
Ｄ 1〜Ｄ300 が供給され、ブロック制御配線１６にはブ
ロック制御信号BC1 〜BC8 ，/BC1〜/BC8が供給される。
【０００９】アナログスイッチ１４は、図４に示すよう
に、１対のＰ型トランジスタＴＰ及びＮ型トランジスタ
ＴＮにより構成されており、その一対のトランジスタＴ
Ｐ，ＴＮの各ソースが相互接続されてデータ信号入力端
となり、各ドレインが相互に接続されてデータ信号出力
端となっている。また、トランジスタＴＰ，ＴＮの各ゲ
ートがそれぞれブロック制御信号入力端となっている。
アナログスイッチ１４は３００個づつ８つのブロックBL
1 〜BL8 にグループ分けされており、各ブロックBL1 〜
BL8 のアナログスイッチ１４のデータ信号入力端はデー
タ配線１７のいずれか１つに接続され、データ信号出力
端は表示部１２のデータバスライン２１のいずれか１つ
に接続されている。また、アナログスイッチ１４の２つ
の制御信号入力端は、対応するブロック制御配線１６に
接続されている。すなわち、ブロックBL1 の各アナログ
スイッチ１４の一方のトランジスタＴＮのゲートはブロ
ック制御信号BC1 が供給される配線１６に接続され、他
方トランジスタＴＰのゲートはブロック制御信号/BC1
（ブロック制御信号BC1 の反転信号）が供給される配線
１６に接続されている。同様に、ブロックBL2 の各アナ
ログスイッチ１４の一方のトランジスタＴＮのゲートは
ブロック制御信号BC2 が供給される配線１６に接続さ
れ、他方トランジスタＴＰのゲートはブロック制御信号
/BC2（ブロック制御信号BC2 の反転信号）が供給される
配線１６に接続されている。以下、第３ブロックBL3 か
ら第８ブロックBL8 の各アナログスイッチ１４について
も同様である。
に、１対のＰ型トランジスタＴＰ及びＮ型トランジスタ
ＴＮにより構成されており、その一対のトランジスタＴ
Ｐ，ＴＮの各ソースが相互接続されてデータ信号入力端
となり、各ドレインが相互に接続されてデータ信号出力
端となっている。また、トランジスタＴＰ，ＴＮの各ゲ
ートがそれぞれブロック制御信号入力端となっている。
アナログスイッチ１４は３００個づつ８つのブロックBL
1 〜BL8 にグループ分けされており、各ブロックBL1 〜
BL8 のアナログスイッチ１４のデータ信号入力端はデー
タ配線１７のいずれか１つに接続され、データ信号出力
端は表示部１２のデータバスライン２１のいずれか１つ
に接続されている。また、アナログスイッチ１４の２つ
の制御信号入力端は、対応するブロック制御配線１６に
接続されている。すなわち、ブロックBL1 の各アナログ
スイッチ１４の一方のトランジスタＴＮのゲートはブロ
ック制御信号BC1 が供給される配線１６に接続され、他
方トランジスタＴＰのゲートはブロック制御信号/BC1
（ブロック制御信号BC1 の反転信号）が供給される配線
１６に接続されている。同様に、ブロックBL2 の各アナ
ログスイッチ１４の一方のトランジスタＴＮのゲートは
ブロック制御信号BC2 が供給される配線１６に接続さ
れ、他方トランジスタＴＰのゲートはブロック制御信号
/BC2（ブロック制御信号BC2 の反転信号）が供給される
配線１６に接続されている。以下、第３ブロックBL3 か
ら第８ブロックBL8 の各アナログスイッチ１４について
も同様である。
【００１０】走査ドライバ回路１３には制御回路部２０
からゲートスタート信号GSI 及びゲートクロック信号GC
LKが入力される。走査ドライバ回路１３はゲートスター
ト信号GSI を入力した後、ゲートクロック信号GCLKに同
期したタイミングで、表示部１２の各ゲートバスライン
２２に対し順番に走査信号を出力する。以下、上記のよ
うに構成されたドライバ一体型液晶表示装置の動作につ
いて説明する。制御回路部２０は、垂直同期信号Ｖs に
同期したタイミングでゲートスタート信号GSI を出力
し、水平同期信号Ｈs に同期したタイミングでゲートク
ロック信号GCLKを出力する。走査ドライバ回路１３は、
ゲートスタート信号GSI を入力した後、ゲートクロック
信号GCLKに同期して、ゲートバスライン２２に対し上か
ら順に走査信号を供給する。最初の１水平同期期間では
１行目（１番上）のゲートバスライン２２に走査信号が
供給され、この１行目のゲートバスライン２２に接続さ
れたＴＦＴ２４がオンになる。
からゲートスタート信号GSI 及びゲートクロック信号GC
LKが入力される。走査ドライバ回路１３はゲートスター
ト信号GSI を入力した後、ゲートクロック信号GCLKに同
期したタイミングで、表示部１２の各ゲートバスライン
２２に対し順番に走査信号を出力する。以下、上記のよ
うに構成されたドライバ一体型液晶表示装置の動作につ
いて説明する。制御回路部２０は、垂直同期信号Ｖs に
同期したタイミングでゲートスタート信号GSI を出力
し、水平同期信号Ｈs に同期したタイミングでゲートク
ロック信号GCLKを出力する。走査ドライバ回路１３は、
ゲートスタート信号GSI を入力した後、ゲートクロック
信号GCLKに同期して、ゲートバスライン２２に対し上か
ら順に走査信号を供給する。最初の１水平同期期間では
１行目（１番上）のゲートバスライン２２に走査信号が
供給され、この１行目のゲートバスライン２２に接続さ
れたＴＦＴ２４がオンになる。
【００１１】一方、制御回路部２０は、１水平同期期間
を８つの期間に分割して各期間（８分割期間）毎にブロ
ック制御信号BC1 〜BC8 のいずれか１つとその反転信号
とを対応するブロック制御配線１６に供給する。すなわ
ち、最初の８分割期間では、１６本のブロック制御信号
１６のうちの２本にブロック制御信号BC1 ，/BC1が供給
され、第１ブロックBL1 の各アナログスイッチ１４がオ
ンになる。
を８つの期間に分割して各期間（８分割期間）毎にブロ
ック制御信号BC1 〜BC8 のいずれか１つとその反転信号
とを対応するブロック制御配線１６に供給する。すなわ
ち、最初の８分割期間では、１６本のブロック制御信号
１６のうちの２本にブロック制御信号BC1 ，/BC1が供給
され、第１ブロックBL1 の各アナログスイッチ１４がオ
ンになる。
【００１２】また、制御回路部２０は、信号源（パーソ
ナルコンピュータ等）から送られてくるデータ信号（シ
リアル）をパラレル（ここでは３００）に変換して一時
記憶し、１水平期間を８分割した期間（８分割期間）に
３００本のデータ配線１７に対しデータ信号Ｄ1 〜Ｄ
300 を供給する。このようにして、１行目の第１ブロッ
クBL1 の各画素にデータ信号が供給される。次の８分割
期間では１６本のブロック制御配線１６のうちの他の２
本にブロック制御信号BC2 ，/BC2が供給され、第２ブロ
ックBL2 の各アナログスイッチ１４がオンになる。そし
て、第２ブロックのアナログスイッチ１４を介して１行
目第２ブロックBL2 の各画素にデータ信号Ｄ1 〜Ｄ300
が供給される。
ナルコンピュータ等）から送られてくるデータ信号（シ
リアル）をパラレル（ここでは３００）に変換して一時
記憶し、１水平期間を８分割した期間（８分割期間）に
３００本のデータ配線１７に対しデータ信号Ｄ1 〜Ｄ
300 を供給する。このようにして、１行目の第１ブロッ
クBL1 の各画素にデータ信号が供給される。次の８分割
期間では１６本のブロック制御配線１６のうちの他の２
本にブロック制御信号BC2 ，/BC2が供給され、第２ブロ
ックBL2 の各アナログスイッチ１４がオンになる。そし
て、第２ブロックのアナログスイッチ１４を介して１行
目第２ブロックBL2 の各画素にデータ信号Ｄ1 〜Ｄ300
が供給される。
【００１３】このようにして１行目の各画素にそれぞれ
データ信号が供給された後、次の水平同期期間では２行
目のゲートバスライン２２に走査信号が供給され、上記
と同様にして２行目の各画素にデータ信号が供給され
る。このようにして、１垂直同期期間内に全ての画素に
データ信号が供給され、液晶表示パネルに所定の画像が
表示される。１垂直同期期間毎に上記の動作を繰り返し
て１垂直期間毎に画像が更新される。
データ信号が供給された後、次の水平同期期間では２行
目のゲートバスライン２２に走査信号が供給され、上記
と同様にして２行目の各画素にデータ信号が供給され
る。このようにして、１垂直同期期間内に全ての画素に
データ信号が供給され、液晶表示パネルに所定の画像が
表示される。１垂直同期期間毎に上記の動作を繰り返し
て１垂直期間毎に画像が更新される。
【００１４】
【発明が解決しようとする課題】しかしながら、上述し
た構造の従来の液晶表示パネルでは、以下に示す問題点
がある。図５はブロック制御配線の配線パターンを示す
模式図である。この図５に示すように、従来の液晶表示
パネルでは、ブロック制御配線１６はすべて同じ幅で形
成されているが、各ブロック制御配線１６の長さが異な
るため、各ブロック制御配線の始点から終点までの抵抗
値が大きく異なる。以下、この図５に示すように、ブロ
ック制御配線１６が配置される矩形の領域（長さＬ、幅
Ｗ0 ）のうち第１ブロックBL1 〜第８ブロックBL8 に対
応する領域をそれぞれ第１エリア〜第８エリアという。
た構造の従来の液晶表示パネルでは、以下に示す問題点
がある。図５はブロック制御配線の配線パターンを示す
模式図である。この図５に示すように、従来の液晶表示
パネルでは、ブロック制御配線１６はすべて同じ幅で形
成されているが、各ブロック制御配線１６の長さが異な
るため、各ブロック制御配線の始点から終点までの抵抗
値が大きく異なる。以下、この図５に示すように、ブロ
ック制御配線１６が配置される矩形の領域（長さＬ、幅
Ｗ0 ）のうち第１ブロックBL1 〜第８ブロックBL8 に対
応する領域をそれぞれ第１エリア〜第８エリアという。
【００１５】下記表１に、ある液晶表示パネルについ
て、各エリアにおけるブロック制御配線の配線幅と各ブ
ロック制御配線の始点から終点までの間の抵抗値とを計
算した結果を示す。但し、ブロック制御配線を配置する
矩形エリアの幅Ｗ0 は３８７．２μｍ、ブロック制御配
線間の間隔は８μｍである。また、この表１において、
第１ブロック制御配線はブロック制御信号BC1 ，/BC1が
与えられる配線であり、以下同様に、第２〜第８のブロ
ック制御配線はそれぞれブロック制御信号BC2 ，/BC2〜
BC8 ，/BC8が与えられる配線である。また、表１におい
て、抵抗値以外の欄の数値の単位はμｍである。
て、各エリアにおけるブロック制御配線の配線幅と各ブ
ロック制御配線の始点から終点までの間の抵抗値とを計
算した結果を示す。但し、ブロック制御配線を配置する
矩形エリアの幅Ｗ0 は３８７．２μｍ、ブロック制御配
線間の間隔は８μｍである。また、この表１において、
第１ブロック制御配線はブロック制御信号BC1 ，/BC1が
与えられる配線であり、以下同様に、第２〜第８のブロ
ック制御配線はそれぞれブロック制御信号BC2 ，/BC2〜
BC8 ，/BC8が与えられる配線である。また、表１におい
て、抵抗値以外の欄の数値の単位はμｍである。
【００１６】
【表１】
【００１７】また、図６は各ブロック制御配線（第１〜
第８ブロック制御配線）の抵抗値を示す図である。この
表１及び図６に示すように、従来は各ブロック制御配線
の抵抗値が大きく異なる。ブロック制御配線には１ブロ
ック分のアナログスイッチ１４のゲート容量（１個当り
約１ｐＦ、上記の例では１ブロック当り約３００ｐＦ）
が負荷としてかかるので、特に配線長が長いブロック制
御配線に供給される信号の波形が鈍り、表示不良の原因
となる。
第８ブロック制御配線）の抵抗値を示す図である。この
表１及び図６に示すように、従来は各ブロック制御配線
の抵抗値が大きく異なる。ブロック制御配線には１ブロ
ック分のアナログスイッチ１４のゲート容量（１個当り
約１ｐＦ、上記の例では１ブロック当り約３００ｐＦ）
が負荷としてかかるので、特に配線長が長いブロック制
御配線に供給される信号の波形が鈍り、表示不良の原因
となる。
【００１８】本発明の目的は、ブロック制御配線の抵抗
値の差が小さく、波形の鈍りを回避できて良好な表示性
能が得られる液晶表示パネルを提供することである。
値の差が小さく、波形の鈍りを回避できて良好な表示性
能が得られる液晶表示パネルを提供することである。
【００１９】
【課題を解決するための手段】上記した課題は、ガラス
基板と、前記ガラス基板上に設けられた画像表示部と、
前記ガラス基板上の前記画像表示部の外側に配置されて
データ信号が与えられるデータ配線と、前記データ配線
と前記画像表示部との間に接続され、かつ、複数のブロ
ックにグループ分けされた複数のスイッチ素子と、前記
スイッチ素子を前記ブロック毎に制御するブロック制御
信号が供給される複数のブロック制御配線と、前記ガラ
ス基板上に配置されて前記画像表示部に走査信号を供給
する走査側ドライバ回路とを有するドライバ一体型液晶
表示パネルにおいて、前記ブロック制御配線は、前記ブ
ロックに対応する各ブロック制御配線配置エリア毎に配
線幅が異なることを特徴とするドライバ一体型液晶表示
パネルにより解決する。
基板と、前記ガラス基板上に設けられた画像表示部と、
前記ガラス基板上の前記画像表示部の外側に配置されて
データ信号が与えられるデータ配線と、前記データ配線
と前記画像表示部との間に接続され、かつ、複数のブロ
ックにグループ分けされた複数のスイッチ素子と、前記
スイッチ素子を前記ブロック毎に制御するブロック制御
信号が供給される複数のブロック制御配線と、前記ガラ
ス基板上に配置されて前記画像表示部に走査信号を供給
する走査側ドライバ回路とを有するドライバ一体型液晶
表示パネルにおいて、前記ブロック制御配線は、前記ブ
ロックに対応する各ブロック制御配線配置エリア毎に配
線幅が異なることを特徴とするドライバ一体型液晶表示
パネルにより解決する。
【００２０】また、上記した課題は、ガラス基板と、前
記ガラス基板上に設けられた画像表示部と、前記ガラス
基板上の前記画像表示部の外側に配置されてデータ信号
が与えられるデータ配線と、前記データ配線と前記画像
表示部との間に接続され、かつ、複数のブロックにグル
ープ分けされた複数のスイッチ素子と、前記スイッチ素
子を前記ブロック毎に制御するブロック制御信号が供給
される複数のブロック制御配線と、前記ガラス基板上に
配置されて前記画像表示部に走査信号を供給する走査側
ドライバ回路とを有するドライバ一体型液晶表示パネル
において、前記複数のブロック制御配線は、その始点か
ら終点までの抵抗値の差が小さくなるようにそれぞれ比
抵抗が調整されていることを特徴とするドライバ一体型
液晶表示パネルにより解決する。
記ガラス基板上に設けられた画像表示部と、前記ガラス
基板上の前記画像表示部の外側に配置されてデータ信号
が与えられるデータ配線と、前記データ配線と前記画像
表示部との間に接続され、かつ、複数のブロックにグル
ープ分けされた複数のスイッチ素子と、前記スイッチ素
子を前記ブロック毎に制御するブロック制御信号が供給
される複数のブロック制御配線と、前記ガラス基板上に
配置されて前記画像表示部に走査信号を供給する走査側
ドライバ回路とを有するドライバ一体型液晶表示パネル
において、前記複数のブロック制御配線は、その始点か
ら終点までの抵抗値の差が小さくなるようにそれぞれ比
抵抗が調整されていることを特徴とするドライバ一体型
液晶表示パネルにより解決する。
【００２１】以下、作用について説明する。本発明にお
いては、ブロック制御配線の配線幅が、各ブロックに対
応するブロック制御配線配置エリア毎に異なっている。
例えば、ブロック制御配線配置エリアの幅をＷ0 とし、
当該ブロック制御配線配置エリアを通るブロック制御配
線の本数をｎとし、ブロック制御配線間の間隔をＳとし
たときに、当該ブロック制御配線配置エリアを通るブロ
ック制御配線の幅ｗを下記式（１）で示すように決定す
る。
いては、ブロック制御配線の配線幅が、各ブロックに対
応するブロック制御配線配置エリア毎に異なっている。
例えば、ブロック制御配線配置エリアの幅をＷ0 とし、
当該ブロック制御配線配置エリアを通るブロック制御配
線の本数をｎとし、ブロック制御配線間の間隔をＳとし
たときに、当該ブロック制御配線配置エリアを通るブロ
ック制御配線の幅ｗを下記式（１）で示すように決定す
る。
【００２２】 ｗ＝（Ｗ0 −（ｎ−１）Ｓ）／ｎ …（１） このようにして各ブロック制御配線配置エリア毎にブロ
ック制御配線の幅を変えることにより、配線長が長いブ
ロック制御配線の抵抗値を低減することができて、デー
タ信号の波形の鈍りが軽減される。各ブロック制御配線
配置エリア毎のブロック制御配線の幅は、各ブロック制
御配線の始点から終点までの抵抗値がほぼ均一になるよ
うに設定してもよい。また、ブロック制御配線を２層構
造とし、上層のブロック制御配線と下層のブロック制御
配線とをコンタクトホールを介して相互に電気的に接続
することにより、ブロック制御配線の抵抗値を低減する
ことができる。更に、同一ブロックの複数のスイッチ素
子を相互に接続する接続配線の中央部に前記ブロック制
御配線を接続するようにすれば、同一ブロック内の抵抗
値の差による信号の鈍りを低減することができる。
ック制御配線の幅を変えることにより、配線長が長いブ
ロック制御配線の抵抗値を低減することができて、デー
タ信号の波形の鈍りが軽減される。各ブロック制御配線
配置エリア毎のブロック制御配線の幅は、各ブロック制
御配線の始点から終点までの抵抗値がほぼ均一になるよ
うに設定してもよい。また、ブロック制御配線を２層構
造とし、上層のブロック制御配線と下層のブロック制御
配線とをコンタクトホールを介して相互に電気的に接続
することにより、ブロック制御配線の抵抗値を低減する
ことができる。更に、同一ブロックの複数のスイッチ素
子を相互に接続する接続配線の中央部に前記ブロック制
御配線を接続するようにすれば、同一ブロック内の抵抗
値の差による信号の鈍りを低減することができる。
【００２３】また、各ブロック制御配線の配線幅を変化
させる代りに、各配線の比抵抗（単位長さ当りの抵抗
値）を調整して各ブロック制御配線の始点から終点まで
の抵抗値の差を小さくしてもよい。例えば、配線長が短
いブロック制御配線を比較的抵抗値が高い材料により形
成し、配線長が長いブロック制御配線を抵抗値が低い材
料により形成することにより、ブロック制御配線の比抵
抗を調整することができる。また、配線長が短いブロッ
ク制御配線を単層構造とし、配線長が長い配線を多層構
造（２層又は３層構造）とすることにより、ブロック制
御配線の比抵抗を調整することができる。このように、
ブロック制御配線の比抵抗を調整することにより、各ブ
ロック制御配線の始点から終点までの抵抗値の差を小さ
くすることができて、データ信号の鈍りによる表示不良
を回避することができる。
させる代りに、各配線の比抵抗（単位長さ当りの抵抗
値）を調整して各ブロック制御配線の始点から終点まで
の抵抗値の差を小さくしてもよい。例えば、配線長が短
いブロック制御配線を比較的抵抗値が高い材料により形
成し、配線長が長いブロック制御配線を抵抗値が低い材
料により形成することにより、ブロック制御配線の比抵
抗を調整することができる。また、配線長が短いブロッ
ク制御配線を単層構造とし、配線長が長い配線を多層構
造（２層又は３層構造）とすることにより、ブロック制
御配線の比抵抗を調整することができる。このように、
ブロック制御配線の比抵抗を調整することにより、各ブ
ロック制御配線の始点から終点までの抵抗値の差を小さ
くすることができて、データ信号の鈍りによる表示不良
を回避することができる。
【００２４】
【発明の実施の形態】以下、本発明の実施の形態につい
て、添付の図面を参照して説明する。 （第１の実施の形態）図７は本発明の第１の実施の形態
の液晶表示パネルを示す平面図、図８は同じくその液晶
表示パネルのブロック制御配線のレイアウトパターンを
示す平面図である。なお、本実施の形態においても、液
晶表示パネルの水平方向の画素数は８００×３（Ｒ・Ｂ
・Ｇ）個、水平方向の画素数は６００個とする。
て、添付の図面を参照して説明する。 （第１の実施の形態）図７は本発明の第１の実施の形態
の液晶表示パネルを示す平面図、図８は同じくその液晶
表示パネルのブロック制御配線のレイアウトパターンを
示す平面図である。なお、本実施の形態においても、液
晶表示パネルの水平方向の画素数は８００×３（Ｒ・Ｂ
・Ｇ）個、水平方向の画素数は６００個とする。
【００２５】ガラス基板３１上には、複数の画素がマト
リクス状に配列されてなる画像表示部３２、走査ドライ
バ回路３３、アナログスイッチ３４及びＴＡＢ端子３５
が形成されている。また、ガラス基板３１上には、ＴＡ
Ｂ端子３５とアナログスイッチ３４との間を接続する１
６本のブロック制御配線３６、及び３００本のデータ配
線３７が配置されている。これらのブロック制御配線３
６及びデータ配線３７は例えばアルミニウム等の導電材
料により形成されている。
リクス状に配列されてなる画像表示部３２、走査ドライ
バ回路３３、アナログスイッチ３４及びＴＡＢ端子３５
が形成されている。また、ガラス基板３１上には、ＴＡ
Ｂ端子３５とアナログスイッチ３４との間を接続する１
６本のブロック制御配線３６、及び３００本のデータ配
線３７が配置されている。これらのブロック制御配線３
６及びデータ配線３７は例えばアルミニウム等の導電材
料により形成されている。
【００２６】アナログスイッチ３４は３００個づつ８つ
のブロックBL1 〜BL8 にグループ分けされており、同一
ブロックのアナログスイッチ３４には共通のブロック制
御配線３６が接続されている。これらのアナログスイッ
チ３４は２つのトランジスタにより構成されている（図
４参照）。また、同一ブロックのアナログスイッチ３４
の各データ信号入力端はそれぞれ異なるデータ配線３７
に接続されており、各データ信号出力端は表示部３２の
それぞれ異なるデータバスライン（図３参照）に接続さ
れている。
のブロックBL1 〜BL8 にグループ分けされており、同一
ブロックのアナログスイッチ３４には共通のブロック制
御配線３６が接続されている。これらのアナログスイッ
チ３４は２つのトランジスタにより構成されている（図
４参照）。また、同一ブロックのアナログスイッチ３４
の各データ信号入力端はそれぞれ異なるデータ配線３７
に接続されており、各データ信号出力端は表示部３２の
それぞれ異なるデータバスライン（図３参照）に接続さ
れている。
【００２７】また、走査ドライバ回路３３には制御回路
部（図１参照）からゲートスタート信号GSI 及びゲート
クロック信号GCLKが入力される。走査ドライバ回路３３
は、ゲートスタート信号GSI を入力した後、ゲートクロ
ック信号GCLKに同期したタイミングで表示部３２の各ゲ
ートバスラインに対し順番に走査信号を供給する。ブロ
ック制御配線３６は、図８に示すように、ブロックBL1
〜BL8 に対応した各ブロック制御配線配置エリア毎に線
幅が異なるように設定されている。すなわち、ブロック
制御配線が配置される矩形の領域（長さＬ、幅Ｗ0 ）の
うちブロックBL1 に対応するブロック制御配線配置エリ
ア（第１のエリア）には１６本のブロック制御配線３６
が通り、ブロックBL2 に対応するブロック制御配線配置
エリア（第２のエリア）には１４本のブロック制御配線
３６が通り、ブロックBL3 に対応するブロック制御配線
配置エリア（第３のエリア）には１２本のブロック制御
配線３６が通りというように、図中右側のエリアほどブ
ロック制御配線３６の本数が少なくなり、配線３６の幅
が太くなる。
部（図１参照）からゲートスタート信号GSI 及びゲート
クロック信号GCLKが入力される。走査ドライバ回路３３
は、ゲートスタート信号GSI を入力した後、ゲートクロ
ック信号GCLKに同期したタイミングで表示部３２の各ゲ
ートバスラインに対し順番に走査信号を供給する。ブロ
ック制御配線３６は、図８に示すように、ブロックBL1
〜BL8 に対応した各ブロック制御配線配置エリア毎に線
幅が異なるように設定されている。すなわち、ブロック
制御配線が配置される矩形の領域（長さＬ、幅Ｗ0 ）の
うちブロックBL1 に対応するブロック制御配線配置エリ
ア（第１のエリア）には１６本のブロック制御配線３６
が通り、ブロックBL2 に対応するブロック制御配線配置
エリア（第２のエリア）には１４本のブロック制御配線
３６が通り、ブロックBL3 に対応するブロック制御配線
配置エリア（第３のエリア）には１２本のブロック制御
配線３６が通りというように、図中右側のエリアほどブ
ロック制御配線３６の本数が少なくなり、配線３６の幅
が太くなる。
【００２８】本実施の形態においては、エリアとエリア
との間は幅が狭い配線により接続されているが、この部
分の長さはブロック制御配線３６の全長に比べて極めて
短い（長さの比で２００分の１程度）。このため、この
部分により抵抗値が大幅に高くなることはない。この部
分の配線を、例えば幅が連続的に変化するようにテーパ
ー状としてもよい。
との間は幅が狭い配線により接続されているが、この部
分の長さはブロック制御配線３６の全長に比べて極めて
短い（長さの比で２００分の１程度）。このため、この
部分により抵抗値が大幅に高くなることはない。この部
分の配線を、例えば幅が連続的に変化するようにテーパ
ー状としてもよい。
【００２９】本実施の形態では、各ブロック制御配線３
６の幅は、下記表２に示すように設定されている。但
し、第１ブロック制御配線は制御信号BC1 ，/BC1が与え
られる配線であり、以下同様に第２〜第８ブロック制御
配線はそれぞれ制御信号BC2 ，/BC2〜BC8 ，/BC8が与え
られる配線である。表２中の数字の単位はμｍである。
これらのブロック制御配線の幅ｗは、ブロック制御配線
配置エリアの幅Ｗ0 を約３８０μｍとし、ブロック制御
配線間の間隔を８μｍとして、前述の（１）式により計
算して決定したものである。また、表２に、各ブロック
制御配線の始点から終点までの間の抵抗値を併せて示
す。
６の幅は、下記表２に示すように設定されている。但
し、第１ブロック制御配線は制御信号BC1 ，/BC1が与え
られる配線であり、以下同様に第２〜第８ブロック制御
配線はそれぞれ制御信号BC2 ，/BC2〜BC8 ，/BC8が与え
られる配線である。表２中の数字の単位はμｍである。
これらのブロック制御配線の幅ｗは、ブロック制御配線
配置エリアの幅Ｗ0 を約３８０μｍとし、ブロック制御
配線間の間隔を８μｍとして、前述の（１）式により計
算して決定したものである。また、表２に、各ブロック
制御配線の始点から終点までの間の抵抗値を併せて示
す。
【００３０】
【表２】
【００３１】また、図９は各ブロック制御配線（第１〜
第８ブロック制御配線）の抵抗値を示す図である。この
表２及び図９に示すように、本実施の形態では、抵抗値
の最小値（第１ブロック制御配線の抵抗値）と最大値
（第８ブロック制御配線の抵抗値）との差が４００Ω以
下であり、従来（図６参照）に比べて、抵抗値の差を著
しく低減することができる。また、抵抗値の最大値を低
減することができるので、ブロック制御信号の波形の鈍
りを抑制することができて、良好な表示品質が得られ
る。
第８ブロック制御配線）の抵抗値を示す図である。この
表２及び図９に示すように、本実施の形態では、抵抗値
の最小値（第１ブロック制御配線の抵抗値）と最大値
（第８ブロック制御配線の抵抗値）との差が４００Ω以
下であり、従来（図６参照）に比べて、抵抗値の差を著
しく低減することができる。また、抵抗値の最大値を低
減することができるので、ブロック制御信号の波形の鈍
りを抑制することができて、良好な表示品質が得られ
る。
【００３２】（第２の実施の形態）図１０は本発明の第
２の実施の形態の液晶表示パネルのブロック制御配線の
配線パターンを示す模式図である。なお、本実施の形態
が第１の実施の形態と異なる点はブロック制御配線の形
状が異なることにあり、その他の部分は基本的に第１の
実施の形態と同様であるので、重複部分の説明は省略す
る。
２の実施の形態の液晶表示パネルのブロック制御配線の
配線パターンを示す模式図である。なお、本実施の形態
が第１の実施の形態と異なる点はブロック制御配線の形
状が異なることにあり、その他の部分は基本的に第１の
実施の形態と同様であるので、重複部分の説明は省略す
る。
【００３３】本実施の形態においては、各ブロック制御
配線３６の幅は、各配線３６の始点から終点までの抵抗
値がほぼ均一となるように設定したものである。具体的
には、各ブロック制御配線３６の第１〜第８ブロックに
おける配線幅を、下記表３に示すように設定している。
但し、表３において、抵抗値以外の数字の単位はμｍで
ある。また、各ブロック制御配線間の間隔は８μｍであ
る。
配線３６の幅は、各配線３６の始点から終点までの抵抗
値がほぼ均一となるように設定したものである。具体的
には、各ブロック制御配線３６の第１〜第８ブロックに
おける配線幅を、下記表３に示すように設定している。
但し、表３において、抵抗値以外の数字の単位はμｍで
ある。また、各ブロック制御配線間の間隔は８μｍであ
る。
【００３４】
【表３】
【００３５】また、図１１は各ブロック制御配線（第１
〜第８ブロック制御配線）の抵抗値を示す図である。こ
の表３及び図１１に示すように、本実施の形態では、抵
抗値の最小値（第１ブロック制御配線の抵抗値）と最大
値（第８ブロック制御配線の抵抗値）との差が約１００
Ωであり、第１の実施の形態に比べて、抵抗値の差を更
に低減することができる。また、抵抗値の最大値を低減
することができるので、信号の波形の鈍りを抑制するこ
とができて、良好な表示品質が得られる。
〜第８ブロック制御配線）の抵抗値を示す図である。こ
の表３及び図１１に示すように、本実施の形態では、抵
抗値の最小値（第１ブロック制御配線の抵抗値）と最大
値（第８ブロック制御配線の抵抗値）との差が約１００
Ωであり、第１の実施の形態に比べて、抵抗値の差を更
に低減することができる。また、抵抗値の最大値を低減
することができるので、信号の波形の鈍りを抑制するこ
とができて、良好な表示品質が得られる。
【００３６】（その他の実施の形態）図１２は本発明の
他の実施の形態の液晶表示パネルの各ブロック制御配線
と１ブロック分のアナログスイッチとの接続状態を示す
平面図である。なお、本実施の形態においても、図７を
参照して説明する。各ブロックBL1 〜BL8 の端部におい
てブロック制御配線３６とアナログスイッチ３４とを接
続する場合、同一ブロック内の一方の端部のアナログス
イッチ３４と他方の端部のアナログスイッチ３４との間
の配線の抵抗値の差が大きく、表示特性が低下するおそ
れがある。
他の実施の形態の液晶表示パネルの各ブロック制御配線
と１ブロック分のアナログスイッチとの接続状態を示す
平面図である。なお、本実施の形態においても、図７を
参照して説明する。各ブロックBL1 〜BL8 の端部におい
てブロック制御配線３６とアナログスイッチ３４とを接
続する場合、同一ブロック内の一方の端部のアナログス
イッチ３４と他方の端部のアナログスイッチ３４との間
の配線の抵抗値の差が大きく、表示特性が低下するおそ
れがある。
【００３７】そこで、本実施の形態においては、図１２
に示すように、１ブロックのアナログスイッチ３６のブ
ロック制御信号入力端を接続する接続配線４１の中央部
において、接続配線４１とブロック制御配線３６とを接
続する。これにより、同一ブロック内の抵抗値の差が低
減され、表示性能の低下を防止することができる。図１
３は、ブロック制御配線３６の構造を示す模式的断面図
である。この例では、ブロック制御配線３６は多層構造
を有し、下層のブロック制御配線３６ａと上層のブロッ
ク制御配線３６ｂとは絶縁膜４２に形成されたコンタク
トホール４２ａを介して相互に接続されている。
に示すように、１ブロックのアナログスイッチ３６のブ
ロック制御信号入力端を接続する接続配線４１の中央部
において、接続配線４１とブロック制御配線３６とを接
続する。これにより、同一ブロック内の抵抗値の差が低
減され、表示性能の低下を防止することができる。図１
３は、ブロック制御配線３６の構造を示す模式的断面図
である。この例では、ブロック制御配線３６は多層構造
を有し、下層のブロック制御配線３６ａと上層のブロッ
ク制御配線３６ｂとは絶縁膜４２に形成されたコンタク
トホール４２ａを介して相互に接続されている。
【００３８】本実施の形態においては、ブロック制御配
線３６が多層構造を有し、かつ、下層のブロック制御配
線３６ａと上層のブロック制御配線３６ｂとが相互に電
気的に接続されているので、ブロック制御配線３６の抵
抗値がより小さいという利点がある。上記したように、
本発明においては、各ブロック配線配置エリア毎、或い
は同一エリア内において、ブロック制御配線の配線幅を
それぞれ異ならせることによって、ブロック制御線の抵
抗値の差を低減することを実現した。
線３６が多層構造を有し、かつ、下層のブロック制御配
線３６ａと上層のブロック制御配線３６ｂとが相互に電
気的に接続されているので、ブロック制御配線３６の抵
抗値がより小さいという利点がある。上記したように、
本発明においては、各ブロック配線配置エリア毎、或い
は同一エリア内において、ブロック制御配線の配線幅を
それぞれ異ならせることによって、ブロック制御線の抵
抗値の差を低減することを実現した。
【００３９】ブロック制御配線の比抵抗、或いは層構造
（単層か、多層かなど）を異ならせることも、本発明の
趣旨に沿い、同等の効果を奏する。例えば、図５に示す
ように各ブロック制御配線１６の幅が同じであっても、
各配線の比抵抗（単位長さ当りの抵抗値）を調整するこ
とにより、各ブロック制御配線１６の始点から終点まで
の抵抗値の差を小さくすることができる。比抵抗を調整
する方法としては、配線長が短い配線１６を抵抗値が比
較的大きい材料により形成し、配線長が長い配線１６を
抵抗値が比較的小さい材料により形成することにより実
現することができる。また、配線長が短い配線１６を単
層構造とし、配線長が長い配線を図１３に示すように多
層構造としてもよい。この場合も、上記の実施の形態と
同様の効果を得ることができる。
（単層か、多層かなど）を異ならせることも、本発明の
趣旨に沿い、同等の効果を奏する。例えば、図５に示す
ように各ブロック制御配線１６の幅が同じであっても、
各配線の比抵抗（単位長さ当りの抵抗値）を調整するこ
とにより、各ブロック制御配線１６の始点から終点まで
の抵抗値の差を小さくすることができる。比抵抗を調整
する方法としては、配線長が短い配線１６を抵抗値が比
較的大きい材料により形成し、配線長が長い配線１６を
抵抗値が比較的小さい材料により形成することにより実
現することができる。また、配線長が短い配線１６を単
層構造とし、配線長が長い配線を図１３に示すように多
層構造としてもよい。この場合も、上記の実施の形態と
同様の効果を得ることができる。
【００４０】なお、上述した各実施の形態においては、
いずれもＴＡＢ端子とアナログスイッチとの間を接続す
るブロック制御配線について説明したが、本発明はガラ
ス基板上にＣＯＧ接続された半導体チップとアナログス
イッチとの間を接続するブロック制御配線について適用
することもできる。
いずれもＴＡＢ端子とアナログスイッチとの間を接続す
るブロック制御配線について説明したが、本発明はガラ
ス基板上にＣＯＧ接続された半導体チップとアナログス
イッチとの間を接続するブロック制御配線について適用
することもできる。
【００４１】
【発明の効果】以上説明したように、本発明によれば、
ブロック制御配線の配線幅が各ブロック制御配線配置エ
リア毎に異なっているので、最短のブロック制御配線と
最長のブロック制御配線との抵抗値の差を低減すること
ができて、ブロック制御信号の波形の鈍りを低減するこ
とができる。これにより、表示品質の良好な液晶表示装
置が得られる。
ブロック制御配線の配線幅が各ブロック制御配線配置エ
リア毎に異なっているので、最短のブロック制御配線と
最長のブロック制御配線との抵抗値の差を低減すること
ができて、ブロック制御信号の波形の鈍りを低減するこ
とができる。これにより、表示品質の良好な液晶表示装
置が得られる。
【００４２】また、複数のブロック制御配線の始点から
終点までの抵抗値の差が小さくなるように各配線の比抵
抗を調整することによっても、上記と同様の効果を得る
ことができる。
終点までの抵抗値の差が小さくなるように各配線の比抵
抗を調整することによっても、上記と同様の効果を得る
ことができる。
【図面の簡単な説明】
【図１】図１はＴＡＢ併用ドライバ一体型液晶表示装置
を示すブロック図である。
を示すブロック図である。
【図２】図２は液晶表示パネルのＴＦＴ基板を示す模式
図である。
図である。
【図３】図３は液晶表示パネルの表示部の平面図であ
る。
る。
【図４】図４はアナログスイッチを示す回路図である。
【図５】図５は従来の液晶表示パネルのブロック制御配
線の配線パターンを示す模式図である。
線の配線パターンを示す模式図である。
【図６】図６は従来の液晶表示装置の各ブロック制御配
線の抵抗値を示す図である
線の抵抗値を示す図である
【図７】図７は本発明の第１の実施の形態の液晶表示パ
ネルを示す平面図である。
ネルを示す平面図である。
【図８】図８は第１の実施の形態の液晶表示パネルのブ
ロック制御配線のレイアウトパターンを示す平面図であ
る。
ロック制御配線のレイアウトパターンを示す平面図であ
る。
【図９】図９は第１の実施の形態の各ブロック制御配線
の抵抗値を示す図である。
の抵抗値を示す図である。
【図１０】図１０は本発明の第２の実施の形態の液晶表
示パネルのブロック制御配線の配線パターンを示す模式
図である。
示パネルのブロック制御配線の配線パターンを示す模式
図である。
【図１１】図１１は第２の実施の形態の液表表示パネル
の各ブロック制御配線の抵抗値を示す図である。
の各ブロック制御配線の抵抗値を示す図である。
【図１２】図１２は本発明の他の実施の形態の液晶表示
パネルの各ブロック制御配線と１ブロック分のアナログ
スイッチとの接続状態を示す平面図である。
パネルの各ブロック制御配線と１ブロック分のアナログ
スイッチとの接続状態を示す平面図である。
【図１３】図１３は本発明の他の実施の形態の液晶表示
パネルのブロック制御配線の構造を示す模式的断面図で
ある。
パネルのブロック制御配線の構造を示す模式的断面図で
ある。
１０ 液晶表示パネル、 １１，３１ ガラス基板、 １２，３２ 画像表示部、 １３，３３ 走査ドライバ回路、 １４，３４ アナログスイッチ、 １５，３５ ＴＡＢ端子、 １６，３６ ブロック制御配線、 １７，３７ データ配線、 ２０ 制御回路部、 ２１ データバスライン、 ２２ ゲートバスライン、 ２３ 画素電極、 ２４ ＴＦＴ、 ３６ａ 下層ブロック制御配線、 ３６ｂ 上層ブロック制御配線、 ４１ 接続配線、 ４２ 絶縁膜、 ４２ａ コンタクトホール。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/36 Ｇ０９Ｇ 3/36 (72)発明者 高原 和博 神奈川県川崎市中原区上小田中４丁目１番 １号 富 士通株式会社内 Ｆターム(参考） 2H092 GA25 GA26 GA28 GA51 GA59 JA24 JB23 JB24 JB32 JB33 KA04 NA01 NA28 PA06 2H093 NA16 NA43 NC12 ND05 5C006 AF50 BB16 BC20 BC23 FA37 5C080 AA10 BB05 DD05 DD10 FF11 JJ02 JJ03 JJ05 JJ06 5C094 AA04 AA13 AA48 AA53 AA55 BA03 BA43 CA19 DA09 DA13 DB01 DB04 EA04 EA10 EB02 FA01 FA02 GA10 GB10
Claims (7)
- 【請求項１】 ガラス基板と、 前記ガラス基板上に設けられた画像表示部と、 前記ガラス基板上の前記画像表示部の外側に配置されて
データ信号が与えられるデータ配線と、 前記データ配線と前記画像表示部との間に接続され、か
つ、複数のブロックにグループ分けされた複数のスイッ
チ素子と、 前記スイッチ素子を前記ブロック毎に制御するブロック
制御信号が供給される複数のブロック制御配線と、 前記ガラス基板上に配置されて前記画像表示部に走査信
号を供給する走査側ドライバ回路とを有するドライバ一
体型液晶表示パネルにおいて、 前記ブロック制御配線は、前記ブロックに対応する各ブ
ロック制御配線配置エリア毎に配線幅が異なることを特
徴とするドライバ一体型液晶表示パネル。 - 【請求項２】 前記ブロック制御配線配置エリアの幅を
Ｗ0 とし、前記ブロック制御配線配置エリアを通る前記
ブロック制御配線の幅をｗ、本数をｎとし、ブロック制
御配線間の間隔をＳとしたときに、 ｗ＝（Ｗ0 −（ｎ−１）Ｓ）／ｎ に設定されていることを特徴とする請求項１に記載のド
ライバ一体型液晶表示パネル。 - 【請求項３】 各ブロック制御配線配置エリアにおける
前記ブロック制御配線の幅は、各ブロック制御配線の始
点から終点までの抵抗値がほぼ一定となるように設定さ
れていることを特徴とする請求項１に記載のドライバ一
体型液晶表示パネル。 - 【請求項４】 前記ブロック制御配線は多層構造を有
し、上層のブロック制御配線と下層のブロック制御配線
とはコンタクトホールを介して相互に電気的に接続され
ていることを特徴とする請求項１に記載の液晶表示パネ
ル。 - 【請求項５】 同一ブロックの複数のスイッチ素子を相
互に接続する接続配線を有し、該接続配線の中央部に前
記ブロック制御配線が接続されていることを特徴とする
請求項１に記載のドライバ一体型液晶表示パネル。 - 【請求項６】 ガラス基板と、 前記ガラス基板上に設けられた画像表示部と、 前記ガラス基板上の前記画像表示部の外側に配置されて
データ信号が与えられるデータ配線と、 前記データ配線と前記画像表示部との間に接続され、か
つ、複数のブロックにグループ分けされた複数のスイッ
チ素子と、 前記スイッチ素子を前記ブロック毎に制御するブロック
制御信号が供給される複数のブロック制御配線と、 前記ガラス基板上に配置されて前記画像表示部に走査信
号を供給する走査側ドライバ回路とを有するドライバ一
体型液晶表示パネルにおいて、 前記複数のブロック制御配線は、その始点から終点まで
の抵抗値の差が小さくなるようにそれぞれ比抵抗が調整
されていることを特徴とするドライバ一体型液晶表示パ
ネル。 - 【請求項７】 前記ブロック制御配線の比抵抗は、層構
造を変化させて調整されていることを特徴とする請求項
６に記載のドライバ一体型液晶表示パネル。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30615198A JP4357613B2 (ja) | 1998-10-27 | 1998-10-27 | ドライバ一体型液晶表示パネル |
| US09/288,741 US6806862B1 (en) | 1998-10-27 | 1999-04-08 | Liquid crystal display device |
| TW088106236A TW522352B (en) | 1998-10-27 | 1999-04-19 | Liquid crystal display device |
| KR10-1999-0015047A KR100378556B1 (ko) | 1998-10-27 | 1999-04-27 | 액정 표시 장치 |
| US10/689,324 US7259738B2 (en) | 1998-10-27 | 2003-10-20 | Liquid crystal display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30615198A JP4357613B2 (ja) | 1998-10-27 | 1998-10-27 | ドライバ一体型液晶表示パネル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000131709A true JP2000131709A (ja) | 2000-05-12 |
| JP4357613B2 JP4357613B2 (ja) | 2009-11-04 |
Family
ID=17953673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30615198A Expired - Fee Related JP4357613B2 (ja) | 1998-10-27 | 1998-10-27 | ドライバ一体型液晶表示パネル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4357613B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002010851A1 (fr) * | 2000-07-31 | 2002-02-07 | Sony Corporation | Panneau d'affichage a cristaux liquides et son procede de fabrication, et affichage a cristaux liquides |
| JP2003066475A (ja) * | 2001-08-30 | 2003-03-05 | Toshiba Corp | 表示装置 |
| JP2014134685A (ja) * | 2013-01-10 | 2014-07-24 | Japan Display Inc | 液晶表示装置 |
| JP2018040971A (ja) * | 2016-09-08 | 2018-03-15 | 株式会社ジャパンディスプレイ | 表示装置 |
| JP2018040965A (ja) * | 2016-09-08 | 2018-03-15 | 株式会社ジャパンディスプレイ | 表示装置 |
-
1998
- 1998-10-27 JP JP30615198A patent/JP4357613B2/ja not_active Expired - Fee Related
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002010851A1 (fr) * | 2000-07-31 | 2002-02-07 | Sony Corporation | Panneau d'affichage a cristaux liquides et son procede de fabrication, et affichage a cristaux liquides |
| US6985128B1 (en) | 2000-07-31 | 2006-01-10 | Sony Corporation | Liquid crystal display panel and production method of the same, and liquid crystal display apparatus |
| JP2003066475A (ja) * | 2001-08-30 | 2003-03-05 | Toshiba Corp | 表示装置 |
| JP2014134685A (ja) * | 2013-01-10 | 2014-07-24 | Japan Display Inc | 液晶表示装置 |
| US9437153B2 (en) | 2013-01-10 | 2016-09-06 | Japan Display Inc. | Liquid crystal display device |
| US10380960B2 (en) | 2013-01-10 | 2019-08-13 | Japan Display Inc. | Liquid crystal display device |
| US10854157B2 (en) | 2013-01-10 | 2020-12-01 | Japan Display Inc. | Liquid crystal display device |
| JP2018040971A (ja) * | 2016-09-08 | 2018-03-15 | 株式会社ジャパンディスプレイ | 表示装置 |
| JP2018040965A (ja) * | 2016-09-08 | 2018-03-15 | 株式会社ジャパンディスプレイ | 表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4357613B2 (ja) | 2009-11-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4006304B2 (ja) | 画像表示装置 | |
| US9261749B2 (en) | Display device | |
| US7894034B2 (en) | Thin film transistor array panel with improved connection to test lines having auxiliary test line with plural extending conductive layers in contact with at least one test line | |
| TWI460710B (zh) | 主動矩陣驅動顯示器裝置及使用該裝置之影像顯示方法（二） | |
| KR100293982B1 (ko) | 액정패널 | |
| US5546204A (en) | TFT matrix liquid crystal device having data source lines and drain means of etched and doped single crystal silicon | |
| US5748268A (en) | Quasi-tiled active matrix display | |
| JP4702114B2 (ja) | デマルチプレクサ、電気光学装置および電子機器 | |
| JP2002244585A (ja) | 画像表示装置 | |
| JP2000131709A (ja) | ドライバ一体型液晶表示パネル | |
| JP4024604B2 (ja) | 液晶表示装置 | |
| CN108594552B (zh) | 显示基板、显示面板、显示装置及其驱动方法 | |
| US20230037762A1 (en) | Array substrate and display device | |
| JP3272296B2 (ja) | 液晶表示装置 | |
| JPS5822750B2 (ja) | 液晶マトリクスパネル | |
| JPH08234235A (ja) | 液晶マトリクス表示装置 | |
| JP2000172192A (ja) | 液晶表示装置及びその製造方法 | |
| KR0158650B1 (ko) | 액정 표시 장치용 박막 트랜지스터 기판 | |
| JPH1195252A (ja) | 表示装置 | |
| JPH1090718A (ja) | 液晶表示装置 | |
| JPS59205738A (ja) | アクテイブマトリツクス基板 | |
| JPH11174484A (ja) | 液晶表示装置 | |
| JPS6046525A (ja) | 駆動回路内蔵アクテイブマトリクスパネル | |
| JPS6059383A (ja) | アクテイブマトリツクス基板 | |
| JPH09230358A (ja) | 液晶表示パネル |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050712 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050713 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050721 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050721 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050818 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050907 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080221 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080318 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080417 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081021 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081125 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090728 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090805 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120814 Year of fee payment: 3 |
|
| R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120814 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130814 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |