KR100378556B1 - 액정 표시 장치 - Google Patents

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Abstract

액정 표시 장치는 블럭으로 분할된 표시부, 상기 표시부에 배치된 주사선을 하나씩 구동하는 게이트 구동기 및 블럭 제어 신호에 따라 순차적으로 선택되는 블럭들 중 하나에 위치하는 상기 게이트 구동기에 의해 구동되는 주사선들 중 하나와 연결되며 화소에 공통 신호선을 통해 표시신호를 공급하는 데이타 구동기를 구비한다.

Description

액정 표시 장치 {LIQUID CRYSTAL DISPLAY DEVICE}
본 발명은 액정 표시 장치 그리고 특히 유리 기판상에 형성된 구동 회로로 구성된 액정 표시 기구에 관한 것이다.
액정 표시 장치는 CRT(Cathode-Ray Tube)를 가진 표시장치와 비교하여 콤팩트하며, 경량 및 저 전력 소비이며, 휴대용 컴퓨터등의 표시 장치로 널리 사용된다. 일반적으로, 액정 표시 장치는 두개의 투명 기판이 액정을 사이에 두고 있는 구조를 갖는다. 대향 전극에서는 컬러 필터 및 정렬막이 각각의 투명 기판의 두개의 대향된 면 중 하나에 제공되며 박막 트랜지스터(TFTs), 화소 전극 및 정렬막이 다른 대향된 면에 제공된다. 극성 플레이트들은 각각의 대향된 면에 반대쪽 투명 기판의 면에 각각 제공된다. 그 두개의 극성 플레이트들은 그들의 대향된 축들이 서로 직교 하도록 배치된다. 이런 배치에서는 인가된 전계없이 극성 플레이트를 통해 빛이 통과 될 수 있고 인가된 전계로 차폐된다. 이것을 상시-백색 모드라 칭한다. 두개의 극성 플레이트의 극성 축들이 서로 평행할 때 상시-흑색 모드가 취해진다. 이 후부터는 TFT를 가진 투명 기판 및 그 위에 형성된 화소 전극은 TFT 기판으로 부르고 그 위에 형성된 대향된 전극을 가진 다른 투명 기판은 대향된 기판이라 부른다.
근래, 폴리실리콘 TFT는 액정 표시부와 주변 회로부가 일체로 형성될 수 있기 때문에 흥미를 끌었다. 폴리실리콘 TFT의 전자계 효과 이동성은 대략 수십 ㎠/Vs 부터 200 ㎠/Vs이므로 단결정 실리콘 MOSFET의 1/10 ~ 1/4이다. 그러므로 액정 표시 장치에서 폴리실리콘 TFT를 사용해서 수십 MHz에서 작동하는 고속 회로를 형성하기가 어렵다. 더우기, 액정 표시 장치에서 사용되는 유리 기판에 적용되는상대적 대형 설계 방식(일반적으로 3 - 5 ㎛)에서의 한계 때문에 폴리실리콘 TFT를 사용하는 액정 표시 장치에서의 복잡한 회로를 구성하기가 역시 어렵다.
상기 이유때문에 폴리실리콘 TFT를 사용하는 종래 액정 표시 장치는 표시부상에 화상을 표시하기 위해 분할된 점-순차 (dot-sequential)구동 방식을 사용한다. 제어 회로는 표시부 외부에 제공되고 표시 데이타의 주파수를 줄이기 위해 데이터 구동기로부터의 표시 데이터를 여러부분들로 분할하기 위해 사용된다. 이것은 폴리실리콘 TFT로 구성된 데이터 구동기가 수십 MHz에서 작동하지 않기 때문이다. 표시 데이터는 아날로그 스위치가 연결된 데이터 신호선에 기입된 다음 on상태의 아날로그 스위치를 통해 on 상태의 폴리실리콘 TFT로 공급된다. 그러므로 화소 전극상에 있는 액정층이 작동하여 화상이 표시되게 된다.
또한, 종래의 액정 표시 장치는 짧은 시간에 기입 데이터를 화소로 완성하기 위해 비교적 넓은 채널폭을 가진 아날로그 스위치가 요구된다는 다른 불리한 점이 있다. 그러므로 아날로그 스위치를 형성하기 위해 유리 기판상에 큰 영역을 제공할 필요가 있다.
더우기, 종래의 액정 표시 장치는 외부에 제공된 제어 회로를 사용하여 표시 데이터를 복수 부분으로 분할함으로써 표시 신호의 주파수를 줄인다. 그러므로 하나의 채널 신호인 R,G,B 신호를 각각 분할 횟수에 근거한 복수 채널로 분할할 필요가 있다. 예를들어, 만약 표시 데이터가 16 부분으로 분할된다면 각각의 R,G,B가 16 부분으로 분할되므로 표시 데이터가 총 48 채널로 분할된다. 게다가 폴리실리콘 트랜지스터를 사용하는 액정 표시 장치는 실질적으로 액정 표시부를 구동하는 아날로그 신호로 디지탈 형태의 표시 신호를 변환하는 기능을 가져야 하고 또한 폴리실리콘 TFT를 제어하기 위한 특정 IC 칩을 갖는 것이 필요하다. 이것은 가격을 상승 시킨다. 더우기 표시부 외부에 제공된 제어 회로는 특정량의 전력을 소모하고 디지털화된 접속(interface)에 적합하지 않다.
폴리실리콘 TFT는 저온 공정에 의해 (공정 온도 600℃이하) 형성될 수 있다. 그렇게 제작된 폴리실리콘 TFT가 액정 표시 장치에 적용될 경우, 표시 실패가 일어날 수 있다. 표시 실패의 예로는 주사 줄, 왜곡줄(warp streaking), 고스트(ghost) 표시 및 수평 표시와 수직 표시 간의 불균등이 있다. 표시 실패는 저온에서의 폴리실리콘 TFT의 주기적 성능 변동, 아날로그 스위치 TFT의 성능 편차 및 데이터 구동기를 형성하는 회로인 버퍼 회로와 쉬프트 회로에서 기인되는 신호 시간의 지연로부터 야기된다.
저온 폴리실리콘 TFT의 주기적 성능 변동은 액시머 레이저 발진기의 불안정 계수로부터 기인한다. 에너지 오류 ΔE(= Emax - Emin)(Emax가 액시머층의 최대 에너지값을 나타내고, Emin가 액시머 레이저의 최소 에너지값을 나타냄)은 액시머 레이저의 펄스들 간에 항상 존재하고, 레이저 펄스의 주파수가 50 내지 300 Hz의 범위내에 있을 경우, 에너지 오류는 Emax의 10%이상이다. 반면에 폴리실리콘 TFT의 결정화가 보증되는 범위내의 투사(projection) 에너지는 대략 최대 투사 에너지 Eop.의 ±3 - 5%와 같다. 상기 설명된 것과 같이 액시머 레이저의 최대 및 최소치 에너지값 Emax와 Emin은 폴리실리콘 TFT의 결정화가 보증되는 범위내의 레이저 펄스의 투사 에너지 범위의 외부에 위치한다. 그러므로 저온에서의 폴리실리콘 TFT는성능의 분산성을 갖는다.
저온 폴리실리콘 TFT의 결정화에도 분산성이 있다. 이것은 폴리실리콘의 결정화 상태가 유리 기판을 주사할 때 레이저빔이 서로 겹쳐지는 계면 부분에서 변동되기 때문이다. 그러므로 전자계 효과 이동성 또는 임계 전압과 같은 폴리실리콘 TFT의 성능이 변동된다.
구동 회로의 쉬프트 레지스터에서 기인된 신호의 지연은 분할된 점 순차 구동법에서 고주파수로 작동하는 데이터 구동기의 배치와 쉬프트 레지스터가 많은 단계들을 갖는 배치로부터 야기된다.
본 발명의 일반적인 목적은 상기 단점들이 제거된 액정 표시 장치를 제공하는 것이다.
본 발명의 더 구체화된 목적은 향상된 표시 품질의 액정 표시 장치를 제공 하는 것이다.
본 발명의 상기 목적들은 다음을 구비하는 액정 표시 장치 즉,: 블럭으로 분할된 표시부;표시부에 배치된 주사선을 하나씩 구동하는 게이트 구동기; 블럭 제어 신호에 따라 순차적으로 선택되는 블럭들 중 하나에 위치하며 게이트 구동기에 의해 구동되는 주사선들 중 하나와 연결된 화소로 공통 신호선을 통해 표시 신호를 공급하는 데이타 구동기에 의해 성취된다.
도 1은 본 발명의 제 1 실시예에 따른 액정 표시 장치의 블럭도면.
도 2는 도 1에 나타낸 패널에서 사용되는 액정 표시 패널의 평면도.
도 3은 도 1에 나타낸 액정 표시 장치의 작동 타이밍 차트.
도 4는 도 1에 나타낸 액정 표시 장치의 등가회로도.
도 5는 본 발명의 제 1 실시예에 따른 도 1에 나타낸 구조에 의거한 액정 표시 장치를 나타내는 도면.
도 6은 도 5에 나타낸 액정 표시 장치의 작동 타이밍 차트.
도 7은 도 5에 나타낸 구조에서 사용되는 게이트 구동기의 회로도.
도 8은 도 5에 나타낸 구조에서 사용되는 쉬프트 레지스터 회로 및 버퍼 회로의 회로도.
도 9는 D형 플립플롭의 회로도.
도 10은 버퍼 회로에서의 인버터의 회로도.
도 11은 도 5에 나타낸 액정 표시 장치의 평면도.
도 12는 TAB-IC 장치의 확대도.
도 13은 액정 표시 장치의 설치 배치 평면도.
도 14는 액정 표시 장치의 다른 설치 배치 평면도.
도 15는 액정 표시 장치의 또 다른 설치 배치 평면도.
도 16은 본 발명의 제 2 실시예에 따른 액정 표시 장치의 블럭도.
도 17은 본 발명의 제 2 실시예에서 사용되는 아날로그 스위치와 셀(cell)의 회로도.
도 18은 아날로그 스위치의 확대된 배치 평면도.
도 19는 표시부와 공통 신호선의 좌측 반에 위치한 아날로그 스위치 간에 만들어지는 연결도.
도 20은 표시부와 공통 신호선의 우측 반에 위치한 아날로그 스위치 간에 만들어지는 연결도.
도 21은 도 16에 나타낸 액정 표시 장치의 작동 타이밍 차트.
도 22는 본 발명의 제 2 실시예에 따른 장치의 설치 배치 평면도.
도 23은 도 22에 나타낸 구조의 단면도.
도 24는 본 발명의 제 2 실시예에 따른 장치의 다른 설치 배치 평면도.
도 25는 본 발명의 제 2 실시예에 따른 장치의 또 다른 설치 배치 평면도.
도 26은 도 1에 나타낸 패널상에 형성되는 블럭 제어선의 배선 패턴을 나타내는 개략도.
도 27은 종래 액정 표시 장치의 블럭 제어선의 저항값을 나타내는 도면.
도 28은 본 발명의 제 3 실시예에서 사용되는 블럭 제어선의 배치 패턴의 평면도.
도 29는 본 발명의 제 3 실시예에서 사용되는 블럭 제어선의 저항값을 나타낸 도면.
도 30은 본 발명의 제 4 실시예에 따른 액정 표시 장치의 액정 표시 패널에서 사용되는 블럭 제어선의 배선 패턴의 개략도.
도 31은 본 발명의 제 4 실시예에서 사용되는 블럭 제어선의 저항값을 나타낸 도면.
도 32는 본 발명의 제 3 및 4 실시예의 변동에 따른 하나의 블럭의 아날로그 스위치와 블럭 제어선 간의 연결 평면도.
도 33은 블럭 제어선 구조의 단면 개략도.
도 34는 액정 표시 장치의 기본 구조의 회로도.
도 35는 표시 신호와 주사 신호의 파형을 나타낸는 도면.
도 36은 표시 신호와 주사 신호의 다른 파형을 나타내는 도면.
도 37은 화소 TFT와 게이트 전압으로 흐르는 드레인 전류 간의 상관도.
도 38은 신호선부의 초기 전위와 기립 시간 간의 관계를 나타낸 파형도.
도 39는 본 발명의 제 5 실시예에 따른 액정 표시 장치의 기본 구조를 나타내는 도면.
도 40은 본 발명의 제 5 실시예에 따른 액정 표시 장치의 구조의 회로도.
도 41은 n 채널 MOS형의 리셋 회로의 회로도.
도 42는 CMOS형의 리셋 회로의 회로도.
도 43은 기 제작된 리셋 회로를 갖는 구동 IC 장치의 회로도.
도 44는 본 발명의 제 5 실시예에 따른 액정 표시 장치의 상세한 구조를 나타내는 도면.
도 45는 도 44에 나타낸 액정 표시 장치의 작동 타이밍 차트.
도 46은 도 44에 나타낸 액정 표시 장치의 다른 작동 타이밍 차트.
도 47은 리셋 전위의 극성 변동을 나타내는 파형도.
도 48은 표시 신호의 극성 변동을 나타내는 파형도.
도 49는 주어진 조건에 부합되는 리셋 전위를 갖는 표시 신호의 극성 변동을 나타내는 파형도.
도 50A와 50B는 각각 필드반전(field inversion)이 사용되는 액정 표시 장치에서의 리셋 전위의 극성을 나타내는 도면.
도 51은 계반전를 사용하는 액정 표시 장치의 작동 타이밍 차트.
도 52A와 52B는 각각 H/V 선 반전이 사용되는 액정 표시 장치에서의 리셋 전위의 극성을 나타내는 도면.
도 53은 H/V 선 반전을 사용하는 액정 표시 장치의 작동 타이밍 차트.
도 54는 본 발명의 제 5 실시예에 따른 점 순차 구동형 액정 표시 장치를 나타내는 도면.
도 55는 다른 점 순차 구동형 액정 표시 장치를 나타내는 도면.
도 56은 선 순차 구동형 액정 표시 장치를 나타내는 도면.
본 발명의 다른 목적, 특징 및 장점은 이하에 첨부도면을 참조하여 설명되는상세 설명으로 부터 이해할 수 있을 것이다.
본 발명의 제 1 실시예에 대하여 이하에 설명한다.
도 1은 본 발명의 제 1 실시예에 따른 액정 표시 장치의 블럭도이다. 도 1에 나타낸 것과 같이 액정 표시 장치 (510)는 선 순차 구동기 IC 칩(512), 공통 신호선 D1 내지 Dn, TFT로 형성된 아날로그 스위치(514), 블럭 제어선 BL1 내지 BLn, 게이트 구동기 회로(516), 액정 표시부(518)를 포함한다. 액정 표시부(518)는 n개의 블록 B1 내지 Bn으로 분할되며, 블럭 각각상에는 행렬 형태로 주사선(520)과 신호선(522)이 배치된다. 셀(524)은 주사선(520)과 신호선(522)이 서로 교차하는 각각의 교차점에 각각 제공된다. 각 셀(524)은 화소 TFT(526), 액정층(528)과 축적 커패시터(530)로 구성된다. p 채널의 화소 TFT(526)의 게이트 전극은 주사선(520)과 연결되고, 그것의 드레인 전극은 신호선(522)과 연결된다. TFT(526)의 소스(source) 전극은 액정층(528)과 축적 커패시터(530)에 연결된다.
각 블럭 B1 내지 Bn은 n개의 아날로그 스위치(514)를 갖는다. 공통 신호선 D1 내지 Dn은 블럭 B1 내지 Bn의 아날로그 스위치(514)를 통해 표시부(518)의 신호선(522)에 연결된다.
선 순차 구동기 IC 칩(512)은 제 1부 내지 제 5부를 포함한다. 제 1부는 IC 또는 장치(512)에 외부로 연결된 IC 칩(도시 생략) 으로부터 직렬 디지탈 신호를 수신한다. 제 2부는 직렬 디지탈 신호를 병렬 디지탈 신호로 변환한다. 제 3부는 병렬 디지탈 신호를 아날로그 신호로 변환하는 D/A 변환기이다. 제 4부는 액정 표시 신호 D(레벨 조정에 관한 정보, 계조(gradation) 생성과 극성 반전을 포함하는)를 생성한다. 제 5부는 표시 신호 D를 출력한다.
IC 구동기(512)는 표시 신호 D를 시분할 형태로 블럭단위로 공통 신호선 D1 내지 Dn에 인가한다. 아날로그 스위치(514)는 블럭 제어 신호 BL을 블럭 제어선 BL1 내지 BLn 중 하나에 인가함으로써 블럭단위로 작동된다.
액정 표시 장치(510)를 구동할 때 게이트 주사 신호 G가 게이트 구동기 회로(516)로부터 주사선(520)으로 인가된다. 게이트 주사 신호 G가 화소 TFT(526)에 입력되므로 TFT가 온 된다. 신호선(522)에는 블럭 제어 신호 BL에 의해 온 되는 아날로그 스위치(514)를 통해 공통 신호선 D1 내지 Dn으로 보내어지는 표시 신호 D가 공급된다. 표시 신호 D는 도통한 화소 TFT(526)를 통과한다.
도 2는 표시부(518)의 평면도이다. 표시부(518)는 화상 표시를 위한 복수의 화소가 행렬 형태로 배치된 영역이다. 도 2에서 나타낸 것과 같이 신호(데이터 버스)선(522), 주사(게이트 버스)선(520), 화소 전극(530)및 TFT(526)가 표시부(518)에 제공된다. 신호선(522)과 주사선(520)은 서로 직각이 되게 배치되며 서로 간에 형성된 격리막을 통해 전기적으로 서로 분리된다. 하나의 신호선(522)과 하나의 주사선(520)에 의해 획정된 직사각형 영역은 하나의 TFT(524)와 하나의 화소 전극(530)이 배치되는 화소 영역이다. TFT(524)는 주사선(520)상의 절연막 상에 선택적으로 형성되는 폴리실리콘 막(525)과 주사선(520)의 돌출부(게이트)로 형성된다. 각각의 화소에서 TFT(524)의 소스는 접촉 구멍(도시 생략)을 통해 화소 전극(530)과 연결되며, TFT(524)의 드레인은 접촉 구멍을 통해 해당 신호선(522)에 연결된다.
도 3은 표시 신호 D, 게이트 주사신호G 및 액정 표시 장치(510)의 블럭 B1 내지 Bn으로 인가되는 블럭 제어 신호 BL의 타이밍 차트이다.
도 3의 a 내지 f부에 나타낸 것과 같이, 게이트 구동기 회로(516)는 게이트 주사 신호 G를 고 레벨로 전환하여 고 레벨 게이트 주사 신호 G를 표시부(518)에 인가한다. 하나의 블럭 제어 기간 Tb 동안 고 레벨에서 유지되는 블럭 제어 신호 BL은 아날로그 스위치(514)로 인가되어 온 된다. 이 때 표시 신호 D는 블럭 제어 기간 Tb동안 공통 신호선 D1 내지 Dn을 통해 블럭 B1으로 각각 인가된다. 블럭 제어 기간 Tb와 신호선(522)의 시간 상수 Ts는 Tb가 Ts보다 크다고 가정된다.
표시 신호 D가 블럭 B1에 인가된 후 기간 Tb 동안에 하이(high)인 블럭 제어 신호 BL은 블럭 B2의 아날로그 스위치(514)로 인가된다. 이 때 표시 신호 D는 기간 Tb 동안 공통 신호선 D1 내지 Dn을 통해 블럭 B2에 인가된다. 상기 작동이 반복되어 표시 신호 D가 최종적으로 블럭 Bn에 인가된다. 그다음, 귀선 소거 기간 Tbk가 온다. 귀선 소거 기간 Tbk가 시작한 후 블럭 제어 기간 Tb가 경과할 때 표시부(518)로 인가된 게이트 신호 G가 저 레벨로 전환된다. 귀선 소거 기간 Tbk가 끝날 때 하나의 수평 주사 기간 Th가 끝난다. 그다음, 표시 신호 D가 블럭 B1으로부터 시작하여 블럭 B1 내지 Bn으로 인가되므로 다음 주사 작동이 수행된다.
도 3에서, Ton과 Toff는 각각 게이트 주사신호 G의 상승 및 하강 시간을 나타낸다. 귀선 소거 기간 Tbk는 블럭 제어 기간 Tb보다 충분히 더 길고, 조건 Tbk > Tb + Ton + Toff를 만족 시킨다.
블럭 제어 신호 BL은 아날로그 스위치(514)에 인가될 수 있으므로 블럭 B1내지 Bn의 모든 아날로그 스위치(514)들은 수평 주사 기간 Th 동안 동시에 온 된다.
상기 설명된 바와 같이 블럭 B1 내지 Bn은 순차적으로 선택되어 순차적으로 작동된다. 상기 블럭 순차 구동 작동을 구현하는 액정 표시 장치(510)에서의 블럭당 데이터 기입 시간 Tb는 (Th - Tbk)/n과 같다. 그러므로 블럭의 수 n이 액정 표시 장치(510)에서 작을수록 데이터 기입 시간 Tb는 더 길게 정해질 수 있다. 블럭당 데이터 기입 시간 Tb가 더 길어 지므로 데이터 기입 시간 Tb는 화소 TFT(526)의 특성의 분산 때문에 게이트 주사 신호 G의 상승 시간 Ton과 하강 시간 Toff 동안의 변화에 의해 덜 영향을 받는다. 그러므로 각 블럭마다 데이터 기입 시간 Tb를 충분히 확보할 수 있고 레이저 주사 줄 또는 왜곡 선과 같은 표시 실패의 발생을 막을 수 있다.
화소 TFT의 특성의 분산은 액시머 레이저의 최대 및 최소 에너지가 p 채널 폴리실리콘 TFT의 결정화가 봉장되는 액시머 레이저 펄스 투사 에너지의 범위 외에 위치한다는 사실에 기인한다.
도 4는 액정 표시 장치(510)의 등가 회로(546)를 나타낸다. 도 4에 따르면 출력 저항 RIC와 커패시턴스 CIC는 선 순차 구동기 IC 칩(512)에 상응한다. 저항 RL과 커패시턴스 CL은 공통 신호선 D1 내지 Dn에 상응한다. 커패시턴스 CL, n 채널 트랜지스터(532)와 p 채널 트랜지스터(534)는 하나의 아날로그 스위치(514)에 상응한다. 저항 RSL과 커패시턴스 CSL은 하나의 신호선(522)에 상응한다. n 채널 트랜지스터(536)는 하나의 화소 TFT(526)에 상응하고, 커패시턴스 CLC는 액정층(528)에 상응한다. 커패시턴스 CS는 축적 커패시턴스(530)에 상응한다.
도 5는 본 발명의 제 1 실시예에 따른 도 1에서 나타낸 구조에 근거를 하는 액정 표시 장치(540)를 나타낸다. 도 1에 나타낸 장치(540)는 주변 회로로 집적되고 저온 폴리실리콘 TFT를 사용하는 SXGA 액정 표시 장치이다. 도 5에서는 도 1에서 나타낸 부분들과 같은 부분들은 같은 참조 번호들이 주어진다.
액정 표시 장치(540)는 선 순차 구동기 IC 칩(512), 공통 신호선 D1 내지 D384, CMOS형 TFT 아날로그 스위치(514), 블럭 제어선 BL1 내지 BL10, 게이트 구동기 회로(516), 표시부(518), 쉬프트 레지스터 회로(542)와 버퍼 회로(544)를 포함한다. 쉬프트 레지스터 회로(542)와 버퍼 회로(544)는 블럭 신호 BL을 생성하는 회로를 형성한다. 쉬프트 레지스터 회로(542)에 시작 펄스 SP와 클럭 신호 CL 및 /CL이 공급된다. 쉬프트 레지스터 회로(542)의 작동 주파수는 예를들어 0.5 MHz이다.
표시부(518)는 10개의 블럭 B1 내지 B10으로 분할되며 각 블럭은 1204개의 주사선(520)과 3840개의 신호선(= 1280 x RGB)(522)을 갖는다. 각 셀(524)은 화소 TFT(526), 액정층(528)과 축적 커패시터(530)로 구성된다. p 채널 폴리실리콘 TFT로 형성된 화소 TFT(526)의 게이트는 상응하는 주사선(520)과 연결되고 그것의 드레인은 신호선(522)과 연결된다. 화소 TFT(526)의 소스는 액정층(528)과 축적 커패시터(530)와 연결된다.
각 블럭 B1 내지 B10은 384개의 아날로그 스위치(514)를 갖는다. 공통 신호선 D1 내지 D384는 각 블럭 B1 내지 B10에서 제공되는 아날로그 스위치(514)를 통해 신호선(522)에 연결 가능하다.
선 순차 구동기 IC 칩(512)은 상기 제 1 내지 제 5부를 포함한다. 또한, 선 순차 구동기 IC 칩(512)은 6 비트 입력 또는 8 비트 입력을 선택하는 기능을 가진 입력 포트와 버퍼 증폭 버퍼를 가진 384개의 출력 터미널을 가지는 출력 포트를 갖는다. 그러므로 장치(512)는 최대 384 비트의 블럭폭을 처리할 수 있는 성능을 가진다. 더우기, 장치(512)는 작동상 긴 공통 신호선이라 명명된 광폭의 데이터를 가지는 표시 블럭을 구동가능하게 하기 위해 최대 출력 저항이 대략 5 kΩ이하가 되도록 설계된다. 그러므로 장치(512)는 표시부(518)에 배치된 신호선(522)의 시간 상수 Ts를 향상 시킬수 있다.
선 순차 구동기 IC 칩(512)은 거기에서 생성된 표시 신호 D를 공통 신호선 D1 내지 D384를 통해 아날로그 스위치(514)로 인가한다. 쉬프트 레지스터(542)는 10개의 단을 갖는다. 쉬프트 레지스터(542)와 버퍼 회로(544)의 조합은 블럭 제어 신호 BL을 생성하고, 이 신호는 블럭 제어선 BL1 내지 BL10으로 전달되어 아날로그 스위치(514)를 온 시킨다.
액정 표시 장치(540)가 구동될 때 게이트 주사 신호 G는 게이트 구동기 회로(516)로부터 주사선(520)으로 인가된다. 게이트 주사 신호 G는 해당 화소 TFT(526)의 게이트로 인가된다. 공통 신호선 D1 내지 D384로 전달된 표시 신호 D는 블럭 제어 신호 BL에 의해 온 된 아날로그 스위치(514)를 통해 신호선(522)으로 인가된다. 그다음, 표시 신호 D는 화소 TFT(526)로 인가되어 화상이 형성된다.
각 아날로그 스위치(514)는 오직 n 채널 트랜지스터 또는 p 채널 트랜지스터로만 형성될 수 있다. 화소 TFT(526)는 오직 n 채널 트랜지스터 또는 p 채널 트랜지스터로만 형성될 수 있다.
도 6은 표시 신호 D, 게이트 주사 신호 G 및 블럭 B1 내지 B10으로 인가되는 블럭 제어 신호 BL의 타이밍 차트이다. 도 6에 따르면 고 레벨 게이트 주사 신호 G는 게이트 구동기 회로(516)로부터 표시부(518)로 인가된다. 그다음, 오직 기간 Tb(2.0 ㎲) 동안만 고 레벨에서 유지되는 블럭 제어 신호 BL은 블럭 B1의 아날로그 스위치(514)로 인가된다. 그다음, 아날로그 스위치(514)가 온 된다. 이 때, 표시 신호 D는 오직 기간 Tb 동안만 공통 신호선 D1 내지 D384를 통해 블럭 B1으로 인가되어 데이터가 해당 셀(520)내에 기입된다.
그다음 오직 기간 Tb 동안만 고 레벨인 고 레벨 블럭 신호 BL이 블럭 B2의 아날로그 스위치(514)로 인가된다. 그러므로 블럭 B2의 아날로그 스위치(514)가 온 된다. 이 때, 표시 신호 D가 오직 기간 Tb 동안만 공통 신호선 D1 내지 D384를 통해 블럭 B2로 인가되어 해당 셀(520)로 기입된다.
상기 작동은 반복적으로 수행되어 표시 신호 D는 블럭 B10으로 인가되어 해당 셀(520)로 쓰여진다. 그다음 귀선 소거 기간 Tbk, 예를 들면 5.0㎲이 온다.
귀선 소거 기간 Tbk가 시작한 후 기간 Tb가 경과할 때 게이트 주사 신호 G는 저 레벨로 전환된다. 귀선 소거 기간 Tbk가 끝날 때 하나의 수평 주사 기간 Th가 끝난다. 하나의 수평 주사 기간 Th의 길이는 예를 들어 25㎲(= 2.0㎲ x 10 블럭 + 5.0㎲)이다. 그다음 표시 신호 D는 다음 주사선이 구동되는 동안에 블럭 B1으로부터 시작하여 블럭 B1 내지 B10으로 인가된다. 도 6에서 Ton과 Toff는 각각 게이트 주사 신호 G의 상승 및 하강 시간을 나타낸다.
상기 설명된 바와 같이 액정 표시 장치(540)는 블럭 순차 구동 방식으로 작동된다. 표시부(18)는 10개의 블럭으로 분할되고 블럭당 데이터 기입 시간 Tb는 분할된 점 순차 구동 방식에서의 것보다 길게 설정될 수 있다. 그러므로 데이터 기입 시간 Tb는 화소 TFT(526)의 특성의 분산 때문에 게이트 주사 신호 G의 상승 시간 Ton과 하강 시간 Toff 동안의 변차에 의해 덜 영향을 받는다. 그러므로 각 블럭마다 데이터 기입 시간 Tb를 충분히 확보할 수 있고 레이저 주사 줄 또는 왜곡 선과 같은 표시 실패의 발생을 막을 수 있다.
더우기 블럭당 데이터 기입 시간 Tb가 분할된 점 순차 구동 방식에서의 것보다 길게 설정될 수 있기 때문에 표시 신호 D와 블럭 제어 신호 BL의 주파수를 철저하게 줄일 수 있다. 그러므로 화소 TFT(526)의 성능이 종래 장치 만큼 높을 필요가 없다. 그 결과로 액정 표시 장치(540)의 생산량 및 생산 마진을 상당히 향상할 수 있다.
쉬프트 레지스터(542)는 분할된 점 순차 구동 방식의 액정 표시 장치에서 사용된 쉬프트 레지스터 회로의 단 만큼 많지 않은 10개의 단을 갖는다. 그리고 쉬프트 레지스터 회로(42)의 작동 주파수는 종래 장치의 것보다 낮다. 그러므로 신호의 전파 지연으로 인한 표시 실패의 발생을 막을 수 있다.
더우기 액정 표시 장치(540)는 디지탈 신호를 해당 아날로그 신호로 전환하고 그 결과로 생기는 표시 신호 D를 시분할 형식으로 블럭으로 전달하는 선 순차 구동기 IC 칩(512)을 포함한다. 그러므로 폴리실리콘 TFT를 사용하는 종래 액정 표시 장치를 제어하기 위해 특별히 설계된 관련된 외부 제어 회로와 IC 칩의 제공이불필요하다. 그러므로 액정 표시 장치(540)의 생산비가 절감될 수 있고 소비 전력도 절감될 수 있다.
만약 선 순차 구동기 IC 칩(512)이 폴리실린콘 패널과 비결정질 실리콘 페널 모두를 처리 가능한 표준화된 구동기 IC 칩이면 액정 표시 장치의 생산비 절감, 정밀도와 성능을 추가 향상시키는 것이 가능하다.
본 발명가는 도 4에 나타낸 상응하는 회로(546)의 시간 상수 부분을 분석한 결과로써, 표시부(518)에서의 신호선(522)의 시간 상수 Ts(CSL x RSL) 보다 블럭 제어 기간 Tb를 크게 만들지 않고서는 레이저를 사용하는 결정화 공정 동안 생기는 개별 화소 TFT 간의 성능 차이를 감소시키는 것이 불가능하다는 점을 발견하였다. 게다가 하나의 블럭에서 처리되는 비트의 수가 블럭의 수보다 커야하는 것이 일반적으로 요구된다. 더우기, 하나의 블럭에서의 비트의 수가 표시부(518)의 수평 화소의 근수(root)보다 커야하는 것이 요구된다. 상기 요구사항이 SXGA 패널에 적용될 때 하나의 블럭의 비트수는 38401/2(대략 62) 보다 크다. 블럭 제어 기간 Tb는 다음과 같은 하기 조건으로부터 획득될 수 있다. 최소 블럭 제어 기간 Tmin은 대략 수평 기간 25㎲의 1/62 즉, 대략 0.4㎲이다. 그러므로 액정 표시 장치(540)에서 블럭 제어 기간 Tb는 2㎲로 설정되고, 표시부(518)는 10개의 블럭으로 분할된다(블럭당 384 비트). 블럭 제어 기간(데이터 기입 기간) Tb 2㎲은 공지된 16-분할 점 순차 구동기 방식의 데이터 기입 기간 Tb(약 160㎱)의 12.5배이다.
다른 블럭으로 데이터 기입를 하는 것과 같은 방법으로 마지막 블럭 B10으로 데이터 기입를 구현하기 위해서 귀선 소거 기간 Tbk가 적어도 블럭 제어 기간 Tb보다 길 필요가 있다. 조건 Tbk > Tb + Ton + Toff를 만족 시키는 것이 권장된다. 상기를 염두하여 귀선 소거 기간 Tbk가 본 발명에서는 5㎲로 설정된다.
블럭의 수와 블럭 제어 기간 Tb는 본 발명의 개념이 만족되는한 무작위로 선택될 수 있다. 예를 들어, 수평 주사 기간 Th는 25㎲로 설정될 수 있지만 프레임 주파수를 고려하여 변동될 수 있다. 예를 들어 프레임 주파수가 60Hz일 때 수평 주사 기간 Th는 대략 16㎲이다. 상기 설명된 바와 같이 TFT의 성능을 고려하여 최대 블럭 수와 최대 블럭 기간을 선택할 수 있다.
표 1은 다양한 표시 형식에 따른 블럭의 수와 블럭폭의 예를 나타낸다.
표시 형식 수평 방향에서의 화소의 수 수직 방향에서의 화소의 수 수평/수직 비율 수평 기간 Th 블럭 폭 (비트) 블럭의 수
VGA 1800(600xRGB) 480 5:4 ~35㎲ 300600 63
SVGA 2400(800xRGB) 600 4:3 ~28㎲ 200300400600 12864
XGA 3072(1024xRGB) 768 4:3 ~22㎲ 256512 126
SXGA 3840(1280xRGB) 1024 5:4 ~16㎲ 384768 105
UXGA 4800(1600xRGB) 1200 4:3 ~14㎲ 200300400600 2416128
QXGA 6144(2048xRGB) 1536 4:3 ~11㎲ 2565121024 24126
HD1 3840(1280xRGB) 720 16:9 ~23㎲ 384768 105
HD2 5760(1920xRGB) 1080 16:9 ~15㎲ 240384480960 2415126
상기값들은 30 프레임/초 와 60 필드/초의 조건하에 계산된 것이다.
표 1에서 나타낸 것과 같이 각각의 표시 형식으로 수평 방향에서의 화소의수는 200, 240, 256, 300 또는 384 비트인 각 블럭(비트) 폭의 정배수이다. 블럭 폭을 확장하기 위해 짝수로 설정되는 각 표시 형식에서의 블럭 수가 바람직하다. 더우기 블럭의 수가 각 표시 형식에서 선택되므로 블럭 기입 시간을 확보하기 위해 블럭 기입 시간이 1㎲보다 긴 것이 바람직하다.
도 7은 액정 표시 장치(540)에서 사용되는 게이트 구동기 회로(516)의 회로도이다.
도 7에서 나타낸 것과 같이 게이트 구동기 회로(516)는 양방향 스위치 부(550), 쉬프트 레지스터부(552), 멀티플렉서부(554)와 출력 버퍼부(556)를 포함한다.
양방향 스위치 부(550)는 트랜지스터(558,560,562,564)를 포함한다. 쉬프트 레지스터부(552)는 트랜지스터(566,568,570,572,574,578,580), 인버터(582,583)와 NAND 회로(584)를 포함한다. 멀티플렉서부(554)는 4개의 NAND 회로(586,588,590,592)로 형성된 4 비트 멀티플렉서를 포함한다. NAND 회로(586,588,590,592)의 하나의 끝은 인버터(583)를 통해 NAND회로와 연결된다. 출력 버퍼부(556)는 인버터(594,596,598,100,102,104,106,108,110,112,114,116)를 포함한다. 인버터(594,100,106,112)는 멀티플렉서부(554)의 NAND 회로(586,588,590,592)와 연결된다. 인버터(598,104,110,116)는 표시부(518)와 연결된다.
게이트 구동기 회로(516)는 4 비트 멀티플렉서부(554)를 사용한다. 그러므로 쉬프트 레지스터의 단수는(256임) 종래 기술에서 사용된 것(1024임)의 1/4이 될 수있다. 그러므로 생산량과 전력 소모를 향상할 수 있다.
도 8은 쉬프트 레지스터부(542)와 액정 표시 장치(540)에서 사용되는 버퍼 회로(544)의 회로도이다. 도 8에서 나타낸 바와 같이 쉬프트 레지스터부(542)는 10개의 D형 플립플롭(D-FF)(120,121,...,129)로 구성되고, 버퍼 회로(544)는 인버터(130,131,...,153)로 구성된다. 플립플롭(120)과 버퍼(130,131,...,135)는 표시부(518)의 블럭 B1과 연관된 블럭 제어 신호 BL을 생성하는 회로를 형성한다. 플립플롭(120,121,...,129)은 서로 같은 구조를 갖는다.
도 9는 도 8에 나타낸 D형 플립플롭(120)의 회로도이다. 도 10은 블럭 B1과 연관된 버퍼 회로(544)의 인버터(130,131,...,135)의 회로도이다.
도 9에서 나타낸 바와 같이 플립플랍(120)은 트랜지스터(154,155,...,163)로 구성된다. 도 10에서 나타낸 바와 같이 인버터(130,131,...,135)는 트랜지스터쌍(170과 171, 172와 173,....,180과 181)으로 구성된다. 시작 펄스 SP는 도 9에서 나타낸 바와 같이 플립플롭(120)의 트랜지스터(155,156)의 게이트로 인가된다. 플립플롭(120)의 출력 신호는 버퍼 회로(544)를 형성하는 트랜지스터(170,171)의 게이트로 인가된다. 블럭 제어 신호 BL은 도 10에서 나타낸 바와 같이 버퍼 회로(544)의 N 출력 터미날(183)과 P 출력 터미날(182)을 통해 각각 출력되고는 상보 신호를 포함하며, 또한 표시부(518)의 블럭 B1의 아날로그 스위치(514)로 인가된다.
도 11은 액정 표시 장치(540)의 평면도이다. 도 11에서 나타낸 바와 같이 액정 표시 장치(540)는 인쇄 회로 기판(200), 공통 기판(202), 커넥터(204), TAB-IC장치(206), 제어 회로(208), 데이터 구동기(210), 두개의 256 비트 게이트 구동기(212)와 표시 영역(214)으로 구성된다. 게이트 구동기(212)는 장치(540)의 반대측에 배치된다.
TAB-IC 장치(206)는 도 1에서 나타낸 바와 같이 선 순차 구동기 IC(512)의 기능을 가진 IC 칩이다. 데이터 구동기(210)는 쉬프트 레지스터 회로(542), 버퍼 회로(544)와 아날로그 스위치(514)를 포함한다. 게이트 구동기(212)와 표시 영역(214)은 각각 게이트 구동기 회로(516)와 표시부(518)에 상응한다.
제어 회로(208)는 인쇄 회로 기판(200)상에 형성된다. 제어 회로(208)는 게이트 어레이, 선 메모리, 타이밍 회로를 포함하고 액정 표시 장치(540)의 부분들을 제어한다. 인쇄 회로 기판(200)은 표시 영역(214)과 같은 높이이다. 그러므로 액정 표시 장치(540)는 얇게 만들어질 수 있다.
도 12는 TAB-IC 장치(206)의 확대도이다. 도 12에서 나타낸 것과 같이 TAB-IC 장치(206)는 입력 터미날부(216), 출력 터미날부(218), 구동기 IC 칩(220)및 관통 터미날부(222)를 포함한다. 관통 터미날부(222)는 도 11에서의 게이트 구동부(222) 및 다른 관련부와 직접 연결된다.
구동기 IC 칩(220)은 TAB-IC 장치(206)상에 설치되나 COG(Chip On Glass) 설치 형식 또는 TCP로 설치될 수 있으므로 칩(220)이 공통 기판(202)상에 직접 설치된다. 터미날 크림핑 단계를 단순하게 하기위해 TAB-IC 장치(206)는 그의 게이트측과 데이터 측의 제어선과 클럭 신호선과 같은 공통 신호선 이외에 관통선을 갖는다. 상기 관통선은 인쇄 회로 기판(200)과 연결된다. 그러므로 상기 공통선에 상응하는 선들을 별도로 제공하기 위해서 액정 표시 장치(540)에 탄력적인 인쇄 회로 기판과 같은 부품을 제공할 필요가 없다.
선 순차 구동기 IC 장치(512)에 인가된 디지탈 신호는 입력 진폭 2.5V ~ 3.8V와 출력 진폭 7.5V 내지 16V를 가진 장치(512)에 의해 출력되는 아날로그 신호를 갖는다. 장치(512)는 아날로그 출력 신호의 큰 다이나믹 범위를 갖기 때문에 장치(512)는 TN형 액정뿐만 아니라 저 전압으로 구동되는 액정, 수직 배향 액정 또는 IPS(In-Plane Switching) 패널 액정에도 적용될 수 있다.
도 13,14,15는 같은 참조 번호가 주어진 도 11에 나타낸 부품들과 같은 액정 표시 장치(540)의 또 다른 설치 배치를 나타낸다.
도 13에서의 액정 표시 장치(540)는 데이터 구동기(220)가 상부와 하부의 두개의 부분으로 분할되어 있는 대향(facing) 구동형 시스템을 사용한다. 그러므로 주변 회로를 수용하기 위한 TFT 기판(396)상의 상부 면적을 줄일 수 있다. 인쇄 회로 기판(200)은 도 13에서의 장치의 좌측에 위치한다.
도 14와 15는 각각 두개의 TAB-IC 장치(206)가 사용되는 배치를 나타낸다. 이 배치는 상대적으로 작은 크기의 액정 표시 장치에 효과적이다. 두개의 TAB-IC 장치(206)를 사용함으로써 각 장치(206)는 오직 하나의 장치(206)가 사용될 때 필요한 만큼의 높은 성능이 요구되지 않는다. 더우기 공통 신호선의 부하를 줄일 수 있다. 특히, 1600 x 1200 화소를 가진 USGA 패널, 2048 x 1536 화소를 가진 QXGA와 같은 대형 고정밀 패널을 형성하기 위해 두개 또는 그 이상의 선 순차 구동기 IC 장치(412)를 사용하는 것이 유용하다. 그러므로 각 블럭의 비트 수는 데이터 기입시간을 연장하기 위해 증가될 수 있고, 공통 신호선의 시간 상수는 줄여질 수 있다. 게다가 패널의 축소도 실현될 수 있다.
표 2는 도 13,26,27에서의 배치에서 데이터 구동기(210)로 인가되는 데이터를 나타낸다.
상부(좌측)데이터 구동기 하부(우측)데이터 구동기
A 홀수 선 데이터 짝수 선 데이터
B 홀수 화소 RGB 데이터 짝수 화소 RGB 데이터
C 블럭 전반의 데이터 블럭 후반의 데이터
D 임의 군1 임의 군2
각 선 순차 구동기 IC 장치(512)가 공통 신호선의 각 군에 각각 연결되는 배치를 사용할 수 있다. 즉, 상부(좌측) 공통 신호선은 하부(우측) 공통 신호선에 연결될 필요가 없다. p 채널 폴리실리콘 TFT로 형성된 아날로그 스위치는 작동 증폭기와 같은 전환 기능을 가진 전자회로로 대체될 수 있다.
그런데, 만약 저온 p 채널 폴리실리콘 TFT를 사용하는 액정 표시 장치가 화소 피치(pitch)를 좁힘으로써 패널 크기를 줄어질 수 있도록 수정될 수 있을 경우 액정 표시 장치가 저 생산가와 고 생산성으로 생산될 수 있다. 그러나 저온의 p 채널 폴리실리콘 TFT는 큰 설계 규칙을 갖는다. 이것이 화소 피치의 감소를 방해한다. 또한 만약 화소 피치가 협소해진다면 기판상의 주변 영역에서 주변 회로를 배치 하기가 어려울 수 있다.
상기를 염두하여 하기에 설명될 액정 표시 장치(340)는 각각 단수의 공통 입력 터미널을 갖는 2 비트 아날로그 스위치(314)를 사용하고 블럭 순차 구동 형식으로 작동한다. 상기 구조는 화소 피치를 협소하게 할 수 있다.
도 16은 본 발명의 제 2 실시예에 따른 액정 표시 장치(340)의 블럭도이다. 특히 도 16에서 나타낸 장치는 주변 회로와 통합된 1.8 인치 반사형 투사 액정 장치이다.
도 16에서 나타낸 바와 같이 액정 표시 장치(340)는 선 순차 구동기 IC 장치(312), 아날로그 스위치(314), 게이트 구동기(316,317), 표시부(318), 공통 전극(336,338)과 정전기 방지부(342)를 포함한다.
좌측에 위치한 게이트 구동기(316)는 레벨 쉬프터(320), 256 비트 쉬프트 레지스터(324), 4 비트 멀티플렉서(328)와 버퍼(332)를 포함한다. 우측에 위치한 게이트 구동기(317)는 레벨 쉬프터(322), 256 비트 쉬프트 레지스터(326), 4 비트 멀티플렉서(330)와 버퍼(334)를 포함한다.
표시부(318)는 1024개의 주사선과 1280개의 신호선을 갖는다. 표시부(318)는 4개의 블럭 B1 내지 B4로 분할된다.
도 16의 장치는 각각이 n 채널 MOS TFT인 1280개의 아날로그 스위치(314)를 갖는다. 1280개의 아날로그 스위치(314)는 각 320개의 아날로그 스위치(314)를 갖는 4개의 군으로 배치된다. 아날로그 스위치(314)의 네개의 군들은 각각 블럭 B1 내지 B4에 상응한다.
블럭 B1에 상응하는 320개의 아날로그 스위치(314)는 표시부(318)의 좌측 절반영역에 배치되는 신호선 #1 내지 #640 중의 홀수 번호 신호선에 각각 연결된다. 블럭 B2에 상응하는 320개의 아날로그 스위치(314)는 표시부(318)의 우측 절반영역에 배치되는 신호선 #641 내지 #1280 중의 홀수 번호 신호선에 각각 연결된다. 블럭 B3에 상응하는 320개의 아날로그 스위치(314)는 신호선 #1 내지 #6400 중의 짝수 번호 신호선에 각각 연결된다. 블럭 B4에 상응하는 320개의 아날로그 스위치(314)는 신호선 #641 내지 #1280 중의 짝수 번호 신호선에 각각 연결된다. 블럭 제어선 BL1 내지 BL4는 해당 아날로그 스위치(314)에 연결된다.
아날로그 스위치(314)는 외부에서 제공되는 블럭 제어 신호 생성 회로(나타나 있지 않음)로 부터 블럭 제어선 BL1 내지 BL4로 전달되는 블럭 제어 신호 BL에 의해 제어된다. 각 아날로그 스위치(314)는 p 채널 MOS TFT일 수 있다. 블럭 신호 생성 회로는 액정 표시 장치(340)내에서 제공될 수 있는 4 단 쉬프트 레지스터 회로와 버퍼 회로로 구성될 수 있다.
320 비트 구조의 선 순차 구동기 IC 장치(312)는 장치(340)의 종단부에 배치되고 공통 신호선으로부터 수직으로 연장하는 신호선을 통해 공통 신호선 D1 내지 D320으로 연결된다. 선 순차 구동기 IC 장치(312)는 데이터를 기입할 때의 표시 신호 D의 상승 및 하강 시간을 감소시키기 위해 10 kΩ 이하의 출력 저항 RIC를 갖는다. 공통 신호선 D1 내지 D320은 아날로그 스위치(314)에 연결된다.
도 17은 표시부(318)에서 제공되는 하나의 셀(310)과 아날로그 스위치(314)의 회로도이다. 트렌지스터(302)와 샘플링 커패시던스(304)로 구성된 아날로그 스위치(314)는 블럭 B1과 연관되는 신호선 #1(301)에 연결된다. 셀(310)과 정전기 방지부(342)는 신호선(301)에 연결된다. 트랜지스터(302)의 게이트는 블럭 제어선 BL1으로 전달되는 블럭 제어 신호 BL을 공급받는다. 트랜지스터(302)가 켜졌을 때 공통 신호선 D1으로 전달된 표시 신호 D는 트렌지스터(302)를 통해 셀(310)로 인가된다. 셀(310)은 저온의 p 채널 TFT로 형성된 이 중 게이트 TFT(306), 액정층(308)및 축적 커페시턴스(309)를 포함한다. 게이트 주사 신호 G가 주사선(303)으로 부터 이 중 게이트 TFT(306)의 두개의 게이트 터미널로 인가될 때 TFT(306)가 온 돠고 표시 신호 D는 신호선(301)으로부터 셀(310)로 인가된다.
도 18은 4㎛ 설계 규칙을 사용하는 아날로그 스위치(314)의 배치를 나타낸다. 도 18에서 나타낸 바와 같이 2개의 인접하는 아날로그 스위치(314)들이 한 쌍이 된다. 두개의 아날로그 스위치(314)의 입력 터미널은 단수의 공통 신호선에 연결된다. 두개의 아날로그 스위치(314)의 출력 터미널은 해당 홀수 및 짝수 신호선에 각각 연결된다. 두개의 아날로그 스위치(314)는 블럭 제어선 BL1 및 BL3 또는 BL2 및 BL4에 연결된다. 홀수 또는 짝수 신호선과 연결된 두개의 아날로그 스위치(314) 중 하나는 두개의 블럭 제어선에 의해 선택된다. 그다음 표시 데이터 D가 선택된 아날로그 스위치(314)를 통해 표시부(318)에 인가된다.
상기 설명된 바와 같이 두개의 아날로그 스위치(314)가 한쌍의 조가되고, 하나의 표시 신호 입력 터미널을 공유하는 한편 표시부(318)의 신호선에 연결된 출력 터미널을 각각 갖는다. 그러므로 두개의 아날로그 스위치(314)는 28㎛의 협소 피치로 배치될 수 있다. 더우기 두개의 아날로그 스위치(314)에 연결된 입력 신호선의 수가 반으로 줄 수 있게 되므로 다른 층 레벨에 배치된 입력 신호선은 감소된 수의 교차점에서 서로 교차한다. 그러므로 아날로그 스위치(314)의 기생(parasitic) 커페시던스에 의해 발생된 신호 지연이 감소될 수 있고 생산성이 향상될 수 있다.
도 19는 표시부(318)의 좌측 절반상에 배치되고 640 비트인 아날로그스위치(314)와 공통 신호선(320)간의 연결을 나타낸다. 도 20은 표시부(318)의 우측 절반상에 배치되고 640 비트인 아날로그 스위치(314)와 공통 신호선(320)간의 연결을 나타낸다. 도 21은 표시 신호 D, 게이트 주사 신호 G1 및 G2와 액정 표시 장치(340)에 적용된 블럭 B1 내지 B4로 인가되는 블럭 제어 신호 BL의 타이밍 차트이다.
도 21의 부분 (a) 내지 (g)에서 나타낸 바와 같이 고 레벨의 게이트 주사 신호 G1은 게이트 구동기 회로(316)로 부터 표시부(318)의 제 1 게이트로 인가된다. 그다음 오직 기간 Tb 동안(예, 2.5㎲)만 고 레벨로 유지되는 블럭 제어 신호 BL은 스위치들이 온 된 블럭 B1의 아날로그 스위치(314)로 인가된다. 그다음 오직 기간 Tb 동안만 공통 신호선 D1 내지 D320으로 전해진 표시 신호 D는 아날로그 스위치(314)를 통해 표시부(318)의 좌측 절반상에 배치된 신호선 #1 내지 #640 중의 블럭 B1과 관련된 홀수 신호선과 연결되는 셀(310)에 인가된다.
그다음 오직 기간 Tb 동안만 고 레벨로 유지되는 블럭 제어 신호 BL은 블럭 B2의 아날로그 스위치(314)로 인가되어 스위치들이 온 된다. 그다음, 오직 기간 Tb 동안만 공통 신호선 D1 내지 D320으로 전해진 표시 신호 D는 아날로그 스위치(314)를 통해 표시부(318)의 우측 절반상에 배치된 신호선 #641 내지 #1280 중의 블럭 B1과 관련된 홀수 신호선과 연결되는 셀(310)에 인가된다.
그다음 오직 기간 Tb 동안만 고 레벨로 유지되는 블럭 제어 신호 BL은 블럭 B3의 아날로그 스위치(314)로 인가되어 스위치들이 온 된다. 그다음 오직 기간 Tb 동안만 공통 신호선 D1 내지 D320으로 전해진 표시 신호 D는 아날로그 스위치(314)를 통해 표시부(318)의 좌측 절반상에 배치된 신호선 #1 내지 #640 중의 블럭 B1과 관련된 짝수 신호선과 연결되는 셀(310)에 인가된다.
그다음 오직 기간 Tb 동안만 고 레벨로 유지되는 블럭 제어 신호 BL은 블럭 B4의 아날로그 스위치(314)로 인가되어 스위치들이 온 된다. 그다음, 오직 기간 Tb 동안만 공통 신호선 D1 내지 D320으로 전해진 표시 신호 D는 아날로그 스위치(314)를 통해 표시부(318)의 우측 반상에 배치된 신호선 #641 내지 #1280 중의 블럭 B1과 관련된 짝수 신호선과 연결되는 셀(310)에 인가된다.
상기 방법에서 데이터는 블럭 B1 내지 B4의 셀로 기입된다.
그다음 6.0㎲일 수 있는 귀선 소거 기간 Tbk로 작동이 들어간다. 귀선 소거 기간 Tbk가 시작한 후 시간이 2.5㎲과 같거나 길 때 게이트 주사 신호 G는 저 레벨로 전환된다. 귀선 소거 기간 Tbk가 끝날 때 수평 주사 기간 Th가 끝난다. 수평 주사 기간 Th의 길이는 예를들어 16㎲이다.
그다음 고 레벨 게이트 주사 신호 G2는 게이트 구동기 회로(316)로부터 표시부(318)의 제 2 게이트로 인가되고 상기 설명된 것과 같은 방법으로 표시 신호 D가 인가된다. 게이트 주사 신호의 상승 및 하강 시간 Ton 및 Toff는 1.5㎲보다 짧다.
일반 선 순차 구동 방법에서 구동기 IC 장치의 모든 비트의 수는 수평 방향으로 배치되는 화소의 수와 동일하다. 그러므로 구동기 IC 장치의 출력 터미널은 수평 방향으로 배치된 화소의 피치와 같은 피치로 배치된다. 구동기 IC 장치의 출력 터미널의 배치에서의 피치상 한계 때문에 20 내지 30㎛와 동일한 협소한 화소 피치를 구현하기가 매우 어렵다.
그와 대조적으로 액정 표시 장치(340)는 단일수의 선 순차 구동 IC 장치(312)가 공통 신호선과 블럭 제어선 BL1 내지 BL4와 조합을 시분할 형식으로 선택하여 표시 신호 D를 표시부(318)에 인가하도록 구성된다. 그러므로 IC 구동기(312)를 설치하기 위한 공간을 블럭수의 역수(reciprocal)로 줄일 수 있다. 그러므로 표시부(318)의 화소 피치가 감소될 수 있다. 더우기 도 16과 17에서 나타낸 바와 같이 데이터 구동기 회로가 단순화될 수 있으므로 액정 표시 장치(340)는 향상된 신뢰도를 가지며 저가의 생산비로 생산될 수 있다.
블럭 제어 기간 Tb는 상기 언급된 길이로 제한되지 않고 본 발명의 개념이 만족되는한 선택될 수 있다.
도 22와 23은 각각 액정 표시 장치(340)의 실질적인 구조의 평면도와 단면도이다. 도 22에서 나타낸 바와 같이 액정 표시 장치(340)는 레벨 쉬프터(320,22), 게이트 구동기(316,317), 공통 전극(336,338), 정전기 방지부(342), TAB-IC 장치(370), 커넥터(372), 인쇄 회로 기판(374), 밀봉부(376), 공통 기판(378)과 표시 영역(380)을 포함한다. 도 23에서 나타낸 바와 같이 액정 표시 장치(340)의 단면은 표시 영역(380), 터미널(388), 대향된 차광부(382), ITO(Indium Tin Oxide) 막(384), 반사 전극(386), 터미널(388), 주변 회로부(390), TFT측 광 차단 막(392), 단락 고리(394)와 TFT 기판(396)을 포함한다.
TAB-IC 장치(370)는 도 16에서의 선 순차 구동기 IC 장치에 상응하는 IC 칩이다. 표시 영역(380)은 도 16에서의 표시부(318)에 상응한다. 게이트 구동기(316,317)와 공통 전극(336,338)과 같은 패널로부터 연장되는 모든리드(lead) 선은 TAB-IC 장치(370)상에 제공된다. TAB-IC 장치(370)의 입력 터미널은 인쇄 회로 기판(374)에 연결된다.
도 24는 COG 설치 방식을 사용하는 액정 표시 장치(340)의 단면도이다. 도 24에서 나타낸 바와 같이 선 순차 구동기 IC 장치인 IC 칩(404)은 크림프 형식으로 직접 TFT 기판(396)에 부착된다. 그러므로 장치(340)의 투사 패널이 소형화 될 수 있다.
도 25는 도 22에서의 인쇄 회로 기판(374)의 외주 단면도이다. 도 25에서 나타낸 바와 같이 인쇄 회로 기판(374)의 외주에 TAB 테이프(400), IC 칩(404), 고정 스크류(406), 전자 부품(408) 및 방열기(410)가 있다. TAB 테이프(400)는 구부려져서 그의 입력 터미널은 크림프 방식으로 인쇄 회로 기판(374)에 부착된다. 인쇄 회로 기판(374)과 TFT 기판(396)은 방열기(410)에 고정된다.
본 발명의 제 1 실시예에서 개량된 점을 갖는 본 발명의 제 3 실시예에 대하여 이제 설명한다.
본 발명의 제 1 및 2 실시예를 따른 상기 언급된 액정 표시 장치는 n=8을 가진 블럭 제어 선 BL1 내지 BL8을 갖는다. 도 26에 나타낸 바와 같이 다른 블럭들의 모든 블럭 제어선 BL1 내지 BL8은 동일한 폭을 갖지만 다른 길이를 갖는다. 그러므로 시작점에서 끝점까지의 블럭 제어선 Bl1 내지 BL8의 저항값은 블럭마다 상당히 서로 다르다. 블럭 제어선 Bl1 내지 BL8이 길이 L과 폭 W0을 갖는 직사각형 영역에 배치되고 그 직사각형 영역은 각각 제 1 블럭 B1 내지 제 8 블럭 B8에 상응하는 8개의 영역으로 분할것으로 가정한다.
표 3은 시작점에서 끝나는점까지의 각 분할된 영역에 있는 일정한 폭을 가진 블럭 제어선 BL1 내지 BL8의 저항값을 계산함으로써 획득된 데이터이다.
제1영역 제2영역 제3영역 제4영역 제5영역 제6영역 제7영역 제8영역 저항Ω
제1블럭 16.7 127.5
제2블럭 16.7 16.7 382.6
제3블럭 16.7 16.7 16.7 637.7
제4블럭 16.7 16.7 16.7 16.7 892.8
제5블럭 16.7 16.7 16.7 16.7 16.7 1147.9
제6블럭 16.7 16.7 16.7 16.7 16.7 16.7 1403.0
제7블럭 16.7 16.7 16.7 16.7 16.7 16.7 16.7 1658.1
제8블럭 16.7 16.7 16.7 16.7 16.7 16.7 16.7 16.7 1913.2
시뮬레이션에서 블럭 제어선 BL1 내지 BL8이 배치되는 직사각형 영역의 폭 W0은 387.2㎛이며, 인접한 블럭 제어 선들 간의 간격은 8㎛이다. 제 1 블럭 제어선 BL1은 블럭 제어 신호 BL, 즉 BC1과 /BC1을 공급 받는다. 마찬가지로 제 2 내지 8 블럭 제어선(16)은 블럭 제어 신호 BC2 및 /BC2와 BC8 및 /BC8을 공급 받는다. 표 3에서 저항값 이외의 수치의 단위는 마이크론(㎛)이다.
도 27은 제 1 내지 8 블럭 제어선의 저항값을 나타내는 도면이다. 표3과 도 27에서 나타낸 바와 같이 다른 블럭들에서의 블럭 제어선은 상당히 다른 저항값을 갖는다. 블럭 제어선은 하나의 블럭의 384개 아날로그 스위치(514)의 게이트 커페시던스 값의 합에 해당하는 부하를 갖는다. 하나의 아날로그 스위치(514)의 커페시던스 값은 약 1 ㎊이고 블럭당 부하는 대략 384 ㎊이다. 그러므로 비교적 긴 블럭 제어선 BL1 내지 BL8을 통해서 전해진 신호는 깍이게 된다. 이에 의해 표시의 실패가 유발된다.
더우기 본 발명의 제 1 및 2 실시예에 따른 액정 표시 장치는 짧은 시간 동안 기입 데이터를 화소로 완성하기 위해 비교적 넓은 채널 폭을 가진 아날로그 스위치(514)를 필요로 하는 배치를 갖는다. 그러므로 아날로그 스위치(514)를 형성하기 위해 유리 기판상에 큰 영역을 제공해야된다.
더우기 표시 실패는 폴리실리콘 TFT의 제작 공정 동안 도입되는 소자들과 TFT의 구동과 관련된 소자들에 기인할 수 있다.
하기의 설명에서는 간략히 하기 위하여 수평 방향을 따라 배치되는 패널의 화소 수가 800 x 3 (R,G,B)이고, 수직 방향을 따라 배치되는 패널의 화소 수가 600이라고 가정한다.
도 28에서 나타낸 바와 같이 블럭 B1 내지 B8에 해당하는 각 분할된 영역에서의 블럭 제어선(567)은 각각 다른 폭을 갖는다. 특히, 16개의 블럭 제어선(567)은 블럭 B1에 상응하는 직사각형 영역(폭 W0와 길이 L)의 제 1 블럭 제어선 배치 영역에 배치된다. 14개의 블럭 제어선이 블럭 B2에 해당하는 제 2 영역에 배치되고, 12개의 블럭 제어선이 블럭 B3에 해당하는 제 3 영역에 배치된다. 상기 설명된 것과 같이 블럭의 위치가 직사각형 영역의 우측에 근접할 수록 확장된 폭을 가진 블럭 제어선의 수가 감소된다.
일반적으로 본 발명의 제 3 실시예에 따른 하기 설명된 표현이 만족된다:
w = (Wo - (n - 1)S)/n
여기에서 Wo는 각 분할된 영역의 폭을 나타내고, w는 블럭 제어선의 폭을 나타내고, n은 블럭 제어선의 수를 나타내고, S는 인접한 블럭 제어선들 간의 간격을 나타낸다.
본 발명의 제 3 실시예에서 인접한 영역은 비교적 협소한 폭을 갖는 선에 의해 연결된다. 상기 선은 블럭 제어선(567)의 전체 길이에 비교하여 극히 짧다(대략 1/200). 그러므로 협소선은 블럭 제어선의 저항값을 증가 시키지 않는다. 인접 영역들 사이에 삽입되는 선은 선의 폭이 점차로 줄어드는 점차 가늘어지는(Taper) 형태로 형성될 수 있다.
표 4는 제 1 내지 제 8 분할된 영역에서의 블럭 제어선의 폭과 각 저항값의 예를 나타낸다. 표 4에서 제 1 블럭 제어선(567)은 블럭 제어선 신호 BC1과 /BC1을 공급 받는다. 마찬가지로, 제 2 내지 8 블럭 제어선(567)은 블럭 제어선 신호 BC2 및 /BC2 내지 BC8 및 /BC8을 공급 받는다. 표 4에서 저항값 이외의 수치의 단위는 마이크론(㎛)이다. 블럭 제어선의 폭은 블럭 제어선(567)이 배치된 직사각형 영역의 폭 W0이 대략 380㎛이고 인접 블럭 제어선 간의 간격이 8㎛라는 조건하에 계산된다.
제1영역 제2영역 제3영역 제4영역 제5영역 제6영역 제7영역 제8영역 저항Ω
제1블럭 16.8 63.4
제2블럭 16.8 20.3 168.3
제3블럭 16.8 20.3 25 253.5
제4블럭 16.8 20.3 25 31.6 320.9
제5블럭 16.8 20.3 25 31.6 41.5 372.2
제6블럭 16.8 20.3 25 31.6 41.5 58 409.0
제7블럭 16.8 20.3 25 31.6 41.5 58 91 432.4
제8블럭 16.8 20.3 25 31.6 41.5 58 91 190 443.6
도 29는 제 1 내지 제 8 블럭 제어선의 저항값을 나타낸 도면이다. 표 4와 도 29에서 나타낸 바와 같이 최소 저항값(제 1 블럭 제어선의 저항값)과 최대 저항값(제 8 블럭 재어선의 저항값)의 차는 400Ω 이하이다. 그러므로 본 발명의 제 3실시예에 의하면 종래 기술에 비하여 다른 블럭들의 저항값 간의 차를 줄일 수 있다(도 27 참조). 더우기 본 발명의 제 3 실시예에 의하면 최대 저항값이 상당히 줄게 되므로 블럭 제어신호의 파형이 깍이는 것이 억제될 수 있어 향상된 표시 품질을 얻을 수 있다.
이제 본 발명의 제 4 실시예에 대해 설명한다.
도 30은 본 발명의 제 4 실시예에 따른 액정 표시 패널상에 형성되는 블럭 제어선의 배선 패턴을 보여주는 개략도 이다. 도 30에서 이전 도면에서 설명된 것과 같은 부분은 같은 참조 번호를 부여하고 그에 대한 상세 설명은 생략한다.
도 30에 나타낸 블럭 제어선의 배선 패턴은 그의 폭을 임의로 선택하여 시작점으로부터 끝점까지 측정된 선(567)들의 저항값이 거의 서로 같도록 한다. 특히 거의 같은 저항값을 구현하기 위해 제 1 내지 제 8 블럭들에서의 블럭 제어선(567)의 폭은 표 5에 나타낸 것과 같이 선택된다. 표 5에서 저항값 이외의 수치의 단위는 마이크론이며 인접 블럭 제어선 간의 간격은 8㎛이다.
제1영역 제2영역 제3영역 제4영역 제5영역 제6영역 제7영역 제8영역 저항Ω
제1블럭 8 266.3
제2블럭 12 10 301.8
제3블럭 12 16 20 328.4
제4블럭 18 20 22 26 344.4
제5블럭 20 24 24 28 38 362.9
제6블럭 24 25 31 32 38 50 363.5
제7블럭 24 26 30 35 45 57 94 365.5
제8블럭 21 26 28 42 50 72 93 195 365.4
도 31은 제 1 내지 제 8 블럭 제어선의 저항값을 나타낸 도면이다. 표 5와 도 31에서 나타낸 바와 같이 최소 저항값(제 1 블럭 제어선의 저항값)과 최대 저항값(제 8 블럭 재어선의 저항값)의 차는 대략 100Ω 이다. 본 발명의 제 4 실시예에 따라 획득된 상기 차는 본 발명의 제 3 실시예에 따라 획득된 것보다 상당히 작다는 점이 주목된다. 그러므로 제어 신호의 파형이 깍이는 것이 더욱 억제될 수 있어 더욱 향상된 표시 품질이 획득될 수 있다.
도 32는 본 발명의 제 3과 제 4 실시예의 변형 도면이다. 특히 도 32는 블럭 제어선과 블럭에서의 아날로그 스위치 간의 연결을 나타낸다.
블럭 제어선(567)과 아날로그 스위치(514)가 블럭 B1 내지 B8의 종단에 연결될 때 블럭의 한쪽 끝에 위치한 아날로그 스위치(514)와 연관된 블럭 제어선과 같은 블럭의 다른 끝에 위치한 아날로그 스위치(514)와 연관된 블럭 제어선은 저항에서 큰 차를 갖는다. 이 것이 표시 품질을 떨어 뜨릴 수 있다.
상기를 염두하여, 도 32에서 나타난 바와 같이 블럭의 중앙에 있는 블럭 제어선(537)을 블럭의 양쪽 끝에 있는 아날로그 스위치(514)를 연결하는 선(541)에 연결한다. 그러므로 같은 블럭에서의 저항값 간의 차를 줄일 수 있고 표시 품질이 떨어지는 것을 막을 수 있다.
도 33은 블럭 제어선(567)의 구조를 나타내는 개략 단면도이다. 도 33에서의 구조는 하위층 블럭 제어선(537a)와 상위층 블럭 제어선(537b)가 그들 사이에 삽입된 절연막(542)내에 형성된 접촉 구멍(542a)을 통해 전기적으로 서로 연결되는 다중층 구조를 갖는다. 상기 구조로 블럭 제어선(567)의 저항값을 추가로 감소시킬 수 있다.
상기 설명된 바와 같이 본 발명의 제 3 및 제 4 실시예는 제어선들 간의 저항차를 감소하기 위해 같은 영역 또는 다른 영역에서 다른 폭을 갖는 제어 신호선을 사용한다. 상술한 바와 같은 장점은 블럭 제어선 및/또는 층 구조(단층 구조 또는 다층 구조)의 고유 저항값(단위 길이당 저항값)을 변동함으로써 획득될 수 있다.
예를 들어, 도 26에서의 블럭 제어선 BL1 내지 BL8이 같은 폭을 갖는 경우에, 만약 블럭 제어선 BL1 내지 BL8이 다른 고유 저항값을 갖게 설계된다면 시작점으로부터 끝점까지 측정된 블럭 제어선의 차값은 감소될 수 있다. 예를 들어, BL1과 같이 비교적 짧은 길이를 가진 선은 비교적 큰 고유 저항을 갖는 물질로 구성되고, BL8과 같이 비교적 긴 길이를 가진 선은 비교적 작은 고유 저항을 갖는 물질로 구성된다. 비교적 짧은 선은 단층 구조로 형성되고 비교적 긴선은 다층 구조로 형성된다. 상기 경우에서 상기 설명된 장점과 거의 같은 장점이 획득될 수 있다.
본 발명의 제 3 및 제 4 실시예는 TAB 터미널과 아날로그 스위치를 연결하는 블럭 제어선에서의 개량에 관한 것이다. 대안으로써 본 발명의 제 3 및 제 4 실시예의 개념은 유리 기판상에서 COG 연결을 가진 반도체 칩과 아날로그 스위치를 연결하는 블럭 제어선에 적용될 수 있다.
이제 신호선의 전위를 제어함으로써 표시 품질을 향상시키기 위한 본 발명의 제 5 실시예에 따른 액정 표시 장치에 대하여 설명한다. 본 발명의 제 5 실시예의 이해를 용이하게 하기 위해 종래의 신호선 제어에 대하여 설명한다.
도 34는 신호선부(612)와 화소 셀부(614)를 포함하는 액정 표시 장치(610)의 기본 구조를 나타낸다. 화소 셀부(614)는 화소 TFT(616), 액정 CLC와 축적 커페시던스 CS를 포함한다.
주사 신호 G는 게이트 구동기 회로(도 34에서는 나타나지 않음)로 부터 주사선을 통해 화소 TFT(616)의 게이트로 인가된다. 그러므로 화소 TFT(616)가 온 된다. 표시 신호 D는 입력부(618)를 통해 신호선부(612)로 인가된다. 표시 신호 D는 화소 TFT(616)를 통해 통과하여 액정 CLC와 축적 커패시터 CS로 기입된다. 그 결과로 생기는 화소 전위 Vs와 대응된 전극의 전위(도시 생략) 간의 전위차에 의해 표시가 형성된다. 표시 신호 D는 주사 신호 G가 화소 TFT(616)로 재 공급될 때까지 유지된다. 표시 신호 D가 화소 TFT(616)에서 유지되는 기간이 신호 유지 기간이다. 도 34에서 심볼 RSL은 선 신호부(612)의 저항이고, CSL은 그것의 커패시턴스이다.
만약 dc 전압이 장시간 동안 액정 CLC에 계속 인가된다면 액정 CLC의 본질이 변동되어 품질이 떨어진다. 그러므로 액정 표시 장치(610)는 극성이 소정의 기간를 가지고 반전되는 ac 전압에 의해 구동된다.
도 35 및 36은 액정 표시 장치(610)의 화소 셀부(614)로 인가되는 주사 신호 G와 표시 신호 D의 파형도이다. 특히 도 35는 표시 패널의 상부에 배치되는 화소 셀부(614)로 공급되는 표시 신호 D와 주사 신호 G의 파형을 나타내고, 도 36은 표시 패널의 하부에 배치되는 화소 셀부(614)로 공급되는 표시 신호 D와 주사 신호 G의 파형을 나타낸다.
도 35와 36에서 나탄낸 바와 같이 하나의 프레임은 제 1 및 제 2 필드로 분할된다. 제 1 필드에서는 각각의 화소 셀부(614)에 +Vmax(예, +5V)와 +Vmin(예,+2V)에 의해 획정되는 범위내의 전위를 갖는 표시 신호 D가 공급되고, 제 2 필드에서는 -Vmax(예, -5V)와 -Vmin(예, -2V)에 의해 획정되는 범위내의 전위를 갖는 표시 신호 D가 공급된다. 표시 신호 D의 진폭의 중앙값은 Vcom(예, 0V)이다.
도 35에서 나타낸 바와 같이 표시 패널의 상부에 위치한 화소 TFT(616)에 공급되는 주사 신호 G의 전위는 제 1 및 제 2 필드가 시작하자마자 -Vg(예, -8V)로부터 +Vg(예, +8V)로 변한다. 이 때 상부 패널에 위치한 화소 TFT(616)가 온 되어 그내에 표시 신호 D가 기입된다.
대조적으로 도 36에서 나타낸 바와 같이 하부 패널부에 위치한 화소 TFT(616)에 공급되는 주사 신호 G의 전위는 제 1 및 제 2 필드가 끝나기 바로전에 -Vg로부터 +Vg로 변한다. 이 때 하부 패널에 위치한 화소 TFT(616)가 온 되어 그내에 표시 신호 D가 기입된다.
도 35 및 36에서 Vgs는 화소 TFT(616)의 게이트 소스 전압을 나타내고, Vds는 그것의 소스-드레인 전압을 나타낸다. 예를 들어 Vmax = 5V, Vmin = 2V 그리고 Vg = 8V일 때 상부 패널에 배치된 화소 TFT(616)의 전압 Vgs와 Vds는 각각 3V와 0.5V이다. 또한 도 36에서 나타낸 바와 같이, 하부 패널에 배치된 화소 TFT(616)의 전압 Vgs와 Vds는 각각 13V와 10V이다. 상기에 설명된 바와 같이 화소 TFT(616)의 전압 Vgs와 Vds는 그의 위치에 달려있다.
도 37은 화소 TFT(616)의 게이트 전압 Vg와 드레인 전류 Id 간의 관계도이다. 도 37에서 나타낸 바와 같이 화소 TFT(616)에 표시 신호 D를 기입할 때 흐르는 충전 전류인 on 전류와 표시 신호 D를 유지(hold)할 때 흐르는 누출 전류인 off 전류는 화소 TFT(616)에 인가되는 전압 Vds와 Vgs에 의존하는 크기를 각각 갖는다. 즉, 상부 패널에서 흐르는 on 및 off 전류의 크기는 하부 패널에서 흐르는 on 및 off 전류의 크기와 다르다.
도 38은 표시 신호 D가 인가될 때 화소 전위가 전위 Vs에 도달하기 위해 필요한 상승 시간 Tr과 신호선부(612)의 전위 VSL에서의 초기 전위 VSL0간의 관계를 나타낸 파형도이다.
도 38에서 나타낸 바와 같이, 초기 전위 VSL0가 V1일 때 화소 전위가 전위 Vs로 상승하기 위해 시간 Tr1이 소요된다. 초기 전위 VSL0가 V2일 때 화소 전위가 전위 Vs로 상승하기 위해 시간 Tr2가 소요된다. 초기 전위 VSL0가 V3일 때 화소 전위가 전위 Vs로 상승하기 위해 시간 Tr3이 소요된다. 전위 V1,V2,V3는 V1 > V2 > V3와 같은 관계를 갖고 반면에 상승 시간 Tr1,Tr2,Tr3는 Tr1 < Tr2 < Tr3와 같은 관계를 갖는다. 상기 설명된 바와 같이 화소 전위가 전위 Vs로 도달하기 위해 필요한 시간 Tr은 신호선부(612)의 초기 전위 VSL0에 달려 있다.
종래의 액정 표시 장치(610)에서는 신호선이 주사 신호 G가 인가 되기전에 각각 서로 다른 초기 전위 VSL0을 갖는다. 그러므로 화소 전위가 소정의 전위 Vs에 도달하기 위해 필요한 상승 시간 Tr은 각 초기 전위 VSL0에 따라 서로 다르다. 표시 신호 D를 화소에 기입하기 위한 기입 시간은 서로 같지 않다. 그러므로 장치(610)는 균일한 표시 화상을 갖는다.
도 35 내지 37을 참조하여 설명된 바와 같이, 하부 패널부에 배치된 화소 TFT(616)에서 흐르는 off 전류는 상부 패널부에 배치된 화소 TFT(616)에서 흐르는off 전류보다 상당히 크다. 그러므로 상부 패널부에 배치된 화소 TFT(616)의 감소율이 하부 패널부에 배치된 화소 TFT(616)의 감소률보다 크다. 그러므로 명도(luminance)가 패널 상에서 균일하지 않고 뒤바뀐(up-to-down) 사선 표시가 발생한다. 특히 전체 패널상에 검정이 표시될 때 검정 표시가 비교적 밝다.
본 발명의 제 5 실시예는 상기 단점을 제거하고 신호선의 관련 전위를 주기적으로 리셋함으로써 화소 전위의 상승 시간이 일정하게 되게 하고 off 전류를 화소 TFT에서 균등하게 흐르게 하는데 목적이 있다.
도 39는 본 발명의 제 5 실시예에 따른 액정 표시 장치의 기본 구조를 나타낸다.
도 39를 참조하면 액정 표시 장치(720)는 신호선부(712)와 화소 셀부(714)를 갖는 표시 패널(724)을 포함한다.
신호선부(712)는 리셋 회로(726,728)가 연결되는 복수의 신호선(746)을 포함한다. 리셋 회로(726)는 표시 패널(724)의 외부에 있는 신호선(746)에 연결된다. 리셋 회로(728)는 표시 패널(724)에 있는 신호선(746)에 연결된다.
리셋 회로(726,728)는 소정의 주기로 신호 유지 기간 동안 시간 생성 회로(도시 생략)로부터 리셋 신호 R을 공급 받고 온 된다. 리셋 회로(726,728)가 온 될때 표시 패널(724)의 외부에서 제공되는 리셋 전압 생성 소스(도시 생략)와 신호선(746)이 도통하여, 신호선(746)의 전위가 리셋 전위(참조 전위) Vrs로 설정된다.
리셋 회로(726,728)는 표시 신호 D가 셀로 기입되기 전에 신호선(746)의 초기 전위 VSL0를 동일한 리셋 전위 Vrs로 설정하는 기능을 한다. 그러므로 화소 TFT(716)에서의 상승 시간 Tr은 균등하게 될 수 있다. 그러므로 화소 TFT(716)로 데이터를 기입하기 위해 필요한 기입 시간은 일정하게 되고 서로 같다. 더우기 리셋 회로(726,728)는 신호선(746)의 전위를 리셋 전위 Vrs로 설정하는 기능을 하므로 화소 TFT(716)에서 흐르는 off 전류가 서로 같을 수 있다. 그러므로 액정 표시 장치(720)는 명도가 일정한 고 품질 표시를 실행할 수 있다. 도 39에서 심볼 RSL은 신호선(746)의 저항을 나타내고 CSL은 그것의 커패시턴스를 나타낸다.
도 40은 본 발명의 제 5 실시예에 따른 아날로그 스위치를 가진 액정 표시 장치(730)의 회로도이다. 도 40에서 이전 도면에서 설명된 것과 같은 부분은 같은 참조 번호들이 주어진다.
액정 표시 장치(730)는 아날로그 스위치(732)를 가진다. 아날로그 스위치 제어 신호 A는 별도로 아날로그 스위치(732)로 공급되어 스위치들이 온 된다. 그러므로 공통 신호선 D1과 화소 TFT(716)는 전기적으로 연결될 수 있다. 이 때 구동기 IC 장치로부터(도 40에 나타나 있지 않음) 공통 신호선 D1으로 전해진 표시 신호 D는 아날로그 스위치(732)를 통해 화소 TFT(716)로 공급된다. 그러므로 표시 신호 D를 공급 받는 화소 TFT(716)는 아날로그 스위치(732)를 제어함으로써 선택될 수 있다.
리셋 회로(726)는 각각 공통 신호선 D1 내지 Dn으로 연결된다. 리셋 회로(728)는 신호선(746)에 연결된다. 리셋 회로(726)는 신호 유지 기간 동안 타이밍 생성 회로(나타나 있지 않음)로부터 리셋 신호 R을 수신하고 나서 리셋 전위Vrs로 공통 신호선 D1 내지 Dn의 전위를 설정한다. 리셋 회로(728)는 신호 유지 기간 동안 타이밍 생성 회로로부터 리셋 신호 R을 수신하고 나서 리셋 전위 Vrs로 신호선(746)의 전위를 설정한다.
리셋 회로(726,728)는 표시 신호 D가 셀로 기입되기 전에 동일한 리셋 전위 Vrs로 공통 신호선 D1 내지 Dn의 초기 전위 VSL0을 설정하는 기능을 한다. 그러므로 화소 TFT(716)에서의 상승 시간 Tr은 균등하게 될 수 있다. 그러므로 화소 TFT(716)로 데이터를 기입하기 위해 필요한 기입 시간은 일정하게 되고 서로 같다. 더우기 리셋 회로(726,728)는 리셋 전위 Vrs로 공통 신호선 D1 내지 Dn과 신호선(746)의 초기 전위 VSL0을 설정하는 기능을 하므로 화소 TFT(616)에서 흐르는 off 전류는 서로 같을 수 있다. 그러므로 액정 표시 장치(720)는 명도 일정한 고 품질 표시를 실행할 수 있다. 도 40에서 심볼 RSL은 공통 신호선 D1 내지 Dn 중의 하나의 저항을 나타내고 CSL은 그것의 커패시턴스를 나타낸다. 더우기 심볼 RL과 CL은 각각 신호선(746)의 저항과 커패시턴스를 나타낸다.
도 41은 리셋 회로(726,728)의 화상 회로도이며, 도 42는 그것의 다른 화상 회로도이다. 도 41은 n 채널 MOS형 리셋 회로를 나타내며, 도 42는 CMOS형 리셋 회로를 나타낸다.
도 41에서의 리셋 회로는 단순 구조를 가지며, 도 42에서의 리셋 회로는 고구동력을 갖고 있어 리셋 시간을 줄인다. 도 45에서의 n 채널 MOS 트랜지스터는 p 채널 MOS 트랜지스터로 대체될 수 있다. 도 41에서의 화상에서 사용된 트랜지스터는 이중 게이트를 가진다. 마찬가지로 CMOS 회로도 이중 게이트를 가질 수도 있다. 이중 게이트 트랜지스터가 사용될 때 화소 TFT(716)에서 흐르는 누출 전류는 신호 유지 기간 동안 감소될 수 있다.
리셋 회로(726)는 구동기 IC 장치에서 제공될 수 있다. 도 43은 리셋 회로(726)가 조립된 구동기 IC 장치의 회로이다.
도 43에서 나타난 바와 같이 참조 번호(722)로 지정된 구동기 IC 장치는 내부 IC 회로(734), 리셋 회로(726), 작동 증폭기(736) 및 보호 소자(738,739)를 포함한다. 내부 IC 회로(734)에 의해 출력되는 표시 신호 D는 작동 증폭기(734)를 통해 표시 패널(724)로 공급된다. 신호선(746)의 전위를 리셋할 때 리셋 신호 R이 타이밍 생성 회로로부터 리셋 회로(726)로 공급된다. 그러므로 내부 IC 회로(734)와 작동 증폭기(736)가 연결된 교차점은 리셋 전위 Vrs로 설정된다.
도 44는 본 발명의 제 5 실시예에 따른 액정 표시 장치의 상세 구조를 나타내는 도면이다. 도 44에 나타낸 바와 같이 액정 표시 장치(740)는 구동기 IC 장치(722), 블럭 제어선 BL1 내지 BLn 및 표시 패널(724)을 포함한다. 표시 패널(724)에는 표시 영역(725), 공통 신호선 D1 내지 Dn, 아날로그 스위치(732), 게이트 구동기 회로(742) 및 리셋 회로(726,728)가 제공된다. 표시 영역(725)과 게이트 구동기 회로(742)를 포함하는 주변 회로는 표시 패널(724)과 일체로 형성되므로 액정 표시 장치(740)의 크기 줄이기가 용이하게 될 수 있다.
표시 영역(725)은 블럭 B1 내지 Bn으로 분할되고, 각 블럭에는 주사선(744)과 신호선(746)이 배치된다. 화소 셀부(714)는 주사선(744)과 신호선(746)이 서로 교차하는 교차점에 각각 제공된다. 각 화소 셀부(714)는 화소 TFT(616), 액정 CLC및 축적 커패시터 Cs로 구성된다. 화소 TFT(616)의 게이트는 해당 주사선(744)에 연결되고 그것의 소스는 신호선(746)에 연결된다. 더우기 화소 TFT(616)의 드레인은 해당 액정층과 축적 커패시터 Cs에 연결된다.
각 블럭 B1 내지 Bn에는 n개의 아날로그 스위치(732)가 배치된다. 공통 신호선 D1 내지 Dn은 아날로그 스위치(732)를 통해 표시 패널(724)에 있는 해당 신호선(746)에 연결된다.
표시 패널(724)에서는 재 설정 회로(726)가 공통 신호선 D1 내지 Dn에 연결되고, 재 설정 회로(728)가 신호선(746)에 연결된다. 재 설정 회로(726,728)의 위치는도 44에 나타낸 것들로 제한되지 않는다. 예를 들어 재 설정 회로(726)는 표시부(724)의 외부에 제공된 구동기 IC 장치(722)의 표시 신호 출력부로 연결된다.
도 44에서 나타낸 바와 같이 구동기 IC 장치(722)는 공통 신호선 D1 내지 Dn에 연결된다. 구동기 IC 장치(722)는 상기 설명된 방법과 같은 방법으로 외부 데이터 구동기로부터 디지털 표시 신호를 수신하고 아날로그 출력 신호 D를 출력한다. 구동기 IC 장치(722)로부터의 표시 신호 D는 시분할 형식으로 공통 신호선 D1 내지 Dn를 통해 블럭 단위로 표시 패널(724)로 전달된다. 구동기 IC 장치(722)는 표시 패널(724)내에 제공될 수도 있다.
아날로그 스위치(732)는 블럭 제어선 BL1 내지 BLn을 통해 아날로그 스위치(732)를 온 시키는 블럭 제어 신호 BL을 공급받는다.
액정 표시 장치(740)를 구동할 때 게이트 신호 G는 게이트 구동 회로(742)로부터 주사선(744)의 하나(첫번째)로 인가되고 화소 TFT(616)의 게이트로 인가되어온 된다. 신호선(746)은 아날로그 스위치(732)를 통해 공통 신호선 D1 내지 Dn으로 전해진 표시 신호 D를 공급받는다. 그다음 표시 신호 D가 화소 TFT(616)로 입력되어 온 된다.
공통 신호선 D1 내지 Dn의 전위는 리셋 회로(726)에 의해 소정 주기를 가진 참조 전위 Vrs로 리셋된다. 더우기 신호선(746)의 전위는 리셋 회로(728)에 의해 소정 주기를 가진 참조 전위 Vrs로 리셋된다.
이제 도 44와 45를 참조 하여 액정 표시 장치(740)의 작동을 설명한다. 도 45는 표시 신호 D, 주사 신호 G, 블럭 제어 신호 BL 및 리셋 신호 R의 타이밍 차트이다.
도 45를 참조하면 고 레벨 주사 신호 G는 게이트 구동기 회로(742)로부터 표시 영역(725)으로 인가된다. 그다음 블럭 제어 기간 Tb 동안 고 레벨로 유지되는 블럭 제어 신호 BL은 블럭 B1의 아날로그 스위치(732)로 인가되어 스위치들이 온 된다. 이 때 표시 신호 D는 공통 신호선 D1 내지 Dn을 통해 구동기 IC 장치(722)로부터 블럭 B1으로 인가된다.
표시 신호 D가 블럭 B1으로 인가된 후 리셋 신호 R이 표시 패널(724) 외부에 제공된 타이밍 생성 회로로부터 리셋 회로(726)로 공급된다. 그러므로 리셋 회로(726)가 작동되어 공통 신호선 D1 내지 Dn의 전위를 리셋 전위 Vrs(예, Vcom)로 설정한다.
그다음 고 레벨의 제어 신호 BL은 블럭 제어 기간 Tb 동안 블럭 B2의 아날로그 스위치(732)로 인가된다. 그러므로 상기 아날로그 스위치(732)가 온 된다. 이때 구동 IC 장치(722)로부터의 표시 신호 D는 블럭 제어 기간 Tb 동안 공통 신호선 D1 내지 Dn을 통해 블럭 B2로 공급된다. 표시 신호 D가 블럭 B2로 인가된 후 리셋 신호 R은 타이밍 생성 회로로부터 리셋 회로(726)로 공급된다. 그러므로 리셋 회로(726)가 작동되므로 공통 신호선 D1 내지 Dn의 전위가 리셋 전위 Vrs로 설정된다.
상기 작동이 반복되고 표시 신호 D가 블럭 Bn으로 인가된다. 그다음 공통 신호선 D1 내지 Dn의 전위는 리셋 회로(726)에 의해 리셋 전위 Vrs로 설정된다. 그다음 작동은 귀선 소거 기간 Tbk로 들어간다. 귀선 소거 기간 Tbk가 시작된 후 시간 Tb가 경과했을 때 표시 영역(725)으로의 주사 신호 G 입력은 저 레벨로 변동된다. 귀선 소거 기간 Tbk가 끝날 때 리셋 신호 R은 타이밍 생성 회로로부터 리셋 회로(728)로 공급된다. 그러므로 리셋 회로(728)가 작동되므로 신호선(726)의 전위가 리셋 전위 Vrs로 설정된다. 그다음 수평 주사 기간 Th가 끝난다. 그다음 다음의 주사선(744)이 구동되고 표시 신호 D가 순차적으로 블럭 B1 내지 Bn으로 공급된다.
귀선 소거 기간 Tbk는 블럭 제어 기간 Tb보다 충분히 길고, Ton과 Toff가 각각 주사 신호 G의 상승 및 하강 시간을 나타내는 조건 Tbk > Tb + Ton + Toff를 만족시킨다.
액정 표시 장치(740)에서는, 블럭 제어 신호 BL이 아날로그 스위치(732)로 인가될 수 있으므로 블럭 B1 내지 Bn의 모든 아날로그 스위치(732)는 하나의 수평 주사 기간 Th 동안 동시에 온 된다.
상기 설명된 바와 같이, 블럭 B1 내지 Bn은 순차적으로 선택되어 온 된다.상기 언급된 블럭 순차 구동 작동을 구현하는 액정 표시 장치(740)에서의 블럭당 데이터 기입 시간 Tb는 (Th - Tbk)/n과 같다. 그러므로 액정 표시 장치(740)에는 더 작은 수 n의 블럭 제공된다면 데이터 가입 시간 Tb가 더 길게 설정될 수 있다. 블럭당 데이터 기입 시간 Tb가 더 길어질수록 TFT(526)의 분산 특성 때문에 게이트 주사 신호 G의 상승 시간 Ton과 하강 시간 Toff 동안의 변차에 의해 덜 영향을 받는다. 그러므로 각 블럭을 위한 데이터 기입 시간 Tb를 충분히 확보할 수 있고 레이저 주사 줄 또는 왜곡 선과 같은 표시 실패의 발생을 막을 수 있다.
리셋 회로(726)는 블럭 주사가 끝날 때마다 공통 신호선 D1 내지 Dn의 전위를 리셋 전위 Vrs로 리셋하고 리셋 회로(728)는 수평 주사가 끝날 때마다 신호선(746)의 전위를 리셋 전위 Vrs로 리셋한다. 그러므로 화소 TFT(616)의 상승 시간은 일정하게 될 수 있고 표시 신호 D를 기입하는 시간 역시 일정하게될 수 있다. 더우기 신호선(746)의 전위가 주어진 기간를 가진 리셋 전위 Vrs로 리셋되므로 상부와 하부 패널에 위치한 화소 TFT(616)에서 일정한 off 전류가 흐를 수 있다. 그러므로 액정 표시 장치(740)는 명도가 일정한 고품질 표시를 실현할 수 있다.
액정 표시 장치(740)는 리셋 회로(726) 또는 리셋 회로(728) 중 하나를 가질 수 있게 수정될 수도 있다. 리셋 신호 R이 리셋 회로(726,728)로 인가되는 타이밍은 도 45에서 나타낸 것으로 제한되지는 않고, 본 발명의 개념이 만족되는 한 다른 타이밍으로 설정될 수도 있다.
도 46은 블럭 제어 신호 BL, 리셋 신호 R 및 신호선(746)의 전위 간의 관계를 나타낸 타이밍 차트이다. 도 46에서 나타낸 바와 같이 블럭 B1과 관련된신호선(746)의 전위는 블럭 B1에 대한 제어 기간 동안 Vs이다. 리셋 신호 R은 블럭 B1 동안 제어 기간가 끝난 후 리셋 회로(726)로 공급된다. 더우기, 블럭 B1과 관련된 신호선(746)의 전위는 리셋 전위(기준 전위)인 Vcom으로 설정된다. 마찬가지로, 리셋 신호 R은 블럭 B2 동안 제어 기간가 끝난 후 리셋 회로(726)로 공급되고, 블럭 B2와 관련된 신호선(746)의 전위는 리셋 전위(기준 전위)인 Vcom으로 설정된다. 게다가, 리셋 신호 R은 블럭 Bn 동안 제어 기간가 끝난 후 리셋 회로(726)로 공급되고 신호선(746)의 전위는 리셋 전위(참조 전위)인 Vcom으로 설정된다. 리셋 전위 Vrs는 Vcom으로 제한되지 않지만 다른 전위 레벨로 제한될 수 있다.
리셋 전위 Vrs가 Vcom인 경우에서, 표시 패널(724)의 상부 및 하부에 있는 화소 TFT(616)의 소스 전위는 표시 신호 D에 대한 기입 기간 외의 시간에 Vcom으로 설정된다. 이 때, 대략 동등한 off 전류가 표시 패널(724)의 상부 및 하부에 있는 화소 TFT(616)에서 흐른다. 그러므로 표시 패널(724)의 상부 및 하부에 있는 화소 TFT(616)의 유효 전압은 거의 서로 같으므로 뒤집힌 사선 표시가 방지될 수 있다.
도 47에서 나타낸 바와 같이, 리셋 전위 Vrs의 극성은 표시 신호 D의 극성에 따라 변동될 수 있다. 도 47에서 표시 신호 D의 극성은 리셋 전위 Vrs의 극성과 같다. 예를 들어, 표시 신호 D가 ±Vmin 내지 ±Vmax 사이의 범위를 가질 때 리셋 전위 Vrs는 Vrs = ±Vmin으로 획정된다.
도 48과 49는 설정 전위 Vrs의 극성이 변동될 때 유발되는 표시 신호 D의 전위에서의 변동을 각각 나타낸 파형도이다. 특히, 도 48은 Vrs = ±Vm일 때 관찰된 표시 신호 D의 전위 변동을 나타낸다. 도 49는 Vrs = ±1/2Vs일 때 관찰된 표시신호 D의 전위 변동을 나타낸다.
도 48과 49에서 나타낸 바와 같이, 리셋 전위 Vrs를 ±Vmin 또는 ±1/2Vs로 설정함으로써 전위 Vcom으로부터 상승에 필요한 시간민큼 표시 신호 D의 기입 시간을 감소할 수 있다. 더우기, 공통 신호선 D1 내지 Dn과 신호선(746)이 소정 주기를 가지고 리셋되기 때문에 아날로그 스위치(732)의 특성 분산에 기인한 표시 신호 D의 상승 시간들 Tr 간의 차를 크게 줄일 수 있다. 게다가, 리셋 전위 Vrs를 ±Vmin 또는 ±1/2Vs로 설정함으로써 예비 바이어스(priming bias)가 아날로그 스위치(732)로 인가된다. 그러므로 증가된 초기 충전 전류가 표시 신호 D의 기입시간에 신호선(746)에서 흐르므로 표시 신호 D는 고속으로 화소 TFT(616)로 기입될 수 있다. 도 49에서 나타낸 바와 같이, Vrs = ±1/2Vs일 때면 표시 신호 D의 상승 시간은 표시 신호 D의 레벨과 관계없이 거의 일정하게 될 수 있다.
도 50A와 50B는 리셋 전위가 필드 반전된 액정 표시 장치(740)에서의 리셋 전위 Vrs의 극성을 나타낸다. 도 50A에서 나타낸 바와 같이, 포지티브 필드일 때 표시 영역(725)에서의 모든 신호선(746)은 포지티브 리셋 전위 +Vrs로 설정된다. 도 50B에서 나타낸 바와 같이, 네가티브 필드일 때 표시 영역(725)에서의 모든 신호선(746)은 네가티브 리셋 전위 -Vrs로 설정된다. 도 51은 표시 신호 D, 리셋 신호 R 및 리셋 신호 Vrs의 타이밍 차트이다.
도 52A와 52B는 리셋 전위가 점(dot) 반전된(H/V 선 반전된) 액정 표시 장치(740)에서의 리셋 전위 Vrs의 극성을 나타낸다. 도 52A에서 나타낸 바와 같이, 포지티브 필드일 때 짝수 신호선(746)의 리셋 전위 Vrs1은 포지티브 리셋 전위+Vrs이고, 홀수 신호선(746)의 리셋 전위 Vrs2은 네가티브 리셋 전위 -Vrs이다. 도 52B에서 나타낸 바와 같이, 네가티브 필드일 때 짝수 신호선(746)의 리셋 전위 -Vrs1은 네가티브 리셋 전위 -Vrs이고, 홀수 신호선(746)의 리셋 전위 +Vrs2은 포지티브 리셋 전위 +Vrs이다. 리셋 전위 Vrs1과 Vrs2의 극성은 필드 기준으로 매 선마다 변동된다.
도 53은 리셋 전위 Vrs1과 Vrs2가 H/V 선 형식으로 반전된 액정 표시 장치(740)에서의 리셋 전위 Vrs1과 Vrs2와 리셋 신호 R과 주사 신호 G와 표시 신호 D를 나타낸다.
본 발명에서의 제 5 실시예의 개념은 블럭 순차 구동형 액정 표시 장치(740)에 제한되지는 않지만 점 순차 구동형 액정 표시 장치 또는 선 순차 구동형 액정 표시 장치에 적용될 수 있다.
도 54는 제 5 실시예의 개념이 적용된 점 순차 구동형 액정 표시 장치(750)를 나타낸다. 도 54에서 나타낸 바와 같이, 장치(750)는 공통 신호선 D1 내지 Dn, p 채널 폴리실리콘 TFT의 아날로그 스위치(732), 게이트 구동기 회로(742), 표시 영역(725), 쉬프트 레지스터 회로(752)와 버퍼 회로(754)를 포함한다. 도 54에서 상기 언급된 장치(710,720,730,740)의 같은 부분들은 같은 참조 번호들을 부여 한다.
쉬프트 레지스터 회로(742)와 버퍼 회로(754)는 아날로그 스위치(732)를 제어하기 위한 아날로그 스위치 신호 A를 생성하는 타이밍 생성 회로를 형성한다. 쉬프트 레지스터 회로(752)는 시작 펄스 SP와 클럭 신호 CL 및 /CL을 공급받는다. 쉬프트 레지스터 회로(752)의 작동 주파수는 예를 들어 0.5MHz이다.
주사선(744)과 신호선(746)은 표시 영역(725)에 행렬 형태로 배치된다. 화소 TFT(714)는 주사선(744)과 신호선(746)이 서로 교차하는 교차점에 각각 제공된다.
아날로그 스위치 제어 신호 A는 쉬프트 레지스터 회로(752)와 버퍼 회로(754)의 조합에 의해 아날로그 스위치(732)로 인가된다.
액정 표시 장치(750)를 구동할 때 게이트 신호 G가 게이트 구동기 회로(742)로부터 주사선(744) 중 하나로(첫번째) 인가되고 화소 TFT(616)의 게이트로 인가되어 온 된다. 신호선(746)으로 아날로그 스위치(732)를 통해 공통 신호선 D1 내지 Dn으로 전해진 표시 신호 D가 공급된다. 그다음 표시 신호 D는 이미 온 된 화소 TFT(616)로 입력된다.
공통 신호선 D1 내지 Dn의 전위는 리셋 회로(726)에 의해 소정 주기를 가진 참조 전위 Vrs(예를 들어, Vcom)로 리셋된다. 더우기, 신호선(746)의 전위는 리셋 회로(728)에 의해 소정 주기를 가진 참조 전위 Vrs로 리셋된다.
리셋 회로(726)는 매 블럭 주사가 끝날 때마다 공통 신호선 D1 내지 Dn의 전위를 리셋 전위 Vrs로 리셋하고, 리셋 회로(728)는 매 수평 주사가 끝날 때마다 신호선(746)의 전위를 리셋 전위 Vrs로 리셋한다. 그러므로 화소 TFT(616)의 상승 시간은 일정하게 될 수 있고 표시 신호 D를 기입하는 일정한 시간 역시 획득될 수 있다. 더우기 신호선(746)의 전위가 소정 주기를 가진 리셋 전위 Vrs로 리셋되므로 상부와 하부 패널에 위치한 화소 TFT(616)에서 일정한 off 전류가 흐를 수 있다. 그러므로 액정 표시 장치(750)는 명도가 일정한 고품질 표시를 실현 가능하다.
도 55는 점 순차 구동형 액정 표시 장치(760)를 나타낸다. 도 55에서 나타낸 바와 같이 액정 표시 장치(760)는 구동기 IC 장치(722), 표시 영역(725), 리셋 회로(726,728), 게이트 구동기 회로(742) 및 작동 증폭기(762)를 포함한다. 도 55에서 상기 언급된 액정 표시 장치(710,720,730,740,750)의 같은 부분들은 같은 참조 번호들을 부여 한다.
리셋 회로(726)는 구동기 IC 장치(722)와 작동 증폭기(762) 간에 제공되고 신호선(746)에 연결된다.
액정 표시 장치(760)를 구동할 때 게이트 신호 G가 게이트 구동기 회로(742)로부터 주사선(744) 중 하나로(첫번째) 인가되고 화소 TFT(616)의 게이트로 인가되어 온 된다. 신호선(746)에는 아날로그 스위치(732)를 통해 공통 신호선 D1 내지 Dn으로 전해진 표시 신호 D가 공급된다. 그다음 표시 신호 D는 이미 온 된 화소 TFT(616)로 입력된다.
리셋 회로(726)는 소정 주기를 가진 타이밍 생성 회로(도 55에 나타나 있지 않음)로 부터 리셋 신호 R을 공급받고 구동기 IC 장치(722)와 작동 증폭기(762) 간의 신호선(746)의 전위를 리셋 전위 Vrs(예,Vcom)로 리셋한다. 리셋 회로(728)는 리셋 신호 R을 공급받고 신호선(746)을 리셋 전위 Vrs로 리셋한다.
리셋 회로(726,728)는 신호선(746)의 전위를 리셋 전위 Vrs로 리셋한다. 그러므로 화소 TFT(616)의 전위의 상승 시간 Tr은 균등하게 되고 일정하게 된다. 그 결과로, 표시 신호 D를 기입하는 시간 역시 일정하게 할 수 있다. 더우기, 신호선(746)의 전위는 소정 주기를 가진 리셋 전위 Vrs로 리셋되므로 일정한 Off전류가 상부 및 하부 패널부에 위치한 화소 TFT(616)에서 흐를 수 있다. 그러므로 액정 표시 장치(760)는 명도가 일정한 고품질 표시를 실현 가능하다.
작동 증폭기(762)는 아날로그 스위치(732)로 대체될 수 있다.
도 56은 선 순차 구동형 액정 표시 장치(770)를 나타낸다. 도 56에서 나타낸 바와 같이 액정 표시 장치(770)는 구동기 IC 장치(772), 표시 영역(725), 리셋 회로(728)와 게이트측 구동기 IC 장치(774)를 포함한다. 도 56에서 상기 언급된 액정 표시 장치(710,720,730,740,750,760)의 같은 부분들은 같은 참조 번호들을 부여 한다.
액정 표시 장치(770)를 구동할 때 게이트 신호 G가 게이트 구동기 회로(774)로부터 주사선(744) 중 하나로(첫번째) 인가되고 화소 TFT(616)의 게이트로 인가되어 온 된다. 신호선(746)으로 아날로그 스위치(732)를 통해 구동기 IC 장치(772)로부터 공통 신호선 D1 내지 Dn으로 전해진 표시 신호 D가 공급된다. 그다음 표시 신호 D는 이미 온 된 화소 TFT(616)로 입력된다.
리셋 회로(728)는 소정 주기를 가진 타이밍 생성 회로(도 55에 나타나 있지 않음)로 부터 리셋 신호 R을 공급받고 구동기 IC 장치(722)와 작동 증폭기(762) 간의 신호선(746)의 전위를 리셋 전위 Vrs(예,Vcom)로 리셋한다. 리셋 회로(728)는 리셋 신호 R을 공급받고 신호선(746)을 리셋 전위 Vrs로 리셋한다.
리셋 회로(728)는 신호선(746)의 전위를 리셋 전위 Vrs로 리셋한다. 그러므로 화소 TFT(616)의 전위의 상승 시간 Tr은 균등하게 되고 일정하게 된다. 그 결과로, 표시 신호 D를 기입하는 시간 역시 일정하게 될 수 있다. 더우기, 신호선(746)의 전위는 소정 주기를 가진 리셋 전위 Vrs로 리셋되므로 일정한 Off 전류가 상부 및 하부 패널부에 위치한 화소 TFT(616)에서 흐를 수 있다. 그러므로 액정 표시 장치(760)는 명도가 일정한 고품질 표시를 실현 가능하다.
액정 표시 장치(770)는 리셋 회로(726)가 구동기 IC 장치(772)로 연결되고 신호선(746)의 전위가 소정 주기를 가진 리셋 전위 Vrs로 리셋되게 수정될 수 있다. 구동기 IC 장치(772)의 수와 구동기 IC 장치(774)의 수는 주사선(744) 및 신호선(746)의 수와 구동기 IC 장치(772,774)의 구동 능력을 고려하여 선택될 수 있다.
본 발명은 특히 발표된 실시예들로 국한되지 않고 발명의 범주를 벗어 나지 않는 한 변이와 수정이 만들어 질 수 있다. 예를 들어, 상기 실시예들의 개념은 무작위로 조합될 수 있다.
본 출원은 일본 우선권 출원 번호 10-305890, 10-306151, 11-013431에 근거를 두며 모든 내용이 여기에 포함된다.
이상 설명한 바와 같이 본 발명에 의하면, 각 블럭마다 데이터 기입 시간 Tb를 충분히 확보할 수 있고 레이저 주사 줄 또는 왜곡 선과 같은 표시 실패의 발생을 박을 수 있다. 더욱이 블럭당 데이터 기입 시간 Tb가 분할된 점 순차 구동 방식보다 길게 설정할 수 있으므로 표시 신호 D와 블럭 제어 신호 BL의 주파수를 줄일수 있어 액정 표시 장치의 생산량 및 생산 마진을 상당히 향상할 수 있다.
또한, 신호선의 관련 전위를 리셋함으로써 화소 전위의 상승 시간을 일정하게 하고 화소내의 off 전류를 균등하게 하여 명도가 일정한 고품질 액정 표시 장치를 구현할 수 있다.

Claims (18)

  1. 블럭으로 분할된 표시부,
    상기 표시부에 배치된 주사선을 하나씩 구동하는 게이트 구동기 및
    상기 게이트 구동기에 의해 구동되는 주사선들 중 하나와 연결되며 블럭 제어 신호에 따라 순차적으로 선택되는 블럭들 중 하나에 위치하는 화소에 공통 신호선을 통해 표시신호를 공급하는 데이타 구동기를 포함하는 것을 특징으로 하는 액정 표시 장치.
  2. 제 1항에 있어서, 분할된 영역들이 상기 블럭들에 상응하도록 획정되고, 상기 각각의 분할된 영역은 각각의 블럭 제어선의 폭을 갖는 것을 특징으로 하는 액정 표시 장치.
  3. 매트릭스 형태로 배치된 화소를 갖는 표시부,
    상기 화소에 연결된 신호선 및 주사선,
    표시 신호를 상기 신호선으로 공급하는 데이터 구동기 및
    상기 신호선의 전위를 주어진 주기를 갖는 미리 결정된 전위로 리셋하는 리셋 회로를 포함하는 것을 특징으로 하는 액정 표시 장치.
  4. 매트릭스 형태로 배치된 화소를 갖는 표시부,
    상기 화소에 연결된 신호선 및 주사선,
    상기 신호선에 각각 연결된 아날로그 스위치,
    공통 신호선을 통해 아날로그 스위치에 연결되며 상기 아날로그 스위치를 통해 상기 신호선으로 표시 신호를 공급하는 데이터 구동기, 및
    상기 신호선 및 공통 신호선의 전위를 주어진 주기를 갖는 미리 결정된 전위로 리셋하는 리셋 회로를 포함하는 것을 특징으로 하는 액정 표시 장치.
  5. 매트릭스 형태로 배치된 화소를 가지며 블럭들로 분할된 표시부,
    상기 화소에 연결된 신호선 및 주사선,
    상기 신호선에 각각 연결되며 상기 블록에 설치된 아날로그 스위치,
    공통 신호선을 통해 상기 아날로그 스위치에 연결되며 블럭 제어 신호에 따라 순차적으로 선택된 블럭들 중 하나에 설치된 아날로그 스위치를 통해 상기 신호선으로 표시 신호를 공급하는 데이터 구동기, 및
    상기 신호선의 전위를 주어진 주기를 갖는 미리 결정된 전위로 리셋하는 리셋 회로를 포함하는 것을 특징으로 하는 액정 표시 장치.
  6. 제1항에 있어서, 상기 블럭 제어 신호를 생성하는 블럭 제어 신호 생성부를 더 포함하는 것을 특징으로 하는 액정 표시 장치.
  7. 제1항에 있어서, 블럭들 내에 위치하고 상기 공통 신호선들과 화소들 사이에 제공되는 아날로그 스위치들을 더 포함하고, 상기 블럭 제어 신호에 의해 선택된 블럭들 중 하나에 위치하는 상기 아날로그 스위치들은 동시에 활성화되는 것을 특징으로 하는 액정 표시 장치.
  8. 제1항에 있어서, 상기 데이타 구동기는 인가된 디지탈 신호로부터 표시신호를 생성하고, 상기 블럭 제어 신호에 따라 선택된 블럭들 중 하나에 표시신호를 인가하는 표시신호 생성부를 더 포함하는 것을 특징으로 하는 액정 표시 장치.
  9. 제2항에 있어서, 하기에 기술된 식
    w = (Wo - (n-1)S)/n
    를 만족시키는 것을 특징으로 하는 액정 표시 장치.
    (여기서, Wo는 분할된 영역들의 각각의 폭을 나타내고, w는 블럭 제어 신호선들의 폭을 나타내고, n은 블럭 제어선들의 수를 나타내고, S는 블럭 제어선들 중 인접한 블럭 제어선들의 사이의 간격을 나타냄.)
  10. 제2항에 있어서, 각각의 분할된 영역 내의 블럭 제어선의 폭은 각각의 분할된 영역 내의 블럭 제어선이 블럭 제어선의 시작점들로부터 끝점들까지 측정된 거의 균일한 저항값을 갖도록 선택되는 것을 특징으로 하는 액정 표시 장치.
  11. 제2항에 있어서, 상기 블럭들 중 동일한 하나 내에 배치된 상기 스위치 소자들을 연결하는 신호선을 더 포함하며, 대응하는 상기 블럭 신호선들 중의 하나는 스위치 소자들을 접속하는 신호선의 중심부에 연결되는 것을 특징으로 하는 액정 표시 장치.
  12. 제1항에 있어서, 각각의 블럭은 블럭 제어선의 시작점들로부터 끝점까지 측정된 블럭 제어선들의 저항값들의 차이가 감소될 수 있도록 상기 블럭 제어선의 각각의 저항율을 갖는 것을 특징으로 하는 액정 표시 장치.
  13. 제3항 또는 제4항에 있어서, 상기 리셋 회로는 상기 신호선에 접속되는 것을 특징으로 하는 액정 표시 장치.
  14. 제3항 또는 제4항에 있어서, 상기 리셋 회로는 상기 구동기의 출력부에 접속되는 것을 특징으로 하는 액정 표시 장치.
  15. 제3항 또는 제4항에 있어서, 상기 리셋 회로는 상기 신호선에 접속된 제1 리셋 회로 및 상기 구동기의 출력부에 접속된 제2 리셋 회로를 포함하는 것을 특징으로 하는 액정 표시 장치.
  16. 제4항에 있어서, 상기 리셋 회로는 상기 공통 신호선에 접속되는 것을 특징으로 하는 액정 표시 장치.
  17. 제4항에 있어서, 상기 리셋 회로는 상기 신호선에 접속된 제1 리셋 회로와 상기 구동기의 출력부 또는 공통 신호선 중 하나에 접속된 제2 리셋 회로를 포함하는 것을 특징으로 하는 액정 표시 장치.
  18. 삭제
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