JP4557325B2 - 液晶表示装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置に関し、特に、所定の周期で信号線の電位を基準電位にリセットするリセット回路を備える液晶表示装置に関する。
近年、より高品質な液晶表示を行い得る液晶表示装置が望まれている。
【０００２】
【従来の技術】
図１は、従来のアクティブ型の液晶表示装置１０の基本構成図である。
図１に示すように、液晶表示装置１０は、信号線部１２と画素セル部１４を有する。また、画素セル部１４は、画素ＴＦＴ（Thin Film Transistor）１６、液晶ＣLC及び蓄積容量Ｃｓを有する。
【０００３】
液晶表示時には、図示しないゲートドライバから走査線に走査信号Ｇが与えられる。そして、走査信号Ｇが画素ＴＦＴ１６のゲート電極に入力することにより、画素ＴＦＴ１６がオンとなる。一方、信号線部１２には、図示しないデータドライバから入力部１８を介して表示信号Ｄが与えられる。
表示信号Ｄは、オン状態の画素ＴＦＴ１６を通過すると、液晶ＣLCと蓄積容量ＣS に書き込まれる。そして、表示信号Ｄが液晶ＣLCと蓄積容量Ｃｓに書き込まれることによって発生する画素電位Ｖｓと、図示しない対向電極の電位との電位差に基づき液晶表示が行われる。書き込まれた表示信号Ｄは、再び走査信号Ｇが画素ＴＦＴ１６に供給されるまで保持される。この表示信号Ｄが保持されている期間を信号保持期間とする。なお、図１において、ＲSL、ＣSLは、それぞれ信号線部１２の抵抗値及び電気容量を示す。
【０００４】
液晶ＣLCに長時間にわたって直流電圧が供給され続けると、液晶ＣLCの材料特性が変化して液晶ＣLCが劣化してしまう。そこで、従来より液晶表示装置１０は、電圧の極性を所定の周期で反転させた交流電圧によって駆動されている。
図２及び図３は、液晶表示装置１０の画素セル部１４に供給される走査信号Ｇ及び表示信号Ｄの波形図である。図２は、液晶表示装置１０が備える表示パネルの上側に配置された画素セル部１４に供給される走査信号Ｇ及び表示信号Ｄの波形を示す。また、図３は、液晶表示装置１０が備える表示パネルの下側に配置された画素セル部１４に供給される走査信号Ｇ及び表示信号Ｄの波形を示す。
【０００５】
図２及び図３に示すように、１フレームは第１及び第２フィールドに分割されている。そして、液晶表示装置１０が有する表示パネル内の各画素セル部１４に対して、第１フィールドでは、＋Ｖｍａｘ（例えば、＋５Ｖ）から＋Ｖｍｉｎ（例えば、＋２Ｖ）の範囲の電位の表示信号Ｄが供給され、第２フィールドでは、−Ｖｍａｘ（例えば、−５Ｖ）から−Ｖｍｉｎ（例えば、−２Ｖ）の範囲の電位の表示信号Ｄが供給される。ここで、表示信号Ｄの振幅の中心値はＶｃｏｍ（例えば、０Ｖ）である。
【０００６】
図２に示すように、表示パネルの上側の画素ＴＦＴ１６に供給される走査信号Ｇの電位は、第１及び第２フィールドの開始直後に−Ｖｇ（例えば、−８Ｖ）から＋Ｖｇ（例えば、＋８Ｖ）になる。この時、表示パネルの上側に配列された画素ＴＦＴ１６がオンとされ、表示信号Ｄが書き込まれる。
一方、図３に示すように、表示パネルの下側の画素ＴＦＴ１６に供給される走査信号Ｇの電位は、第１及び第２フィールドの終了間際に−Ｖｇから＋Ｖｇになる。この時、表示パネルの下側に配列された画素ＴＦＴ１６がオンとされ、表示信号Ｄが書き込まれる。
【０００７】
なお、図２及び図３において、Ｖｇｓは、液晶表示装置１０が有する画素ＴＦＴ１６のゲート・ソース間電圧を示し、Ｖｄｓは、画素ＴＦＴ１６のソース・ドレイン間電圧を示す。例えば、Ｖｍａｘ＝５Ｖ、Ｖｍｉｎ＝２Ｖ、Ｖｇ＝８Ｖの場合、図２に示すように、表示パネルの上側に配置された画素ＴＦＴ１６における電圧Ｖｇｓ、Ｖｄｓは、それぞれ３Ｖ、０．５Ｖである。また、図３に示すように、表示パネルの下側に配置された画素ＴＦＴ１６における電圧Ｖｇｓ、Ｖｄｓは、それぞれ１３Ｖ、１０Ｖである。このように液晶表示装置１０が有する表示パネルにおける画素ＴＦＴ１６の上下の配置位置によって画素ＴＦＴ１６の電圧Ｖｇｓ、Ｖｄｓが異なる。
【０００８】
図４は、画素ＴＦＴ１６のドレイン電流Ｉｄとゲート電極の電圧Ｖｇとの関係を示す図である。図４に示すように、画素ＴＦＴ１６に対する表示信号Ｄの書き込み時の充電電流であるオン電流と、電荷保持時のリーク電流であるオフ電流の大きさは、画素ＴＦＴ１６に印可されている電圧Ｖｄｓ及び電圧Ｖｇｓによって異なる。ここで、図２及び図３を用いて説明したように液晶表示装置１０が有する表示パネルにおける画素ＴＦＴ１６の上下の配置位置によって画素ＴＦＴ１６の電圧Ｖｇｓ、Ｖｄｓが異なる。つまり、液晶表示装置１０が備える表示パネルの上側と下側では、画素ＴＦＴ１６のオン電流およびオフ電流の大きさが異なる。
【０００９】
【発明が解決しようとする課題】
図５は、図１に示した信号線部１２の電位ＶSLのイニシャル電位ＶSL0 と、表示信号Ｄが与えられることによって、画素電位が電位Ｖｓまで立ち上がるのに要する立ち上がり時間Ｔｒとの関係を示す図である。
図５に示すように、例えば、イニシャル電位ＶSL0 がＶ１の場合、画素電位が電位Ｖｓに立ち上がるまでには時間Ｔｒ１を要する。また、イニシャル電位ＶSL0 がＶ２の場合、画素電位が電位Ｖｓに立ち上がるまでには、時間Ｔｒ２を要する。また、イニシャル電位ＶSL0 がＶ３の場合、画素電位が電位Ｖｓに立ち上がるまでには、時間Ｔｒ３を要する。ここで、図５に示すように、電位Ｖ１、Ｖ２、Ｖ３の大小関係は、Ｖ１＞Ｖ２＞Ｖ３である。そして、立ち上がり時間Ｔｒ１、Ｔｒ２、Ｔｒ３の大小関係は、Ｔｒ１＜Ｔｒ２＜Ｔｒ３である。このように、画素電位が電位Ｖｓになるまでに要する立ち上がり時間Ｔｒは、信号線部１２のイニシャル電位ＶSL0 の大きさに応じて異なる。
【００１０】
ここで、従来の液晶表示装置１０では、走査信号Ｇが与えられる前の信号線部１２のイニシャル電位ＶSL0 が信号線によって異なっていた。このため、画素電位の立ち上がり時間Ｔｒも信号線によって異なり、表示信号Ｄの書き込み時間にばらつきが生じていた。表示信号Ｄの書き込み時間にばらつきがあるため、従来の液晶表示装置１０では、均一な液晶表示が困難であった。
【００１１】
また、図２〜図４を用いて説明したように、液晶表示装置１０が備える表示パネルの上側に配置された画素ＴＦＴ１６のオフ電流に比して表示パネルの下側に配置された画素ＴＦＴ１６のオフ電流の方が遥かに大きい。このため、表示パネルの下側に配置された画素ＴＦＴ１６の画素電圧の低下率が表示パネルの上側に配置された画素ＴＦＴ１６の画素電圧の低下率よりも大きく、表示パネルにおいて輝度が不均一となる上下傾斜表示が発生していた。具体的には、例えば、液晶表示装置１０が黒色の液晶表示を行う場合、表示パネルの下側の黒色表示が薄くなっていた。
【００１２】
本発明は、上記点に鑑みてなされたものであり、所定の周期で信号線電位を基準電位にリセットすることで、画素電位の立ち上がり時間Ｔｒ及び画素ＴＦＴ１６のオフ電流を均一にして高品質な液晶表示を行う液晶表示装置を提供することを課題とする。
【００１３】
【課題を解決するための手段】
上記課題を解決するために、本発明では、以下の各手段を講じたことを特徴とするものである。
【００１９】
請求項１記載の発明では、走査線方向に複数のブロックに分割された表示パネル内にマトリクス状に配置された画素セルと、前記画素セルに接続された複数の信号線及び走査線と、前記信号線に接続されたアナログスイッチと、共通信号線を介して前記アナログスイッチと接続され、ブロック制御信号によって順次活性化されるブロック内の信号線に表示信号を与えるドライバと、１ブロック走査終了毎に前記共通信号線の電位を所定の電位にリセットする第１のリセット回路と、最後のブロックに前記表示信号が与えられ、前記共通信号線の電位が前記第１のリセット回路により前記所定の電位にリセットされた後、１水平走査終了毎に前記信号線の電位を所定の電位にリセットする第２のリセット回路とを有することを特徴とする。
【００２０】
請求項１記載の発明によれば、ブロック選択順次駆動される表示パネル内の信号線等の電位が第１のリセット回路及び第２のリセット回路によって、１水平走査終了毎及び１ブロック走査終了毎に所定の電位にリセットされる。このため、表示信号の書き込み時の画素セルの電位の立ち上がり時間が均一となり、表示信号の書き込み時間が全ての画素セルで等しくなる。また、信号線等の電位が１水平走査終了毎及び１ブロック走査終了毎に所定の電位にリセットされることによって、信号保持期間の各画素セルにおけるオフ電流も等しくなる。従って、表示パネルにおける輝度が均一な高品質の液晶表示が実現する。
【００２１】
請求項２記載の発明では、請求項１記載の液晶表示装置において、前記第２のリセット回路は、１水平走査のブランキング期間毎にリセット信号が与えられることによって前記信号線の電位を前記所定の電位にリセットすることを特徴とする。請求項２記載の発明によれば、１水平走査のブランキング期間中に信号線の電位が所定の電位にリセットされる。このため、全ての信号線のイニシャル電位が確実に均一になる。従って、表示信号の書き込み時の画素セルの電位の立ち上がり時間が確実に均一となる。
【００２２】
請求項３記載の発明では、請求項１又は２記載の液晶表示装置において、前記所定の電位の極性は、交流信号である前記表示信号に同期して反転することを特徴とする。請求項４記載の発明では、請求項１〜３いずれか１項記載の液晶表示装置において、前記第１のリセット回路は、前記ドライバの出力部に共通信号線を介して接続されたことを特徴とする。
【００２３】
【発明の実施の形態】
先ず、本発明の原理を図６を用いて説明する。
図６は、本発明の原理を説明するための液晶表示装置２０の基本構成図である。
図６に示すように、液晶表示装置２０は、表示パネル２４を有する。また、表示パネル２４は、信号線部１２及び画素セル部１４等を備える。なお、図１に示した液晶表示装置１０と同一の構成部には同一の符号を付している。
【００２４】
液晶表示装置２０において、信号線部１２は複数の信号線４６を有し、信号線４６にはリセット回路２６、２８が接続されている。リセット回路２６は、表示パネル２４外で信号線４６に接続されており、リセット回路２８は、表示パネル２４内で信号線４６に接続されている。
リセット回路２６、２８は、所定の周期で信号保持期間中に図示しないタイミング生成回路からリセット信号Ｒが供給されてオン状態となる。リセット回路２６、２８がオン状態となることで、表示パネル２４外に設けられた図示しないリセット電圧発生源と信号線４６が導通し、信号線４６の電位がリセット電位（基準電位）Ｖｒｓとされる。
【００２５】
上記のようにリセット回路２６、２８によって、表示信号Ｄが書き込まれる前の信号線４６のイニシャル電位ＶSLO が同一のリセット電位Ｖｒｓとされるので、各画素ＴＦＴ１６における電位の立ち上がり時間Ｔｒが均一となる。このため、表示信号Ｄの書き込み時間が全ての画素ＴＦＴ１６で等しくなる。また、リセット回路２６、２８によって信号線４６の電位がリセット電位Ｖｒｓにリセットされることで、各画素ＴＦＴ１６のオフ電流も等しくなる。従って、液晶表示装置２０では、輝度が均一な高品質の液晶表示が行われる。なお、図６において、ＲSL、ＣSLは、それぞれ信号線４６の抵抗値と電気容量を示す。
【００２６】
図７は、液晶表示装置３０の基本構成図である。本発明の原理は、図７に示すようなアナログスイッチ３２を有する液晶表示装置３０に適用してもよい。なお、上述の液晶表示装置１０、２０と同一の構成部には同一の符号を付している。
液晶表示装置３０では、アナログスイッチ制御信号Ａが供給されることによってオン状態となったアナログスイッチ３２を介して共通信号線Ｄ１〜Ｄｎと画素ＴＦＴ１６が導通する。この時、デジタルドライバＬＳＩ２２からオン状態のアナログスイッチ３２を介してオン状態の画素ＴＦＴ１６に表示信号Ｄが供給される。このように、液晶表示装置３０では、アナログスイッチ３２を制御することによって、表示信号Ｄを与える画素ＴＦＴ１６を選択することができる。
【００２７】
液晶表示装置３０において、リセット回路２６は共通信号線Ｄ１〜Ｄｎに接続されている。また、リセット回路２８は信号線４６に接続されている。リセット回路２６は、信号保持期間中に図示しないタイミング生成回路からリセット信号Ｒが供給されると共通信号線Ｄ１〜Ｄｎの電位をリセット電位Ｖｒｓにする。また、リセット回路２８は、信号保持期間中にタイミング生成回路からリセット信号Ｒが供給されると、信号線４６の電位をリセット電位Ｖｒｓにする。
【００２８】
上記のようにリセット回路２６、２８によって、表示信号Ｄが書き込まれる前の共通信号線Ｄ１〜Ｄｎ及び信号線４６のイニシャル電位ＶSLO が同一のリセット電位Ｖｒｓとされるので、各画素ＴＦＴ１６における電位の立ち上がり時間Ｔｒが均一となる。このため、表示信号Ｄの書き込み時間が全ての画素ＴＦＴ１６で等しくなる。また、リセット回路２６、２８によって共通信号線Ｄ１〜Ｄｎ及び信号線４６の電位がリセット電位Ｖｒｓにリセットされることで、各画素ＴＦＴ１６のオフ電流も等しくなる。従って、液晶表示装置３０では、輝度が均一な高品質の液晶表示が行われる。なお、図７において、ＲSL、ＣSLは、それぞれ共通信号線Ｄ１〜Ｄｎの抵抗値及び電気容量を示し、ＲL 、ＣL は、それぞれ信号線４６の抵抗値及び電気容量を示す。
【００２９】
図６及び図７に示すリセット回路２６、２８は、例えば、図８及び図９に示すような構成とされる。図８は、ＮＭＯＳ型のリセット回路２６、２８の構成例を示す図である。また、図９は、ＣＭＯＳ型のリセット回路２６、２８の構成例を示す図である。
リセット回路２６、２８を図８に示すようなＮＭＯＳ型にすれば、簡単な構成のリセット回路２６、２８を実現することができる。また、リセット回路２６、２８を図９に示すようなＣＭＯＳ型にすれば、リセット回路２６、２８の駆動能力を大きくすることができる。この場合、信号線４６のリセット時間を短縮化することができる。なお、リセット回路２６、２８をＰＭＯＳ型にしてもよい。また、リセット回路２６、２８をダブルゲートのＮＭＯＳ型、ＣＭＯＳ型としてもよい。この場合、信号保持期間中の画素ＴＦＴ１６のリーク電流をより小さくすることができる。
【００３０】
なお、信号線４６に表示信号Ｄを供給するデジタルドライバＬＳＩ２２内にリセット回路２６を配置してもよい。図１０は、内部にリセット回路２６を有するデジタルドライバＬＳＩ２２のリセット信号出力部の等価回路図である。
図１０に示すように、デジタルドライバＬＳＩ２２は、内部ＬＳＩ回路３４、リセット回路２６、ＯＰアンプ３６、保護素子３８、３９等を有する。内部ＬＳＩ回路３４の出力信号である表示信号Ｄは、ＯＰアンプ３４を介して図示しない表示パネル２４側に供給される。信号線４６の電位のリセット時には、図示しないタイミング生成回路からリセット回路２６にリセット信号Ｒが供給される。この結果、リセット回路２６により内部ＬＳＩ回路３４とＯＰアンプ３６との間のリセットポイント４０がリセット電位Ｖｒｓとされる。
【００３１】
続いて、上記本発明の原理が適用された液晶表示装置の実施例について説明する。
図１１は、本発明の第１実施例である液晶表示装置４０の構成図である。
図１１に示すように、液晶表示装置４０は、デジタルドライバＬＳＩ２２、ブロック制御線ＢＬ１〜ＢＬｎ、表示パネル２４等を有する。また、表示パネル２４内には、表示領域２５、共通信号線Ｄ１〜Ｄｎ、複数のアナログスイッチ３２、ゲート側周辺駆動回路４２、リセット回路２６、２８等が設けられている。液晶表示装置４０では、液晶表示が行われる表示領域２５とゲート側周辺駆動回路４２等の周辺回路とが表示パネル２４に一体形成されており、液晶表示装置４０の小型化が図られている。なお、上述の液晶表示装置１０、２０、３０と同一の構成部には、同一の符号を付している。
【００３２】
表示領域２５は、ｎ個のブロックＢ１〜Ｂｎに分割されており、各ブロックＢ１〜Ｂｎには、マトリクス状に走査線４４と信号線４６が配列されている。そして、走査線４４と信号線４６の各交点には、画素セル部１４が設けられている。画素セル部１４は、画素ＴＦＴ１６、液晶ＣLC、蓄積容量Ｃｓ等から構成されている。また、ｐ−ＳｉＴＦＴである画素ＴＦＴ１６のゲート電極は走査線４４に接続され、ソース電極は信号線４６に接続され、ドレイン電極は液晶ＣLC及び蓄積容量Ｃｓに接続されている。
【００３３】
複数のアナログスイッチ３２は、各ブロックＢ１〜Ｂｎ毎にｎ個ずつ配置されている。共通信号線Ｄ１〜Ｄｎは、各ブロック毎にそれぞれ対応して配置されたアナログスイッチ３２を介して表示パネル２４内の信号線４６に接続されている。
表示パネル２４内において、リセット回路２６は、共通信号線Ｄ１〜Ｄｎに接続されており、リセット回路２８は、信号線４６に接続されている。なお、リセット回路２６、２８の配置場所は、図１１に示す位置に限らない。例えば、リセット回路２６を表示パネル２４外に設けたデジタルドライバＬＳＩ２２の表示信号出力部に接続してもよい。
【００３４】
図１１に示すように、デジタルドライバＬＳＩ２２は、共通信号線Ｄ１〜Ｄｎに接続されている。また、デジタルドライバＬＳＩ２２は、図示しない外部データドライバからデジタル信号を受け取ると、アナログ変換して表示信号Ｄを出力する。表示信号Ｄは、デジタルドライバＬＳＩ２２から時分割で各ブロック毎に共通信号線Ｄ１〜Ｄｎを介して表示パネル２４側へ送信される。なお、デジタルドライバＬＳＩ２２を表示パネル２４内に設けてもよい。
【００３５】
アナログスイッチ３２には、ブロック制御線ＢＬ１〜ＢＬｎを介してアナログスイッチ３２をオン状態とするブロック制御信号ＢＬが与えられる。
液晶表示装置４０の駆動時には、まず、ゲート側周辺駆動回路４２から走査線４４に走査信号Ｇが与えられる。そして、走査信号Ｇが画素ＴＦＴ１６のゲート電極に入力することで画素ＴＦＴ１６がオン状態とされる。一方、信号線４６には、ブロック制御信号ＢＬによってオン状態とされたアナログスイッチ３２を介して共通信号線Ｄ１〜Ｄｎから表示信号Ｄが与えられる。そして、表示信号Ｄがオン状態の画素ＴＦＴ１６に入力することで、液晶表示が行なわれる。
【００３６】
共通信号線Ｄ１〜Ｄｎの電位は、リセット回路２６によって所定の周期で基準電位Ｖｒｓにリセットされ、信号線４６の電位は、リセット回路２８によって所定の周期で基準電位Ｖｒｓにリセットされる。
次に、図１１及び図１２を用いて液晶表示装置４０の動作説明を行う。
図１２は、液晶表示装置４０に与えられる表示信号Ｄ、走査信号Ｇ、ブロック制御信号ＢＬ及びリセット信号Ｒのタイミング図である。
【００３７】
図１２に示すように、ゲート側周辺駆動回路４２から表示領域２５にハイレベルの走査信号Ｇが与えられると、先ず、１ブロック制御期間Ｔｂ分だけハイレベルのブロック制御信号ＢＬがブロックＢ１のアナログスイッチ３２に与えられて該アナログスイッチ３２をオン状態とする。この時、表示領域２５のブロックＢ１に時間Ｔｂだけ共通信号線Ｄ１〜Ｄｎを介してデジタルドライバＬＳＩ２２から表示信号Ｄが与えられる。
【００３８】
ブロックＢ１に表示信号Ｄが与えられると、次に、表示パネル２４外に設けられた図示しないタイミング生成回路からリセット回路２６にリセット信号Ｒが供給される。この結果、リセット回路２６が動作して、共通信号線Ｄ１〜Ｄｎの電位がリセット電位Ｖｒｓ（例えば、Ｖｃｏｍ）とされる。
そして、次に、時間Ｔｂだけハイレベルのブロック制御信号ＢＬがブロックＢ２のアナログスイッチ３２に与えられて、ブロックＢ２のアナログスイッチ３２をオン状態とする。この時、ブロックＢ２に時間Ｔｂだけ共通信号線Ｄ１〜Ｄｎを介してデジタルドライバＬＳＩ２２から表示信号Ｄが与えられる。ブロックＢ２に表示信号Ｄが与えられると、次に、タイミング生成回路からリセット回路２６にリセット信号Ｒが供給される。この結果、リセット回路２６が動作して、共通信号線Ｄ１〜Ｄｎの電位がリセット電位Ｖｒｓとされる。
【００３９】
上記のような動作が繰り返され、ブロックＢｎにも表示信号Ｄが与えられ、共通信号線Ｄ１〜Ｄｎの電位がリセット回路２６によってリセット電位Ｖｒｓとされると、次に、ブランキング期間Ｔｂｋとなる。このブランキング期間Ｔｂｋの開始後、時間Ｔｂが経過すると、表示領域２５に入力する走査信号Ｇはロウレベルとされる。そして、ブランキング期間Ｔｂｋが終了の際には、タイミング発生回路からリセット回路２８にリセット信号Ｒが供給される。この結果、リセット回路２８が動作して、信号線４６の電位がリセット電位Ｖｒｓとされる。そして、１水平走査期間Ｔｈが終了となる。１水平走査期間Ｔｈが終了すると、次の走査線４４の走査が行なわれ、再び、ブロックＢ１からブロックＢｎまで順次表示信号Ｄが与えられていく。
【００４０】
ここで、図１２に示すＴｏｎ及びＴｏｆｆは、それぞれ走査信号Ｇの立ち上がり時間と立ち下がり時間を示す。また、ブランキング期間Ｔｂｋは、ブロック制御期間Ｔｂより十分に長く、Ｔｂｋ＞Ｔｂ＋Ｔｏｎ＋Ｔｏｆｆとする。
なお、液晶表示装置４０において、１水平走査期間Ｔｈ中にブロックＢ１〜Ｂｎのアナログスイッチ３２が全て同時にオン状態とするように、ブロック制御信号ＢＬがアナログスイッチ３２に与えられる構成としてもよい。
【００４１】
上記のように、液晶表示装置４０では、ブロック選択順次駆動が行なわれる。図１２に示すように、ブロック選択順次駆動を行なう液晶表示装置４０の１ブロック当たりの表示信号Ｄの書き込み時間（ブロック制御期間）Ｔｂは、Ｔｂ＝（Ｔｈ−Ｔｂｋ）／ｎである。従って、液晶表示装置４０のブロック数ｎが少ない程、１ブロック当たりの表示信号Ｄの書き込み時間Ｔｂをより長くすることができる。そして、１ブロック当たりの書き込み時間Ｔｂが長くなると、画素ＴＦＴ１６の特性のばらつきに起因する走査信号Ｇの立ち上がり時間Ｔｏｎ及び立ち下がり時間Ｔｏｆｆの変動分が表示信号Ｄの書き込み時間Ｔｂに占める割合が小さくなる。このため、各ブロックへの表示信号Ｄの書き込み時間Ｔｂが十分に確保され、表示信号Ｄの書き込み時間Ｔｂのばらつきによるレーザスキャン縞模様及び縦縞模様のような表示不良モードが防止される。
【００４２】
また、リセット回路２６が１ブロック走査終了毎に共通信号線Ｄ１〜Ｄｎの電位をリセット電位Ｖｒｓにリセットし、リセット回路２８が１水平走査終了毎に信号線４６の電位をリセット電位Ｖｒｓにリセットするので、各画素ＴＦＴ１６の電位の立ち上がり時間Ｔｒが統一され、画素ＴＦＴ１６の電位の立ち上がり時間Ｔｒのばらつきに起因する表示信号Ｄの書き込み時間のばらつきが防止される。更に、信号線４６の電位が所定の周期でリセット電位Ｖｒｓにリセットされることによって、表示パネル２４の上側と下側の画素ＴＦＴ１６のオフ電流に差がなくなるので、液晶表示装置４０では、輝度が均一で高品質の液晶表示が行われる。
【００４３】
なお、液晶表示装置４０では、リセット回路２６、２８のいずれか一方のみを設ける構成としてもよい。また、リセット回路２６、２８にリセット信号Ｒが与えられるタイミングは、図１２に示すタイミングに限らず、本発明の原理を満たす範囲で他のタイミングでもよいものとする。
図１３は、ブロック制御信号ＢＬとリセット信号Ｒと信号線電位の関係を示すタイミング図である。
【００４４】
図１３に示すように、例えば、ブロックＢ１の制御期間中は、ブロックＢ１に対応する信号線４６の電位がＶｓとなる。そして、ブロックＢ１の制御期間終了直後にリセット回路２６にリセット信号Ｒが供給され、ブロックＢ１に対応する信号線４６の電位がリセット電位（基準電位）であるＶｃｏｍとされる。同様に、ブロックＢ２の制御期間終了直後にリセット回路２６にリセット信号Ｒが供給され、ブロックＢ２に対応する信号線４６の電位がリセット電位（基準電位）であるＶｃｏｍとされ、ブロックＢｎの制御期間終了直後にリセット回路２６にリセット信号Ｒが供給され、ブロックＢｎに対応する信号線４６の電位がリセット電位（基準電位）であるＶｃｏｍとされる。なお、リセット電位Ｖｒｓは、Ｖｃｏｍに限らず、他の値でもよい。
【００４５】
リセット電位ＶｒｓがＶｃｏｍの場合、表示信号Ｄの書き込み期間以外には、表示パネル２４の上側及び下側に配置された画素ＴＦＴ１６のソース電極の電位は、共に、Ｖｃｏｍとされる。この時、表示パネル２４の上側及び下側に配置された画素ＴＦＴ１６におけるオフ電流がほぼ同じとなるため、上下画面の画素ＴＦＴ１６の実行電圧がほぼ同じとなり、表示パネル２４における上下傾斜表示が防止される。
【００４６】
液晶表示装置４０では、図１４に示すように、表示信号Ｄの極性の変化に応じてリセット電位Ｖｒｓの極性を変化させてもよい。
図１４では、表示信号Ｄの極性の変化とリセット電位Ｖｒｓの極性の変化は同一とされている。例えば、表示信号Ｄの電位の範囲が±Ｖｍｉｎ〜±Ｖｍａｘの場合、リセット電位Ｖｒｓの範囲は、Ｖｒｓ＝±Ｖｍｉｎとされる。
【００４７】
図１５および図１６は、リセット電位Ｖｒｓの極性が変化する場合の表示信号Ｄの電位変化を示す図である。図１５は、リセット電位ＶｒｓがＶｒｓ＝±Ｖｍｉｎである場合の表示信号Ｄの電位変化を示す。また、図１６は、リセット電位ＶｒｓがＶｒｓ＝±１／２ΔＶｓである場合の表示信号Ｄの電位変化を示す。
図１５及び図１６に示すように、リセット電位Ｖｒｓを±Ｖｍｉｎや±１／２ΔＶｓとすることで、表示信号Ｄの書き込み時に電位Ｖｃｏｍからの立ち上がり時間分の時間が短縮される。また、所定の周期で共通信号線Ｄ１〜Ｄｎ及び信号線４６をリセットすることで、液晶表示装置４０が有するアナログスイッチ３２の特性バラツキに起因する表示信号Ｄの立ち上がり時間Ｔｒのバラツキが防止される。更に、リセット電位Ｖｒｓを±Ｖｍｉｎや±１／２ΔＶｓとすると、アナログスイッチ３２に予備バイアスがかけられることになるため、表示信号Ｄの書き込み時に信号線４６を流れる初期の充電電流が大きくなり、表示信号Ｄを早く画素ＴＦＴ１６に書き込むことができる。図１６に示すように、リセット電位ＶｒｓをＶｒｓ＝±１／２ΔＶｓに設定すると、表示信号Ｄのレベルによらず、表示信号Ｄの立ち上がり時間がほぼ一定となる。
【００４８】
図１７（ａ）、（ｂ）は、リセット電位がフィールド反転される液晶表示装置４０におけるリセット電位Ｖｒｓの極性を示す図である。
図１７（ａ）に示すように、正フィールドの時は、表示領域２５内の全信号線４６が正のリセット電位＋Ｖｒｓとされる。また、図１７（ｂ）に示すように、負フィールドの時は、表示領域２５内の全信号線４６が負のリセット電位−Ｖｒｓとされる。図１８は、リセット電位がフィールド反転される液晶表示装置４０における表示信号Ｄ、リセット信号Ｒ及びリセット電位Ｖｒｓのタイミング図である。
【００４９】
図１９（ａ）、（ｂ）は、リセット電位ＶｒｓがＨ／Ｖライン（ドット）反転される液晶表示装置４０におけるリセット電位Ｖｒｓの極性を示す図である。
図１９（ａ）に示すように、正フィールドの時は、例えば、偶数信号線４６のリセット電位Ｖｒｓ１が正のリセット電位＋Ｖｒｓとされ、奇数信号線４６のリセット電位Ｖｒｓ２が負のリセット電位−Ｖｒｓとされる。また、図１９（ｂ）に示すように、負フィールドの時は、偶数信号線４６のリセット電位−Ｖｒｓ１が負のリセット電位−Ｖｒｓとされ、奇数信号線４６のリセット電位＋Ｖｒｓ２が正のリセット電位Ｖｒｓとされる。リセット電位Ｖｒｓ１、Ｖｒｓ２の極性はフィールドに応じてライン毎に変化する。図２０は、リセット電位Ｖｒｓ１、Ｖｒｓ２がＨ／Ｖライン反転される液晶表示装置４０における表示信号Ｄ、走査信号Ｇ、リセット信号Ｒ及びリセット電位Ｖｒｓ１、Ｖｒｓ２のタイミング図である。
【００５０】
ところで、本発明の原理は、ブロック選択順次駆動の液晶表示装置４０に限らず、以下に示すような点順次駆動の液晶表示装置５０や線順次駆動の液晶表示装置６０、７０に適用してもよい。
図２１は、本発明の第２実施例である液晶表示装置５０の構成図である。液晶表示装置５０は、点順次駆動される。
【００５１】
図２１に示すように、液晶表示装置５０は、共通信号線Ｄ１〜Ｄｎ、ｐ−ＳｉＴＦＴアナログスイッチ３２、ゲート側周辺駆動回路４２、表示領域２５、シフトレジスタ回路５２、バッファ回路５４等を有する。なお、上述の液晶表示装置１０、２０、３０、４０と同一の構成部には、同一の符号を付している。
液晶表示装置５０が備えるシフトレジスタ回路５２及びバッファ回路５４は、アナログスイッチ３２を制御するアナログスイッチ制御信号Ａの発生回路である。また、シフトレジスタ回路５２には、スタートパルスＳＰ及びクロック信号ＣＬ、／ＣＬが入力する。ここで、シフトレジスタ回路５２の動作周波数は、例えば、０．５ＭＨｚ程度である。
【００５２】
表示領域２５には、マトリクス状に複数の走査線４４と信号線４６が配列されている。そして、走査線４４と信号線４６の各交点には、画素セル部１４が設けられている。画素セル部１４は、画素ＴＦＴ１６、液晶ＣLC、蓄積容量ＣS 等から構成される。また、ｐ−ＳｉＴＦＴである画素ＴＦＴ１６のゲート電極は走査線４４に接続され、ソース電極は信号線４６に接続され、ドレイン電極は液晶ＣLC及び蓄積容量Ｃ接続されている。共通信号線Ｄ１〜Ｄｎは、アナログスイッチ３２を介して信号線４６に接続可能とされている。
【００５３】
シフトレジスタ回路５２とバッファ回路５４からは、アナログスイッチ３２をオン状態とするアナログスイッチ制御信号Ａが与えられる。
液晶表示装置５０の駆動時には、まず、ゲート側周辺駆動回路４２から走査線４４に走査信号Ｇが与えられる。そして、走査信号Ｇが対応する画素ＴＦＴ１６のゲート電極に入力することで画素ＴＦＴ１６がオン状態とされる。一方、信号線４６には、共通信号線Ｄ１〜Ｄｎからアナログスイッチ制御信号Ａによってオン状態とされたアナログスイッチ３２を介して表示信号ＲＧＢが与えられる。そして、表示信号ＲＧＢがオン状態の画素ＴＦＴ１６に入力して、カラー液晶表示が行なわれる。
【００５４】
リセット回路２６は、所定の周期で図示しないタイミング生成回路からリセット信号Ｒが供給されると共通信号線Ｄ１〜Ｄｎの電位をリセット電位Ｖｒｓ（例えば、Ｖｃｏｍ）にリセットする。また、リセット回路２８は、所定の周期でタイミング生成回路からリセット信号Ｒが供給されると信号線４６の電位をリセット電位Ｖｒｓにリセットする。
【００５５】
上記のように、リセット回路２６が共通信号線Ｄ１〜Ｄｎの電位をリセット電位Ｖｒｓにリセットし、リセット回路２８が信号線４６の電位をリセット電位Ｖｒｓにリセットするので、各画素ＴＦＴ１６の電位の立ち上がり時間Ｔｒが均一になり、画素ＴＦＴ１６の電位の立ち上がり時間Ｔｒのばらつきに起因する表示信号Ｄの書き込み時間のばらつきが防止される。更に、信号線４６の電位が所定の周期でリセット電位Ｖｒｓにリセットされることによって、液晶表示装置５０が有する画素ＴＦＴ１６のオフ電流に差がなくなるので、液晶表示装置５０では、輝度が均一で高品質の液晶表示が行われる。
【００５６】
図２２は、本発明の第３実施例である液晶表示装置６０の構成図である。液晶表示装置６０は、線順次駆動される。
図２２に示すように、液晶表示装置６０は、デジタルドライバＬＳＩ２２、表示領域２５、リセット回路２６、２８、ゲート側周辺駆動回路４２、ＯＰアンプ６２等を有する。なお、上述の液晶表示装置１０、２０、３０、４０、５０と同一の構成部には、同一の符号を付している。
【００５７】
リセット回路２６は、デジタルドライバＬＳＩ２２とＯＰアンプ６２との間の信号線４６上に設けられている。
液晶表示装置６０の駆動時には、まず、ゲート側周辺駆動回路４２から走査線４４に走査信号Ｇが与えられる。そして、走査信号Ｇが対応するｐ−ＳｉＴＦＴである画素ＴＦＴ１６のゲート電極に入力することで画素ＴＦＴ１６がオン状態とされる。一方、信号線４６には、デジタルドライバＬＳＩ２２から表示信号Ｄが与えられる。そして、表示信号Ｄがオン状態の画素ＴＦＴ１６に入力して、液晶表示が行なわれる。
【００５８】
リセット回路２６は、所定の周期で図示しないタイミング生成回路からリセット信号Ｒが供給されるとデジタルドライバＬＳＩ２２とＯＰアンプ６２との間の信号線４６の電位をリセット電位Ｖｒｓ（例えば、Ｖｃｏｍ）にリセットする。また、リセット回路２８は、所定の周期で図示しないタイミング生成回路からリセット信号Ｒが供給されると信号線４６の電位をリセット電位Ｖｒｓにリセットする。
【００５９】
上記のように、リセット回路２６、２８が信号線４６の電位をリセット電位Ｖｒｓにリセットするので、各画素ＴＦＴ１６の電位の立ち上がり時間Ｔｒが均一になり、画素ＴＦＴ１６の電位の立ち上がり時間Ｔｒのばらつきに起因する表示信号Ｄの書き込み時間のばらつきが防止される。更に、信号線４６の電位が所定の周期でリセット電位Ｖｒｓにリセットされることによって、液晶表示装置６０が有する画素ＴＦＴ１６のオフ電流に差がなくなるので、液晶表示装置６０では、輝度が均一で高品質の液晶表示が行われる。
【００６０】
なお、液晶表示装置６０において、ＯＰアンプ６２の替わりにアナログスイッチ３２を用いてもよい。
図２３は、本発明の第４実施例である液晶表示装置７０の構成図である。液晶表示装置７０は、線順次駆動される。
図２３に示すように、液晶表示装置７０は、デジタルドライバＬＳＩ７２、表示領域２５、リセット回路２８、ゲート側ドライバＬＳＩ７４等を有する。なお、上述の液晶表示装置１０、２０、３０、４０、５０、６０と同一の構成部には、同一の符号を付している。
【００６１】
液晶表示装置７０の駆動時には、まず、ゲート側ドライバＬＳＩ７４から走査線４４に走査信号Ｇが与えられる。そして、走査信号Ｇが対応するａ−ＳｉＴＦＴである画素ＴＦＴ１６のゲート電極に入力することで画素ＴＦＴ１６がオン状態とされる。一方、信号線４６には、デジタルドライバＬＳＩ７２から表示信号Ｄが与えられる。そして、表示信号Ｄがオン状態の画素ＴＦＴ１６に入力して、液晶表示が行なわれる。
【００６２】
リセット回路２８は、所定の周期で図示しないタイミング生成回路からリセット信号Ｒが供給されると信号線４６の電位をリセット電位Ｖｒｓ（例えば、Ｖｃｏｍ）にリセットする。
上記のように、リセット回路２８が信号線４６の電位をリセット電位Ｖｒｓにリセットすることによって、各画素ＴＦＴ１６の電位の立ち上がり時間Ｔｒが均一になり、画素ＴＦＴ１６の電位の立ち上がり時間Ｔｒのばらつきに起因する表示信号Ｄの書き込み時間のばらつきが防止される。更に、信号線４６の電位が所定の周期でリセット電位Ｖｒｓにリセットされることによって、液晶表示装置７０が有する画素ＴＦＴ１６のオフ電流に差がなくなるので、液晶表示装置７０では、輝度が均一で高品質の液晶表示が行われる。
【００６３】
なお、デジタルドライバＬＳＩ７２に対して液晶表示装置４０が有するリセット回路２６を接続して、所定の周期で信号線４６の電位をリセット電位Ｖｒｓにリセットする構成としてもよい。また、デジタルドライバＬＳＩ７２やゲート側ドライバＬＳＩ７４の数は、液晶表示装置７０内の走査線４４及び信号線４６の本数やデジタルドライバＬＳＩ７２及びゲート側ドライバＬＳＩ７４の駆動能力等に応じて適宜決定されるものとする。
【００６４】
上記実施例において、デジタルドライバＬＳＩ２２が特許請求の範囲に記載のドライバ及びデータドライバＬＳＩに相当する。また、リセット回路２６が特許請求の範囲に記載の第１及び第３のリセット回路に相当し、リセット回路２８が特許請求の範囲に記載の第２及び第４のリセット回路に相当する。更に、リセット電位Ｖｒｓが特許請求の範囲に記載の所定の電位に相当する。
【００６５】
【発明の効果】
上記のように、請求項１〜１２記載の発明によれば、リセット回路によって信号線等の電位が所定の周期で所定の電位にリセットされる。このため、表示信号の書き込み時の画素セルの電位の立ち上がり時間が均一となり、表示信号の書き込み時間が全ての画素セルで等しくなる。また、信号線等の電位が所定の周期で所定の電位にリセットされることによって、信号保持期間の各画素セルにおけるオフ電流も等しくなる。従って、表示パネルにおける輝度が均一な高品質の液晶表示が実現する。
【図面の簡単な説明】
【図１】従来の液晶表示装置の基本構成図である。
【図２】画素セル部に供給される走査信号及び表示信号の波形を示す図である。
【図３】画素セル部に供給される走査信号及び表示信号の波形を示す図である。
【図４】画素ＴＦＴのドレイン電流とゲート電極の電圧との関係を示す図である。
【図５】信号線部のイニシャル電位と画素電位の立ち上がり時間との関係を示す図である。
【図６】本発明の原理を説明するための液晶表示装置の基本構成図である。
【図７】アナログスイッチを備えた本発明の液晶表示装置の基本構成図である。
【図８】ＮＭＯＳ型のリセット回路の構成図である。
【図９】ＣＭＯＳ型のリセット回路の構成図である。
【図１０】内部にリセット回路を有するデジタルドライバＬＳＩのリセット信号出力部の等価回路図である。
【図１１】本発明の第１実施例である液晶表示装置の構成図である。
【図１２】本発明の液晶表示装置に与えられる表示信号、走査信号、ブロック制御信号及びリセット信号のタイミング図である。
【図１３】ブロック制御信号とリセット信号と信号線電位との関係を示す図である。
【図１４】リセット電位の極性の変化を示す図である。
【図１５】表示信号の電位変化を示す図である。
【図１６】リセット電位が±１／２ΔＶｓである場合の表示信号の電位変化を示す図である。
【図１７】フィールド反転される液晶表示装置におけるリセット電位の極性を示す図である。
【図１８】フィールド反転される液晶表示装置における表示信号、リセット信号及びリセット電位のタイミング図である。
【図１９】Ｈ／Ｖライン反転される液晶表示装置におけるリセット電位の極性を示す図である。
【図２０】Ｈ／Ｖライン反転される液晶表示装置における表示信号、リセット信号、リセット電位のタイミング図である。
【図２１】本発明の第２実施例である液晶表示装置の構成図である。
【図２２】本発明の第３実施例である液晶表示装置の構成図である。
【図２３】本発明の第４実施例である液晶表示装置の構成図である。
【符号の説明】
１０、２０、３０、４０、５０、６０、７０ 液晶表示装置
１２ 信号線部
１４ 画素セル部
１６ 画素ＴＦＴ
１８ 入力部
２２ デジタルドライバＬＳＩ
２４ 表示パネル
２５ 表示領域
２６、２８ リセット回路
３２ アナログスイッチ
３４ 内部ＬＳＩ回路
３６、６２ ＯＰアンプ
３８、３９ 保護素子
４２ ゲート側周辺駆動回路
４４ 走査線
４６ 信号線
５２ シフトレジスタ回路
５４ バファ−回路
７２ デジタルドライバＬＳＩ
７４ ゲート側ドライバＬＳＩ
Ｄ１〜Ｄｎ 共通信号線
Ｂ１〜Ｂｎ ブロック
ＢＬ１〜ＢＬｎ ブロック制御線
【発明の属する技術分野】
本発明は、液晶表示装置に関し、特に、所定の周期で信号線の電位を基準電位にリセットするリセット回路を備える液晶表示装置に関する。
近年、より高品質な液晶表示を行い得る液晶表示装置が望まれている。
【０００２】
【従来の技術】
図１は、従来のアクティブ型の液晶表示装置１０の基本構成図である。
図１に示すように、液晶表示装置１０は、信号線部１２と画素セル部１４を有する。また、画素セル部１４は、画素ＴＦＴ（Thin Film Transistor）１６、液晶ＣLC及び蓄積容量Ｃｓを有する。
【０００３】
液晶表示時には、図示しないゲートドライバから走査線に走査信号Ｇが与えられる。そして、走査信号Ｇが画素ＴＦＴ１６のゲート電極に入力することにより、画素ＴＦＴ１６がオンとなる。一方、信号線部１２には、図示しないデータドライバから入力部１８を介して表示信号Ｄが与えられる。
表示信号Ｄは、オン状態の画素ＴＦＴ１６を通過すると、液晶ＣLCと蓄積容量ＣS に書き込まれる。そして、表示信号Ｄが液晶ＣLCと蓄積容量Ｃｓに書き込まれることによって発生する画素電位Ｖｓと、図示しない対向電極の電位との電位差に基づき液晶表示が行われる。書き込まれた表示信号Ｄは、再び走査信号Ｇが画素ＴＦＴ１６に供給されるまで保持される。この表示信号Ｄが保持されている期間を信号保持期間とする。なお、図１において、ＲSL、ＣSLは、それぞれ信号線部１２の抵抗値及び電気容量を示す。
【０００４】
液晶ＣLCに長時間にわたって直流電圧が供給され続けると、液晶ＣLCの材料特性が変化して液晶ＣLCが劣化してしまう。そこで、従来より液晶表示装置１０は、電圧の極性を所定の周期で反転させた交流電圧によって駆動されている。
図２及び図３は、液晶表示装置１０の画素セル部１４に供給される走査信号Ｇ及び表示信号Ｄの波形図である。図２は、液晶表示装置１０が備える表示パネルの上側に配置された画素セル部１４に供給される走査信号Ｇ及び表示信号Ｄの波形を示す。また、図３は、液晶表示装置１０が備える表示パネルの下側に配置された画素セル部１４に供給される走査信号Ｇ及び表示信号Ｄの波形を示す。
【０００５】
図２及び図３に示すように、１フレームは第１及び第２フィールドに分割されている。そして、液晶表示装置１０が有する表示パネル内の各画素セル部１４に対して、第１フィールドでは、＋Ｖｍａｘ（例えば、＋５Ｖ）から＋Ｖｍｉｎ（例えば、＋２Ｖ）の範囲の電位の表示信号Ｄが供給され、第２フィールドでは、−Ｖｍａｘ（例えば、−５Ｖ）から−Ｖｍｉｎ（例えば、−２Ｖ）の範囲の電位の表示信号Ｄが供給される。ここで、表示信号Ｄの振幅の中心値はＶｃｏｍ（例えば、０Ｖ）である。
【０００６】
図２に示すように、表示パネルの上側の画素ＴＦＴ１６に供給される走査信号Ｇの電位は、第１及び第２フィールドの開始直後に−Ｖｇ（例えば、−８Ｖ）から＋Ｖｇ（例えば、＋８Ｖ）になる。この時、表示パネルの上側に配列された画素ＴＦＴ１６がオンとされ、表示信号Ｄが書き込まれる。
一方、図３に示すように、表示パネルの下側の画素ＴＦＴ１６に供給される走査信号Ｇの電位は、第１及び第２フィールドの終了間際に−Ｖｇから＋Ｖｇになる。この時、表示パネルの下側に配列された画素ＴＦＴ１６がオンとされ、表示信号Ｄが書き込まれる。
【０００７】
なお、図２及び図３において、Ｖｇｓは、液晶表示装置１０が有する画素ＴＦＴ１６のゲート・ソース間電圧を示し、Ｖｄｓは、画素ＴＦＴ１６のソース・ドレイン間電圧を示す。例えば、Ｖｍａｘ＝５Ｖ、Ｖｍｉｎ＝２Ｖ、Ｖｇ＝８Ｖの場合、図２に示すように、表示パネルの上側に配置された画素ＴＦＴ１６における電圧Ｖｇｓ、Ｖｄｓは、それぞれ３Ｖ、０．５Ｖである。また、図３に示すように、表示パネルの下側に配置された画素ＴＦＴ１６における電圧Ｖｇｓ、Ｖｄｓは、それぞれ１３Ｖ、１０Ｖである。このように液晶表示装置１０が有する表示パネルにおける画素ＴＦＴ１６の上下の配置位置によって画素ＴＦＴ１６の電圧Ｖｇｓ、Ｖｄｓが異なる。
【０００８】
図４は、画素ＴＦＴ１６のドレイン電流Ｉｄとゲート電極の電圧Ｖｇとの関係を示す図である。図４に示すように、画素ＴＦＴ１６に対する表示信号Ｄの書き込み時の充電電流であるオン電流と、電荷保持時のリーク電流であるオフ電流の大きさは、画素ＴＦＴ１６に印可されている電圧Ｖｄｓ及び電圧Ｖｇｓによって異なる。ここで、図２及び図３を用いて説明したように液晶表示装置１０が有する表示パネルにおける画素ＴＦＴ１６の上下の配置位置によって画素ＴＦＴ１６の電圧Ｖｇｓ、Ｖｄｓが異なる。つまり、液晶表示装置１０が備える表示パネルの上側と下側では、画素ＴＦＴ１６のオン電流およびオフ電流の大きさが異なる。
【０００９】
【発明が解決しようとする課題】
図５は、図１に示した信号線部１２の電位ＶSLのイニシャル電位ＶSL0 と、表示信号Ｄが与えられることによって、画素電位が電位Ｖｓまで立ち上がるのに要する立ち上がり時間Ｔｒとの関係を示す図である。
図５に示すように、例えば、イニシャル電位ＶSL0 がＶ１の場合、画素電位が電位Ｖｓに立ち上がるまでには時間Ｔｒ１を要する。また、イニシャル電位ＶSL0 がＶ２の場合、画素電位が電位Ｖｓに立ち上がるまでには、時間Ｔｒ２を要する。また、イニシャル電位ＶSL0 がＶ３の場合、画素電位が電位Ｖｓに立ち上がるまでには、時間Ｔｒ３を要する。ここで、図５に示すように、電位Ｖ１、Ｖ２、Ｖ３の大小関係は、Ｖ１＞Ｖ２＞Ｖ３である。そして、立ち上がり時間Ｔｒ１、Ｔｒ２、Ｔｒ３の大小関係は、Ｔｒ１＜Ｔｒ２＜Ｔｒ３である。このように、画素電位が電位Ｖｓになるまでに要する立ち上がり時間Ｔｒは、信号線部１２のイニシャル電位ＶSL0 の大きさに応じて異なる。
【００１０】
ここで、従来の液晶表示装置１０では、走査信号Ｇが与えられる前の信号線部１２のイニシャル電位ＶSL0 が信号線によって異なっていた。このため、画素電位の立ち上がり時間Ｔｒも信号線によって異なり、表示信号Ｄの書き込み時間にばらつきが生じていた。表示信号Ｄの書き込み時間にばらつきがあるため、従来の液晶表示装置１０では、均一な液晶表示が困難であった。
【００１１】
また、図２〜図４を用いて説明したように、液晶表示装置１０が備える表示パネルの上側に配置された画素ＴＦＴ１６のオフ電流に比して表示パネルの下側に配置された画素ＴＦＴ１６のオフ電流の方が遥かに大きい。このため、表示パネルの下側に配置された画素ＴＦＴ１６の画素電圧の低下率が表示パネルの上側に配置された画素ＴＦＴ１６の画素電圧の低下率よりも大きく、表示パネルにおいて輝度が不均一となる上下傾斜表示が発生していた。具体的には、例えば、液晶表示装置１０が黒色の液晶表示を行う場合、表示パネルの下側の黒色表示が薄くなっていた。
【００１２】
本発明は、上記点に鑑みてなされたものであり、所定の周期で信号線電位を基準電位にリセットすることで、画素電位の立ち上がり時間Ｔｒ及び画素ＴＦＴ１６のオフ電流を均一にして高品質な液晶表示を行う液晶表示装置を提供することを課題とする。
【００１３】
【課題を解決するための手段】
上記課題を解決するために、本発明では、以下の各手段を講じたことを特徴とするものである。
【００１９】
請求項１記載の発明では、走査線方向に複数のブロックに分割された表示パネル内にマトリクス状に配置された画素セルと、前記画素セルに接続された複数の信号線及び走査線と、前記信号線に接続されたアナログスイッチと、共通信号線を介して前記アナログスイッチと接続され、ブロック制御信号によって順次活性化されるブロック内の信号線に表示信号を与えるドライバと、１ブロック走査終了毎に前記共通信号線の電位を所定の電位にリセットする第１のリセット回路と、最後のブロックに前記表示信号が与えられ、前記共通信号線の電位が前記第１のリセット回路により前記所定の電位にリセットされた後、１水平走査終了毎に前記信号線の電位を所定の電位にリセットする第２のリセット回路とを有することを特徴とする。
【００２０】
請求項１記載の発明によれば、ブロック選択順次駆動される表示パネル内の信号線等の電位が第１のリセット回路及び第２のリセット回路によって、１水平走査終了毎及び１ブロック走査終了毎に所定の電位にリセットされる。このため、表示信号の書き込み時の画素セルの電位の立ち上がり時間が均一となり、表示信号の書き込み時間が全ての画素セルで等しくなる。また、信号線等の電位が１水平走査終了毎及び１ブロック走査終了毎に所定の電位にリセットされることによって、信号保持期間の各画素セルにおけるオフ電流も等しくなる。従って、表示パネルにおける輝度が均一な高品質の液晶表示が実現する。
【００２１】
請求項２記載の発明では、請求項１記載の液晶表示装置において、前記第２のリセット回路は、１水平走査のブランキング期間毎にリセット信号が与えられることによって前記信号線の電位を前記所定の電位にリセットすることを特徴とする。請求項２記載の発明によれば、１水平走査のブランキング期間中に信号線の電位が所定の電位にリセットされる。このため、全ての信号線のイニシャル電位が確実に均一になる。従って、表示信号の書き込み時の画素セルの電位の立ち上がり時間が確実に均一となる。
【００２２】
請求項３記載の発明では、請求項１又は２記載の液晶表示装置において、前記所定の電位の極性は、交流信号である前記表示信号に同期して反転することを特徴とする。請求項４記載の発明では、請求項１〜３いずれか１項記載の液晶表示装置において、前記第１のリセット回路は、前記ドライバの出力部に共通信号線を介して接続されたことを特徴とする。
【００２３】
【発明の実施の形態】
先ず、本発明の原理を図６を用いて説明する。
図６は、本発明の原理を説明するための液晶表示装置２０の基本構成図である。
図６に示すように、液晶表示装置２０は、表示パネル２４を有する。また、表示パネル２４は、信号線部１２及び画素セル部１４等を備える。なお、図１に示した液晶表示装置１０と同一の構成部には同一の符号を付している。
【００２４】
液晶表示装置２０において、信号線部１２は複数の信号線４６を有し、信号線４６にはリセット回路２６、２８が接続されている。リセット回路２６は、表示パネル２４外で信号線４６に接続されており、リセット回路２８は、表示パネル２４内で信号線４６に接続されている。
リセット回路２６、２８は、所定の周期で信号保持期間中に図示しないタイミング生成回路からリセット信号Ｒが供給されてオン状態となる。リセット回路２６、２８がオン状態となることで、表示パネル２４外に設けられた図示しないリセット電圧発生源と信号線４６が導通し、信号線４６の電位がリセット電位（基準電位）Ｖｒｓとされる。
【００２５】
上記のようにリセット回路２６、２８によって、表示信号Ｄが書き込まれる前の信号線４６のイニシャル電位ＶSLO が同一のリセット電位Ｖｒｓとされるので、各画素ＴＦＴ１６における電位の立ち上がり時間Ｔｒが均一となる。このため、表示信号Ｄの書き込み時間が全ての画素ＴＦＴ１６で等しくなる。また、リセット回路２６、２８によって信号線４６の電位がリセット電位Ｖｒｓにリセットされることで、各画素ＴＦＴ１６のオフ電流も等しくなる。従って、液晶表示装置２０では、輝度が均一な高品質の液晶表示が行われる。なお、図６において、ＲSL、ＣSLは、それぞれ信号線４６の抵抗値と電気容量を示す。
【００２６】
図７は、液晶表示装置３０の基本構成図である。本発明の原理は、図７に示すようなアナログスイッチ３２を有する液晶表示装置３０に適用してもよい。なお、上述の液晶表示装置１０、２０と同一の構成部には同一の符号を付している。
液晶表示装置３０では、アナログスイッチ制御信号Ａが供給されることによってオン状態となったアナログスイッチ３２を介して共通信号線Ｄ１〜Ｄｎと画素ＴＦＴ１６が導通する。この時、デジタルドライバＬＳＩ２２からオン状態のアナログスイッチ３２を介してオン状態の画素ＴＦＴ１６に表示信号Ｄが供給される。このように、液晶表示装置３０では、アナログスイッチ３２を制御することによって、表示信号Ｄを与える画素ＴＦＴ１６を選択することができる。
【００２７】
液晶表示装置３０において、リセット回路２６は共通信号線Ｄ１〜Ｄｎに接続されている。また、リセット回路２８は信号線４６に接続されている。リセット回路２６は、信号保持期間中に図示しないタイミング生成回路からリセット信号Ｒが供給されると共通信号線Ｄ１〜Ｄｎの電位をリセット電位Ｖｒｓにする。また、リセット回路２８は、信号保持期間中にタイミング生成回路からリセット信号Ｒが供給されると、信号線４６の電位をリセット電位Ｖｒｓにする。
【００２８】
上記のようにリセット回路２６、２８によって、表示信号Ｄが書き込まれる前の共通信号線Ｄ１〜Ｄｎ及び信号線４６のイニシャル電位ＶSLO が同一のリセット電位Ｖｒｓとされるので、各画素ＴＦＴ１６における電位の立ち上がり時間Ｔｒが均一となる。このため、表示信号Ｄの書き込み時間が全ての画素ＴＦＴ１６で等しくなる。また、リセット回路２６、２８によって共通信号線Ｄ１〜Ｄｎ及び信号線４６の電位がリセット電位Ｖｒｓにリセットされることで、各画素ＴＦＴ１６のオフ電流も等しくなる。従って、液晶表示装置３０では、輝度が均一な高品質の液晶表示が行われる。なお、図７において、ＲSL、ＣSLは、それぞれ共通信号線Ｄ１〜Ｄｎの抵抗値及び電気容量を示し、ＲL 、ＣL は、それぞれ信号線４６の抵抗値及び電気容量を示す。
【００２９】
図６及び図７に示すリセット回路２６、２８は、例えば、図８及び図９に示すような構成とされる。図８は、ＮＭＯＳ型のリセット回路２６、２８の構成例を示す図である。また、図９は、ＣＭＯＳ型のリセット回路２６、２８の構成例を示す図である。
リセット回路２６、２８を図８に示すようなＮＭＯＳ型にすれば、簡単な構成のリセット回路２６、２８を実現することができる。また、リセット回路２６、２８を図９に示すようなＣＭＯＳ型にすれば、リセット回路２６、２８の駆動能力を大きくすることができる。この場合、信号線４６のリセット時間を短縮化することができる。なお、リセット回路２６、２８をＰＭＯＳ型にしてもよい。また、リセット回路２６、２８をダブルゲートのＮＭＯＳ型、ＣＭＯＳ型としてもよい。この場合、信号保持期間中の画素ＴＦＴ１６のリーク電流をより小さくすることができる。
【００３０】
なお、信号線４６に表示信号Ｄを供給するデジタルドライバＬＳＩ２２内にリセット回路２６を配置してもよい。図１０は、内部にリセット回路２６を有するデジタルドライバＬＳＩ２２のリセット信号出力部の等価回路図である。
図１０に示すように、デジタルドライバＬＳＩ２２は、内部ＬＳＩ回路３４、リセット回路２６、ＯＰアンプ３６、保護素子３８、３９等を有する。内部ＬＳＩ回路３４の出力信号である表示信号Ｄは、ＯＰアンプ３４を介して図示しない表示パネル２４側に供給される。信号線４６の電位のリセット時には、図示しないタイミング生成回路からリセット回路２６にリセット信号Ｒが供給される。この結果、リセット回路２６により内部ＬＳＩ回路３４とＯＰアンプ３６との間のリセットポイント４０がリセット電位Ｖｒｓとされる。
【００３１】
続いて、上記本発明の原理が適用された液晶表示装置の実施例について説明する。
図１１は、本発明の第１実施例である液晶表示装置４０の構成図である。
図１１に示すように、液晶表示装置４０は、デジタルドライバＬＳＩ２２、ブロック制御線ＢＬ１〜ＢＬｎ、表示パネル２４等を有する。また、表示パネル２４内には、表示領域２５、共通信号線Ｄ１〜Ｄｎ、複数のアナログスイッチ３２、ゲート側周辺駆動回路４２、リセット回路２６、２８等が設けられている。液晶表示装置４０では、液晶表示が行われる表示領域２５とゲート側周辺駆動回路４２等の周辺回路とが表示パネル２４に一体形成されており、液晶表示装置４０の小型化が図られている。なお、上述の液晶表示装置１０、２０、３０と同一の構成部には、同一の符号を付している。
【００３２】
表示領域２５は、ｎ個のブロックＢ１〜Ｂｎに分割されており、各ブロックＢ１〜Ｂｎには、マトリクス状に走査線４４と信号線４６が配列されている。そして、走査線４４と信号線４６の各交点には、画素セル部１４が設けられている。画素セル部１４は、画素ＴＦＴ１６、液晶ＣLC、蓄積容量Ｃｓ等から構成されている。また、ｐ−ＳｉＴＦＴである画素ＴＦＴ１６のゲート電極は走査線４４に接続され、ソース電極は信号線４６に接続され、ドレイン電極は液晶ＣLC及び蓄積容量Ｃｓに接続されている。
【００３３】
複数のアナログスイッチ３２は、各ブロックＢ１〜Ｂｎ毎にｎ個ずつ配置されている。共通信号線Ｄ１〜Ｄｎは、各ブロック毎にそれぞれ対応して配置されたアナログスイッチ３２を介して表示パネル２４内の信号線４６に接続されている。
表示パネル２４内において、リセット回路２６は、共通信号線Ｄ１〜Ｄｎに接続されており、リセット回路２８は、信号線４６に接続されている。なお、リセット回路２６、２８の配置場所は、図１１に示す位置に限らない。例えば、リセット回路２６を表示パネル２４外に設けたデジタルドライバＬＳＩ２２の表示信号出力部に接続してもよい。
【００３４】
図１１に示すように、デジタルドライバＬＳＩ２２は、共通信号線Ｄ１〜Ｄｎに接続されている。また、デジタルドライバＬＳＩ２２は、図示しない外部データドライバからデジタル信号を受け取ると、アナログ変換して表示信号Ｄを出力する。表示信号Ｄは、デジタルドライバＬＳＩ２２から時分割で各ブロック毎に共通信号線Ｄ１〜Ｄｎを介して表示パネル２４側へ送信される。なお、デジタルドライバＬＳＩ２２を表示パネル２４内に設けてもよい。
【００３５】
アナログスイッチ３２には、ブロック制御線ＢＬ１〜ＢＬｎを介してアナログスイッチ３２をオン状態とするブロック制御信号ＢＬが与えられる。
液晶表示装置４０の駆動時には、まず、ゲート側周辺駆動回路４２から走査線４４に走査信号Ｇが与えられる。そして、走査信号Ｇが画素ＴＦＴ１６のゲート電極に入力することで画素ＴＦＴ１６がオン状態とされる。一方、信号線４６には、ブロック制御信号ＢＬによってオン状態とされたアナログスイッチ３２を介して共通信号線Ｄ１〜Ｄｎから表示信号Ｄが与えられる。そして、表示信号Ｄがオン状態の画素ＴＦＴ１６に入力することで、液晶表示が行なわれる。
【００３６】
共通信号線Ｄ１〜Ｄｎの電位は、リセット回路２６によって所定の周期で基準電位Ｖｒｓにリセットされ、信号線４６の電位は、リセット回路２８によって所定の周期で基準電位Ｖｒｓにリセットされる。
次に、図１１及び図１２を用いて液晶表示装置４０の動作説明を行う。
図１２は、液晶表示装置４０に与えられる表示信号Ｄ、走査信号Ｇ、ブロック制御信号ＢＬ及びリセット信号Ｒのタイミング図である。
【００３７】
図１２に示すように、ゲート側周辺駆動回路４２から表示領域２５にハイレベルの走査信号Ｇが与えられると、先ず、１ブロック制御期間Ｔｂ分だけハイレベルのブロック制御信号ＢＬがブロックＢ１のアナログスイッチ３２に与えられて該アナログスイッチ３２をオン状態とする。この時、表示領域２５のブロックＢ１に時間Ｔｂだけ共通信号線Ｄ１〜Ｄｎを介してデジタルドライバＬＳＩ２２から表示信号Ｄが与えられる。
【００３８】
ブロックＢ１に表示信号Ｄが与えられると、次に、表示パネル２４外に設けられた図示しないタイミング生成回路からリセット回路２６にリセット信号Ｒが供給される。この結果、リセット回路２６が動作して、共通信号線Ｄ１〜Ｄｎの電位がリセット電位Ｖｒｓ（例えば、Ｖｃｏｍ）とされる。
そして、次に、時間Ｔｂだけハイレベルのブロック制御信号ＢＬがブロックＢ２のアナログスイッチ３２に与えられて、ブロックＢ２のアナログスイッチ３２をオン状態とする。この時、ブロックＢ２に時間Ｔｂだけ共通信号線Ｄ１〜Ｄｎを介してデジタルドライバＬＳＩ２２から表示信号Ｄが与えられる。ブロックＢ２に表示信号Ｄが与えられると、次に、タイミング生成回路からリセット回路２６にリセット信号Ｒが供給される。この結果、リセット回路２６が動作して、共通信号線Ｄ１〜Ｄｎの電位がリセット電位Ｖｒｓとされる。
【００３９】
上記のような動作が繰り返され、ブロックＢｎにも表示信号Ｄが与えられ、共通信号線Ｄ１〜Ｄｎの電位がリセット回路２６によってリセット電位Ｖｒｓとされると、次に、ブランキング期間Ｔｂｋとなる。このブランキング期間Ｔｂｋの開始後、時間Ｔｂが経過すると、表示領域２５に入力する走査信号Ｇはロウレベルとされる。そして、ブランキング期間Ｔｂｋが終了の際には、タイミング発生回路からリセット回路２８にリセット信号Ｒが供給される。この結果、リセット回路２８が動作して、信号線４６の電位がリセット電位Ｖｒｓとされる。そして、１水平走査期間Ｔｈが終了となる。１水平走査期間Ｔｈが終了すると、次の走査線４４の走査が行なわれ、再び、ブロックＢ１からブロックＢｎまで順次表示信号Ｄが与えられていく。
【００４０】
ここで、図１２に示すＴｏｎ及びＴｏｆｆは、それぞれ走査信号Ｇの立ち上がり時間と立ち下がり時間を示す。また、ブランキング期間Ｔｂｋは、ブロック制御期間Ｔｂより十分に長く、Ｔｂｋ＞Ｔｂ＋Ｔｏｎ＋Ｔｏｆｆとする。
なお、液晶表示装置４０において、１水平走査期間Ｔｈ中にブロックＢ１〜Ｂｎのアナログスイッチ３２が全て同時にオン状態とするように、ブロック制御信号ＢＬがアナログスイッチ３２に与えられる構成としてもよい。
【００４１】
上記のように、液晶表示装置４０では、ブロック選択順次駆動が行なわれる。図１２に示すように、ブロック選択順次駆動を行なう液晶表示装置４０の１ブロック当たりの表示信号Ｄの書き込み時間（ブロック制御期間）Ｔｂは、Ｔｂ＝（Ｔｈ−Ｔｂｋ）／ｎである。従って、液晶表示装置４０のブロック数ｎが少ない程、１ブロック当たりの表示信号Ｄの書き込み時間Ｔｂをより長くすることができる。そして、１ブロック当たりの書き込み時間Ｔｂが長くなると、画素ＴＦＴ１６の特性のばらつきに起因する走査信号Ｇの立ち上がり時間Ｔｏｎ及び立ち下がり時間Ｔｏｆｆの変動分が表示信号Ｄの書き込み時間Ｔｂに占める割合が小さくなる。このため、各ブロックへの表示信号Ｄの書き込み時間Ｔｂが十分に確保され、表示信号Ｄの書き込み時間Ｔｂのばらつきによるレーザスキャン縞模様及び縦縞模様のような表示不良モードが防止される。
【００４２】
また、リセット回路２６が１ブロック走査終了毎に共通信号線Ｄ１〜Ｄｎの電位をリセット電位Ｖｒｓにリセットし、リセット回路２８が１水平走査終了毎に信号線４６の電位をリセット電位Ｖｒｓにリセットするので、各画素ＴＦＴ１６の電位の立ち上がり時間Ｔｒが統一され、画素ＴＦＴ１６の電位の立ち上がり時間Ｔｒのばらつきに起因する表示信号Ｄの書き込み時間のばらつきが防止される。更に、信号線４６の電位が所定の周期でリセット電位Ｖｒｓにリセットされることによって、表示パネル２４の上側と下側の画素ＴＦＴ１６のオフ電流に差がなくなるので、液晶表示装置４０では、輝度が均一で高品質の液晶表示が行われる。
【００４３】
なお、液晶表示装置４０では、リセット回路２６、２８のいずれか一方のみを設ける構成としてもよい。また、リセット回路２６、２８にリセット信号Ｒが与えられるタイミングは、図１２に示すタイミングに限らず、本発明の原理を満たす範囲で他のタイミングでもよいものとする。
図１３は、ブロック制御信号ＢＬとリセット信号Ｒと信号線電位の関係を示すタイミング図である。
【００４４】
図１３に示すように、例えば、ブロックＢ１の制御期間中は、ブロックＢ１に対応する信号線４６の電位がＶｓとなる。そして、ブロックＢ１の制御期間終了直後にリセット回路２６にリセット信号Ｒが供給され、ブロックＢ１に対応する信号線４６の電位がリセット電位（基準電位）であるＶｃｏｍとされる。同様に、ブロックＢ２の制御期間終了直後にリセット回路２６にリセット信号Ｒが供給され、ブロックＢ２に対応する信号線４６の電位がリセット電位（基準電位）であるＶｃｏｍとされ、ブロックＢｎの制御期間終了直後にリセット回路２６にリセット信号Ｒが供給され、ブロックＢｎに対応する信号線４６の電位がリセット電位（基準電位）であるＶｃｏｍとされる。なお、リセット電位Ｖｒｓは、Ｖｃｏｍに限らず、他の値でもよい。
【００４５】
リセット電位ＶｒｓがＶｃｏｍの場合、表示信号Ｄの書き込み期間以外には、表示パネル２４の上側及び下側に配置された画素ＴＦＴ１６のソース電極の電位は、共に、Ｖｃｏｍとされる。この時、表示パネル２４の上側及び下側に配置された画素ＴＦＴ１６におけるオフ電流がほぼ同じとなるため、上下画面の画素ＴＦＴ１６の実行電圧がほぼ同じとなり、表示パネル２４における上下傾斜表示が防止される。
【００４６】
液晶表示装置４０では、図１４に示すように、表示信号Ｄの極性の変化に応じてリセット電位Ｖｒｓの極性を変化させてもよい。
図１４では、表示信号Ｄの極性の変化とリセット電位Ｖｒｓの極性の変化は同一とされている。例えば、表示信号Ｄの電位の範囲が±Ｖｍｉｎ〜±Ｖｍａｘの場合、リセット電位Ｖｒｓの範囲は、Ｖｒｓ＝±Ｖｍｉｎとされる。
【００４７】
図１５および図１６は、リセット電位Ｖｒｓの極性が変化する場合の表示信号Ｄの電位変化を示す図である。図１５は、リセット電位ＶｒｓがＶｒｓ＝±Ｖｍｉｎである場合の表示信号Ｄの電位変化を示す。また、図１６は、リセット電位ＶｒｓがＶｒｓ＝±１／２ΔＶｓである場合の表示信号Ｄの電位変化を示す。
図１５及び図１６に示すように、リセット電位Ｖｒｓを±Ｖｍｉｎや±１／２ΔＶｓとすることで、表示信号Ｄの書き込み時に電位Ｖｃｏｍからの立ち上がり時間分の時間が短縮される。また、所定の周期で共通信号線Ｄ１〜Ｄｎ及び信号線４６をリセットすることで、液晶表示装置４０が有するアナログスイッチ３２の特性バラツキに起因する表示信号Ｄの立ち上がり時間Ｔｒのバラツキが防止される。更に、リセット電位Ｖｒｓを±Ｖｍｉｎや±１／２ΔＶｓとすると、アナログスイッチ３２に予備バイアスがかけられることになるため、表示信号Ｄの書き込み時に信号線４６を流れる初期の充電電流が大きくなり、表示信号Ｄを早く画素ＴＦＴ１６に書き込むことができる。図１６に示すように、リセット電位ＶｒｓをＶｒｓ＝±１／２ΔＶｓに設定すると、表示信号Ｄのレベルによらず、表示信号Ｄの立ち上がり時間がほぼ一定となる。
【００４８】
図１７（ａ）、（ｂ）は、リセット電位がフィールド反転される液晶表示装置４０におけるリセット電位Ｖｒｓの極性を示す図である。
図１７（ａ）に示すように、正フィールドの時は、表示領域２５内の全信号線４６が正のリセット電位＋Ｖｒｓとされる。また、図１７（ｂ）に示すように、負フィールドの時は、表示領域２５内の全信号線４６が負のリセット電位−Ｖｒｓとされる。図１８は、リセット電位がフィールド反転される液晶表示装置４０における表示信号Ｄ、リセット信号Ｒ及びリセット電位Ｖｒｓのタイミング図である。
【００４９】
図１９（ａ）、（ｂ）は、リセット電位ＶｒｓがＨ／Ｖライン（ドット）反転される液晶表示装置４０におけるリセット電位Ｖｒｓの極性を示す図である。
図１９（ａ）に示すように、正フィールドの時は、例えば、偶数信号線４６のリセット電位Ｖｒｓ１が正のリセット電位＋Ｖｒｓとされ、奇数信号線４６のリセット電位Ｖｒｓ２が負のリセット電位−Ｖｒｓとされる。また、図１９（ｂ）に示すように、負フィールドの時は、偶数信号線４６のリセット電位−Ｖｒｓ１が負のリセット電位−Ｖｒｓとされ、奇数信号線４６のリセット電位＋Ｖｒｓ２が正のリセット電位Ｖｒｓとされる。リセット電位Ｖｒｓ１、Ｖｒｓ２の極性はフィールドに応じてライン毎に変化する。図２０は、リセット電位Ｖｒｓ１、Ｖｒｓ２がＨ／Ｖライン反転される液晶表示装置４０における表示信号Ｄ、走査信号Ｇ、リセット信号Ｒ及びリセット電位Ｖｒｓ１、Ｖｒｓ２のタイミング図である。
【００５０】
ところで、本発明の原理は、ブロック選択順次駆動の液晶表示装置４０に限らず、以下に示すような点順次駆動の液晶表示装置５０や線順次駆動の液晶表示装置６０、７０に適用してもよい。
図２１は、本発明の第２実施例である液晶表示装置５０の構成図である。液晶表示装置５０は、点順次駆動される。
【００５１】
図２１に示すように、液晶表示装置５０は、共通信号線Ｄ１〜Ｄｎ、ｐ−ＳｉＴＦＴアナログスイッチ３２、ゲート側周辺駆動回路４２、表示領域２５、シフトレジスタ回路５２、バッファ回路５４等を有する。なお、上述の液晶表示装置１０、２０、３０、４０と同一の構成部には、同一の符号を付している。
液晶表示装置５０が備えるシフトレジスタ回路５２及びバッファ回路５４は、アナログスイッチ３２を制御するアナログスイッチ制御信号Ａの発生回路である。また、シフトレジスタ回路５２には、スタートパルスＳＰ及びクロック信号ＣＬ、／ＣＬが入力する。ここで、シフトレジスタ回路５２の動作周波数は、例えば、０．５ＭＨｚ程度である。
【００５２】
表示領域２５には、マトリクス状に複数の走査線４４と信号線４６が配列されている。そして、走査線４４と信号線４６の各交点には、画素セル部１４が設けられている。画素セル部１４は、画素ＴＦＴ１６、液晶ＣLC、蓄積容量ＣS 等から構成される。また、ｐ−ＳｉＴＦＴである画素ＴＦＴ１６のゲート電極は走査線４４に接続され、ソース電極は信号線４６に接続され、ドレイン電極は液晶ＣLC及び蓄積容量Ｃ接続されている。共通信号線Ｄ１〜Ｄｎは、アナログスイッチ３２を介して信号線４６に接続可能とされている。
【００５３】
シフトレジスタ回路５２とバッファ回路５４からは、アナログスイッチ３２をオン状態とするアナログスイッチ制御信号Ａが与えられる。
液晶表示装置５０の駆動時には、まず、ゲート側周辺駆動回路４２から走査線４４に走査信号Ｇが与えられる。そして、走査信号Ｇが対応する画素ＴＦＴ１６のゲート電極に入力することで画素ＴＦＴ１６がオン状態とされる。一方、信号線４６には、共通信号線Ｄ１〜Ｄｎからアナログスイッチ制御信号Ａによってオン状態とされたアナログスイッチ３２を介して表示信号ＲＧＢが与えられる。そして、表示信号ＲＧＢがオン状態の画素ＴＦＴ１６に入力して、カラー液晶表示が行なわれる。
【００５４】
リセット回路２６は、所定の周期で図示しないタイミング生成回路からリセット信号Ｒが供給されると共通信号線Ｄ１〜Ｄｎの電位をリセット電位Ｖｒｓ（例えば、Ｖｃｏｍ）にリセットする。また、リセット回路２８は、所定の周期でタイミング生成回路からリセット信号Ｒが供給されると信号線４６の電位をリセット電位Ｖｒｓにリセットする。
【００５５】
上記のように、リセット回路２６が共通信号線Ｄ１〜Ｄｎの電位をリセット電位Ｖｒｓにリセットし、リセット回路２８が信号線４６の電位をリセット電位Ｖｒｓにリセットするので、各画素ＴＦＴ１６の電位の立ち上がり時間Ｔｒが均一になり、画素ＴＦＴ１６の電位の立ち上がり時間Ｔｒのばらつきに起因する表示信号Ｄの書き込み時間のばらつきが防止される。更に、信号線４６の電位が所定の周期でリセット電位Ｖｒｓにリセットされることによって、液晶表示装置５０が有する画素ＴＦＴ１６のオフ電流に差がなくなるので、液晶表示装置５０では、輝度が均一で高品質の液晶表示が行われる。
【００５６】
図２２は、本発明の第３実施例である液晶表示装置６０の構成図である。液晶表示装置６０は、線順次駆動される。
図２２に示すように、液晶表示装置６０は、デジタルドライバＬＳＩ２２、表示領域２５、リセット回路２６、２８、ゲート側周辺駆動回路４２、ＯＰアンプ６２等を有する。なお、上述の液晶表示装置１０、２０、３０、４０、５０と同一の構成部には、同一の符号を付している。
【００５７】
リセット回路２６は、デジタルドライバＬＳＩ２２とＯＰアンプ６２との間の信号線４６上に設けられている。
液晶表示装置６０の駆動時には、まず、ゲート側周辺駆動回路４２から走査線４４に走査信号Ｇが与えられる。そして、走査信号Ｇが対応するｐ−ＳｉＴＦＴである画素ＴＦＴ１６のゲート電極に入力することで画素ＴＦＴ１６がオン状態とされる。一方、信号線４６には、デジタルドライバＬＳＩ２２から表示信号Ｄが与えられる。そして、表示信号Ｄがオン状態の画素ＴＦＴ１６に入力して、液晶表示が行なわれる。
【００５８】
リセット回路２６は、所定の周期で図示しないタイミング生成回路からリセット信号Ｒが供給されるとデジタルドライバＬＳＩ２２とＯＰアンプ６２との間の信号線４６の電位をリセット電位Ｖｒｓ（例えば、Ｖｃｏｍ）にリセットする。また、リセット回路２８は、所定の周期で図示しないタイミング生成回路からリセット信号Ｒが供給されると信号線４６の電位をリセット電位Ｖｒｓにリセットする。
【００５９】
上記のように、リセット回路２６、２８が信号線４６の電位をリセット電位Ｖｒｓにリセットするので、各画素ＴＦＴ１６の電位の立ち上がり時間Ｔｒが均一になり、画素ＴＦＴ１６の電位の立ち上がり時間Ｔｒのばらつきに起因する表示信号Ｄの書き込み時間のばらつきが防止される。更に、信号線４６の電位が所定の周期でリセット電位Ｖｒｓにリセットされることによって、液晶表示装置６０が有する画素ＴＦＴ１６のオフ電流に差がなくなるので、液晶表示装置６０では、輝度が均一で高品質の液晶表示が行われる。
【００６０】
なお、液晶表示装置６０において、ＯＰアンプ６２の替わりにアナログスイッチ３２を用いてもよい。
図２３は、本発明の第４実施例である液晶表示装置７０の構成図である。液晶表示装置７０は、線順次駆動される。
図２３に示すように、液晶表示装置７０は、デジタルドライバＬＳＩ７２、表示領域２５、リセット回路２８、ゲート側ドライバＬＳＩ７４等を有する。なお、上述の液晶表示装置１０、２０、３０、４０、５０、６０と同一の構成部には、同一の符号を付している。
【００６１】
液晶表示装置７０の駆動時には、まず、ゲート側ドライバＬＳＩ７４から走査線４４に走査信号Ｇが与えられる。そして、走査信号Ｇが対応するａ−ＳｉＴＦＴである画素ＴＦＴ１６のゲート電極に入力することで画素ＴＦＴ１６がオン状態とされる。一方、信号線４６には、デジタルドライバＬＳＩ７２から表示信号Ｄが与えられる。そして、表示信号Ｄがオン状態の画素ＴＦＴ１６に入力して、液晶表示が行なわれる。
【００６２】
リセット回路２８は、所定の周期で図示しないタイミング生成回路からリセット信号Ｒが供給されると信号線４６の電位をリセット電位Ｖｒｓ（例えば、Ｖｃｏｍ）にリセットする。
上記のように、リセット回路２８が信号線４６の電位をリセット電位Ｖｒｓにリセットすることによって、各画素ＴＦＴ１６の電位の立ち上がり時間Ｔｒが均一になり、画素ＴＦＴ１６の電位の立ち上がり時間Ｔｒのばらつきに起因する表示信号Ｄの書き込み時間のばらつきが防止される。更に、信号線４６の電位が所定の周期でリセット電位Ｖｒｓにリセットされることによって、液晶表示装置７０が有する画素ＴＦＴ１６のオフ電流に差がなくなるので、液晶表示装置７０では、輝度が均一で高品質の液晶表示が行われる。
【００６３】
なお、デジタルドライバＬＳＩ７２に対して液晶表示装置４０が有するリセット回路２６を接続して、所定の周期で信号線４６の電位をリセット電位Ｖｒｓにリセットする構成としてもよい。また、デジタルドライバＬＳＩ７２やゲート側ドライバＬＳＩ７４の数は、液晶表示装置７０内の走査線４４及び信号線４６の本数やデジタルドライバＬＳＩ７２及びゲート側ドライバＬＳＩ７４の駆動能力等に応じて適宜決定されるものとする。
【００６４】
上記実施例において、デジタルドライバＬＳＩ２２が特許請求の範囲に記載のドライバ及びデータドライバＬＳＩに相当する。また、リセット回路２６が特許請求の範囲に記載の第１及び第３のリセット回路に相当し、リセット回路２８が特許請求の範囲に記載の第２及び第４のリセット回路に相当する。更に、リセット電位Ｖｒｓが特許請求の範囲に記載の所定の電位に相当する。
【００６５】
【発明の効果】
上記のように、請求項１〜１２記載の発明によれば、リセット回路によって信号線等の電位が所定の周期で所定の電位にリセットされる。このため、表示信号の書き込み時の画素セルの電位の立ち上がり時間が均一となり、表示信号の書き込み時間が全ての画素セルで等しくなる。また、信号線等の電位が所定の周期で所定の電位にリセットされることによって、信号保持期間の各画素セルにおけるオフ電流も等しくなる。従って、表示パネルにおける輝度が均一な高品質の液晶表示が実現する。
【図面の簡単な説明】
【図１】従来の液晶表示装置の基本構成図である。
【図２】画素セル部に供給される走査信号及び表示信号の波形を示す図である。
【図３】画素セル部に供給される走査信号及び表示信号の波形を示す図である。
【図４】画素ＴＦＴのドレイン電流とゲート電極の電圧との関係を示す図である。
【図５】信号線部のイニシャル電位と画素電位の立ち上がり時間との関係を示す図である。
【図６】本発明の原理を説明するための液晶表示装置の基本構成図である。
【図７】アナログスイッチを備えた本発明の液晶表示装置の基本構成図である。
【図８】ＮＭＯＳ型のリセット回路の構成図である。
【図９】ＣＭＯＳ型のリセット回路の構成図である。
【図１０】内部にリセット回路を有するデジタルドライバＬＳＩのリセット信号出力部の等価回路図である。
【図１１】本発明の第１実施例である液晶表示装置の構成図である。
【図１２】本発明の液晶表示装置に与えられる表示信号、走査信号、ブロック制御信号及びリセット信号のタイミング図である。
【図１３】ブロック制御信号とリセット信号と信号線電位との関係を示す図である。
【図１４】リセット電位の極性の変化を示す図である。
【図１５】表示信号の電位変化を示す図である。
【図１６】リセット電位が±１／２ΔＶｓである場合の表示信号の電位変化を示す図である。
【図１７】フィールド反転される液晶表示装置におけるリセット電位の極性を示す図である。
【図１８】フィールド反転される液晶表示装置における表示信号、リセット信号及びリセット電位のタイミング図である。
【図１９】Ｈ／Ｖライン反転される液晶表示装置におけるリセット電位の極性を示す図である。
【図２０】Ｈ／Ｖライン反転される液晶表示装置における表示信号、リセット信号、リセット電位のタイミング図である。
【図２１】本発明の第２実施例である液晶表示装置の構成図である。
【図２２】本発明の第３実施例である液晶表示装置の構成図である。
【図２３】本発明の第４実施例である液晶表示装置の構成図である。
【符号の説明】
１０、２０、３０、４０、５０、６０、７０ 液晶表示装置
１２ 信号線部
１４ 画素セル部
１６ 画素ＴＦＴ
１８ 入力部
２２ デジタルドライバＬＳＩ
２４ 表示パネル
２５ 表示領域
２６、２８ リセット回路
３２ アナログスイッチ
３４ 内部ＬＳＩ回路
３６、６２ ＯＰアンプ
３８、３９ 保護素子
４２ ゲート側周辺駆動回路
４４ 走査線
４６ 信号線
５２ シフトレジスタ回路
５４ バファ−回路
７２ デジタルドライバＬＳＩ
７４ ゲート側ドライバＬＳＩ
Ｄ１〜Ｄｎ 共通信号線
Ｂ１〜Ｂｎ ブロック
ＢＬ１〜ＢＬｎ ブロック制御線
Claims (4)
- 走査線方向に複数のブロックに分割された表示パネル内にマトリクス状に配置された画素セルと、
前記画素セルに接続された複数の信号線及び走査線と、
前記信号線に接続されたアナログスイッチと、
共通信号線を介して前記アナログスイッチと接続され、ブロック制御信号によって順次活性化されるブロック内の信号線に表示信号を与えるドライバと、
１ブロック走査終了毎に前記共通信号線の電位を所定の電位にリセットする第１のリセット回路と、
最後のブロックに前記表示信号が与えられ、前記共通信号線の電位が前記第１のリセット回路により前記所定の電位にリセットされた後、１水平走査終了毎に前記信号線の電位を所定の電位にリセットする第２のリセット回路とを有することを特徴とする液晶表示装置。 - 請求項１記載の液晶表示装置において、前記第２のリセット回路は、１水平走査のブランキング期間毎にリセット信号が与えられることによって前記信号線の電位を前記所定の電位にリセットすることを特徴とする液晶表示装置。
- 請求項１又は２記載の液晶表示装置において、前記所定の電位の極性は、交流信号である前記表示信号に同期して反転することを特徴とする液晶表示装置。
- 請求項１〜３記載の液晶表示装置において、前記第１のリセット回路は、前記ドライバの出力部に共通信号線を介して接続されたことを特徴とする液晶表示装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01343199A JP4557325B2 (ja) | 1999-01-21 | 1999-01-21 | 液晶表示装置 |
| US09/288,741 US6806862B1 (en) | 1998-10-27 | 1999-04-08 | Liquid crystal display device |
| TW088106236A TW522352B (en) | 1998-10-27 | 1999-04-19 | Liquid crystal display device |
| KR10-1999-0015047A KR100378556B1 (ko) | 1998-10-27 | 1999-04-27 | 액정 표시 장치 |
| US10/689,324 US7259738B2 (en) | 1998-10-27 | 2003-10-20 | Liquid crystal display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01343199A JP4557325B2 (ja) | 1999-01-21 | 1999-01-21 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000214828A JP2000214828A (ja) | 2000-08-04 |
| JP4557325B2 true JP4557325B2 (ja) | 2010-10-06 |
Family
ID=11832955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01343199A Expired - Fee Related JP4557325B2 (ja) | 1998-10-27 | 1999-01-21 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4557325B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3901048B2 (ja) | 2002-07-24 | 2007-04-04 | 日本ビクター株式会社 | アクティブマトリクス型液晶表示装置 |
| US9681207B2 (en) * | 2013-01-24 | 2017-06-13 | Finisar Corporation | Local buffers in a liquid crystal on silicon chip |
-
1999
- 1999-01-21 JP JP01343199A patent/JP4557325B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000214828A (ja) | 2000-08-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050712 |
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| A711 | Notification of change in applicant |
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|
| RD02 | Notification of acceptance of power of attorney |
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|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051202 |
|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090520 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent or registration of utility model |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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