JPH07199874A - 表示駆動装置 - Google Patents
表示駆動装置Info
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- JPH07199874A JPH07199874A JP35390293A JP35390293A JPH07199874A JP H07199874 A JPH07199874 A JP H07199874A JP 35390293 A JP35390293 A JP 35390293A JP 35390293 A JP35390293 A JP 35390293A JP H07199874 A JPH07199874 A JP H07199874A
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- JP
- Japan
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- data
- drain line
- clock signal
- groups
- circuits
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- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】
【目的】 動作速度の遅いスイッチング素子でも高精細
の表示装置を安定して駆動することのできる表示駆動装
置を提供することを目的としている。 【構成】 基板２１上に少なくともアクティブマトリッ
クスアレイ２２と９個のドレイン側駆動回路２４〜３２
が形成され、データラインＤＬ１〜ＤＬｎは順次異なる
ドレイン側駆動回路２４〜３２に接続されて９つに領域
区分されている。各グループＧ１、Ｇ２、Ｇ３の対応す
る位置のドレイン側駆動回路２４〜３２にはＤ−クロッ
ク信号を１／９分周しそれぞれ位相の異なるクロック信
号ＣＴ１、ＣＴ２、ＣＴ３がカウンタ５８〜６０から入
力され、各グループＧ１、Ｇ２、Ｇ３の各ドレイン側駆
動回路２４〜３２にはシフトレジスタ５４〜５６から共
通の映像データが入力される。各ドレインライン駆動回
路２４〜３２はクロック信号ＣＴ１、ＣＴ２、ＣＴ３に
同期して、そのとき入力されている映像データを対応す
るデータラインＤＬ１〜ＤＬｎに供給する。
の表示装置を安定して駆動することのできる表示駆動装
置を提供することを目的としている。 【構成】 基板２１上に少なくともアクティブマトリッ
クスアレイ２２と９個のドレイン側駆動回路２４〜３２
が形成され、データラインＤＬ１〜ＤＬｎは順次異なる
ドレイン側駆動回路２４〜３２に接続されて９つに領域
区分されている。各グループＧ１、Ｇ２、Ｇ３の対応す
る位置のドレイン側駆動回路２４〜３２にはＤ−クロッ
ク信号を１／９分周しそれぞれ位相の異なるクロック信
号ＣＴ１、ＣＴ２、ＣＴ３がカウンタ５８〜６０から入
力され、各グループＧ１、Ｇ２、Ｇ３の各ドレイン側駆
動回路２４〜３２にはシフトレジスタ５４〜５６から共
通の映像データが入力される。各ドレインライン駆動回
路２４〜３２はクロック信号ＣＴ１、ＣＴ２、ＣＴ３に
同期して、そのとき入力されている映像データを対応す
るデータラインＤＬ１〜ＤＬｎに供給する。
Description
【０００１】
【産業上の利用分野】本発明は、表示駆動装置に関し、
詳しくは、高精細及び大画面の表示パネルを高品質で駆
動する表示駆動装置に関する。
詳しくは、高精細及び大画面の表示パネルを高品質で駆
動する表示駆動装置に関する。
【０００２】
【従来の技術】近時、液晶表示パネル、特に、薄膜トラ
ンジスタを各画素毎にスイッチング素子として設けた液
晶表示パネルは、スイッチング素子であるＴＦＴ（thin
filmtransistor）が基本的に移動度が遅く、液晶表示
パネルの高精細、大画面化に対して充分な駆動速度を確
保することが困難となっている。
ンジスタを各画素毎にスイッチング素子として設けた液
晶表示パネルは、スイッチング素子であるＴＦＴ（thin
filmtransistor）が基本的に移動度が遅く、液晶表示
パネルの高精細、大画面化に対して充分な駆動速度を確
保することが困難となっている。
【０００３】そこで、従来、液晶表示パネルの高精細、
大画面化に対応するために、図４に示すように、ドレイ
ン側駆動回路を複数に分割し、並列動作させるアクティ
ブマトリックス表示装置が提案されている（特開昭６１
−５２６３号公報参照）。
大画面化に対応するために、図４に示すように、ドレイ
ン側駆動回路を複数に分割し、並列動作させるアクティ
ブマトリックス表示装置が提案されている（特開昭６１
−５２６３号公報参照）。
【０００４】すなわち、従来のアクティブマトリックス
表示装置１には、図４に示すように、アクティブマトリ
ックスアレイ２、ゲートラインを駆動するゲートライン
駆動回路３及びドレインラインを駆動する３個のドレイ
ンライン駆動回路４、５、６が形成されており、ゲート
ライン駆動回路３は、Ｇ−クロック信号に同期して、ゲ
ートラインを縦方向に順次走査する。
表示装置１には、図４に示すように、アクティブマトリ
ックスアレイ２、ゲートラインを駆動するゲートライン
駆動回路３及びドレインラインを駆動する３個のドレイ
ンライン駆動回路４、５、６が形成されており、ゲート
ライン駆動回路３は、Ｇ−クロック信号に同期して、ゲ
ートラインを縦方向に順次走査する。
【０００５】ドレインライン駆動回路４、５、６には、
Ｄ−クロック信号に同期して、一走査ライン分の分割さ
れた映像信号であるＶｖ１、Ｖｖ２、Ｖｖ３がそれぞれ
シリアルデータとして印加される。
Ｄ−クロック信号に同期して、一走査ライン分の分割さ
れた映像信号であるＶｖ１、Ｖｖ２、Ｖｖ３がそれぞれ
シリアルデータとして印加される。
【０００６】すなわち、アクティブマトリックス液晶表
示装置１の外部回路として、シフトレジスタ７、サンプ
ルホールド回路８、９及びシフトレジスタ１０、１１、
１２を備えており、映像信号がシフトレジスタ７により
順次サンプルホールド回路８に書き込まれる。
示装置１の外部回路として、シフトレジスタ７、サンプ
ルホールド回路８、９及びシフトレジスタ１０、１１、
１２を備えており、映像信号がシフトレジスタ７により
順次サンプルホールド回路８に書き込まれる。
【０００７】そして、次の走査線の走査が始まると、サ
ンプルホールド回路８に書き込まれていた映像信号は、
サンプルホールド回路９に移され、サンプルホールド回
路９に保持された映像信号は、シフトレジスタ１０、１
１、１２により一走査線の１／３づつに分割されて、Ｄ
−クロック信号と同期して、ドレインライン駆動回路
４、５、６にシリアルデータとして書き込まれる。
ンプルホールド回路８に書き込まれていた映像信号は、
サンプルホールド回路９に移され、サンプルホールド回
路９に保持された映像信号は、シフトレジスタ１０、１
１、１２により一走査線の１／３づつに分割されて、Ｄ
−クロック信号と同期して、ドレインライン駆動回路
４、５、６にシリアルデータとして書き込まれる。
【０００８】ドレインライン駆動回路４、５、６は、各
ドレインライン駆動回路４、５、６に接続されて３分割
されたアクティブマトリックスアレイ２の対応する領域
のドレインラインに映像信号を供給する。
ドレインライン駆動回路４、５、６に接続されて３分割
されたアクティブマトリックスアレイ２の対応する領域
のドレインラインに映像信号を供給する。
【０００９】したがって、Ｄ−クロック信号のクロック
周波数は、一つのシフトレジスタで一走査ラインを走査
する場合に比べて、１／３のクロック周波数ですみ、大
画面のアクティブマトリックス液晶表示装置１を確実に
駆動することができる。
周波数は、一つのシフトレジスタで一走査ラインを走査
する場合に比べて、１／３のクロック周波数ですみ、大
画面のアクティブマトリックス液晶表示装置１を確実に
駆動することができる。
【００１０】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の表示駆動装置にあっては、１つのＤ−クロッ
ク信号に同期して、３個のドレインライン駆動回路４、
５、６から３本のドレインラインに同時にデータを供給
することによりＤ−クロック信号の周波数を１／３にし
ていたため、例えば、テレビ受信機に適用したとき、Ｎ
ＴＳＣ方式には充分対応することができるが、ＨＤＴＶ
（高品位テレビジョン）の場合には、スイッチング素子
としてポリシリコン等の移動度の遅い素子を用いて高精
細の表示装置を駆動すると、なお充分な駆動時間を確保
することができず、画質が悪化するという問題があっ
た。
うな従来の表示駆動装置にあっては、１つのＤ−クロッ
ク信号に同期して、３個のドレインライン駆動回路４、
５、６から３本のドレインラインに同時にデータを供給
することによりＤ−クロック信号の周波数を１／３にし
ていたため、例えば、テレビ受信機に適用したとき、Ｎ
ＴＳＣ方式には充分対応することができるが、ＨＤＴＶ
（高品位テレビジョン）の場合には、スイッチング素子
としてポリシリコン等の移動度の遅い素子を用いて高精
細の表示装置を駆動すると、なお充分な駆動時間を確保
することができず、画質が悪化するという問題があっ
た。
【００１１】そこで、本発明は、上記実情に鑑みてなさ
れたもので、動作速度の遅い薄膜トランジスタをスイッ
チング素子として用いても、高精細の表示装置を安定し
て駆動することのできる表示駆動装置を提供することを
目的としている。
れたもので、動作速度の遅い薄膜トランジスタをスイッ
チング素子として用いても、高精細の表示装置を安定し
て駆動することのできる表示駆動装置を提供することを
目的としている。
【００１２】
【課題を解決するための手段】本発明の表示駆動装置
は、基板上に形成された走査ラインとデータラインの各
交点に表示素子をマトリックス状に配置した表示パネル
と、前記基板上に形成され複数のグループに分割される
とともに各グループが同数の複数個のデータ側駆動回路
で構成されたデータ側駆動回路部と、を備え、前記表示
パネルの各データラインは、前記複数のグループの各デ
ータ側駆動回路の一つに接続されることにより、前記デ
ータ側駆動回路部のグループの数に対応した数の駆動領
域に分割され、前記各グループの各データ側駆動回路
は、それぞれが他のグループのデータ側駆動回路と共通
のクロック信号ラインにより接続されることにより、上
記目的を達成している。
は、基板上に形成された走査ラインとデータラインの各
交点に表示素子をマトリックス状に配置した表示パネル
と、前記基板上に形成され複数のグループに分割される
とともに各グループが同数の複数個のデータ側駆動回路
で構成されたデータ側駆動回路部と、を備え、前記表示
パネルの各データラインは、前記複数のグループの各デ
ータ側駆動回路の一つに接続されることにより、前記デ
ータ側駆動回路部のグループの数に対応した数の駆動領
域に分割され、前記各グループの各データ側駆動回路
は、それぞれが他のグループのデータ側駆動回路と共通
のクロック信号ラインにより接続されることにより、上
記目的を達成している。
【００１３】この場合、前記クロック信号ラインには、
例えば、請求項２に記載するように、基本クロック信号
を前記データ側駆動回路部のグループの数と各グループ
を構成するデータ側駆動回路の数との積の逆数に分周す
るとともに、該グループを構成するデータ側駆動回路の
数に対応した位相角で位相をずらせたクロック信号が供
給されていてもよい。
例えば、請求項２に記載するように、基本クロック信号
を前記データ側駆動回路部のグループの数と各グループ
を構成するデータ側駆動回路の数との積の逆数に分周す
るとともに、該グループを構成するデータ側駆動回路の
数に対応した位相角で位相をずらせたクロック信号が供
給されていてもよい。
【００１４】また、前記クロック信号ラインに供給され
るクロック信号は、例えば、請求項３に記載するよう
に、前記各グループに含まれるデータ側駆動回路の数に
対応して基本クロック信号を分周する第１のカウンタ
と、前記データ側駆動回路部を構成するグループの数に
対応して前記第１のカウンタから出力されるクロック信
号を分周する前記グループの数と同じ数の第２のカウン
タと、により生成してもよい。
るクロック信号は、例えば、請求項３に記載するよう
に、前記各グループに含まれるデータ側駆動回路の数に
対応して基本クロック信号を分周する第１のカウンタ
と、前記データ側駆動回路部を構成するグループの数に
対応して前記第１のカウンタから出力されるクロック信
号を分周する前記グループの数と同じ数の第２のカウン
タと、により生成してもよい。
【００１５】
【作用】本発明の表示駆動装置によれば、基板上に、少
なくとも表示パネルとデータ側駆動回路部が形成され、
データ側駆動回路部は、複数のグループに分割されると
ともに各グループが同数の複数個のデータ側駆動回路で
構成され、各グループの各データ側駆動回路には対応す
る映像データが入力される。そして、表示パネルの各デ
ータラインは、データ側駆動回路部の複数のグループの
各データ側駆動回路の一つに接続されることにより、デ
ータ側駆動回路部のグループの数に対応した数の駆動領
域に分割されるとともに、さらに各グループの各データ
側駆動回路は、それぞれが他のグループのデータ側駆動
回路と共通のクロック信号ラインにより接続されてい
る。
なくとも表示パネルとデータ側駆動回路部が形成され、
データ側駆動回路部は、複数のグループに分割されると
ともに各グループが同数の複数個のデータ側駆動回路で
構成され、各グループの各データ側駆動回路には対応す
る映像データが入力される。そして、表示パネルの各デ
ータラインは、データ側駆動回路部の複数のグループの
各データ側駆動回路の一つに接続されることにより、デ
ータ側駆動回路部のグループの数に対応した数の駆動領
域に分割されるとともに、さらに各グループの各データ
側駆動回路は、それぞれが他のグループのデータ側駆動
回路と共通のクロック信号ラインにより接続されてい
る。
【００１６】したがって、データ側駆動回路部のグルー
プの数と当該グループを構成するデータ側駆動回路の数
との積に反比例してクロック信号の周波数を低くするこ
とができ、動作速度の遅いスイッチング素子を使用して
も、表示パネルの高精細、大画面化に対して充分な駆動
速度を確保することができる。その結果、高精細の表示
パネルを高品位で駆動させることができる。
プの数と当該グループを構成するデータ側駆動回路の数
との積に反比例してクロック信号の周波数を低くするこ
とができ、動作速度の遅いスイッチング素子を使用して
も、表示パネルの高精細、大画面化に対して充分な駆動
速度を確保することができる。その結果、高精細の表示
パネルを高品位で駆動させることができる。
【００１７】
【実施例】以下、本発明を実施例に基づいて説明する。
【００１８】図１〜図３は、本発明の表示駆動装置の一
実施例を示す図である。
実施例を示す図である。
【００１９】本実施例は、回路一体型アクティブマトリ
ックス液晶表示パネルの表示駆動装置に適用したもので
ある。
ックス液晶表示パネルの表示駆動装置に適用したもので
ある。
【００２０】図１は、回路一体型アクティブマトリック
ス液晶表示パネルに適用した表示駆動装置の回路図であ
る。
ス液晶表示パネルに適用した表示駆動装置の回路図であ
る。
【００２１】図１において、表示駆動装置２０は、基板
２１上にアクティブマトリックスアレイ２２、１個のゲ
ートライン駆動回路２３及び９個のドレインライン駆動
回路２４、２５、２６、２７、２８、２９、３０、３
１、３２の形成された回路一体型アクティブマトリック
ス液晶表示パネル３３と外部回路３４を備えている。
２１上にアクティブマトリックスアレイ２２、１個のゲ
ートライン駆動回路２３及び９個のドレインライン駆動
回路２４、２５、２６、２７、２８、２９、３０、３
１、３２の形成された回路一体型アクティブマトリック
ス液晶表示パネル３３と外部回路３４を備えている。
【００２２】アクティブマトリックスアレイ２２は、基
板２１上に複数本のゲートラインＧＬ１〜ＧＬｍと複数
本のドレインラインＤＬ１〜ＤＬｎがマトリックス状に
形成され、ゲートラインＧＬ１〜ＧＬｍとドレインライ
ンＤＬ１〜ＤＬｎの各交点にスイッチング素子としての
薄膜トランジスタＴＦＴと画素液晶（表示素子）ＬＣが
接続されている（図１においては、ゲートラインＧＬと
ドレインラインＤＬの交点に薄膜トランジスタＴＦＴと
画素液晶ＬＣを代表的に１個のみ示す。）。
板２１上に複数本のゲートラインＧＬ１〜ＧＬｍと複数
本のドレインラインＤＬ１〜ＤＬｎがマトリックス状に
形成され、ゲートラインＧＬ１〜ＧＬｍとドレインライ
ンＤＬ１〜ＤＬｎの各交点にスイッチング素子としての
薄膜トランジスタＴＦＴと画素液晶（表示素子）ＬＣが
接続されている（図１においては、ゲートラインＧＬと
ドレインラインＤＬの交点に薄膜トランジスタＴＦＴと
画素液晶ＬＣを代表的に１個のみ示す。）。
【００２３】各ゲートラインＧＬ１〜ＧＬｍは、ゲート
ライン駆動回路２３にそれぞれ接続されており、ゲート
ライン駆動回路２３には、図外の制御回路からＧ−クロ
ック信号が入力されている。ゲートライン駆動回路２３
は、Ｇ−クロック信号に基づいて各ゲートラインＧＬ１
〜ＧＬｍに順次ゲート信号を出力して、順次ゲートライ
ンＧＬ１〜ＧＬｍを選択し、該ゲートラインＧＬ１〜Ｇ
Ｌｍに接続された各薄膜トランジスタＴＦＴをオンす
る。
ライン駆動回路２３にそれぞれ接続されており、ゲート
ライン駆動回路２３には、図外の制御回路からＧ−クロ
ック信号が入力されている。ゲートライン駆動回路２３
は、Ｇ−クロック信号に基づいて各ゲートラインＧＬ１
〜ＧＬｍに順次ゲート信号を出力して、順次ゲートライ
ンＧＬ１〜ＧＬｍを選択し、該ゲートラインＧＬ１〜Ｇ
Ｌｍに接続された各薄膜トランジスタＴＦＴをオンす
る。
【００２４】前記基板２１上に形成された９個のドレイ
ンライン駆動回路２４〜３２は、ドレインライン駆動回
路２４、２５、２６、ドレインライン駆動回路２７、２
８、２９及びドレインライン駆動回路３０、３１、３２
の３個づつの３つのグループＧ１、Ｇ２、Ｇ３にグルー
プ分けされており、前記各ドレインラインＤＬ１〜ＤＬ
ｎは、グループ分けされた各グループＧ１、Ｇ２、Ｇ３
の各３個のドレインライン駆動回路２４、２５、２６、
ドレインライン駆動回路２７、２８、２９及びドレイン
ライン駆動回路３０、３１、３２のうちの１つに順次接
続されることにより、９個の駆動領域に領域区分されて
いる。
ンライン駆動回路２４〜３２は、ドレインライン駆動回
路２４、２５、２６、ドレインライン駆動回路２７、２
８、２９及びドレインライン駆動回路３０、３１、３２
の３個づつの３つのグループＧ１、Ｇ２、Ｇ３にグルー
プ分けされており、前記各ドレインラインＤＬ１〜ＤＬ
ｎは、グループ分けされた各グループＧ１、Ｇ２、Ｇ３
の各３個のドレインライン駆動回路２４、２５、２６、
ドレインライン駆動回路２７、２８、２９及びドレイン
ライン駆動回路３０、３１、３２のうちの１つに順次接
続されることにより、９個の駆動領域に領域区分されて
いる。
【００２５】すなわち、ドレインラインＤＬ１〜ＤＬｎ
は、図１中左から同数づつ、つまりドレインラインＤＬ
１〜ＤＬｐ、データラインＤＬｐ+1〜ＤＬｑ及びデータ
ラインＤＬｑ+1〜ＤＬｎの３つの駆動領域に区分される
とともに、この各駆動領域のドレインラインＤＬ１〜Ｄ
Ｌｐ、データラインＤＬｐ+1〜ＤＬｑ及びデータライン
ＤＬｑ+1〜ＤＬｎが、各グループＧ１、Ｇ２、Ｇ３のド
レインライン駆動回路２４、２５、２６、ドレインライ
ン駆動回路２７、２８、２９及びドレインライン駆動回
路３０、３１、３２に、それぞれ順次１本づつ接続され
ることにより、さらに３つの駆動領域に領域区分されて
いる。
は、図１中左から同数づつ、つまりドレインラインＤＬ
１〜ＤＬｐ、データラインＤＬｐ+1〜ＤＬｑ及びデータ
ラインＤＬｑ+1〜ＤＬｎの３つの駆動領域に区分される
とともに、この各駆動領域のドレインラインＤＬ１〜Ｄ
Ｌｐ、データラインＤＬｐ+1〜ＤＬｑ及びデータライン
ＤＬｑ+1〜ＤＬｎが、各グループＧ１、Ｇ２、Ｇ３のド
レインライン駆動回路２４、２５、２６、ドレインライ
ン駆動回路２７、２８、２９及びドレインライン駆動回
路３０、３１、３２に、それぞれ順次１本づつ接続され
ることにより、さらに３つの駆動領域に領域区分されて
いる。
【００２６】例えば、グループＧ１のドレインライン駆
動回路２４、２５、２６に対して、ドレインラインＤＬ
１〜ＤＬｐのうち、ドレインラインＤＬ１がドレインラ
イン駆動回路２４に、ドレインラインＤＬ２がドレイン
ライン駆動回路２５に、ドレインラインＤＬ３がドレイ
ンライン駆動回路２６に、順次接続され、同様に各ドレ
インラインＤＬ１〜ＤＬｐが順次ドレインライン駆動回
路２４、２５、２６に接続されて、ドレインラインＤＬ
ｐ-2がドレインライン駆動回路２４に、ドレインライン
ＤＬｐ-1がドレインライン駆動回路２５に、そして、ド
レインラインＤＬｐがドレインライン駆動回路２６に接
続されている。同様に、グループＧ２及びグループＧ３
についても、それぞれデータラインＤＬｐ+1〜ＤＬｑ及
びデータラインＤＬｑ+1〜ＤＬｎが対応するグループＧ
２及びグループＧ３のドレインライン駆動回路２７、２
８、２９及びドレインライン駆動回路３０、３１、３２
に順次接続されている。
動回路２４、２５、２６に対して、ドレインラインＤＬ
１〜ＤＬｐのうち、ドレインラインＤＬ１がドレインラ
イン駆動回路２４に、ドレインラインＤＬ２がドレイン
ライン駆動回路２５に、ドレインラインＤＬ３がドレイ
ンライン駆動回路２６に、順次接続され、同様に各ドレ
インラインＤＬ１〜ＤＬｐが順次ドレインライン駆動回
路２４、２５、２６に接続されて、ドレインラインＤＬ
ｐ-2がドレインライン駆動回路２４に、ドレインライン
ＤＬｐ-1がドレインライン駆動回路２５に、そして、ド
レインラインＤＬｐがドレインライン駆動回路２６に接
続されている。同様に、グループＧ２及びグループＧ３
についても、それぞれデータラインＤＬｐ+1〜ＤＬｑ及
びデータラインＤＬｑ+1〜ＤＬｎが対応するグループＧ
２及びグループＧ３のドレインライン駆動回路２７、２
８、２９及びドレインライン駆動回路３０、３１、３２
に順次接続されている。
【００２７】したがって、ドレインラインＤＬ１〜ＤＬ
ｎは、順次３つのグループＧ１、Ｇ２、Ｇ３の３個のド
レインライン駆動回路２４〜２６、２７〜２９、３０〜
３２の１つに順次接続されることにより、９つの駆動領
域に分割された状態となっている。
ｎは、順次３つのグループＧ１、Ｇ２、Ｇ３の３個のド
レインライン駆動回路２４〜２６、２７〜２９、３０〜
３２の１つに順次接続されることにより、９つの駆動領
域に分割された状態となっている。
【００２８】そして、各グループＧ１、Ｇ２、Ｇ３のド
レインライン駆動回路２４〜２６、ドレインライン駆動
回路２７〜２９及びドレインライン駆動回路３０〜３２
には、外部回路３４からグループＧ１、Ｇ２、Ｇ３毎に
共通のアナログ映像信号ＤA、ＤB 、ＤC が入力される
とともに、各グループＧ１、Ｇ２、Ｇ３の対応するドレ
インライン駆動回路２４、２７、３０、ドレインライン
駆動回路２５、２８、３１及びドレインライン駆動回路
２６〜３２に同じクロック信号ＣＴ１、ＣＴ２、ＣＴ３
が入力される。
レインライン駆動回路２４〜２６、ドレインライン駆動
回路２７〜２９及びドレインライン駆動回路３０〜３２
には、外部回路３４からグループＧ１、Ｇ２、Ｇ３毎に
共通のアナログ映像信号ＤA、ＤB 、ＤC が入力される
とともに、各グループＧ１、Ｇ２、Ｇ３の対応するドレ
インライン駆動回路２４、２７、３０、ドレインライン
駆動回路２５、２８、３１及びドレインライン駆動回路
２６〜３２に同じクロック信号ＣＴ１、ＣＴ２、ＣＴ３
が入力される。
【００２９】このドレインライン駆動回路２４〜３２
は、具体的には、図２に示すように回路構成されてい
る。
は、具体的には、図２に示すように回路構成されてい
る。
【００３０】図２において、各ドレインライン駆動回路
２４〜３２は、対応する９個のシフトレジスタ４１〜４
３、４４〜４６、４７〜４９、各シフトレジスタ４１〜
４９とデータラインＤＬ１〜ＤＬｎとの間に接続された
トランスファゲートＴＧ１〜ＴＧｐ、ＴＧｐ+1〜ＴＧ
ｑ、ＴＧｑ+1〜ＴＧｎ及び各トランスファゲートＴＧ１
〜ＴＧｎの一方の制御端子に接続されたインバータＩ１
〜Ｉｐ、Ｉｐ+1〜Ｉｑ、Ｉｑ+1〜Ｉｎを備えており、各
シフトレジスタ４１〜４９には、水平同期信号φH が入
力されるとともに、各グループＧ１、Ｇ２、Ｇ３の対応
する位置のシフトレジスタ４１、４４、４７には、クロ
ック信号ＣＴ１が、シフトレジスタ４２、４５、４８に
は、クロック信号ＣＴ２が、シフトレジスタ４３、４
６、４９には、クロック信号ＣＴ３が入力される。
２４〜３２は、対応する９個のシフトレジスタ４１〜４
３、４４〜４６、４７〜４９、各シフトレジスタ４１〜
４９とデータラインＤＬ１〜ＤＬｎとの間に接続された
トランスファゲートＴＧ１〜ＴＧｐ、ＴＧｐ+1〜ＴＧ
ｑ、ＴＧｑ+1〜ＴＧｎ及び各トランスファゲートＴＧ１
〜ＴＧｎの一方の制御端子に接続されたインバータＩ１
〜Ｉｐ、Ｉｐ+1〜Ｉｑ、Ｉｑ+1〜Ｉｎを備えており、各
シフトレジスタ４１〜４９には、水平同期信号φH が入
力されるとともに、各グループＧ１、Ｇ２、Ｇ３の対応
する位置のシフトレジスタ４１、４４、４７には、クロ
ック信号ＣＴ１が、シフトレジスタ４２、４５、４８に
は、クロック信号ＣＴ２が、シフトレジスタ４３、４
６、４９には、クロック信号ＣＴ３が入力される。
【００３１】そして、各グループＧ１、Ｇ２、Ｇ３のシ
フトレジスタ４１〜４３、４４〜４６、４７〜４９に接
続されたトランスファゲートＴＧ１〜ＴＧｐ、ＴＧｐ+1
〜ＴＧｑ、ＴＧｑ+1〜ＴＧｎは、その入力端子にそれぞ
れ後述する間引き映像信号ＶA 、ＶB 、ＶC が入力さ
れ、その出力端子は、対応するデータラインＤＬ１〜Ｄ
Ｌｎに接続されている。
フトレジスタ４１〜４３、４４〜４６、４７〜４９に接
続されたトランスファゲートＴＧ１〜ＴＧｐ、ＴＧｐ+1
〜ＴＧｑ、ＴＧｑ+1〜ＴＧｎは、その入力端子にそれぞ
れ後述する間引き映像信号ＶA 、ＶB 、ＶC が入力さ
れ、その出力端子は、対応するデータラインＤＬ１〜Ｄ
Ｌｎに接続されている。
【００３２】各シフトレジスタ４１〜４９は、水平同期
信号φH に基づいて順次入力されるクロック信号ＣＴ
１、ＣＴ２、ＣＴ３をそれぞれシフトし、制御信号とし
て、その出力端子から当該出力端子に接続されているト
ランスファゲートＴＧ１〜ＴＧｎの制御端子に出力す
る。この制御信号は、トランスファゲートＴＧ１〜ＴＧ
ｎの一方の制御端子には、そのまま入力され、他方の制
御端子には、インバータＩ１〜Ｉｎにより反転されて入
力される。したがって、各トランスファゲートＴＧ１〜
ＴＧｎは、対応するシフトレジスタ４１〜４９から制御
信号が入力されることによりオンし、そのとき入力され
ている間引き映像ＶA 、ＶB 、ＶC を対応するデータラ
インＤＬ１〜ＤＬｎに供給する。
信号φH に基づいて順次入力されるクロック信号ＣＴ
１、ＣＴ２、ＣＴ３をそれぞれシフトし、制御信号とし
て、その出力端子から当該出力端子に接続されているト
ランスファゲートＴＧ１〜ＴＧｎの制御端子に出力す
る。この制御信号は、トランスファゲートＴＧ１〜ＴＧ
ｎの一方の制御端子には、そのまま入力され、他方の制
御端子には、インバータＩ１〜Ｉｎにより反転されて入
力される。したがって、各トランスファゲートＴＧ１〜
ＴＧｎは、対応するシフトレジスタ４１〜４９から制御
信号が入力されることによりオンし、そのとき入力され
ている間引き映像ＶA 、ＶB 、ＶC を対応するデータラ
インＤＬ１〜ＤＬｎに供給する。
【００３３】再び、図１において、外部回路３４は、シ
フトレジスタ５１、サンプルホールド回路５２、５３、
３個のシフトレジスタ５４、５５、５６及び４個のカウ
ンタ５７、５８、５９、６０等で構成されている。サン
プルホールド回路５２には、アナログの映像信号が入力
されており、シフトレジスタ５４、５５、５６及びカウ
ンタ５７には、図外の制御回路からＤ−クロック信号が
入力される。
フトレジスタ５１、サンプルホールド回路５２、５３、
３個のシフトレジスタ５４、５５、５６及び４個のカウ
ンタ５７、５８、５９、６０等で構成されている。サン
プルホールド回路５２には、アナログの映像信号が入力
されており、シフトレジスタ５４、５５、５６及びカウ
ンタ５７には、図外の制御回路からＤ−クロック信号が
入力される。
【００３４】シフトレジスタ５１は、入力されるアナロ
グの映像信号を間引いて順次サンプルホールド回路５２
にサンプルホールドさせ、次の走査線の走査が始まる
と、サンプルホールド回路５２に書き込まれた映像信号
をサンプルホールド回路５３に移す。このサンプルホー
ルド回路５３に書き込まれた間引き映像信号は、Ｄ−ク
ロック信号に同期して駆動信号を転送するシフトレジス
タ５４、５５、５６により１走査線の１／３づつに分割
され、ディジタルのシリアル映像データＶA 、ＶB 、Ｖ
C として、前記各グループＧ１、Ｇ２、Ｇ３のドレイン
ライン駆動回路２４〜２６、２７〜２９、３０〜３２に
それぞれ並列に出力される。
グの映像信号を間引いて順次サンプルホールド回路５２
にサンプルホールドさせ、次の走査線の走査が始まる
と、サンプルホールド回路５２に書き込まれた映像信号
をサンプルホールド回路５３に移す。このサンプルホー
ルド回路５３に書き込まれた間引き映像信号は、Ｄ−ク
ロック信号に同期して駆動信号を転送するシフトレジス
タ５４、５５、５６により１走査線の１／３づつに分割
され、ディジタルのシリアル映像データＶA 、ＶB 、Ｖ
C として、前記各グループＧ１、Ｇ２、Ｇ３のドレイン
ライン駆動回路２４〜２６、２７〜２９、３０〜３２に
それぞれ並列に出力される。
【００３５】図３は、映像信号及び各クロック信号のタ
イミングを示すタイミング図を示すものであり、以下の
説明は、図３を参照されたい。
イミングを示すタイミング図を示すものであり、以下の
説明は、図３を参照されたい。
【００３６】カウンタ５７は、入力されるＤ−クロック
信号を１／３分周し、カウンタ５８、５９、６０にそれ
ぞれ出力する。
信号を１／３分周し、カウンタ５８、５９、６０にそれ
ぞれ出力する。
【００３７】カウンタ５８、５９、６０は、それぞれ入
力される１／３分周されたＤ−クロック信号を、さらに
１／３分周して１／９分周するとともに、図３に示すよ
うに、１２０°づつ位相をずらし、クロック信号ＣＴ
１、ＣＴ２、ＣＴ３として前記各グループＧ１、Ｇ２、
Ｇ３の対応する位置のドレインライン駆動回路２４、２
７、３０、ドレインライン駆動回路２５、２８、３１及
びドレインライン駆動回路２６、２９、３２にそれぞれ
出力する。したがって、各グループＧ１、Ｇ２、Ｇ３の
対応する位置のドレインライン駆動回路２４、２７、３
０、ドレインライン駆動回路２５、２８、３１及びドレ
インライン駆動回路２６、２９、３２には、Ｄ−クロッ
ク信号の１／９のクロック周波数のクロック信号ＣＴ
１、ＣＴ２、ＣＴ３が印加される。
力される１／３分周されたＤ−クロック信号を、さらに
１／３分周して１／９分周するとともに、図３に示すよ
うに、１２０°づつ位相をずらし、クロック信号ＣＴ
１、ＣＴ２、ＣＴ３として前記各グループＧ１、Ｇ２、
Ｇ３の対応する位置のドレインライン駆動回路２４、２
７、３０、ドレインライン駆動回路２５、２８、３１及
びドレインライン駆動回路２６、２９、３２にそれぞれ
出力する。したがって、各グループＧ１、Ｇ２、Ｇ３の
対応する位置のドレインライン駆動回路２４、２７、３
０、ドレインライン駆動回路２５、２８、３１及びドレ
インライン駆動回路２６、２９、３２には、Ｄ−クロッ
ク信号の１／９のクロック周波数のクロック信号ＣＴ
１、ＣＴ２、ＣＴ３が印加される。
【００３８】次に、本実施例の動作を説明する。
【００３９】表示駆動装置２０は、上述のように、基板
２１上にアクティブマトリックスアレイ２２とゲートラ
イン駆動回路２３及び９個のドレインライン駆動回路２
４〜３２が形成されており、アクティブマトリックスア
レイ２２の各データラインＤＬ１〜ＤＬｎは、３個で１
グループを構成する各グループＧ１、Ｇ２、Ｇ３のドレ
インライン駆動回路２４〜２６、ドレインライン駆動回
路２７〜２９及びドレインライン駆動回路３０〜３２に
順次接続されることにより、９つの駆動領域に領域区分
されている。各グループＧ１、Ｇ２、Ｇ３のドレインラ
イン駆動回路２４〜２６には、アナログ映像信号を３分
割した最初の間引き映像信号ＶA が共通に入力され、ド
レインライン駆動回路２７〜２９には、アナログ映像信
号を３分割した２番目の間引き映像信号ＶB が共通に入
力され、さらに、ドレインライン駆動回路３０〜３２に
は、映像信号を３分割した３番目の間引き映像信号ＶC
が共通に入力されている。
２１上にアクティブマトリックスアレイ２２とゲートラ
イン駆動回路２３及び９個のドレインライン駆動回路２
４〜３２が形成されており、アクティブマトリックスア
レイ２２の各データラインＤＬ１〜ＤＬｎは、３個で１
グループを構成する各グループＧ１、Ｇ２、Ｇ３のドレ
インライン駆動回路２４〜２６、ドレインライン駆動回
路２７〜２９及びドレインライン駆動回路３０〜３２に
順次接続されることにより、９つの駆動領域に領域区分
されている。各グループＧ１、Ｇ２、Ｇ３のドレインラ
イン駆動回路２４〜２６には、アナログ映像信号を３分
割した最初の間引き映像信号ＶA が共通に入力され、ド
レインライン駆動回路２７〜２９には、アナログ映像信
号を３分割した２番目の間引き映像信号ＶB が共通に入
力され、さらに、ドレインライン駆動回路３０〜３２に
は、映像信号を３分割した３番目の間引き映像信号ＶC
が共通に入力されている。
【００４０】そして、各グループＧ１、Ｇ２、Ｇ３の対
応する位置のドレインライン駆動回路２４、２７、３０
には、カウンタ５８から出力される共通のクロック信号
ＣＴ１が入力され、ドレインライン駆動回路２５、２
８、３１には、カウンタ５９から出力される共通のクロ
ック信号ＣＴ２が入力され、さらに、ドレインライン駆
動回路２６、２９、３２には、カウンタ６０から出力さ
れる共通のクロック信号ＣＴ３が入力される。
応する位置のドレインライン駆動回路２４、２７、３０
には、カウンタ５８から出力される共通のクロック信号
ＣＴ１が入力され、ドレインライン駆動回路２５、２
８、３１には、カウンタ５９から出力される共通のクロ
ック信号ＣＴ２が入力され、さらに、ドレインライン駆
動回路２６、２９、３２には、カウンタ６０から出力さ
れる共通のクロック信号ＣＴ３が入力される。
【００４１】このクロック信号ＣＴ１、ＣＴ２、ＣＴ３
は、図３に示すように、外部回路３４のカウンタ５７
で、まず１／３分周し、さらに、カウンタ５８、５９、
６０で１／３分周するとともに、１２０°づつ位相がず
らされたものである。
は、図３に示すように、外部回路３４のカウンタ５７
で、まず１／３分周し、さらに、カウンタ５８、５９、
６０で１／３分周するとともに、１２０°づつ位相がず
らされたものである。
【００４２】そこで、まず、ドレインライン駆動回路２
４〜２６から構成されるグループＧ１のみについて、そ
の動作を説明する。
４〜２６から構成されるグループＧ１のみについて、そ
の動作を説明する。
【００４３】Ａ１、Ａ２、Ａ３、・・・・からなるアナ
ログ映像信号の最初の１／３の間引き映像信号ＤA は、
サンプルホールド回路５３に保持され、これに対応する
間引きデータＶＡ１、ＶＡ２、ＶＡ３、・・・・からな
る間引き映像信号ＶＡが、Ｄ−クロック信号に同期して
各ドレインライン駆動回路２４、２５、２６に転送され
る。ドレインライン駆動回路２４に転送された間引き映
像信号ＶＡのうち最初の映像信号ＶＡ１は、Ｄ−クロッ
ク信号を１／９に分周したクロック信号ＣＴ１により開
成するトランスファゲートＴＧ１を介してデータライン
ＤＬ１に供給される。このとき、ドレインライン駆動回
路２５、２６に転送された映像信号ＶＡ１は、クロック
信号ＣＴ２及びクロック信号ＣＴ３がトランスファゲー
トＴＧ２及びトランスファゲートＴＧ３に供給されてい
ないため、ドレインラインＤＬ２及びドレインラインＤ
Ｌ３に供給されることはない。
ログ映像信号の最初の１／３の間引き映像信号ＤA は、
サンプルホールド回路５３に保持され、これに対応する
間引きデータＶＡ１、ＶＡ２、ＶＡ３、・・・・からな
る間引き映像信号ＶＡが、Ｄ−クロック信号に同期して
各ドレインライン駆動回路２４、２５、２６に転送され
る。ドレインライン駆動回路２４に転送された間引き映
像信号ＶＡのうち最初の映像信号ＶＡ１は、Ｄ−クロッ
ク信号を１／９に分周したクロック信号ＣＴ１により開
成するトランスファゲートＴＧ１を介してデータライン
ＤＬ１に供給される。このとき、ドレインライン駆動回
路２５、２６に転送された映像信号ＶＡ１は、クロック
信号ＣＴ２及びクロック信号ＣＴ３がトランスファゲー
トＴＧ２及びトランスファゲートＴＧ３に供給されてい
ないため、ドレインラインＤＬ２及びドレインラインＤ
Ｌ３に供給されることはない。
【００４４】次に、ドレインライン駆動回路２５に転送
された間引き映像信号ＶＡのうち２番目の映像信号ＶＡ
２は、Ｄ−クロック信号を１／９に分周され、かつクロ
ック信号ＣＴ１により１２０°位相が遅れたクロック信
号ＣＴ２により開成するトランスファゲートＴＧ２を介
してデータラインＤＬ２に供給される。
された間引き映像信号ＶＡのうち２番目の映像信号ＶＡ
２は、Ｄ−クロック信号を１／９に分周され、かつクロ
ック信号ＣＴ１により１２０°位相が遅れたクロック信
号ＣＴ２により開成するトランスファゲートＴＧ２を介
してデータラインＤＬ２に供給される。
【００４５】さらに、ドレインライン駆動回路２６に転
送された間引き映像信号ＶＡのうち３番目の映像信号Ｖ
Ａ３は、Ｄ−クロック信号を１／９に分周され、クロッ
ク信号ＣＴ２より１２０°位相が遅れたクロック信号Ｃ
Ｔ３により開成するトランスファゲートＴＧ３を介して
データラインＤＬ３に供給される。
送された間引き映像信号ＶＡのうち３番目の映像信号Ｖ
Ａ３は、Ｄ−クロック信号を１／９に分周され、クロッ
ク信号ＣＴ２より１２０°位相が遅れたクロック信号Ｃ
Ｔ３により開成するトランスファゲートＴＧ３を介して
データラインＤＬ３に供給される。
【００４６】このようにして、ドレインライン駆動回路
２４からは、Ｄ−クロック信号を１／９に分周したクロ
ック信号ＣＴ１により、間引き映像信号ＶＡがデータラ
インＤＬ１、ＤＬ４、・・・・、ＤＬｐ-2に供給され、
また、ドレインライン駆動回路２５からは、ドレインラ
イン駆動回路２４とは１２０°位相が遅れたクロック信
号ＣＴ２により、間引き映像信号ＶＡがデータラインＤ
Ｌ２、ＤＬ５、・・・・、ＤＬｐ-1に供給され、さら
に、ドレインライン駆動回路２６からは、ドレインライ
ン駆動回路２５とは１２０°位相の遅れたクロック信号
ＣＴ３により、間引き映像信号ＶＡがデータラインＤＬ
３、ＤＬ６、・・・・、ＤＬｐに供給される。
２４からは、Ｄ−クロック信号を１／９に分周したクロ
ック信号ＣＴ１により、間引き映像信号ＶＡがデータラ
インＤＬ１、ＤＬ４、・・・・、ＤＬｐ-2に供給され、
また、ドレインライン駆動回路２５からは、ドレインラ
イン駆動回路２４とは１２０°位相が遅れたクロック信
号ＣＴ２により、間引き映像信号ＶＡがデータラインＤ
Ｌ２、ＤＬ５、・・・・、ＤＬｐ-1に供給され、さら
に、ドレインライン駆動回路２６からは、ドレインライ
ン駆動回路２５とは１２０°位相の遅れたクロック信号
ＣＴ３により、間引き映像信号ＶＡがデータラインＤＬ
３、ＤＬ６、・・・・、ＤＬｐに供給される。
【００４７】尚、各データラインＤＬに供給された映像
信号ＶＡは、各データラインＤＬと基板２１との間の容
量により保持され、アクティブマトリックスアレイ２２
の薄膜トランジスタＴＦＴが開成されたとき、画素容量
として蓄積される。
信号ＶＡは、各データラインＤＬと基板２１との間の容
量により保持され、アクティブマトリックスアレイ２２
の薄膜トランジスタＴＦＴが開成されたとき、画素容量
として蓄積される。
【００４８】ドレインライン駆動回路２７〜２９から構
成されるグループＧ２及びドレインライン駆動回路３０
〜３２から構成されるグループＧ３についても、動作は
上記と同様である。
成されるグループＧ２及びドレインライン駆動回路３０
〜３２から構成されるグループＧ３についても、動作は
上記と同様である。
【００４９】つまり、グループＧ２においては、ドレイ
ンライン駆動回路２７からは、Ｄ−クロック信号を１／
９に分周したクロック信号ＣＴ１により、間引き映像信
号ＶＢがデータラインＤＬｐ+1、ＤＬｐ+4、・・・・、
ＤＬｑ-2に供給され、また、ドレインライン駆動回路２
８からは、ドレインライン駆動回路２７とは１２０°位
相が遅れたクロック信号ＣＴ２により、また、ドレイン
ライン駆動回路２８からは、ドレインライン駆動回路２
７とは１２０°位相が遅れたクロック信号ＣＴ２によ
り、間引き映像信号ＶＢがデータラインＤＬｐ+2、ＤＬ
ｐ+5、・・・・、ＤＬｑ-1に供給され、さらに、ドレイ
ンライン駆動回路２９からは、ドレインライン駆動回路
２８とは１２０°位相が遅れたクロック信号ＣＴ３によ
り、間引き映像信号ＶＢがデータラインＤＬｐ+3、ＤＬ
ｐ+6、・・・・、ＤＬｑに供給される。
ンライン駆動回路２７からは、Ｄ−クロック信号を１／
９に分周したクロック信号ＣＴ１により、間引き映像信
号ＶＢがデータラインＤＬｐ+1、ＤＬｐ+4、・・・・、
ＤＬｑ-2に供給され、また、ドレインライン駆動回路２
８からは、ドレインライン駆動回路２７とは１２０°位
相が遅れたクロック信号ＣＴ２により、また、ドレイン
ライン駆動回路２８からは、ドレインライン駆動回路２
７とは１２０°位相が遅れたクロック信号ＣＴ２によ
り、間引き映像信号ＶＢがデータラインＤＬｐ+2、ＤＬ
ｐ+5、・・・・、ＤＬｑ-1に供給され、さらに、ドレイ
ンライン駆動回路２９からは、ドレインライン駆動回路
２８とは１２０°位相が遅れたクロック信号ＣＴ３によ
り、間引き映像信号ＶＢがデータラインＤＬｐ+3、ＤＬ
ｐ+6、・・・・、ＤＬｑに供給される。
【００５０】また、ドレインライン駆動回路３０〜３２
から構成されるグループＧ３においては、ドレインライ
ン駆動回路３０からは、Ｄ−クロック信号を１／９に分
周したクロック信号ＣＴ１により、間引き映像信号ＶＣ
がデータラインＤＬｑ+1、ＤＬｑ+4、・・・・、ＤＬｎ
-2に供給され、また、ドレインライン駆動回路３１から
は、ドレインライン駆動回路３０とは１２０°位相が遅
れたクロック信号ＣＴ２により、間引き映像信号ＶＣが
データラインＤＬｑ+2、ＤＬｑ+5、・・・・、ＤＬｎ-1
に供給され、さらに、ドレインライン駆動回路３２から
は、ドレインライン駆動回路３１とは１２０°位相が遅
れたクロック信号ＣＴ３により、間引き映像信号ＶＣが
データラインＤＬｑ+3、ＤＬｑ+6、・・・・、ＤＬｎに
供給される。
から構成されるグループＧ３においては、ドレインライ
ン駆動回路３０からは、Ｄ−クロック信号を１／９に分
周したクロック信号ＣＴ１により、間引き映像信号ＶＣ
がデータラインＤＬｑ+1、ＤＬｑ+4、・・・・、ＤＬｎ
-2に供給され、また、ドレインライン駆動回路３１から
は、ドレインライン駆動回路３０とは１２０°位相が遅
れたクロック信号ＣＴ２により、間引き映像信号ＶＣが
データラインＤＬｑ+2、ＤＬｑ+5、・・・・、ＤＬｎ-1
に供給され、さらに、ドレインライン駆動回路３２から
は、ドレインライン駆動回路３１とは１２０°位相が遅
れたクロック信号ＣＴ３により、間引き映像信号ＶＣが
データラインＤＬｑ+3、ＤＬｑ+6、・・・・、ＤＬｎに
供給される。
【００５１】そして、上記において、ドレインライン駆
動回路２４、２７、３０は、共通のクロック信号ＣＴ１
により駆動されているので、間引き映像信号ＶＡ１、Ｖ
Ｂ１、ＶＣ１は同じ走査期間ｔ１中に各データラインＤ
Ｌ１、ＤＬｐ+1、ＤＬｑ+1に供給される。また、ドレイ
ンライン駆動回路２５、２８、３１は、共通のクロック
信号ＣＴ２により駆動されているので、間引き映像信号
ＶＡ２、ＶＢ２、ＶＣ２は同じ走査期間ｔ２中に各デー
タラインＤＬ２、ＤＬｐ+2、ＤＬｑ+2に供給される。さ
らに、ドレインライン駆動回路２６、２９、３２は、共
通のクロック信号ＣＴ３により駆動されているので、間
引き映像信号ＶＡ３、ＶＢ３、ＶＣ３は同じ走査期間ｔ
３中に各データラインＤＬ３、ＤＬｐ+3、ＤＬｑ+3に供
給される。図３には、このようなタイミングを明確に示
している。
動回路２４、２７、３０は、共通のクロック信号ＣＴ１
により駆動されているので、間引き映像信号ＶＡ１、Ｖ
Ｂ１、ＶＣ１は同じ走査期間ｔ１中に各データラインＤ
Ｌ１、ＤＬｐ+1、ＤＬｑ+1に供給される。また、ドレイ
ンライン駆動回路２５、２８、３１は、共通のクロック
信号ＣＴ２により駆動されているので、間引き映像信号
ＶＡ２、ＶＢ２、ＶＣ２は同じ走査期間ｔ２中に各デー
タラインＤＬ２、ＤＬｐ+2、ＤＬｑ+2に供給される。さ
らに、ドレインライン駆動回路２６、２９、３２は、共
通のクロック信号ＣＴ３により駆動されているので、間
引き映像信号ＶＡ３、ＶＢ３、ＶＣ３は同じ走査期間ｔ
３中に各データラインＤＬ３、ＤＬｐ+3、ＤＬｑ+3に供
給される。図３には、このようなタイミングを明確に示
している。
【００５２】このように、基板２１上に、少なくともア
クティブマトリックスアレイ２２とドレインライン駆動
回路２４〜３２が形成され、ドレインライン駆動回路２
４〜３２が、複数のグループＧ１、Ｇ２、Ｇ３に分割さ
れるとともに各グループＧ１、Ｇ２、Ｇ３が同数の複数
個のドレインライン駆動回路２４〜２６、ドレインライ
ン駆動回路２７〜２９及びドレインライン駆動回路３０
〜３２で構成され、各グループＧ１、Ｇ２、Ｇ３の各ド
レインライン駆動回路２４〜２６、ドレインライン駆動
回路２７〜２９及びドレインライン駆動回路３０〜３２
には、それぞれ、間引き映像信号ＶA 、ＶB 、ＶC が入
力される。
クティブマトリックスアレイ２２とドレインライン駆動
回路２４〜３２が形成され、ドレインライン駆動回路２
４〜３２が、複数のグループＧ１、Ｇ２、Ｇ３に分割さ
れるとともに各グループＧ１、Ｇ２、Ｇ３が同数の複数
個のドレインライン駆動回路２４〜２６、ドレインライ
ン駆動回路２７〜２９及びドレインライン駆動回路３０
〜３２で構成され、各グループＧ１、Ｇ２、Ｇ３の各ド
レインライン駆動回路２４〜２６、ドレインライン駆動
回路２７〜２９及びドレインライン駆動回路３０〜３２
には、それぞれ、間引き映像信号ＶA 、ＶB 、ＶC が入
力される。
【００５３】そして、各データラインＤＬ１〜ＤＬｎ
は、各グループＧ１、Ｇ２、Ｇ３の各ドレインライン駆
動回路２４〜２６、ドレインライン駆動回路２７〜２９
及びドレインライン駆動回路３０〜３２の一つに順次接
続されることにより、グループＧ１、Ｇ２、Ｇ３の数に
対応した数の駆動領域に分割されている。また、各グル
ープＧ１、Ｇ２、Ｇ３を構成するドレインライン駆動回
路２４〜２６、ドレインライン駆動回路２７〜２９及び
ドレインライン駆動回路３０〜３２は、それぞれ１つず
つが共通のクロック信号ラインで接続され、各グループ
Ｇ１、Ｇ２、Ｇ３を構成する数（この実施例では、３
個）のドレインライン駆動回路に対応する角度だけ位相
がずれた異なる位相のクロック信号ＣＴ１、ＣＴ２、Ｃ
Ｔ３により駆動される。
は、各グループＧ１、Ｇ２、Ｇ３の各ドレインライン駆
動回路２４〜２６、ドレインライン駆動回路２７〜２９
及びドレインライン駆動回路３０〜３２の一つに順次接
続されることにより、グループＧ１、Ｇ２、Ｇ３の数に
対応した数の駆動領域に分割されている。また、各グル
ープＧ１、Ｇ２、Ｇ３を構成するドレインライン駆動回
路２４〜２６、ドレインライン駆動回路２７〜２９及び
ドレインライン駆動回路３０〜３２は、それぞれ１つず
つが共通のクロック信号ラインで接続され、各グループ
Ｇ１、Ｇ２、Ｇ３を構成する数（この実施例では、３
個）のドレインライン駆動回路に対応する角度だけ位相
がずれた異なる位相のクロック信号ＣＴ１、ＣＴ２、Ｃ
Ｔ３により駆動される。
【００５４】したがって、駆動領域の数と、各駆動領域
を構成するドレインライン駆動回路の数を乗算した数に
反比例してクロック信号ＣＴ１、ＣＴ２、ＣＴ３の周波
数を低くすることができ、スイッチング素子としてポリ
シリコン等の動作速度の遅いスイッチング素子を使用し
ても、液晶表示パネルの高精細、大画面化に対して充分
な駆動速度を確保することができる。その結果、ＨＤＴ
Ｖのような高画素容量の表示装置においても、高品質な
画質を得ることができる。
を構成するドレインライン駆動回路の数を乗算した数に
反比例してクロック信号ＣＴ１、ＣＴ２、ＣＴ３の周波
数を低くすることができ、スイッチング素子としてポリ
シリコン等の動作速度の遅いスイッチング素子を使用し
ても、液晶表示パネルの高精細、大画面化に対して充分
な駆動速度を確保することができる。その結果、ＨＤＴ
Ｖのような高画素容量の表示装置においても、高品質な
画質を得ることができる。
【００５５】尚、上記実施例においては、ドレインライ
ン駆動回路２４〜３２を３つのグループＧ１、Ｇ２、Ｇ
３に分け、各グループＧ１、Ｇ２、Ｇ３を３個のドレイ
ンライン駆動回路２４〜２６、ドレインライン駆動回路
２７〜２９及びドレインライン駆動回路３０〜３２で構
成することにより、データラインＤＬ１〜ＤＬｎを９つ
の駆動領域に領域区分した場合について説明したが、こ
れに限るものではなく、２以上のグループに分け、各グ
ループを２以上のデータ側駆動回路で構成することによ
り、４以上の領域に区分するあらゆる場合に同様に適用
することができる。この場合、領域区分の数を増やすほ
ど、クロック信号の周波数の低くすることができる。
ン駆動回路２４〜３２を３つのグループＧ１、Ｇ２、Ｇ
３に分け、各グループＧ１、Ｇ２、Ｇ３を３個のドレイ
ンライン駆動回路２４〜２６、ドレインライン駆動回路
２７〜２９及びドレインライン駆動回路３０〜３２で構
成することにより、データラインＤＬ１〜ＤＬｎを９つ
の駆動領域に領域区分した場合について説明したが、こ
れに限るものではなく、２以上のグループに分け、各グ
ループを２以上のデータ側駆動回路で構成することによ
り、４以上の領域に区分するあらゆる場合に同様に適用
することができる。この場合、領域区分の数を増やすほ
ど、クロック信号の周波数の低くすることができる。
【００５６】
【発明の効果】本発明によれば、データ側駆動回路部の
グループの数と当該グループを構成するデータ側駆動回
路の数との積に反比例してクロック信号の周波数を低く
することができるので、動作速度の遅いスイッチング素
子を使用しても、表示パネルの高精細、大画面化に対し
て充分な駆動速度を確保することができ、高精細の表示
装置を高品位で駆動することができる。
グループの数と当該グループを構成するデータ側駆動回
路の数との積に反比例してクロック信号の周波数を低く
することができるので、動作速度の遅いスイッチング素
子を使用しても、表示パネルの高精細、大画面化に対し
て充分な駆動速度を確保することができ、高精細の表示
装置を高品位で駆動することができる。
【図１】本発明の表示駆動装置の一実施例の回路図。
【図２】図１のドレインライン駆動回路の詳細な回路
図。
図。
【図３】図１の表示駆動装置による映像信号のサンプリ
ングタイミングとクロック信号ＣＴ１、ＣＴ２、ＣＴ３
の生成波形を示す図。
ングタイミングとクロック信号ＣＴ１、ＣＴ２、ＣＴ３
の生成波形を示す図。
【図４】従来の表示駆動装置の回路図。
２０ 表示駆動装置 ２１ 基板 ２２ アクティブマトリックスアレイ ２３ ゲートライン駆動回路 ２４〜３２ ドレインライン駆動回路 ３３ アクティブマトリックス液晶表示パネル ３４ 外部回路 ４１〜４９ シフトレジスタ ５１ シフトレジスタ ５２、５３ サンプルホールド回路 ５４、５５、５６ シフトレジスタ ５７〜６０ カウンタ ＧＬ１〜ＧＬｍ ゲートライン ＤＬ１〜ＤＬｎ データライン ＴＧ１〜 ＴＧｎ トランスファゲート Ｉ１〜Ｉｎ インバータ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年４月２５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正内容】
【００２８】そして、各グループＧ１、Ｇ２、Ｇ３のド
レインライン駆動回路２４〜２６、ドレインライン駆動
回路２７〜２９及びドレインライン駆動回路３０〜３２
には、外部回路３４からグループＧ１、Ｇ２、Ｇ３毎に
共通の間引き映像信号ＶA 、ＶB 、ＶC が入力されると
ともに、各グループＧ１、Ｇ２、Ｇ３の対応するドレイ
ンライン駆動回路２４、２７、３０、ドレインライン駆
動回路２５、２８、３１及びドレインライン駆動回路２
６、２９、３２に同じクロック信号ＣＴ１、ＣＴ２、Ｃ
Ｔ３が入力される。
レインライン駆動回路２４〜２６、ドレインライン駆動
回路２７〜２９及びドレインライン駆動回路３０〜３２
には、外部回路３４からグループＧ１、Ｇ２、Ｇ３毎に
共通の間引き映像信号ＶA 、ＶB 、ＶC が入力されると
ともに、各グループＧ１、Ｇ２、Ｇ３の対応するドレイ
ンライン駆動回路２４、２７、３０、ドレインライン駆
動回路２５、２８、３１及びドレインライン駆動回路２
６、２９、３２に同じクロック信号ＣＴ１、ＣＴ２、Ｃ
Ｔ３が入力される。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正内容】
【００３４】シフトレジスタ５１は、入力されるアナロ
グの映像信号をＤ−クロック信号に同期して順次サンプ
ルホールド回路５２にサンプルホールドさせ、次の走査
線の走査が始まると、サンプルホールド回路５２に書き
込まれた映像信号をサンプルホールド回路５３に移す。
このサンプルホールド回路５３に書き込まれた間引き映
像信号は、カウンタ５７の出力信号に同期して駆動信号
を転送するシフトレジスタ５４、５５、５６により１走
査線の１／３ずつに分割され、間引き映像信号データＶ
A 、ＶB 、ＶC として、前記各グループＧ１、Ｇ２、Ｇ
３のドレインライン駆動回路２４〜２６、２７〜２９、
３０〜３２にそれぞれ並列に出力される。
グの映像信号をＤ−クロック信号に同期して順次サンプ
ルホールド回路５２にサンプルホールドさせ、次の走査
線の走査が始まると、サンプルホールド回路５２に書き
込まれた映像信号をサンプルホールド回路５３に移す。
このサンプルホールド回路５３に書き込まれた間引き映
像信号は、カウンタ５７の出力信号に同期して駆動信号
を転送するシフトレジスタ５４、５５、５６により１走
査線の１／３ずつに分割され、間引き映像信号データＶ
A 、ＶB 、ＶC として、前記各グループＧ１、Ｇ２、Ｇ
３のドレインライン駆動回路２４〜２６、２７〜２９、
３０〜３２にそれぞれ並列に出力される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正内容】
【００３６】カウンタ５７は、入力されるＤ−クロック
信号を１／３分周し、シフトレジスタ５４〜５６および
カウンタ５８、５９、６０にそれぞれ転送用信号および
カウント用信号として出力する。
信号を１／３分周し、シフトレジスタ５４〜５６および
カウンタ５８、５９、６０にそれぞれ転送用信号および
カウント用信号として出力する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正内容】
【００３９】映像信号ＤＡＴＡはシフトレジスタ５１に
よりＤ−クロック信号に同期して順次サンプルホールド
回路５２に書き込まれ保持される。次のゲートラインの
走査が始まると、サンプルホールド回路５２に書き込ま
れていた映像信号ＤＡＴＡはサンプルホールド回路５３
に移される。表示駆動装置２０は、上述のように、基板
２１上にアクティブマトリックスアレイ２２とゲートラ
イン駆動回路２３及び９個のドレインライン駆動回路２
４〜３２が形成されており、アクティブマトリックスア
レイ２２の各データラインＤＬ１〜ＤＬｎは、３個で１
グループを構成する各グループＧ１、Ｇ２、Ｇ３のドレ
インライン駆動回路２４〜２６、ドレインライン駆動回
路２７〜２９及びドレインライン駆動回路３０〜３２に
順次接続されることにより、９つの駆動領域に領域区分
されている。各グループＧ１、Ｇ２、Ｇ３のドレインラ
イン駆動回路２４〜２６には、アナログ映像信号を３分
割した最初の間引き映像信号ＶA が共通に入力され、ド
レインライン駆動回路２７〜２９には、アナログ映像信
号を３分割した２番目の間引き映像信号ＶB が共通に入
力され、さらに、ドレインライン駆動回路３０〜３２に
は、映像信号を３分割した３番目の間引き映像信号ＶC
が共通に入力されている。
よりＤ−クロック信号に同期して順次サンプルホールド
回路５２に書き込まれ保持される。次のゲートラインの
走査が始まると、サンプルホールド回路５２に書き込ま
れていた映像信号ＤＡＴＡはサンプルホールド回路５３
に移される。表示駆動装置２０は、上述のように、基板
２１上にアクティブマトリックスアレイ２２とゲートラ
イン駆動回路２３及び９個のドレインライン駆動回路２
４〜３２が形成されており、アクティブマトリックスア
レイ２２の各データラインＤＬ１〜ＤＬｎは、３個で１
グループを構成する各グループＧ１、Ｇ２、Ｇ３のドレ
インライン駆動回路２４〜２６、ドレインライン駆動回
路２７〜２９及びドレインライン駆動回路３０〜３２に
順次接続されることにより、９つの駆動領域に領域区分
されている。各グループＧ１、Ｇ２、Ｇ３のドレインラ
イン駆動回路２４〜２６には、アナログ映像信号を３分
割した最初の間引き映像信号ＶA が共通に入力され、ド
レインライン駆動回路２７〜２９には、アナログ映像信
号を３分割した２番目の間引き映像信号ＶB が共通に入
力され、さらに、ドレインライン駆動回路３０〜３２に
は、映像信号を３分割した３番目の間引き映像信号ＶC
が共通に入力されている。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】変更
【補正内容】
【００４３】Ａ１、Ａ２、Ａ３、・・・・からなるアナ
ログ映像信号の最初の１／３の間引き映像信号ＶA は、
サンプルホールド回路５３に保持され、これに対応する
間引きデータＶＡ１、ＶＡ２、ＶＡ３、・・・・からな
る間引き映像信号ＶＡが、Ｄ−クロック信号に同期して
各ドレインライン駆動回路２４、２５、２６に転送され
る。ドレインライン駆動回路２４に転送された間引き映
像信号ＶＡのうち最初の映像信号ＶＡ１は、Ｄ−クロッ
ク信号を１／９に分周したクロック信号ＣＴ１により開
成するトランスファゲートＴＧ１を介してデータライン
ＤＬ１に供給される。このとき、ドレインライン駆動回
路２５、２６に転送された映像信号ＶＡ１は、クロック
信号ＣＴ２及びクロック信号ＣＴ３がトランスファゲー
トＴＧ２及びトランスファゲートＴＧ３に供給されてい
ないため、ドレインラインＤＬ２及びドレインラインＤ
Ｌ３に供給されることはない。
ログ映像信号の最初の１／３の間引き映像信号ＶA は、
サンプルホールド回路５３に保持され、これに対応する
間引きデータＶＡ１、ＶＡ２、ＶＡ３、・・・・からな
る間引き映像信号ＶＡが、Ｄ−クロック信号に同期して
各ドレインライン駆動回路２４、２５、２６に転送され
る。ドレインライン駆動回路２４に転送された間引き映
像信号ＶＡのうち最初の映像信号ＶＡ１は、Ｄ−クロッ
ク信号を１／９に分周したクロック信号ＣＴ１により開
成するトランスファゲートＴＧ１を介してデータライン
ＤＬ１に供給される。このとき、ドレインライン駆動回
路２５、２６に転送された映像信号ＶＡ１は、クロック
信号ＣＴ２及びクロック信号ＣＴ３がトランスファゲー
トＴＧ２及びトランスファゲートＴＧ３に供給されてい
ないため、ドレインラインＤＬ２及びドレインラインＤ
Ｌ３に供給されることはない。
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
Claims (3)
- 【請求項１】基板上に形成された走査ラインとデータラ
インの各交点に表示素子をマトリックス状に配置した表
示パネルと、 前記基板上に形成され複数のグループに分割されるとと
もに各グループが同数の複数個のデータ側駆動回路で構
成されたデータ側駆動回路部と、 を備え、 前記表示パネルの各データラインは、前記複数のグルー
プの各データ側駆動回路の一つに接続されることによ
り、前記データ側駆動回路部のグループの数に対応した
数の駆動領域に分割され、 前記各グループの各データ側駆動回路は、それぞれが他
のグループのデータ側駆動回路と共通のクロック信号ラ
インにより接続されていることを特徴とする表示駆動装
置。 - 【請求項２】前記クロック信号ラインには、 基本クロック信号を前記データ側駆動回路部のグループ
の数と各グループを構成するデータ側駆動回路の数との
積の逆数に分周するとともに、該グループを構成するデ
ータ側駆動回路の数に対応した位相角で位相をずらせた
クロック信号が供給されることを特徴とする請求項１記
載の表示駆動装置。 - 【請求項３】前記クロック信号ラインに供給されるクロ
ック信号は、前記各グループに含まれるデータ側駆動回
路の数に対応して基本クロック信号を分周する第１のカ
ウンタと、前記データ側駆動回路部を構成するグループ
の数に対応して前記第１のカウンタから出力されるクロ
ック信号を分周する前記グループの数と同じ数の第２の
カウンタと、により生成することを特徴とする請求項１
または請求項２記載の表示駆動装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35390293A JPH07199874A (ja) | 1993-12-29 | 1993-12-29 | 表示駆動装置 |
| US08/356,107 US5657040A (en) | 1993-12-29 | 1994-12-15 | Driving apparatus for stably driving high-definition and large screen liquid crystal display panels |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35390293A JPH07199874A (ja) | 1993-12-29 | 1993-12-29 | 表示駆動装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07199874A true JPH07199874A (ja) | 1995-08-04 |
Family
ID=18433997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35390293A Pending JPH07199874A (ja) | 1993-12-29 | 1993-12-29 | 表示駆動装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07199874A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100346302B1 (ko) * | 1998-05-19 | 2002-07-26 | 후지쯔 가부시끼가이샤 | 액정 표시 장치 |
| US6806862B1 (en) | 1998-10-27 | 2004-10-19 | Fujitsu Display Technologies Corporation | Liquid crystal display device |
| JP2007156425A (ja) * | 2005-12-08 | 2007-06-21 | Quanta Display Inc | 二地点間伝送技術を用いた表示装置 |
-
1993
- 1993-12-29 JP JP35390293A patent/JPH07199874A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100346302B1 (ko) * | 1998-05-19 | 2002-07-26 | 후지쯔 가부시끼가이샤 | 액정 표시 장치 |
| US7339571B2 (en) | 1998-05-19 | 2008-03-04 | Sharp Kabushiki Kaisha | Liquid crystal display device |
| US6806862B1 (en) | 1998-10-27 | 2004-10-19 | Fujitsu Display Technologies Corporation | Liquid crystal display device |
| US7259738B2 (en) | 1998-10-27 | 2007-08-21 | Sharp Kabushiki Kaisha | Liquid crystal display device |
| JP2007156425A (ja) * | 2005-12-08 | 2007-06-21 | Quanta Display Inc | 二地点間伝送技術を用いた表示装置 |
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