KR100378556B1 - Liquid crystal display device - Google Patents

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무라까미히로시
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후지쯔 디스플레이 테크놀로지스 코포레이션
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Abstract

A liquid crystal display device including a display part having pixels arranged in a matrix formation; signal lines and scan lines connected to the pixels; a data driver which supplies display signals to the signal lines; and a reset circuit which resets the potentials of the signal lines to a predetermined potential with a given period. In one embodiment, the reset circuit includes a first reset circuit connected to the signal lines, and a second reset circuit connected to an output part of the driver.

Description

액정 표시 장치 {LIQUID CRYSTAL DISPLAY DEVICE} A liquid crystal display device {LIQUID CRYSTAL DISPLAY DEVICE}

본 발명은 액정 표시 장치 그리고 특히 유리 기판상에 형성된 구동 회로로 구성된 액정 표시 기구에 관한 것이다. The present invention relates to a liquid crystal display apparatus consisting of the driving circuit formed on the liquid crystal display device, and in particular glass substrates.

액정 표시 장치는 CRT(Cathode-Ray Tube)를 가진 표시장치와 비교하여 콤팩트하며, 경량 및 저 전력 소비이며, 휴대용 컴퓨터등의 표시 장치로 널리 사용된다. The liquid crystal display apparatus is compact as compared with the display device having a CRT (Cathode-Ray Tube), a light weight and low power consumption, and is widely used as a display device such as a portable computer. 일반적으로, 액정 표시 장치는 두개의 투명 기판이 액정을 사이에 두고 있는 구조를 갖는다. In general, a liquid crystal display device has a structure in which two transparent substrates sandwiching the liquid crystal. 대향 전극에서는 컬러 필터 및 정렬막이 각각의 투명 기판의 두개의 대향된 면 중 하나에 제공되며 박막 트랜지스터(TFTs), 화소 전극 및 정렬막이 다른 대향된 면에 제공된다. The counter electrode and the color filter alignment film is provided in one of the two opposing surfaces of the respective transparent substrates, and thin film transistors (TFTs), pixel electrodes, and alignment film is provided on the other opposing surface. 극성 플레이트들은 각각의 대향된 면에 반대쪽 투명 기판의 면에 각각 제공된다. Polar plate are provided respectively on the surface of the transparent substrate opposite to each of the opposite surfaces of. 그 두개의 극성 플레이트들은 그들의 대향된 축들이 서로 직교 하도록 배치된다. The two polarized plates are arranged oppositely their axes are orthogonal to each other. 이런 배치에서는 인가된 전계없이 극성 플레이트를 통해 빛이 통과 될 수 있고 인가된 전계로 차폐된다. In this arrangement it can be a light passing through the polarized plate with no applied electric field, and is shielded by the electric field. 이것을 상시-백색 모드라 칭한다. This always-on referred to white mode. 두개의 극성 플레이트의 극성 축들이 서로 평행할 때 상시-흑색 모드가 취해진다. When the polarity of the polar axis of the two plates are parallel to each other at all times - that is the black mode is taken. 이 후부터는 TFT를 가진 투명 기판 및 그 위에 형성된 화소 전극은 TFT 기판으로 부르고 그 위에 형성된 대향된 전극을 가진 다른 투명 기판은 대향된 기판이라 부른다. A pixel electrode formed on the transparent substrate and having a hubuteoneun TFT is called as a TFT substrate other transparent substrate having a counter electrode formed thereon is referred to as a counter substrate.

근래, 폴리실리콘 TFT는 액정 표시부와 주변 회로부가 일체로 형성될 수 있기 때문에 흥미를 끌었다. In recent years, a polysilicon TFT has attracted interest because it can be a liquid crystal display portion and peripheral circuit portion formed integrally. 폴리실리콘 TFT의 전자계 효과 이동성은 대략 수십 ㎠/Vs 부터 200 ㎠/Vs이므로 단결정 실리콘 MOSFET의 1/10 ~ 1/4이다. Electromagnetic field effect mobility of a polysilicon TFT is because it is from about several tens ㎠ / Vs 200 ㎠ / Vs is 1/10 ~ 1/4 of the single crystal silicon MOSFET. 그러므로 액정 표시 장치에서 폴리실리콘 TFT를 사용해서 수십 MHz에서 작동하는 고속 회로를 형성하기가 어렵다. Therefore, using a polysilicon TFT on the liquid crystal display device is difficult to form a high-speed circuits operating at tens of MHz. 더우기, 액정 표시 장치에서 사용되는 유리 기판에 적용되는상대적 대형 설계 방식(일반적으로 3 - 5 ㎛)에서의 한계 때문에 폴리실리콘 TFT를 사용하는 액정 표시 장치에서의 복잡한 회로를 구성하기가 역시 어렵다. Moreover, relatively large design applied to a glass substrate used in a liquid crystal display method (typically 3 - 5 ㎛) is also difficult to construct a complex in the liquid crystal display device using a polysilicon TFT due to the limitation in.

상기 이유때문에 폴리실리콘 TFT를 사용하는 종래 액정 표시 장치는 표시부상에 화상을 표시하기 위해 분할된 점-순차 (dot-sequential)구동 방식을 사용한다. The conventional liquid crystal display device using a polysilicon TFT, because the reason the split point in order to display an image on the display portion-uses sequence (dot-sequential) driving method. 제어 회로는 표시부 외부에 제공되고 표시 데이타의 주파수를 줄이기 위해 데이터 구동기로부터의 표시 데이터를 여러부분들로 분할하기 위해 사용된다. The control circuit is used to divide the display data from the data driver into multiple parts to provide an external display unit and to reduce the frequency of the display data. 이것은 폴리실리콘 TFT로 구성된 데이터 구동기가 수십 MHz에서 작동하지 않기 때문이다. This is because the data driver is configured by polysilicon TFT does not operate at tens MHz. 표시 데이터는 아날로그 스위치가 연결된 데이터 신호선에 기입된 다음 on상태의 아날로그 스위치를 통해 on 상태의 폴리실리콘 TFT로 공급된다. Display data is supplied to a polysilicon TFT in the on state through the analog switch in the on state, and then written in the data signal line is connected to the analog switch. 그러므로 화소 전극상에 있는 액정층이 작동하여 화상이 표시되게 된다. Therefore, by the liquid crystal layer in the pixel electrode operation it is to be an image is displayed.

또한, 종래의 액정 표시 장치는 짧은 시간에 기입 데이터를 화소로 완성하기 위해 비교적 넓은 채널폭을 가진 아날로그 스위치가 요구된다는 다른 불리한 점이 있다. Further, the conventional liquid crystal display device has another disadvantage that the analog switches required having a relatively wide channel width for a short time to complete the writing of data to the pixel. 그러므로 아날로그 스위치를 형성하기 위해 유리 기판상에 큰 영역을 제공할 필요가 있다. Therefore, it is necessary to provide a large area on the glass substrate so as to form analog switches.

더우기, 종래의 액정 표시 장치는 외부에 제공된 제어 회로를 사용하여 표시 데이터를 복수 부분으로 분할함으로써 표시 신호의 주파수를 줄인다. Further, the conventional liquid crystal display device uses a control circuit provided on the outside to reduce the frequency of the display signal by dividing the display data into a plurality of portions. 그러므로 하나의 채널 신호인 R,G,B 신호를 각각 분할 횟수에 근거한 복수 채널로 분할할 필요가 있다. Therefore, the R, G, one of the channel signal, it is necessary to split the signal into a plurality of channel B based on the number of each partition. 예를들어, 만약 표시 데이터가 16 부분으로 분할된다면 각각의 R,G,B가 16 부분으로 분할되므로 표시 데이터가 총 48 채널로 분할된다. For example, if it appears that if the data is divided into 16 portions, each of the R, G, B is divided into 16 partial display data is divided into a total of 48 channels. 게다가 폴리실리콘 트랜지스터를 사용하는 액정 표시 장치는 실질적으로 액정 표시부를 구동하는 아날로그 신호로 디지탈 형태의 표시 신호를 변환하는 기능을 가져야 하고 또한 폴리실리콘 TFT를 제어하기 위한 특정 IC 칩을 갖는 것이 필요하다. In addition, the liquid crystal display device using a polysilicon transistor is substantially necessary to an analog signal for driving the liquid crystal display to have a function of converting the display signal in digital form and also has a certain IC chip for controlling the polysilicon TFT. 이것은 가격을 상승 시킨다. This raises the price. 더우기 표시부 외부에 제공된 제어 회로는 특정량의 전력을 소모하고 디지털화된 접속(interface)에 적합하지 않다. Moreover, the control circuit provided in the external display unit is not suitable for connection to the spent a certain amount of power and digitizes (interface).

폴리실리콘 TFT는 저온 공정에 의해 (공정 온도 600℃이하) 형성될 수 있다. A polysilicon TFT can be formed (process temperature 600 ℃ or less) by a low temperature process. 그렇게 제작된 폴리실리콘 TFT가 액정 표시 장치에 적용될 경우, 표시 실패가 일어날 수 있다. If the thus-produced polysilicon TFT to be applied to the liquid crystal display device, a display failure may occur. 표시 실패의 예로는 주사 줄, 왜곡줄(warp streaking), 고스트(ghost) 표시 및 수평 표시와 수직 표시 간의 불균등이 있다. An example of display failure is uneven between the scan line, line distortion (warp streaking), ghost (ghost) display, and displays a horizontal and vertical display. 표시 실패는 저온에서의 폴리실리콘 TFT의 주기적 성능 변동, 아날로그 스위치 TFT의 성능 편차 및 데이터 구동기를 형성하는 회로인 버퍼 회로와 쉬프트 회로에서 기인되는 신호 시간의 지연로부터 야기된다. Display failure is caused from the delay time of the signal originated from poly cyclic performance variation, the circuit forming the performance variation and the data driver TFT of the analog switch circuit of the buffer circuit and the shift silicon TFT at a low temperature.

저온 폴리실리콘 TFT의 주기적 성능 변동은 액시머 레이저 발진기의 불안정 계수로부터 기인한다. Periodic fluctuations in the low-temperature polysilicon TFT performance is resulting from the instability factor of the excimer laser oscillator. 에너지 오류 ΔE(= Emax - Emin)(Emax가 액시머층의 최대 에너지값을 나타내고, Emin가 액시머 레이저의 최소 에너지값을 나타냄)은 액시머 레이저의 펄스들 간에 항상 존재하고, 레이저 펄스의 주파수가 50 내지 300 Hz의 범위내에 있을 경우, 에너지 오류는 Emax의 10%이상이다. Energy error ΔE (= Emax - Emin) (Emax represents the maximum energy value for the excimer layer, Emin is represents the minimum energy value of the excimer laser) is always present between the excimer laser pulses, and the frequency of the laser pulses If within the range of 50 to 300 Hz, the energy error is at least 10% of the Emax. 반면에 폴리실리콘 TFT의 결정화가 보증되는 범위내의 투사(projection) 에너지는 대략 최대 투사 에너지 Eop.의 ±3 - 5%와 같다. On the other hand, in the projection range in which the crystallization of the polysilicon TFT assurance (projection) energy is ± 3 Approximate maximum incident energy Eop - equal to 5%. 상기 설명된 것과 같이 액시머 레이저의 최대 및 최소치 에너지값 Emax와 Emin은 폴리실리콘 TFT의 결정화가 보증되는 범위내의 레이저 펄스의 투사 에너지 범위의 외부에 위치한다. Solution extreme value energy value Emax and Emin in the excimer laser as described above is positioned outside the projection range of the energy of the laser pulses in the range in which the crystallization of the polysilicon TFT warranty. 그러므로 저온에서의 폴리실리콘 TFT는성능의 분산성을 갖는다. Therefore, the polysilicon TFT at a low temperature has a dispersion of performance.

저온 폴리실리콘 TFT의 결정화에도 분산성이 있다. Even crystallization of a low-temperature polysilicon TFT has a dispersibility. 이것은 폴리실리콘의 결정화 상태가 유리 기판을 주사할 때 레이저빔이 서로 겹쳐지는 계면 부분에서 변동되기 때문이다. This is because the change in the interface portion where the laser beams overlap each other when the crystallization state of the polysilicon scans the glass substrate. 그러므로 전자계 효과 이동성 또는 임계 전압과 같은 폴리실리콘 TFT의 성능이 변동된다. Therefore, the magnetic field effect mobility or performance of the polysilicon TFT, such as a threshold voltage is varied.

구동 회로의 쉬프트 레지스터에서 기인된 신호의 지연은 분할된 점 순차 구동법에서 고주파수로 작동하는 데이터 구동기의 배치와 쉬프트 레지스터가 많은 단계들을 갖는 배치로부터 야기된다. Delay of the signal due to the shift register of the driving circuit is disposed with a shift register of the data driver to operate at a high frequency in the divided dot sequential driving method are resulting from the arrangement having a number of steps.

본 발명의 일반적인 목적은 상기 단점들이 제거된 액정 표시 장치를 제공하는 것이다. The general purpose of the present invention is to provide a liquid crystal display device, the above drawbacks are removed.

본 발명의 더 구체화된 목적은 향상된 표시 품질의 액정 표시 장치를 제공 하는 것이다. The materialized object of the invention to provide a liquid crystal display device of improved display quality.

본 발명의 상기 목적들은 다음을 구비하는 액정 표시 장치 즉,: 블럭으로 분할된 표시부;표시부에 배치된 주사선을 하나씩 구동하는 게이트 구동기; The above object of the present invention that is a liquid crystal display device, comprising the following: a display section divided into blocks; gate driver for driving the scanning lines one by one placed in the display unit; 블럭 제어 신호에 따라 순차적으로 선택되는 블럭들 중 하나에 위치하며 게이트 구동기에 의해 구동되는 주사선들 중 하나와 연결된 화소로 공통 신호선을 통해 표시 신호를 공급하는 데이타 구동기에 의해 성취된다. According to the block control signal is located in one of the blocks it is sequentially selected, and is achieved by a data driver for supplying a display signal through the common signal line to a pixel connected with one of the scanning line which is driven by a gate driver.

도 1은 본 발명의 제 1 실시예에 따른 액정 표시 장치의 블럭도면. 1 is a block diagram of an LCD according to a first embodiment of the present invention.

도 2는 도 1에 나타낸 패널에서 사용되는 액정 표시 패널의 평면도. Figure 2 is a plan view of the liquid crystal display panel used in the panel shown in Fig.

도 3은 도 1에 나타낸 액정 표시 장치의 작동 타이밍 차트. 3 is the operation timing chart of the liquid crystal display device shown in Fig.

도 4는 도 1에 나타낸 액정 표시 장치의 등가회로도. Figure 4 is an equivalent circuit diagram of the liquid crystal display device shown in Fig.

도 5는 본 발명의 제 1 실시예에 따른 도 1에 나타낸 구조에 의거한 액정 표시 장치를 나타내는 도면. Figure 5 is a view showing a liquid crystal display device based on the structure shown in Figure 1 according to a first embodiment of the present invention.

도 6은 도 5에 나타낸 액정 표시 장치의 작동 타이밍 차트. Figure 6 is the operation timing chart of the liquid crystal display device shown in FIG.

도 7은 도 5에 나타낸 구조에서 사용되는 게이트 구동기의 회로도. 7 is a circuit diagram of the gate driver used in the structure shown in Fig.

도 8은 도 5에 나타낸 구조에서 사용되는 쉬프트 레지스터 회로 및 버퍼 회로의 회로도. 8 is a circuit diagram of a shift register circuit and a buffer circuit used in the structure shown in Fig.

도 9는 D형 플립플롭의 회로도. 9 is a circuit diagram of a D-type flip-flop.

도 10은 버퍼 회로에서의 인버터의 회로도. 10 is a circuit diagram of the inverter of the buffer circuit.

도 11은 도 5에 나타낸 액정 표시 장치의 평면도. 11 is a plan view of a liquid crystal display device shown in FIG.

도 12는 TAB-IC 장치의 확대도. Figure 12 is an enlarged view of the TAB-IC device.

도 13은 액정 표시 장치의 설치 배치 평면도. Plan view of Figure 13 is the installation arrangement of the liquid crystal display device.

도 14는 액정 표시 장치의 다른 설치 배치 평면도. 14 is a plan view of another installation arrangement of the liquid crystal display device.

도 15는 액정 표시 장치의 또 다른 설치 배치 평면도. Figure 15 is another plan view of the installation arrangement of the liquid crystal display device.

도 16은 본 발명의 제 2 실시예에 따른 액정 표시 장치의 블럭도. Figure 16 is a block diagram of an LCD according to a second embodiment of the present invention.

도 17은 본 발명의 제 2 실시예에서 사용되는 아날로그 스위치와 셀(cell)의 회로도. 17 is a circuit diagram of the analog switch and the cell (cell) that is used in the second embodiment of the present invention.

도 18은 아날로그 스위치의 확대된 배치 평면도. 18 is a plan view of an enlarged layout of the analog switch.

도 19는 표시부와 공통 신호선의 좌측 반에 위치한 아날로그 스위치 간에 만들어지는 연결도. 19 is a connection that is created between the analog switch located on the left half of the display and the common signal line.

도 20은 표시부와 공통 신호선의 우측 반에 위치한 아날로그 스위치 간에 만들어지는 연결도. 20 is a connection that is created between the analog switch located on the right half of the display and the common signal line.

도 21은 도 16에 나타낸 액정 표시 장치의 작동 타이밍 차트. 21 is the operation timing chart of the liquid crystal display device shown in FIG.

도 22는 본 발명의 제 2 실시예에 따른 장치의 설치 배치 평면도. 22 is a plan view of the installation arrangement of the device according to the second embodiment of the present invention.

도 23은 도 22에 나타낸 구조의 단면도. Figure 23 is a cross-sectional view of the structure shown in Fig.

도 24는 본 발명의 제 2 실시예에 따른 장치의 다른 설치 배치 평면도. 24 is a plan view of another installation arrangement of the device according to the second embodiment of the present invention.

도 25는 본 발명의 제 2 실시예에 따른 장치의 또 다른 설치 배치 평면도. Figure 25 is another plan view of the installation arrangement of the device according to the second embodiment of the present invention.

도 26은 도 1에 나타낸 패널상에 형성되는 블럭 제어선의 배선 패턴을 나타내는 개략도. 26 is a schematic view showing a control block of the line wiring pattern formed on the panel shown in Fig.

도 27은 종래 액정 표시 장치의 블럭 제어선의 저항값을 나타내는 도면. 27 is a view showing a control block of the line resistance of the conventional liquid crystal display device.

도 28은 본 발명의 제 3 실시예에서 사용되는 블럭 제어선의 배치 패턴의 평면도. Figure 28 is a plan view of a third exemplary layout blocks used in the example control of the line pattern of the present invention.

도 29는 본 발명의 제 3 실시예에서 사용되는 블럭 제어선의 저항값을 나타낸 도면. 29 is a view showing a first block control line resistance value used in the third embodiment of the present invention.

도 30은 본 발명의 제 4 실시예에 따른 액정 표시 장치의 액정 표시 패널에서 사용되는 블럭 제어선의 배선 패턴의 개략도. Figure 30 is the fourth embodiment schematic view of the block control wiring line pattern used in the liquid crystal display panel of a liquid crystal display device according to the present invention.

도 31은 본 발명의 제 4 실시예에서 사용되는 블럭 제어선의 저항값을 나타낸 도면. 31 is a block diagram showing a fourth control line resistance values ​​used in the embodiment of the present invention.

도 32는 본 발명의 제 3 및 4 실시예의 변동에 따른 하나의 블럭의 아날로그 스위치와 블럭 제어선 간의 연결 평면도. 32 is the third and the fourth embodiment change a plan view connected between the one block and the block of the analog switch control line in accordance with the present invention.

도 33은 블럭 제어선 구조의 단면 개략도. 33 is a schematic cross-section of the block control line structure.

도 34는 액정 표시 장치의 기본 구조의 회로도. 34 is a circuit diagram of a basic structure of a liquid crystal display device.

도 35는 표시 신호와 주사 신호의 파형을 나타낸는 도면. 35 is a view natanaenneun the waveform of the display signal and the scan signal.

도 36은 표시 신호와 주사 신호의 다른 파형을 나타내는 도면. 36 is a view showing another waveform of the display signal and the scan signal.

도 37은 화소 TFT와 게이트 전압으로 흐르는 드레인 전류 간의 상관도. Figure 37 is a correlation between the pixel TFT and the drain current flowing to the gate voltage.

도 38은 신호선부의 초기 전위와 기립 시간 간의 관계를 나타낸 파형도. 38 is a waveform chart showing the relationship between the signal line portion the initial potential and the standing time.

도 39는 본 발명의 제 5 실시예에 따른 액정 표시 장치의 기본 구조를 나타내는 도면. Figure 39 is a view showing a basic structure of a liquid crystal display device according to a fifth embodiment of the present invention.

도 40은 본 발명의 제 5 실시예에 따른 액정 표시 장치의 구조의 회로도. 40 is a circuit diagram of the structure of a liquid crystal display device according to a fifth embodiment of the present invention.

도 41은 n 채널 MOS형의 리셋 회로의 회로도. 41 is a circuit diagram of the reset circuit of the n-channel MOS type.

도 42는 CMOS형의 리셋 회로의 회로도. 42 is a circuit diagram of the reset circuit of the CMOS type.

도 43은 기 제작된 리셋 회로를 갖는 구동 IC 장치의 회로도. Circuit diagram of the driver IC 43 is a device having a reset circuit making machine.

도 44는 본 발명의 제 5 실시예에 따른 액정 표시 장치의 상세한 구조를 나타내는 도면. 44 is a view showing the detailed structure of the liquid crystal display according to a fifth embodiment of the present invention.

도 45는 도 44에 나타낸 액정 표시 장치의 작동 타이밍 차트. 45 is the operation timing chart of the liquid crystal display device shown in Figure 44.

도 46은 도 44에 나타낸 액정 표시 장치의 다른 작동 타이밍 차트. 46 is another operation timing chart of the liquid crystal display device shown in Figure 44.

도 47은 리셋 전위의 극성 변동을 나타내는 파형도. 47 is a waveform chart showing a polarity change of the reset potential.

도 48은 표시 신호의 극성 변동을 나타내는 파형도. 48 is a waveform chart showing a polarity change of the display signal.

도 49는 주어진 조건에 부합되는 리셋 전위를 갖는 표시 신호의 극성 변동을 나타내는 파형도. 49 is a waveform chart showing a polarity change of the display signal having a reset potential that match the given conditions.

도 50A와 50B는 각각 필드반전(field inversion)이 사용되는 액정 표시 장치에서의 리셋 전위의 극성을 나타내는 도면. Figure 50A and 50B are views showing the polarity of the reset potential in a liquid crystal display device each of which uses a field inversion (field inversion).

도 51은 계반전를 사용하는 액정 표시 장치의 작동 타이밍 차트. 51 is a system operation timing chart of the liquid crystal display device using banjeonreul.

도 52A와 52B는 각각 H/V 선 반전이 사용되는 액정 표시 장치에서의 리셋 전위의 극성을 나타내는 도면. Figure 52A and 52B are views showing the polarity of the reset voltage in the liquid crystal display device to which the H / V line inversion, respectively.

도 53은 H/V 선 반전을 사용하는 액정 표시 장치의 작동 타이밍 차트. 53 is the operation timing chart of the liquid crystal display device using the H / V line inversion.

도 54는 본 발명의 제 5 실시예에 따른 점 순차 구동형 액정 표시 장치를 나타내는 도면. 54 is a view showing a dot sequential driving type liquid crystal display device according to a fifth embodiment of the present invention.

도 55는 다른 점 순차 구동형 액정 표시 장치를 나타내는 도면. 55 is a circuit diagram showing another dot sequential driving type liquid crystal display device.

도 56은 선 순차 구동형 액정 표시 장치를 나타내는 도면. 56 is a view showing the line-sequential driving type liquid crystal display device.

본 발명의 다른 목적, 특징 및 장점은 이하에 첨부도면을 참조하여 설명되는상세 설명으로 부터 이해할 수 있을 것이다. Other objects, features and advantages of the invention will be apparent from the detailed description set forth with reference to the accompanying drawings below.

본 발명의 제 1 실시예에 대하여 이하에 설명한다. It will be described below with respect to the first embodiment of the present invention.

도 1은 본 발명의 제 1 실시예에 따른 액정 표시 장치의 블럭도이다. Figure 1 is a block diagram of an LCD according to a first embodiment of the present invention. 도 1에 나타낸 것과 같이 액정 표시 장치 (510)는 선 순차 구동기 IC 칩(512), 공통 신호선 D1 내지 Dn, TFT로 형성된 아날로그 스위치(514), 블럭 제어선 BL1 내지 BLn, 게이트 구동기 회로(516), 액정 표시부(518)를 포함한다. The liquid crystal display device 510 as shown in FIG. 1 is a line-sequential driver IC chip 512, and common signal lines D1 to Dn, the analog switch 514 formed of a TFT, the block control lines BL1 to BLn, a gate driver circuit 516 , and a liquid crystal display (518). 액정 표시부(518)는 n개의 블록 B1 내지 Bn으로 분할되며, 블럭 각각상에는 행렬 형태로 주사선(520)과 신호선(522)이 배치된다. Liquid crystal display 518 is divided into n blocks B1 to Bn is, blocks the scanning line 520 and the signal line 522 formed on a matrix form, respectively are arranged. 셀(524)은 주사선(520)과 신호선(522)이 서로 교차하는 각각의 교차점에 각각 제공된다. Cell 524 is provided respectively to each of the intersections of the scanning lines cross each other (520) and the signal line 522. 각 셀(524)은 화소 TFT(526), 액정층(528)과 축적 커패시터(530)로 구성된다. Each cell 524 is comprised of a pixel TFT (526), ​​the liquid crystal layer 528 and the storage capacitor 530. p 채널의 화소 TFT(526)의 게이트 전극은 주사선(520)과 연결되고, 그것의 드레인 전극은 신호선(522)과 연결된다. The gate electrode of the pixel TFT (526) of the p-channel is connected with the scanning line 520, and its drain electrode is connected to the signal line 522. TFT(526)의 소스(source) 전극은 액정층(528)과 축적 커패시터(530)에 연결된다. Source (source) electrode of the TFT (526) is connected to the liquid crystal layer 528 and the storage capacitor 530.

각 블럭 B1 내지 Bn은 n개의 아날로그 스위치(514)를 갖는다. Each of the blocks B1 to Bn have the n analog switches 514. 공통 신호선 D1 내지 Dn은 블럭 B1 내지 Bn의 아날로그 스위치(514)를 통해 표시부(518)의 신호선(522)에 연결된다. Common signal lines D1 to Dn are connected to the signal line 522 of the display unit 518 via the analog switch 514 of the blocks B1 to Bn.

선 순차 구동기 IC 칩(512)은 제 1부 내지 제 5부를 포함한다. Line sequential driver IC chip 512 includes the first to fifth sub-section. 제 1부는 IC 또는 장치(512)에 외부로 연결된 IC 칩(도시 생략) 으로부터 직렬 디지탈 신호를 수신한다. The first part receives a serial digital signal from the IC or device (512), IC chip (not shown) connected to the outside in. 제 2부는 직렬 디지탈 신호를 병렬 디지탈 신호로 변환한다. The second portion converts the serial digital signal to a parallel digital signal. 제 3부는 병렬 디지탈 신호를 아날로그 신호로 변환하는 D/A 변환기이다. The third portion is a D / A converter for converting the parallel digital signal to an analog signal. 제 4부는 액정 표시 신호 D(레벨 조정에 관한 정보, 계조(gradation) 생성과 극성 반전을 포함하는)를 생성한다. The fourth unit produces a (information relating to level adjustment, including a gradation (gradation), and generates the polarity inversion), the liquid crystal display signal D. 제 5부는 표시 신호 D를 출력한다. The fifth unit outputs the display signal D.

IC 구동기(512)는 표시 신호 D를 시분할 형태로 블럭단위로 공통 신호선 D1 내지 Dn에 인가한다. IC driver 512 is applied to the common signal lines D1 to Dn in units of blocks to the display signal D in the form of time-division. 아날로그 스위치(514)는 블럭 제어 신호 BL을 블럭 제어선 BL1 내지 BLn 중 하나에 인가함으로써 블럭단위로 작동된다. Analog switch 514 is operated in units of blocks by applying the block control signal BL to one of the block control lines BL1 to BLn.

액정 표시 장치(510)를 구동할 때 게이트 주사 신호 G가 게이트 구동기 회로(516)로부터 주사선(520)으로 인가된다. When driving the liquid crystal display device 510, the gate scanning signal G is applied to the scan line 520 from the gate driver circuit 516. 게이트 주사 신호 G가 화소 TFT(526)에 입력되므로 TFT가 온 된다. The TFT is turned on since the gate scanning signal G input to the pixel TFT (526). 신호선(522)에는 블럭 제어 신호 BL에 의해 온 되는 아날로그 스위치(514)를 통해 공통 신호선 D1 내지 Dn으로 보내어지는 표시 신호 D가 공급된다. Signal line 522 is supplied to the display signal D sent to the common signal lines D1 to Dn via the analog switch 514 is turned ON by the block control signal BL. 표시 신호 D는 도통한 화소 TFT(526)를 통과한다. The display signal D is passed through the conduction of the pixel TFT (526).

도 2는 표시부(518)의 평면도이다. 2 is a plan view of the display section 518. 표시부(518)는 화상 표시를 위한 복수의 화소가 행렬 형태로 배치된 영역이다. Display section 518 is a plurality of pixels for image display area arranged in a matrix format. 도 2에서 나타낸 것과 같이 신호(데이터 버스)선(522), 주사(게이트 버스)선(520), 화소 전극(530)및 TFT(526)가 표시부(518)에 제공된다. Also a signal (data bus) line 522, a scanning (gate bus) lines 520, pixel electrodes 530 and the TFT (526) is provided on the display unit 518 as shown in FIG. 신호선(522)과 주사선(520)은 서로 직각이 되게 배치되며 서로 간에 형성된 격리막을 통해 전기적으로 서로 분리된다. Signal lines 522 and scanning lines 520 are disposed so that they are perpendicular to each other are separated from each other electrically through the separation films formed from each other. 하나의 신호선(522)과 하나의 주사선(520)에 의해 획정된 직사각형 영역은 하나의 TFT(524)와 하나의 화소 전극(530)이 배치되는 화소 영역이다. A signal line 522 and a scanning line in the rectangular area defined by 520 is a pixel region in which a TFT (524) and a pixel electrode 530 is disposed. TFT(524)는 주사선(520)상의 절연막 상에 선택적으로 형성되는 폴리실리콘 막(525)과 주사선(520)의 돌출부(게이트)로 형성된다. TFT (524) is formed of a projecting portion (the gate) of the polysilicon film 525 and the scanning line 520 is selectively formed on the insulating film on the scanning line 520. 각각의 화소에서 TFT(524)의 소스는 접촉 구멍(도시 생략)을 통해 화소 전극(530)과 연결되며, TFT(524)의 드레인은 접촉 구멍을 통해 해당 신호선(522)에 연결된다. The source of the TFT (524) in each pixel is connected to the pixel electrode 530 through a contact hole (not shown), the drain of the TFT (524) is connected to the signal line 522 through the contact hole.

도 3은 표시 신호 D, 게이트 주사신호G 및 액정 표시 장치(510)의 블럭 B1 내지 Bn으로 인가되는 블럭 제어 신호 BL의 타이밍 차트이다. 3 is a timing chart of the display signal D, the gate scanning signal G and a liquid crystal display device 510 blocks block B1 to Bn applied to the control signal BL.

도 3의 a 내지 f부에 나타낸 것과 같이, 게이트 구동기 회로(516)는 게이트 주사 신호 G를 고 레벨로 전환하여 고 레벨 게이트 주사 신호 G를 표시부(518)에 인가한다. As shown in part a to f in Figure 3, the gate driver circuit 516 applies a high level of the gate scanning signal G with high level of conversion to a gate scan signal G on the display unit 518. 하나의 블럭 제어 기간 Tb 동안 고 레벨에서 유지되는 블럭 제어 신호 BL은 아날로그 스위치(514)로 인가되어 온 된다. A block control block period control signal BL is maintained at the high level during Tb is turned on is applied to the analog switch 514. The 이 때 표시 신호 D는 블럭 제어 기간 Tb동안 공통 신호선 D1 내지 Dn을 통해 블럭 B1으로 각각 인가된다. At this time the display signal D is applied to each block during the control period Tb through the common signal lines D1 to Dn to a block B1. 블럭 제어 기간 Tb와 신호선(522)의 시간 상수 Ts는 Tb가 Ts보다 크다고 가정된다. The time constant Ts of the block control period Tb and the signal line 522 is assumed Tb is greater than Ts.

표시 신호 D가 블럭 B1에 인가된 후 기간 Tb 동안에 하이(high)인 블럭 제어 신호 BL은 블럭 B2의 아날로그 스위치(514)로 인가된다. The block control signal BL display signal D is high (high) during the period of time Tb and then applied to the block B1 is applied to the analog switch 514 of the block B2. 이 때 표시 신호 D는 기간 Tb 동안 공통 신호선 D1 내지 Dn을 통해 블럭 B2에 인가된다. At this time the display signal D is applied to the block B2 through the common signal lines D1 to Dn during the periods Tb. 상기 작동이 반복되어 표시 신호 D가 최종적으로 블럭 Bn에 인가된다. The above operation is repeated a display signal D is applied to the finally block Bn. 그다음, 귀선 소거 기간 Tbk가 온다. Then, it comes the blanking period Tbk. 귀선 소거 기간 Tbk가 시작한 후 블럭 제어 기간 Tb가 경과할 때 표시부(518)로 인가된 게이트 신호 G가 저 레벨로 전환된다. When the blanking period Tbk block control period Tb after the lapse of the start signal applied to the gate G to the display 518 it is switched to the low level. 귀선 소거 기간 Tbk가 끝날 때 하나의 수평 주사 기간 Th가 끝난다. When the blanking period Tbk end ends, one horizontal scanning period Th. 그다음, 표시 신호 D가 블럭 B1으로부터 시작하여 블럭 B1 내지 Bn으로 인가되므로 다음 주사 작동이 수행된다. Then, since the display signal D is applied to the blocks B1 to Bn, starting from the block B1 is performed, the following scanning operation.

도 3에서, Ton과 Toff는 각각 게이트 주사신호 G의 상승 및 하강 시간을 나타낸다. In Figure 3, Ton and Toff represents the rise and fall times of the gate scanning signal G, respectively. 귀선 소거 기간 Tbk는 블럭 제어 기간 Tb보다 충분히 더 길고, 조건 Tbk > Tb + Ton + Toff를 만족 시킨다. Blanking period Tbk is sufficiently longer than the block control period Tb, it satisfies the condition Tbk> Tb + Ton + Toff.

블럭 제어 신호 BL은 아날로그 스위치(514)에 인가될 수 있으므로 블럭 B1내지 Bn의 모든 아날로그 스위치(514)들은 수평 주사 기간 Th 동안 동시에 온 된다. Block control signal BL so can be applied to the analog switch 514 blocks B1 to all the analog switch 514 of Bn are simultaneously turned on during a horizontal scanning period Th.

상기 설명된 바와 같이 블럭 B1 내지 Bn은 순차적으로 선택되어 순차적으로 작동된다. Blocks B1 to Bn, as described above is selected in sequence is activated in sequence. 상기 블럭 순차 구동 작동을 구현하는 액정 표시 장치(510)에서의 블럭당 데이터 기입 시간 Tb는 (Th - Tbk)/n과 같다. The block of data per block of the liquid crystal display device 510 to implement a sequential drive operation is the write period Tb-as (Th Tbk) / n. 그러므로 블럭의 수 n이 액정 표시 장치(510)에서 작을수록 데이터 기입 시간 Tb는 더 길게 정해질 수 있다. Therefore, the number of blocks n the smaller the liquid crystal display 510, a data write time Tb may be set longer. 블럭당 데이터 기입 시간 Tb가 더 길어 지므로 데이터 기입 시간 Tb는 화소 TFT(526)의 특성의 분산 때문에 게이트 주사 신호 G의 상승 시간 Ton과 하강 시간 Toff 동안의 변화에 의해 덜 영향을 받는다. Since a data write time Tb is longer blocks per data write period Tb is subject to less influence by the change over due to dispersion of the characteristic of the pixel TFT (526) gates the scanning signal G rising time Ton and time Toff of the descent. 그러므로 각 블럭마다 데이터 기입 시간 Tb를 충분히 확보할 수 있고 레이저 주사 줄 또는 왜곡 선과 같은 표시 실패의 발생을 막을 수 있다. Thus each block can be sufficiently secured for a data write time Tb, and it is possible to prevent the occurrence of display failures, such as a laser scan line or lines and distortion.

화소 TFT의 특성의 분산은 액시머 레이저의 최대 및 최소 에너지가 p 채널 폴리실리콘 TFT의 결정화가 봉장되는 액시머 레이저 펄스 투사 에너지의 범위 외에 위치한다는 사실에 기인한다. Dispersion of the characteristics of the pixel TFT is due to the fact that the maximum and minimum energy of the excimer laser position outside the range of the excimer laser pulses projected energy, the crystallization of the p-channel polysilicon TFT bongjang.

도 4는 액정 표시 장치(510)의 등가 회로(546)를 나타낸다. 4 shows an equivalent circuit 546 of the liquid crystal display device 510. 도 4에 따르면 출력 저항 R IC 와 커패시턴스 C IC 는 선 순차 구동기 IC 칩(512)에 상응한다. Referring to Figure 4, the output resistance R and the capacitance C IC IC corresponds to a line sequential driver IC chip (512). 저항 R L 과 커패시턴스 C L 은 공통 신호선 D1 내지 Dn에 상응한다. Resistance R L and a capacitance C L corresponds to the common signal lines D1 to Dn. 커패시턴스 C L , n 채널 트랜지스터(532)와 p 채널 트랜지스터(534)는 하나의 아날로그 스위치(514)에 상응한다. Capacitance C L, n-channel transistor 532 and p-channel transistor 534 corresponds to one analog switch 514. 저항 R SL 과 커패시턴스 C SL 은 하나의 신호선(522)에 상응한다. Resistance R and capacitance C SL SL corresponds to one signal line 522. n 채널 트랜지스터(536)는 하나의 화소 TFT(526)에 상응하고, 커패시턴스 C LC 는 액정층(528)에 상응한다. n-channel transistor 536 corresponds to a pixel TFT (526), and the capacitance C LC corresponds to the liquid crystal layer 528. 커패시턴스 C S 는 축적 커패시턴스(530)에 상응한다. Capacitance C S corresponds to a storage capacitance (530).

도 5는 본 발명의 제 1 실시예에 따른 도 1에서 나타낸 구조에 근거를 하는 액정 표시 장치(540)를 나타낸다. Figure 5 shows a liquid crystal display apparatus 540 which is based on the structure shown in Figure 1 according to a first embodiment of the present invention. 도 1에 나타낸 장치(540)는 주변 회로로 집적되고 저온 폴리실리콘 TFT를 사용하는 SXGA 액정 표시 장치이다. Device 540 shown in Fig. 1 is an SXGA liquid crystal display device which is integrated with a peripheral circuit using low temperature polysilicon TFT. 도 5에서는 도 1에서 나타낸 부분들과 같은 부분들은 같은 참조 번호들이 주어진다. 5, the partial view, such as shown in the part 1 are given to the same reference numbers.

액정 표시 장치(540)는 선 순차 구동기 IC 칩(512), 공통 신호선 D1 내지 D384, CMOS형 TFT 아날로그 스위치(514), 블럭 제어선 BL1 내지 BL10, 게이트 구동기 회로(516), 표시부(518), 쉬프트 레지스터 회로(542)와 버퍼 회로(544)를 포함한다. A liquid crystal display device 540 is line sequential driver IC chip 512, and common signal lines D1 to D384, CMOS-type TFT analog switch 514, block control line BL1 to BL10, the gate driver circuit 516, a display 518, and a shift register circuit 542 and buffer circuit 544. 쉬프트 레지스터 회로(542)와 버퍼 회로(544)는 블럭 신호 BL을 생성하는 회로를 형성한다. The shift register circuit 542 and buffer circuit 544 forms a circuit for generating a block signal BL. 쉬프트 레지스터 회로(542)에 시작 펄스 SP와 클럭 신호 CL 및 /CL이 공급된다. Begins to shift register circuit 542, the pulse SP and the clock signal CL and / CL is supplied. 쉬프트 레지스터 회로(542)의 작동 주파수는 예를들어 0.5 MHz이다. Operating frequency of the shift register circuit 542 is an example, 0.5 MHz, for example.

표시부(518)는 10개의 블럭 B1 내지 B10으로 분할되며 각 블럭은 1204개의 주사선(520)과 3840개의 신호선(= 1280 x RGB)(522)을 갖는다. Display unit 518 is divided into 10 blocks B1 to B10, and each block has 1204 scanning lines 520 and signal lines 3840 (= 1280 x RGB) (522). 각 셀(524)은 화소 TFT(526), 액정층(528)과 축적 커패시터(530)로 구성된다. Each cell 524 is comprised of a pixel TFT (526), ​​the liquid crystal layer 528 and the storage capacitor 530. p 채널 폴리실리콘 TFT로 형성된 화소 TFT(526)의 게이트는 상응하는 주사선(520)과 연결되고 그것의 드레인은 신호선(522)과 연결된다. poly p-channel gate of the pixel TFT (526) formed of a silicon TFT is connected to the corresponding scanning line 520, its drain is connected to the signal line 522. 화소 TFT(526)의 소스는 액정층(528)과 축적 커패시터(530)와 연결된다. A source of a pixel TFT (526) is coupled to the liquid crystal layer 528 and the storage capacitor 530.

각 블럭 B1 내지 B10은 384개의 아날로그 스위치(514)를 갖는다. Each of the blocks B1 to B10 has 384 analog switches 514. 공통 신호선 D1 내지 D384는 각 블럭 B1 내지 B10에서 제공되는 아날로그 스위치(514)를 통해 신호선(522)에 연결 가능하다. Common signal lines D1 to D384 is connectible to the signal line 522 via the analog switch 514 provided in each of the blocks B1 to B10.

선 순차 구동기 IC 칩(512)은 상기 제 1 내지 제 5부를 포함한다. Line sequential driver IC chip 512 includes the first to the fifth section. 또한, 선 순차 구동기 IC 칩(512)은 6 비트 입력 또는 8 비트 입력을 선택하는 기능을 가진 입력 포트와 버퍼 증폭 버퍼를 가진 384개의 출력 터미널을 가지는 출력 포트를 갖는다. Further, the line-sequential driver IC chip 512 has an output port having an output terminal 384 with the input port and the buffer amplifier buffer with the ability to select the 6-bit input or 8-bit input. 그러므로 장치(512)는 최대 384 비트의 블럭폭을 처리할 수 있는 성능을 가진다. Thus, device 512 has the capability to process a block of width up to 384 bits. 더우기, 장치(512)는 작동상 긴 공통 신호선이라 명명된 광폭의 데이터를 가지는 표시 블럭을 구동가능하게 하기 위해 최대 출력 저항이 대략 5 kΩ이하가 되도록 설계된다. Further, the device 512 is designed such that the maximum output resistance about 5 kΩ or less in order to enable driving a display having a wide block of data named as long a common signal line operation. 그러므로 장치(512)는 표시부(518)에 배치된 신호선(522)의 시간 상수 Ts를 향상 시킬수 있다. Therefore, device 512 can improve the time constant Ts of the signal lines 522 disposed in the display section 518.

선 순차 구동기 IC 칩(512)은 거기에서 생성된 표시 신호 D를 공통 신호선 D1 내지 D384를 통해 아날로그 스위치(514)로 인가한다. Line sequential driver IC chip 512 is applied to analog switch 514 to the display signal D generated from there via the common signal lines D1 to D384. 쉬프트 레지스터(542)는 10개의 단을 갖는다. The shift register 542 has 10 stages. 쉬프트 레지스터(542)와 버퍼 회로(544)의 조합은 블럭 제어 신호 BL을 생성하고, 이 신호는 블럭 제어선 BL1 내지 BL10으로 전달되어 아날로그 스위치(514)를 온 시킨다. The combination of the shift register 542 and buffer circuit 544 generates a control signal block BL, and a signal is passed to the block BL1 to BL10 control line turns on the analog switch 514.

액정 표시 장치(540)가 구동될 때 게이트 주사 신호 G는 게이트 구동기 회로(516)로부터 주사선(520)으로 인가된다. When the liquid crystal display device 540, the driving gate scanning signal G is applied to the scan line 520 from the gate driver circuit 516. 게이트 주사 신호 G는 해당 화소 TFT(526)의 게이트로 인가된다. Gate scan signal G is applied to the gate of the pixel TFT (526). 공통 신호선 D1 내지 D384로 전달된 표시 신호 D는 블럭 제어 신호 BL에 의해 온 된 아날로그 스위치(514)를 통해 신호선(522)으로 인가된다. The display signal transmitted to the common signal lines D1 to D384 D is applied to the signal line 522 through the analog switch 514 turned on by the block control signal BL. 그다음, 표시 신호 D는 화소 TFT(526)로 인가되어 화상이 형성된다. Then, the display signal D is applied to the pixel TFT (526) an image is formed.

각 아날로그 스위치(514)는 오직 n 채널 트랜지스터 또는 p 채널 트랜지스터로만 형성될 수 있다. Each analog switch 514 may be formed only only n-channel transistors or p-channel transistors. 화소 TFT(526)는 오직 n 채널 트랜지스터 또는 p 채널 트랜지스터로만 형성될 수 있다. A pixel TFT (526) may be formed only only n-channel transistors or p-channel transistors.

도 6은 표시 신호 D, 게이트 주사 신호 G 및 블럭 B1 내지 B10으로 인가되는 블럭 제어 신호 BL의 타이밍 차트이다. 6 is a timing chart of the display signal D, the gate scanning signal G and the block B1 to the block control signal BL is applied to B10. 도 6에 따르면 고 레벨 게이트 주사 신호 G는 게이트 구동기 회로(516)로부터 표시부(518)로 인가된다. According to Fig 6 the high level gate scanning signal G is applied to the display portion 518 from the gate driver circuit 516. 그다음, 오직 기간 Tb(2.0 ㎲) 동안만 고 레벨에서 유지되는 블럭 제어 신호 BL은 블럭 B1의 아날로그 스위치(514)로 인가된다. Then, the block control signal BL only period Tb is maintained at a high level only while (2.0 ㎲) is applied to an analog switch 514 of the block B1. 그다음, 아날로그 스위치(514)가 온 된다. Then, the analog switch 514 is turned on. 이 때, 표시 신호 D는 오직 기간 Tb 동안만 공통 신호선 D1 내지 D384를 통해 블럭 B1으로 인가되어 데이터가 해당 셀(520)내에 기입된다. At this time, the display signal D is only applied to the period during block B1 via the common signal lines D1 to D384 Tb only during data are written into the corresponding cell (520).

그다음 오직 기간 Tb 동안만 고 레벨인 고 레벨 블럭 신호 BL이 블럭 B2의 아날로그 스위치(514)로 인가된다. Then only the period Tb, only the high level at a high level block diagram for a signal BL is applied to an analog switch 514 of the block B2. 그러므로 블럭 B2의 아날로그 스위치(514)가 온 된다. Therefore, it is turned on, the analog switch 514 of the block B2. 이 때, 표시 신호 D가 오직 기간 Tb 동안만 공통 신호선 D1 내지 D384를 통해 블럭 B2로 인가되어 해당 셀(520)로 기입된다. At this time, the display signal D is applied to only the period of time in block B2 via the common signal lines D1 to D384 only during Tb is written to the cell 520. The

상기 작동은 반복적으로 수행되어 표시 신호 D는 블럭 B10으로 인가되어 해당 셀(520)로 쓰여진다. The operation is performed repeatedly, the display signal D is applied to the block B10 is written into the cell 520. 그다음 귀선 소거 기간 Tbk, 예를 들면 5.0㎲이 온다. Then comes the blanking period Tbk, e.g. 5.0㎲.

귀선 소거 기간 Tbk가 시작한 후 기간 Tb가 경과할 때 게이트 주사 신호 G는 저 레벨로 전환된다. Gate scan signal G when the blanking period Tbk the period Tb has elapsed after starting is switched to the low level. 귀선 소거 기간 Tbk가 끝날 때 하나의 수평 주사 기간 Th가 끝난다. When the blanking period Tbk end ends, one horizontal scanning period Th. 하나의 수평 주사 기간 Th의 길이는 예를 들어 25㎲(= 2.0㎲ x 10 블럭 + 5.0㎲)이다. Of one horizontal scanning period Th is long, for example 25㎲ (= 2.0㎲ x 10 block + 5.0㎲). 그다음 표시 신호 D는 다음 주사선이 구동되는 동안에 블럭 B1으로부터 시작하여 블럭 B1 내지 B10으로 인가된다. Then the display signal D is applied to the blocks B1 to B10 to B1, starting from the block while the next scanning line drive. 도 6에서 Ton과 Toff는 각각 게이트 주사 신호 G의 상승 및 하강 시간을 나타낸다. In Figure 6 Ton and Toff represents the rise and fall times of the gate scanning signal G, respectively.

상기 설명된 바와 같이 액정 표시 장치(540)는 블럭 순차 구동 방식으로 작동된다. The liquid crystal display device 540 as described above is operated as a block-sequential driving method. 표시부(18)는 10개의 블럭으로 분할되고 블럭당 데이터 기입 시간 Tb는 분할된 점 순차 구동 방식에서의 것보다 길게 설정될 수 있다. The display unit 18 is divided into 10 blocks of data is written per block time Tb may be set to be longer than that in sequential driving mode the division point. 그러므로 데이터 기입 시간 Tb는 화소 TFT(526)의 특성의 분산 때문에 게이트 주사 신호 G의 상승 시간 Ton과 하강 시간 Toff 동안의 변차에 의해 덜 영향을 받는다. Therefore, data write period Tb is subject to less influence by the variance for the dispersion due to the characteristics of the pixel TFT (526) gates the scanning signal G rising time Ton and time Toff of the descent. 그러므로 각 블럭마다 데이터 기입 시간 Tb를 충분히 확보할 수 있고 레이저 주사 줄 또는 왜곡 선과 같은 표시 실패의 발생을 막을 수 있다. Thus each block can be sufficiently secured for a data write time Tb, and it is possible to prevent the occurrence of display failures, such as a laser scan line or lines and distortion.

더우기 블럭당 데이터 기입 시간 Tb가 분할된 점 순차 구동 방식에서의 것보다 길게 설정될 수 있기 때문에 표시 신호 D와 블럭 제어 신호 BL의 주파수를 철저하게 줄일 수 있다. Moreover, since the data write time Tb may be set to be longer than that in the dot sequential driving mode per block dividing a frequency of the display signal D and the block control signal BL can be thoroughly reduced. 그러므로 화소 TFT(526)의 성능이 종래 장치 만큼 높을 필요가 없다. Therefore, the performance of the pixel TFT (526) need not be as high as the conventional device. 그 결과로 액정 표시 장치(540)의 생산량 및 생산 마진을 상당히 향상할 수 있다. As a result, the yield and production margin of the liquid crystal display device 540 may be significantly improved.

쉬프트 레지스터(542)는 분할된 점 순차 구동 방식의 액정 표시 장치에서 사용된 쉬프트 레지스터 회로의 단 만큼 많지 않은 10개의 단을 갖는다. The shift register 542 has a stage 10 that is only as much of the shift register circuit used in the liquid crystal display apparatus of the successive driving method of the splitting point. 그리고 쉬프트 레지스터 회로(42)의 작동 주파수는 종래 장치의 것보다 낮다. And the operating frequency of the shift register circuit 42 is lower than that of the conventional apparatus. 그러므로 신호의 전파 지연으로 인한 표시 실패의 발생을 막을 수 있다. Therefore, it is possible to prevent occurrence of display failure due to the propagation delay of the signal.

더우기 액정 표시 장치(540)는 디지탈 신호를 해당 아날로그 신호로 전환하고 그 결과로 생기는 표시 신호 D를 시분할 형식으로 블럭으로 전달하는 선 순차 구동기 IC 칩(512)을 포함한다. Moreover, the liquid crystal display device 540 includes a line sequential driver IC chips 512 to pass the display signal D conversion the digital signal into the analog signal and the resultant in a time division format to a block. 그러므로 폴리실리콘 TFT를 사용하는 종래 액정 표시 장치를 제어하기 위해 특별히 설계된 관련된 외부 제어 회로와 IC 칩의 제공이불필요하다. Therefore, the provision of the external control circuit and the IC chip is not required related specifically designed to control a conventional liquid crystal display device using a polysilicon TFT. 그러므로 액정 표시 장치(540)의 생산비가 절감될 수 있고 소비 전력도 절감될 수 있다. Therefore be a production cost of the liquid crystal display device 540 can also be reduced, and reduction in power consumption.

만약 선 순차 구동기 IC 칩(512)이 폴리실린콘 패널과 비결정질 실리콘 페널 모두를 처리 가능한 표준화된 구동기 IC 칩이면 액정 표시 장치의 생산비 절감, 정밀도와 성능을 추가 향상시키는 것이 가능하다. If the line sequential driver IC chip 512 are poly-cylindrical cone panel, and amorphous silicon panels, all processable standardized driver IC chip, it is possible to reduce the production cost of the liquid crystal display device, further improving the precision and performance.

본 발명가는 도 4에 나타낸 상응하는 회로(546)의 시간 상수 부분을 분석한 결과로써, 표시부(518)에서의 신호선(522)의 시간 상수 Ts(CSL x RSL) 보다 블럭 제어 기간 Tb를 크게 만들지 않고서는 레이저를 사용하는 결정화 공정 동안 생기는 개별 화소 TFT 간의 성능 차이를 감소시키는 것이 불가능하다는 점을 발견하였다. The present inventors as a result of analysis of the time constant of the circuit 546 corresponding to 4, the display unit 518, a signal line 522 the time constant Ts largely create the (CSL x RSL) than the block control period Tb of at without has found that it is not possible to reduce the performance difference between the individual pixel TFT produced during the crystallization process using a laser. 게다가 하나의 블럭에서 처리되는 비트의 수가 블럭의 수보다 커야하는 것이 일반적으로 요구된다. Furthermore, the bits to be processed in one block of the number is generally required to be greater than the number of blocks. 더우기, 하나의 블럭에서의 비트의 수가 표시부(518)의 수평 화소의 근수(root)보다 커야하는 것이 요구된다. Moreover, it is required that the bits in a block can be greater than the logistics (root) of the horizontal pixels of the display section 518. 상기 요구사항이 SXGA 패널에 적용될 때 하나의 블럭의 비트수는 3840 1/2 (대략 62) 보다 크다. The requirements above, the number of bits of one block, when applied to SXGA panel 3840 is larger than one half (approximately 62). 블럭 제어 기간 Tb는 다음과 같은 하기 조건으로부터 획득될 수 있다. Block control period Tb may be obtained from the following the following conditions. 최소 블럭 제어 기간 Tmin은 대략 수평 기간 25㎲의 1/62 즉, 대략 0.4㎲이다. Minimum block control period Tmin is 1/62 that is, about a substantially horizontal period 0.4㎲ 25㎲. 그러므로 액정 표시 장치(540)에서 블럭 제어 기간 Tb는 2㎲로 설정되고, 표시부(518)는 10개의 블럭으로 분할된다(블럭당 384 비트). Therefore, the liquid crystal display 540, block control period Tb is set to 2㎲, the display 518 is divided into 10 blocks (384 bits per block). 블럭 제어 기간(데이터 기입 기간) Tb 2㎲은 공지된 16-분할 점 순차 구동기 방식의 데이터 기입 기간 Tb(약 160㎱)의 12.5배이다. Block control period (data writing period) Tb 2㎲ is 12.5 times that of the known 16-point sequential division driver method of the data writing period Tb (about 160㎱).

다른 블럭으로 데이터 기입를 하는 것과 같은 방법으로 마지막 블럭 B10으로 데이터 기입를 구현하기 위해서 귀선 소거 기간 Tbk가 적어도 블럭 제어 기간 Tb보다 길 필요가 있다. To implement the method the last block data, such as the B10 giipreul giipreul data to another block, it is necessary that at least longer than the blanking period Tbk block control period Tb. 조건 Tbk > Tb + Ton + Toff를 만족 시키는 것이 권장된다. Conditions Tbk> It is recommended that satisfies Tb + Ton + Toff. 상기를 염두하여 귀선 소거 기간 Tbk가 본 발명에서는 5㎲로 설정된다. In the mind of the invention is the blanking period Tbk is set to 5㎲.

블럭의 수와 블럭 제어 기간 Tb는 본 발명의 개념이 만족되는한 무작위로 선택될 수 있다. The number of blocks and the block control period Tb may be selected in a random satisfied the concept of the present invention. 예를 들어, 수평 주사 기간 Th는 25㎲로 설정될 수 있지만 프레임 주파수를 고려하여 변동될 수 있다. For example, the horizontal scanning period Th can be varied to be set to 25㎲ but considering the frame frequency. 예를 들어 프레임 주파수가 60Hz일 때 수평 주사 기간 Th는 대략 16㎲이다. For example, when the frame frequency is 60Hz horizontal scanning period Th is about 16㎲. 상기 설명된 바와 같이 TFT의 성능을 고려하여 최대 블럭 수와 최대 블럭 기간을 선택할 수 있다. In consideration of the performance of the TFT may select the maximum number of blocks and the maximum block period as described above.

표 1은 다양한 표시 형식에 따른 블럭의 수와 블럭폭의 예를 나타낸다. Table 1 shows an example of the number of blocks and a block width according to the various display formats.

표시 형식 Display Format 수평 방향에서의 화소의 수 The number of pixels in the horizontal direction 수직 방향에서의 화소의 수 The number of pixels in the vertical direction 수평/수직 비율 H / V ratio 수평 기간 Th A horizontal period Th 블럭 폭 (비트) Block width (bits) 블럭의 수 The number of blocks
VGA VGA 1800(600xRGB) 1800 (600xRGB) 480 480 5:4 5:04 ~35㎲ ~ 35㎲ 300600 300600 63 63
SVGA SVGA 2400(800xRGB) 2400 (800xRGB) 600 600 4:3 4:03 ~28㎲ ~ 28㎲ 200300400600 200300400600 12864 12864
XGA XGA 3072(1024xRGB) 3072 (1024xRGB) 768 768 4:3 4:03 ~22㎲ ~ 22㎲ 256512 256512 126 126
SXGA SXGA 3840(1280xRGB) 3840 (1280xRGB) 1024 1024 5:4 5:04 ~16㎲ ~ 16㎲ 384768 384768 105 105
UXGA UXGA 4800(1600xRGB) 4800 (1600xRGB) 1200 1200 4:3 4:03 ~14㎲ ~ 14㎲ 200300400600 200300400600 2416128 2416128
QXGA QXGA 6144(2048xRGB) 6144 (2048xRGB) 1536 1536 4:3 4:03 ~11㎲ ~ 11㎲ 2565121024 2565121024 24126 24126
HD1 HD1 3840(1280xRGB) 3840 (1280xRGB) 720 720 16:9 16:09 ~23㎲ ~ 23㎲ 384768 384768 105 105
HD2 HD2 5760(1920xRGB) 5760 (1920xRGB) 1080 1080 16:9 16:09 ~15㎲ ~ 15㎲ 240384480960 240384480960 2415126 2415126
상기값들은 30 프레임/초 와 60 필드/초의 조건하에 계산된 것이다. The values ​​will be calculated under the condition at 30 frames / second and 60 fields / second.

표 1에서 나타낸 것과 같이 각각의 표시 형식으로 수평 방향에서의 화소의수는 200, 240, 256, 300 또는 384 비트인 각 블럭(비트) 폭의 정배수이다. The number of pixels in the horizontal direction in each display form of, as shown in Table 1 is the number of integral multiples of each block (bit) width of 200, 240, 256, 300, or 384 bits. 블럭 폭을 확장하기 위해 짝수로 설정되는 각 표시 형식에서의 블럭 수가 바람직하다. It is preferable the number of blocks in each of the display format is set to an even number in order to expand the block width. 더우기 블럭의 수가 각 표시 형식에서 선택되므로 블럭 기입 시간을 확보하기 위해 블럭 기입 시간이 1㎲보다 긴 것이 바람직하다. Moreover it is preferred that the block write time is longer than 1㎲ to the number of blocks to obtain a block write time since the selection in each of the display format.

도 7은 액정 표시 장치(540)에서 사용되는 게이트 구동기 회로(516)의 회로도이다. 7 is a circuit diagram of the gate driver circuit 516 used in the liquid crystal display device 540.

도 7에서 나타낸 것과 같이 게이트 구동기 회로(516)는 양방향 스위치 부(550), 쉬프트 레지스터부(552), 멀티플렉서부(554)와 출력 버퍼부(556)를 포함한다. Figure gate driver circuit 516, as shown at 7, includes a two-way switch unit 550, a shift register 552, multiplexer unit 554 and the output buffer unit 556.

양방향 스위치 부(550)는 트랜지스터(558,560,562,564)를 포함한다. A two-way switch unit 550 comprises a transistor (558 560 562 564). 쉬프트 레지스터부(552)는 트랜지스터(566,568,570,572,574,578,580), 인버터(582,583)와 NAND 회로(584)를 포함한다. Shift register 552 includes a transistor (566568570572574578580), an inverter (582 583) and a NAND circuit (584). 멀티플렉서부(554)는 4개의 NAND 회로(586,588,590,592)로 형성된 4 비트 멀티플렉서를 포함한다. The multiplexer unit 554 comprises a 4-bit multiplexer formed from four NAND circuit (586 588 590 592). NAND 회로(586,588,590,592)의 하나의 끝은 인버터(583)를 통해 NAND회로와 연결된다. One end of the NAND circuit (586 588 590 592) is connected to the NAND circuit via the inverter 583. 출력 버퍼부(556)는 인버터(594,596,598,100,102,104,106,108,110,112,114,116)를 포함한다. The output buffer unit 556 includes an inverter (594,596,598,100,102,104,106,108,110,112,114,116). 인버터(594,100,106,112)는 멀티플렉서부(554)의 NAND 회로(586,588,590,592)와 연결된다. An inverter (594 100 106 112) is connected to the NAND circuit (586 588 590 592) of the multiplexer unit (554). 인버터(598,104,110,116)는 표시부(518)와 연결된다. An inverter (598 104 110 116) is coupled to the display unit 518.

게이트 구동기 회로(516)는 4 비트 멀티플렉서부(554)를 사용한다. Gate driver circuit 516 uses 4-bit multiplexer unit 554. 그러므로 쉬프트 레지스터의 단수는(256임) 종래 기술에서 사용된 것(1024임)의 1/4이 될 수있다. Therefore, the number of stages of shift registers (256-Im) can be a quarter of the one (Im 1024) used in the prior art. 그러므로 생산량과 전력 소모를 향상할 수 있다. Therefore, it is possible to improve the yield and power consumption.

도 8은 쉬프트 레지스터부(542)와 액정 표시 장치(540)에서 사용되는 버퍼 회로(544)의 회로도이다. 8 is a circuit diagram of the buffer circuit 544 used in the shift register 542 and the liquid crystal display device 540. 도 8에서 나타낸 바와 같이 쉬프트 레지스터부(542)는 10개의 D형 플립플롭(D-FF)(120,121,...,129)로 구성되고, 버퍼 회로(544)는 인버터(130,131,...,153)로 구성된다. Shift register 542 as shown in Figure 8 is composed of 10 D-type flip-flop (D-FF) (120,121, ..., 129), a buffer circuit 544, an inverter (130 131, ... , it consists of 153). 플립플롭(120)과 버퍼(130,131,...,135)는 표시부(518)의 블럭 B1과 연관된 블럭 제어 신호 BL을 생성하는 회로를 형성한다. Flip-flop 120 and the buffer (130 131, .., 135) forms a circuit for generating a control signal block BL is associated with the block B1 of the display section 518. 플립플롭(120,121,...,129)은 서로 같은 구조를 갖는다. A flip-flop (120 121, .., 129) has the same structure as each other.

도 9는 도 8에 나타낸 D형 플립플롭(120)의 회로도이다. 9 is a circuit diagram of a D-type flip-flop 120 shown in Fig. 도 10은 블럭 B1과 연관된 버퍼 회로(544)의 인버터(130,131,...,135)의 회로도이다. 10 is a circuit diagram of the inverter (130 131, .., 135) of the buffer circuit (544) associated with the block B1.

도 9에서 나타낸 바와 같이 플립플랍(120)은 트랜지스터(154,155,...,163)로 구성된다. Flip-flop 120, as shown in Figure 9 is composed of a transistor (154 155, .., 163). 도 10에서 나타낸 바와 같이 인버터(130,131,...,135)는 트랜지스터쌍(170과 171, 172와 173,....,180과 181)으로 구성된다. An inverter (130 131, .., 135), as shown in Figure 10 is composed of a transistor pair (170 and 171, 172 and 173, ..., 180 and 181). 시작 펄스 SP는 도 9에서 나타낸 바와 같이 플립플롭(120)의 트랜지스터(155,156)의 게이트로 인가된다. A start pulse SP is applied to the gates of the transistors (155 156) of the flip-flop 120, as shown in FIG. 플립플롭(120)의 출력 신호는 버퍼 회로(544)를 형성하는 트랜지스터(170,171)의 게이트로 인가된다. The output signal of the flip-flop 120 is applied to the gate of the transistor (170 171) to form a buffer circuit 544. 블럭 제어 신호 BL은 도 10에서 나타낸 바와 같이 버퍼 회로(544)의 N 출력 터미날(183)과 P 출력 터미날(182)을 통해 각각 출력되고는 상보 신호를 포함하며, 또한 표시부(518)의 블럭 B1의 아날로그 스위치(514)로 인가된다. Block control signal BL is, and as shown in FIG 10 are respectively output through N output terminals (183) and P output terminal 182 of the buffer circuit 544 comprises a complementary signal, and the block of the display section (518) B1 It is applied to the analog switch 514. the

도 11은 액정 표시 장치(540)의 평면도이다. 11 is a plan view of a liquid crystal display device 540. 도 11에서 나타낸 바와 같이 액정 표시 장치(540)는 인쇄 회로 기판(200), 공통 기판(202), 커넥터(204), TAB-IC장치(206), 제어 회로(208), 데이터 구동기(210), 두개의 256 비트 게이트 구동기(212)와 표시 영역(214)으로 구성된다. The liquid crystal display device 540 as shown in FIG. 11 is a printed circuit board 200, a common substrate 202, a connector (204), TAB-IC unit 206, a control circuit 208, the data driver 210, , it consists of two 256-bit gate driver 212 and the display area 214. 게이트 구동기(212)는 장치(540)의 반대측에 배치된다. The gate driver 212 is arranged on the opposite side of the device 540.

TAB-IC 장치(206)는 도 1에서 나타낸 바와 같이 선 순차 구동기 IC(512)의 기능을 가진 IC 칩이다. TAB-IC device 206 is an IC chip having a function of sequentially driver IC (512) line, as shown in FIG. 데이터 구동기(210)는 쉬프트 레지스터 회로(542), 버퍼 회로(544)와 아날로그 스위치(514)를 포함한다. The data driver 210 includes a shift register circuit 542, a buffer circuit 544 and analog switch 514. 게이트 구동기(212)와 표시 영역(214)은 각각 게이트 구동기 회로(516)와 표시부(518)에 상응한다. A gate driver 212 and the display area 214 corresponding to each of the gate driver circuit 516 and the display 518.

제어 회로(208)는 인쇄 회로 기판(200)상에 형성된다. Control circuit 208 is formed on the printed circuit board 200. 제어 회로(208)는 게이트 어레이, 선 메모리, 타이밍 회로를 포함하고 액정 표시 장치(540)의 부분들을 제어한다. Control circuit 208 includes a gate array, a line memory, timing circuits, and controls the parts of the liquid crystal display device 540. 인쇄 회로 기판(200)은 표시 영역(214)과 같은 높이이다. A printed circuit board 200 is flush with the display area 214. 그러므로 액정 표시 장치(540)는 얇게 만들어질 수 있다. Therefore, the liquid crystal display device 540 can be made thin.

도 12는 TAB-IC 장치(206)의 확대도이다. Figure 12 is an enlarged view of the TAB-IC unit (206). 도 12에서 나타낸 것과 같이 TAB-IC 장치(206)는 입력 터미날부(216), 출력 터미날부(218), 구동기 IC 칩(220)및 관통 터미날부(222)를 포함한다. As shown in Figure 12 TAB-IC unit 206 includes an input terminal 216, output terminal 218, the driver IC chip 220 and the through-terminal portion (222). 관통 터미날부(222)는 도 11에서의 게이트 구동부(222) 및 다른 관련부와 직접 연결된다. Through terminal unit 222 is connected directly with the gate driving part 222 and the other associated part in Fig.

구동기 IC 칩(220)은 TAB-IC 장치(206)상에 설치되나 COG(Chip On Glass) 설치 형식 또는 TCP로 설치될 수 있으므로 칩(220)이 공통 기판(202)상에 직접 설치된다. Since the driver IC chip 220 may be installed, but installed as a COG (Chip On Glass) type installed in a TCP or TAB-IC unit 206, the chip 220 is mounted directly on a common substrate (202). 터미날 크림핑 단계를 단순하게 하기위해 TAB-IC 장치(206)는 그의 게이트측과 데이터 측의 제어선과 클럭 신호선과 같은 공통 신호선 이외에 관통선을 갖는다. For simplicity, the terminal crimping step TAB-IC device 206 has a through line in addition to its gate-side and data-side common signal lines such as control line and the clock signal line. 상기 관통선은 인쇄 회로 기판(200)과 연결된다. The through line is connected to the printed circuit board 200. 그러므로 상기 공통선에 상응하는 선들을 별도로 제공하기 위해서 액정 표시 장치(540)에 탄력적인 인쇄 회로 기판과 같은 부품을 제공할 필요가 없다. Therefore, a need to provide a part such as a flexible printed circuit board to the liquid crystal display device 540 is not to provide the lines corresponding to the common line separately.

선 순차 구동기 IC 장치(512)에 인가된 디지탈 신호는 입력 진폭 2.5V ~ 3.8V와 출력 진폭 7.5V 내지 16V를 가진 장치(512)에 의해 출력되는 아날로그 신호를 갖는다. The digital signal applied to the line sequential driver IC device 512 has an analog signal output by the device 512 with the input amplitude and the output amplitude of 2.5V ~ 3.8V 7.5V to 16V. 장치(512)는 아날로그 출력 신호의 큰 다이나믹 범위를 갖기 때문에 장치(512)는 TN형 액정뿐만 아니라 저 전압으로 구동되는 액정, 수직 배향 액정 또는 IPS(In-Plane Switching) 패널 액정에도 적용될 수 있다. Device 512. Analog output device 512, since it has a large dynamic range of the signal may be applied as well as the type TN liquid crystal, vertical alignment liquid crystal or the IPS (In-Plane Switching) panel, a liquid crystal is driven at a low voltage.

도 13,14,15는 같은 참조 번호가 주어진 도 11에 나타낸 부품들과 같은 액정 표시 장치(540)의 또 다른 설치 배치를 나타낸다. FIG 13,14,15 shows another installation arrangement of the liquid crystal display device 540, such as the components shown in Figure 11 given the same reference numbers.

도 13에서의 액정 표시 장치(540)는 데이터 구동기(220)가 상부와 하부의 두개의 부분으로 분할되어 있는 대향(facing) 구동형 시스템을 사용한다. The liquid crystal display device 540 in FIG. 13 uses the opposite (facing) driven system that has the data driver 220 is divided into two parts of top and bottom. 그러므로 주변 회로를 수용하기 위한 TFT 기판(396)상의 상부 면적을 줄일 수 있다. Therefore, it is possible to reduce an upper area on the TFT substrate 396, for receiving the peripheral circuit. 인쇄 회로 기판(200)은 도 13에서의 장치의 좌측에 위치한다. A printed circuit board 200 is located at the left side of the apparatus in Fig.

도 14와 15는 각각 두개의 TAB-IC 장치(206)가 사용되는 배치를 나타낸다. 14 and 15 shows an arrangement where the two TAB-IC unit 206 each use. 이 배치는 상대적으로 작은 크기의 액정 표시 장치에 효과적이다. This arrangement is effective for a liquid crystal display device of relatively small size. 두개의 TAB-IC 장치(206)를 사용함으로써 각 장치(206)는 오직 하나의 장치(206)가 사용될 때 필요한 만큼의 높은 성능이 요구되지 않는다. Each device 206, by using the two TAB-IC unit 206 are not only required to have high performance as needed when the single device 206 is used. 더우기 공통 신호선의 부하를 줄일 수 있다. Moreover, it is possible to reduce the load on the common signal line. 특히, 1600 x 1200 화소를 가진 USGA 패널, 2048 x 1536 화소를 가진 QXGA와 같은 대형 고정밀 패널을 형성하기 위해 두개 또는 그 이상의 선 순차 구동기 IC 장치(412)를 사용하는 것이 유용하다. In particular, it is useful to use a 1600 x 1200 line-sequentially two or more driver IC device 412 to form a high-precision large panel, such as panel USGA, QXGA with 2048 x 1536 pixels with a pixel. 그러므로 각 블럭의 비트 수는 데이터 기입시간을 연장하기 위해 증가될 수 있고, 공통 신호선의 시간 상수는 줄여질 수 있다. Thus the number of bits in each block may be increased to extend the data writing time, the time constant of the common signal line may be reduced. 게다가 패널의 축소도 실현될 수 있다. In addition, reduction of the panel can be realized.

표 2는 도 13,26,27에서의 배치에서 데이터 구동기(210)로 인가되는 데이터를 나타낸다. Table 2 shows the data that is applied to the data driver 210 in the arrangement in Fig. 13,26,27.

상부(좌측)데이터 구동기 Upper (left), the data driver 하부(우측)데이터 구동기 The bottom (right side) the data driver
A A 홀수 선 데이터 Odd line data 짝수 선 데이터 Even-line data
B B 홀수 화소 RGB 데이터 Odd pixel RGB data 짝수 화소 RGB 데이터 Even pixel RGB data
C C 블럭 전반의 데이터 Data of the first half block 블럭 후반의 데이터 Data of the second half of block
D D 임의 군1 Any group 1 임의 군2 Any group 2

각 선 순차 구동기 IC 장치(512)가 공통 신호선의 각 군에 각각 연결되는 배치를 사용할 수 있다. Each line has a sequentially driver IC device 512 can use the arrangement which are respectively connected to each group of common signal lines. 즉, 상부(좌측) 공통 신호선은 하부(우측) 공통 신호선에 연결될 필요가 없다. That is, an upper (left) common data signal line is the lower (right) does not need to be connected to the common signal line. p 채널 폴리실리콘 TFT로 형성된 아날로그 스위치는 작동 증폭기와 같은 전환 기능을 가진 전자회로로 대체될 수 있다. Analog switches formed by a p-channel polysilicon TFT may be replaced by an electronic circuit with a switching function, such as the operation amplifier.

그런데, 만약 저온 p 채널 폴리실리콘 TFT를 사용하는 액정 표시 장치가 화소 피치(pitch)를 좁힘으로써 패널 크기를 줄어질 수 있도록 수정될 수 있을 경우 액정 표시 장치가 저 생산가와 고 생산성으로 생산될 수 있다. By the way, if the liquid crystal display device using a low temperature p-channel polysilicon TFT can be modified to be reduced the size of the panel by narrowing the pixel pitch (pitch) is a liquid crystal display device can be produced at a low saengsanga with high productivity . 그러나 저온의 p 채널 폴리실리콘 TFT는 큰 설계 규칙을 갖는다. However, p-channel polysilicon TFT of low temperature has a larger design rules. 이것이 화소 피치의 감소를 방해한다. This hinders a reduction in the pixel pitch. 또한 만약 화소 피치가 협소해진다면 기판상의 주변 영역에서 주변 회로를 배치 하기가 어려울 수 있다. Also, if the pixel pitch is narrowed to jindamyeon can be difficult to place the peripheral circuits in the peripheral region on the substrate.

상기를 염두하여 하기에 설명될 액정 표시 장치(340)는 각각 단수의 공통 입력 터미널을 갖는 2 비트 아날로그 스위치(314)를 사용하고 블럭 순차 구동 형식으로 작동한다. The liquid crystal display device 340 will be described below by contemplating the use of two bits are each analog switch 314 having a common input terminal of the number of stages and operation to a block-sequential driving type. 상기 구조는 화소 피치를 협소하게 할 수 있다. The structure may be a narrow pixel pitch.

도 16은 본 발명의 제 2 실시예에 따른 액정 표시 장치(340)의 블럭도이다. 16 is a block diagram of a liquid crystal display device 340 according to the second embodiment of the present invention. 특히 도 16에서 나타낸 장치는 주변 회로와 통합된 1.8 인치 반사형 투사 액정 장치이다. In particular, as shown in Fig. 16 apparatus is a 1.8-inch reflector type projection liquid crystal display device that is integrated with a peripheral circuit.

도 16에서 나타낸 바와 같이 액정 표시 장치(340)는 선 순차 구동기 IC 장치(312), 아날로그 스위치(314), 게이트 구동기(316,317), 표시부(318), 공통 전극(336,338)과 정전기 방지부(342)를 포함한다. The liquid crystal display device 340 as shown in Figure 16 are line-sequential driver IC device 312, an analog switch 314, a gate driver (316 317), a display 318, a common electrode (336 338) and anti-static part (342 ) a.

좌측에 위치한 게이트 구동기(316)는 레벨 쉬프터(320), 256 비트 쉬프트 레지스터(324), 4 비트 멀티플렉서(328)와 버퍼(332)를 포함한다. The gate driver 316 on the left side and a level shifter 320, a 256-bit shift register 324, a 4-bit multiplexer 328 and a buffer 332. 우측에 위치한 게이트 구동기(317)는 레벨 쉬프터(322), 256 비트 쉬프트 레지스터(326), 4 비트 멀티플렉서(330)와 버퍼(334)를 포함한다. The gate driver (317) located on the right side includes a level shifter 322, a 256-bit shift register 326, a 4-bit multiplexer 330 and a buffer 334.

표시부(318)는 1024개의 주사선과 1280개의 신호선을 갖는다. Display unit 318 has 1024 scanning lines and 1280 signal lines. 표시부(318)는 4개의 블럭 B1 내지 B4로 분할된다. Display unit 318 is divided into four blocks B1 to B4.

도 16의 장치는 각각이 n 채널 MOS TFT인 1280개의 아날로그 스위치(314)를 갖는다. Figure 16 apparatus has a 1280 analog switch 314 in each of the n-channel MOS TFT. 1280개의 아날로그 스위치(314)는 각 320개의 아날로그 스위치(314)를 갖는 4개의 군으로 배치된다. 1280 analog switch 314 are arranged in four groups each having 320 analog switches 314. 아날로그 스위치(314)의 네개의 군들은 각각 블럭 B1 내지 B4에 상응한다. The four groups of the analog switch 314 are corresponding to each block B1 to B4.

블럭 B1에 상응하는 320개의 아날로그 스위치(314)는 표시부(318)의 좌측 절반영역에 배치되는 신호선 #1 내지 #640 중의 홀수 번호 신호선에 각각 연결된다. 320 analog switches 314 corresponding to the block B1 are respectively connected to the odd-numbered signal line of signal lines # 1 to # 640 arranged in the left half area of ​​the display unit 318. The 블럭 B2에 상응하는 320개의 아날로그 스위치(314)는 표시부(318)의 우측 절반영역에 배치되는 신호선 #641 내지 #1280 중의 홀수 번호 신호선에 각각 연결된다. 320 analog switches 314 corresponding to the block B2 are respectively connected to the odd-numbered signal line of the signal line # 641 to # 1280 are arranged in the right half area of ​​the display unit 318. The 블럭 B3에 상응하는 320개의 아날로그 스위치(314)는 신호선 #1 내지 #6400 중의 짝수 번호 신호선에 각각 연결된다. 320 analog switches 314 corresponding to the block B3 are respectively connected to the even-numbered signal lines of the signal lines # 1 to # 6400. 블럭 B4에 상응하는 320개의 아날로그 스위치(314)는 신호선 #641 내지 #1280 중의 짝수 번호 신호선에 각각 연결된다. 320 analog switches 314 corresponding to the block B4 are respectively connected to the even-numbered signal lines of the signal line # 641 to # 1280. 블럭 제어선 BL1 내지 BL4는 해당 아날로그 스위치(314)에 연결된다. Block control lines BL1 to BL4 is connected to the analog switch 314.

아날로그 스위치(314)는 외부에서 제공되는 블럭 제어 신호 생성 회로(나타나 있지 않음)로 부터 블럭 제어선 BL1 내지 BL4로 전달되는 블럭 제어 신호 BL에 의해 제어된다. Analog switch 314 is controlled by the block control signal BL is transferred to the block produced from the control signal supplied from an external circuit (not shown) block control lines BL1 to BL4. 각 아날로그 스위치(314)는 p 채널 MOS TFT일 수 있다. Each analog switch 314 may be a p-channel MOS TFT. 블럭 신호 생성 회로는 액정 표시 장치(340)내에서 제공될 수 있는 4 단 쉬프트 레지스터 회로와 버퍼 회로로 구성될 수 있다. Block signal generation circuit may be of a four-stage shift register circuit and a buffer circuit that can be provided in the liquid crystal display device 340.

320 비트 구조의 선 순차 구동기 IC 장치(312)는 장치(340)의 종단부에 배치되고 공통 신호선으로부터 수직으로 연장하는 신호선을 통해 공통 신호선 D1 내지 D320으로 연결된다. A 320-bit architecture line sequential driver IC device 312 is connected to the common signal lines D1 to D320 through a signal line that extends perpendicularly from the common signal line and arranged on the end of the device 340. 선 순차 구동기 IC 장치(312)는 데이터를 기입할 때의 표시 신호 D의 상승 및 하강 시간을 감소시키기 위해 10 kΩ 이하의 출력 저항 RIC를 갖는다. Line sequential driver IC apparatus 312 has an output resistance of the RIC than 10 kΩ in order to reduce the rise and fall times of the display signal D at the time of writing data. 공통 신호선 D1 내지 D320은 아날로그 스위치(314)에 연결된다. Common signal lines D1 to D320 are connected to an analog switch 314.

도 17은 표시부(318)에서 제공되는 하나의 셀(310)과 아날로그 스위치(314)의 회로도이다. 17 is a circuit diagram of one cell 310 and the analog switch 314 provided in the display section 318. The 트렌지스터(302)와 샘플링 커패시던스(304)로 구성된 아날로그 스위치(314)는 블럭 B1과 연관되는 신호선 #1(301)에 연결된다. Analog switch 314 consisting of a transistor 302 and the sampling capacitor incidents switch 304 is connected to the signal line # 1 (301) associated with the block B1. 셀(310)과 정전기 방지부(342)는 신호선(301)에 연결된다. The cell 310 and the antistatic part 342 is connected to the signal line 301. The 트랜지스터(302)의 게이트는 블럭 제어선 BL1으로 전달되는 블럭 제어 신호 BL을 공급받는다. The gate of the transistor 302 is supplied with the block control signal BL is transferred to the block control line BL1. 트랜지스터(302)가 켜졌을 때 공통 신호선 D1으로 전달된 표시 신호 D는 트렌지스터(302)를 통해 셀(310)로 인가된다. Transistor 302 is passed to a common signal line D1 is turned on when the display signal D is applied to the cell 310 via the transistor 302. The 셀(310)은 저온의 p 채널 TFT로 형성된 이 중 게이트 TFT(306), 액정층(308)및 축적 커페시턴스(309)를 포함한다. Cell 310 includes the gate of the TFT (306), the liquid crystal layer 308 and the storage capacitance larger Passage 309 is formed of a p-channel TFT in a low temperature. 게이트 주사 신호 G가 주사선(303)으로 부터 이 중 게이트 TFT(306)의 두개의 게이트 터미널로 인가될 때 TFT(306)가 온 돠고 표시 신호 D는 신호선(301)으로부터 셀(310)로 인가된다. The gate scanning signal G on a TFT (306) time from the scanning line 303 is applied to the two gate terminals of two-gate TFT (306) dwago display signal D is applied to the cell 310 from the signal line 301 .

도 18은 4㎛ 설계 규칙을 사용하는 아날로그 스위치(314)의 배치를 나타낸다. 18 shows an arrangement of the analog switch 314 to use the 4㎛ design rules. 도 18에서 나타낸 바와 같이 2개의 인접하는 아날로그 스위치(314)들이 한 쌍이 된다. Two adjacent analog switch 314 which, as shown in Figure 18 are a pair. 두개의 아날로그 스위치(314)의 입력 터미널은 단수의 공통 신호선에 연결된다. Two input terminals of the analog switch 314 is connected to a common signal line in the singular. 두개의 아날로그 스위치(314)의 출력 터미널은 해당 홀수 및 짝수 신호선에 각각 연결된다. Two output terminals of the analog switch 314 is connected to each of the odd and even lines. 두개의 아날로그 스위치(314)는 블럭 제어선 BL1 및 BL3 또는 BL2 및 BL4에 연결된다. Two of the analog switch 314 is connected to the block control lines BL1 and BL2 or BL3 and BL4. 홀수 또는 짝수 신호선과 연결된 두개의 아날로그 스위치(314) 중 하나는 두개의 블럭 제어선에 의해 선택된다. One of the odd or both of the analog switch 314 is associated with the even-numbered signal lines are selected by two block control line. 그다음 표시 데이터 D가 선택된 아날로그 스위치(314)를 통해 표시부(318)에 인가된다. Then through the display data D is selected, the analog switch 314 is applied to the display portion 318. The

상기 설명된 바와 같이 두개의 아날로그 스위치(314)가 한쌍의 조가되고, 하나의 표시 신호 입력 터미널을 공유하는 한편 표시부(318)의 신호선에 연결된 출력 터미널을 각각 갖는다. The two analog switches 314 and one pairs of the Joe as described above, each has its output terminal connected to the signal line of the hand display section 318 that share a display signal input terminal. 그러므로 두개의 아날로그 스위치(314)는 28㎛의 협소 피치로 배치될 수 있다. Therefore, the two analog switches 314 may be arranged in a narrow pitch of 28㎛. 더우기 두개의 아날로그 스위치(314)에 연결된 입력 신호선의 수가 반으로 줄 수 있게 되므로 다른 층 레벨에 배치된 입력 신호선은 감소된 수의 교차점에서 서로 교차한다. Moreover, because the number of input signal lines are connected to two analog switches 314 allows line in half the input signal lines disposed on a different layer levels are intersect each other at the junction of the reduced number. 그러므로 아날로그 스위치(314)의 기생(parasitic) 커페시던스에 의해 발생된 신호 지연이 감소될 수 있고 생산성이 향상될 수 있다. Therefore, the signal delay caused by parasitic's incidents (parasitic) keope of the analog switch 314 can be reduced and the productivity can be improved.

도 19는 표시부(318)의 좌측 절반상에 배치되고 640 비트인 아날로그스위치(314)와 공통 신호선(320)간의 연결을 나타낸다. 19 is disposed on the left half of the display unit 318 indicates the connection between the bit 640 of the analog switch 314 and the common signal line 320. 도 20은 표시부(318)의 우측 절반상에 배치되고 640 비트인 아날로그 스위치(314)와 공통 신호선(320)간의 연결을 나타낸다. 20 is disposed on the right half of the display unit 318 indicates the connection between the bit 640 of the analog switch 314 and the common signal line 320. 도 21은 표시 신호 D, 게이트 주사 신호 G1 및 G2와 액정 표시 장치(340)에 적용된 블럭 B1 내지 B4로 인가되는 블럭 제어 신호 BL의 타이밍 차트이다. 21 is a timing chart of the display signal D, the gate scanning signal G1 and G2 and the block control signals B1 to B4 block BL which is applied to the liquid crystal display device 340.

도 21의 부분 (a) 내지 (g)에서 나타낸 바와 같이 고 레벨의 게이트 주사 신호 G1은 게이트 구동기 회로(316)로 부터 표시부(318)의 제 1 게이트로 인가된다. From part (a) to said gate scanning signal G1 of the level as shown in (g) to the gate driver circuit 316 of Figure 21 is applied to the first gate of the display section 318. The 그다음 오직 기간 Tb 동안(예, 2.5㎲)만 고 레벨로 유지되는 블럭 제어 신호 BL은 스위치들이 온 된 블럭 B1의 아날로그 스위치(314)로 인가된다. Then only for the period Tb (for example, 2.5㎲) only and the block control signal BL is maintained at the level is applied to an analog switch 314 of the switch are on the block B1. 그다음 오직 기간 Tb 동안만 공통 신호선 D1 내지 D320으로 전해진 표시 신호 D는 아날로그 스위치(314)를 통해 표시부(318)의 좌측 절반상에 배치된 신호선 #1 내지 #640 중의 블럭 B1과 관련된 홀수 신호선과 연결되는 셀(310)에 인가된다. Show only the period during Tb then only imparted to the common signal lines D1 to D320 signal D is connected to the odd signal line associated with the signal lines # 1 to # 640, the block B1 of the arrangement on the left half of the analog switch display section 318 through 314 which it is applied to the cell (310).

그다음 오직 기간 Tb 동안만 고 레벨로 유지되는 블럭 제어 신호 BL은 블럭 B2의 아날로그 스위치(314)로 인가되어 스위치들이 온 된다. Block control is maintained at a high level only during the period Tb then only the signal BL is applied to an analog switch 314 of the block B2 is turned on to switch. 그다음, 오직 기간 Tb 동안만 공통 신호선 D1 내지 D320으로 전해진 표시 신호 D는 아날로그 스위치(314)를 통해 표시부(318)의 우측 절반상에 배치된 신호선 #641 내지 #1280 중의 블럭 B1과 관련된 홀수 신호선과 연결되는 셀(310)에 인가된다. Then, only the odd-numbered signal line associated with the period of Tb, only the common signal line D1 to the display signal D passed on to D320 are disposed on the right half of the display section 318 via the analog switch 314, the signal line # 641 to # 1280 of the block for B1 and It is applied to the cell 310 to which it is connected.

그다음 오직 기간 Tb 동안만 고 레벨로 유지되는 블럭 제어 신호 BL은 블럭 B3의 아날로그 스위치(314)로 인가되어 스위치들이 온 된다. Block control is maintained at a high level only during the period Tb then only the signal BL is applied to an analog switch 314 of the block B3 is turned on to switch. 그다음 오직 기간 Tb 동안만 공통 신호선 D1 내지 D320으로 전해진 표시 신호 D는 아날로그 스위치(314)를 통해 표시부(318)의 좌측 절반상에 배치된 신호선 #1 내지 #640 중의 블럭 B1과 관련된 짝수 신호선과 연결되는 셀(310)에 인가된다. Show only the period during Tb then only imparted to the common signal lines D1 to D320 signal D is connected to the even signal line associated with the signal lines # 1 to # 640, the block B1 of the arrangement on the left half of the analog switch display section 318 through 314 which it is applied to the cell (310).

그다음 오직 기간 Tb 동안만 고 레벨로 유지되는 블럭 제어 신호 BL은 블럭 B4의 아날로그 스위치(314)로 인가되어 스위치들이 온 된다. Block control is maintained at a high level only during the period Tb then only the signal BL is applied to an analog switch 314 of the block B4 is turned on to switch. 그다음, 오직 기간 Tb 동안만 공통 신호선 D1 내지 D320으로 전해진 표시 신호 D는 아날로그 스위치(314)를 통해 표시부(318)의 우측 반상에 배치된 신호선 #641 내지 #1280 중의 블럭 B1과 관련된 짝수 신호선과 연결되는 셀(310)에 인가된다. Then, only the period of the display signal D passed on to the common signal lines D1 to D320 only during Tb is connected to the even signal line associated with the signal line # 641 to # block B1 of 1280 disposed on the right side phase opposition of the display section 318 via the analog switches 314 which it is applied to the cell (310).

상기 방법에서 데이터는 블럭 B1 내지 B4의 셀로 기입된다. In the method the data is written in the cell block B1 to B4.

그다음 6.0㎲일 수 있는 귀선 소거 기간 Tbk로 작동이 들어간다. Then it goes to work as a blanking period Tbk, which can be 6.0㎲. 귀선 소거 기간 Tbk가 시작한 후 시간이 2.5㎲과 같거나 길 때 게이트 주사 신호 G는 저 레벨로 전환된다. Equal to the blanking period Tbk 2.5㎲ time after the start or the gate scanning signal G when the road is switched to the low level. 귀선 소거 기간 Tbk가 끝날 때 수평 주사 기간 Th가 끝난다. The horizontal scanning period Th ends when the end of the blanking period Tbk. 수평 주사 기간 Th의 길이는 예를들어 16㎲이다. The length of the horizontal scanning period Th is 16㎲ for example.

그다음 고 레벨 게이트 주사 신호 G2는 게이트 구동기 회로(316)로부터 표시부(318)의 제 2 게이트로 인가되고 상기 설명된 것과 같은 방법으로 표시 신호 D가 인가된다. Then the high level gate scanning signal G2 is applied to the gate of the second display unit 318 from the gate driver circuit 316 and is applied the method to the display signal D as described above. 게이트 주사 신호의 상승 및 하강 시간 Ton 및 Toff는 1.5㎲보다 짧다. Rise and fall times Ton and Toff of the gate scanning signal is shorter than 1.5㎲.

일반 선 순차 구동 방법에서 구동기 IC 장치의 모든 비트의 수는 수평 방향으로 배치되는 화소의 수와 동일하다. The total number of bits of the common line driver IC device in a sequential driving method is the same as the number of pixels arranged in the horizontal direction. 그러므로 구동기 IC 장치의 출력 터미널은 수평 방향으로 배치된 화소의 피치와 같은 피치로 배치된다. Therefore, the output terminal of the driver IC device are arranged at a pitch equal to the pitch of the pixels arranged in the horizontal direction. 구동기 IC 장치의 출력 터미널의 배치에서의 피치상 한계 때문에 20 내지 30㎛와 동일한 협소한 화소 피치를 구현하기가 매우 어렵다. It is very difficult to implement the same with a narrow pixel pitch of 20 to 30㎛ because the maximum pitch of the arrangement of the output terminals of the driver IC device.

그와 대조적으로 액정 표시 장치(340)는 단일수의 선 순차 구동 IC 장치(312)가 공통 신호선과 블럭 제어선 BL1 내지 BL4와 조합을 시분할 형식으로 선택하여 표시 신호 D를 표시부(318)에 인가하도록 구성된다. As a contrast to the liquid crystal display device 340 is applied to the display signal D in the sequential drive IC unit 312, the line of a single number, select the common signal line and block control lines BL1 to BL4 and combined in a time division format on the display unit 318 It is configured to. 그러므로 IC 구동기(312)를 설치하기 위한 공간을 블럭수의 역수(reciprocal)로 줄일 수 있다. Therefore, it is possible to reduce the space for installing the driver IC 312 to the inverse (reciprocal) of the number of blocks. 그러므로 표시부(318)의 화소 피치가 감소될 수 있다. Therefore, there is a pixel pitch of the display unit 318 can be reduced. 더우기 도 16과 17에서 나타낸 바와 같이 데이터 구동기 회로가 단순화될 수 있으므로 액정 표시 장치(340)는 향상된 신뢰도를 가지며 저가의 생산비로 생산될 수 있다. Moreover, as shown in Fig. 16 and 17 in the data driver so the circuit can be simplified liquid crystal display device 340 has an improved reliability can be produced at low production costs.

블럭 제어 기간 Tb는 상기 언급된 길이로 제한되지 않고 본 발명의 개념이 만족되는한 선택될 수 있다. Block control period Tb has a be selected to be the concept of the present invention is not limited to the above-mentioned length satisfied.

도 22와 23은 각각 액정 표시 장치(340)의 실질적인 구조의 평면도와 단면도이다. 22 and 23 are a plan view and a cross-sectional view of a practical structure of a liquid crystal display device 340, respectively. 도 22에서 나타낸 바와 같이 액정 표시 장치(340)는 레벨 쉬프터(320,22), 게이트 구동기(316,317), 공통 전극(336,338), 정전기 방지부(342), TAB-IC 장치(370), 커넥터(372), 인쇄 회로 기판(374), 밀봉부(376), 공통 기판(378)과 표시 영역(380)을 포함한다. The liquid crystal display device 340 as shown in Figure 22 is a level shifter (320,22), the gate driver (316 317), a common electrode (336 338), anti-static part (342), TAB-IC unit 370, a connector ( 372) includes a printed circuit board 374, the sealing portion 376, a common substrate 378, and a display area 380. the 도 23에서 나타낸 바와 같이 액정 표시 장치(340)의 단면은 표시 영역(380), 터미널(388), 대향된 차광부(382), ITO(Indium Tin Oxide) 막(384), 반사 전극(386), 터미널(388), 주변 회로부(390), TFT측 광 차단 막(392), 단락 고리(394)와 TFT 기판(396)을 포함한다. Cross-section of the liquid crystal display device 340 as shown in Figure 23 is the display area 380, a terminal 388, a light-shielding portion 382 facing, ITO (Indium Tin Oxide) film 384, the reflective electrode (386) , comprises a terminal 388, the peripheral circuit section (390), TFT-side light shielding film 392, short-circuit ring 394 and the TFT substrate 396.

TAB-IC 장치(370)는 도 16에서의 선 순차 구동기 IC 장치에 상응하는 IC 칩이다. TAB-IC device 370 is an IC chip corresponding to line sequential driver IC device in Fig. 표시 영역(380)은 도 16에서의 표시부(318)에 상응한다. The display area 380 corresponds to the display section 318 in FIG. 게이트 구동기(316,317)와 공통 전극(336,338)과 같은 패널로부터 연장되는 모든리드(lead) 선은 TAB-IC 장치(370)상에 제공된다. All leads extending from the panel, such as a gate driver (316 317) and common electrodes (336,338) (lead) wire is provided on the TAB-IC device 370. TAB-IC 장치(370)의 입력 터미널은 인쇄 회로 기판(374)에 연결된다. Input terminals of the TAB-IC unit 370 are connected to the printed circuit board (374).

도 24는 COG 설치 방식을 사용하는 액정 표시 장치(340)의 단면도이다. 24 is a sectional view of a liquid crystal display device 340 using the COG installation. 도 24에서 나타낸 바와 같이 선 순차 구동기 IC 장치인 IC 칩(404)은 크림프 형식으로 직접 TFT 기판(396)에 부착된다. IC chip 404 line sequential driver IC device as shown in Figure 24 is attached directly to the TFT substrate 396 to form the crimp. 그러므로 장치(340)의 투사 패널이 소형화 될 수 있다. Therefore, there is a projection panel, the device 340 can be miniaturized.

도 25는 도 22에서의 인쇄 회로 기판(374)의 외주 단면도이다. 25 is a cross-sectional view of the outer printed circuit board 374 in Fig. 도 25에서 나타낸 바와 같이 인쇄 회로 기판(374)의 외주에 TAB 테이프(400), IC 칩(404), 고정 스크류(406), 전자 부품(408) 및 방열기(410)가 있다. A TAB tape on the outer periphery (400), IC chip 404, a mounting screw 406, the electronic component 408 and heat sink 410 of the printed circuit board 374. As shown in Fig. TAB 테이프(400)는 구부려져서 그의 입력 터미널은 크림프 방식으로 인쇄 회로 기판(374)에 부착된다. TAB tape 400 is bent so its input terminal is attached to a printed circuit board 374 with crimps manner. 인쇄 회로 기판(374)과 TFT 기판(396)은 방열기(410)에 고정된다. A printed circuit board 374 and the TFT substrate 396 is fixed to the radiator (410).

본 발명의 제 1 실시예에서 개량된 점을 갖는 본 발명의 제 3 실시예에 대하여 이제 설명한다. It will now be described with the third embodiment of the present invention having an improved point from the first embodiment of the present invention.

본 발명의 제 1 및 2 실시예를 따른 상기 언급된 액정 표시 장치는 n=8을 가진 블럭 제어 선 BL1 내지 BL8을 갖는다. The above-mentioned liquid crystal display device according to the first and second embodiment of the present invention has a block control lines BL1 to BL8 with n = 8. 도 26에 나타낸 바와 같이 다른 블럭들의 모든 블럭 제어선 BL1 내지 BL8은 동일한 폭을 갖지만 다른 길이를 갖는다. Also all the blocks of the other control blocks 26, as shown in lines BL1 to BL8 are have the same width has a different length. 그러므로 시작점에서 끝점까지의 블럭 제어선 Bl1 내지 BL8의 저항값은 블럭마다 상당히 서로 다르다. Therefore, the block control line resistance of Bl1 to BL8 from the start point to end points differ considerably from each other for each block. 블럭 제어선 Bl1 내지 BL8이 길이 L과 폭 W0을 갖는 직사각형 영역에 배치되고 그 직사각형 영역은 각각 제 1 블럭 B1 내지 제 8 블럭 B8에 상응하는 8개의 영역으로 분할것으로 가정한다. Block control lines Bl1 to BL8 are arranged in a rectangular region having a length L and width W0 that the rectangular area is assumed to be divided into eight areas corresponding to the first block B1 to the eighth block B8.

표 3은 시작점에서 끝나는점까지의 각 분할된 영역에 있는 일정한 폭을 가진 블럭 제어선 BL1 내지 BL8의 저항값을 계산함으로써 획득된 데이터이다. Table 3 shows the data obtained by calculating the resistance value of the block control lines BL1 to BL8 with a constant width in each of the divided regions to the point that ends at the beginning.

제1영역 A first region 제2영역 The second region 제3영역 A third region 제4영역 A fourth region 제5영역 Fifth regions 제6영역 The sixth zone 제7영역 A seventh region 제8영역 An eighth region 저항Ω Resistance Ω
제1블럭 First block 16.7 16.7 127.5 127.5
제2블럭 The second block 16.7 16.7 16.7 16.7 382.6 382.6
제3블럭 The third block 16.7 16.7 16.7 16.7 16.7 16.7 637.7 637.7
제4블럭 The fourth block 16.7 16.7 16.7 16.7 16.7 16.7 16.7 16.7 892.8 892.8
제5블럭 The fifth block 16.7 16.7 16.7 16.7 16.7 16.7 16.7 16.7 16.7 16.7 1147.9 1147.9
제6블럭 The sixth block 16.7 16.7 16.7 16.7 16.7 16.7 16.7 16.7 16.7 16.7 16.7 16.7 1403.0 1403.0
제7블럭 A seventh block 16.7 16.7 16.7 16.7 16.7 16.7 16.7 16.7 16.7 16.7 16.7 16.7 16.7 16.7 1658.1 1658.1
제8블럭 An eighth block 16.7 16.7 16.7 16.7 16.7 16.7 16.7 16.7 16.7 16.7 16.7 16.7 16.7 16.7 16.7 16.7 1913.2 1913.2

시뮬레이션에서 블럭 제어선 BL1 내지 BL8이 배치되는 직사각형 영역의 폭 W0은 387.2㎛이며, 인접한 블럭 제어 선들 간의 간격은 8㎛이다. And in the simulation block control lines BL1 to BL8 the width W0 of the rectangular area that is disposed 387.2㎛, a spacing between adjacent blocks 8㎛ control lines. 제 1 블럭 제어선 BL1은 블럭 제어 신호 BL, 즉 BC1과 /BC1을 공급 받는다. First block control line BL1 are supplied to the block control signal BL, i.e. BC1 and / BC1. 마찬가지로 제 2 내지 8 블럭 제어선(16)은 블럭 제어 신호 BC2 및 /BC2와 BC8 및 /BC8을 공급 받는다. Similarly, the second through eight block control line 16 is supplied to the block control signal BC2 and / BC2 and BC8 and / BC8. 표 3에서 저항값 이외의 수치의 단위는 마이크론(㎛)이다. In Table 3, numerical value unit of the non-resistance is a micron (㎛).

도 27은 제 1 내지 8 블럭 제어선의 저항값을 나타내는 도면이다. 27 is a view showing the first to eight blocks control line resistance. 표3과 도 27에서 나타낸 바와 같이 다른 블럭들에서의 블럭 제어선은 상당히 다른 저항값을 갖는다. Table 3 and the block control line in the other blocks as shown in Figure 27 has a significantly different resistance values. 블럭 제어선은 하나의 블럭의 384개 아날로그 스위치(514)의 게이트 커페시던스 값의 합에 해당하는 부하를 갖는다. Block control line has a load that corresponds to the sum of the gate bus incidents keope value of 384 analog switches 514 of one block. 하나의 아날로그 스위치(514)의 커페시던스 값은 약 1 ㎊이고 블럭당 부하는 대략 384 ㎊이다. Sequence values ​​keope incidents of one of the analog switch 514 is from about 1 per ㎊ a block load is approximately 384 ㎊. 그러므로 비교적 긴 블럭 제어선 BL1 내지 BL8을 통해서 전해진 신호는 깍이게 된다. Therefore imparted through a relatively long block control lines BL1 to BL8 signal is to mowers. 이에 의해 표시의 실패가 유발된다. This is caused by the failure of the display.

더우기 본 발명의 제 1 및 2 실시예에 따른 액정 표시 장치는 짧은 시간 동안 기입 데이터를 화소로 완성하기 위해 비교적 넓은 채널 폭을 가진 아날로그 스위치(514)를 필요로 하는 배치를 갖는다. Moreover, the liquid crystal display device according to the first and second embodiment of the present invention has an arrangement that requires an analog switch 514 with a relatively large channel width to complete the writing of data for a short time to the pixel. 그러므로 아날로그 스위치(514)를 형성하기 위해 유리 기판상에 큰 영역을 제공해야된다. Therefore, it is required to provide a large area on the glass substrate for forming the analog switch 514.

더우기 표시 실패는 폴리실리콘 TFT의 제작 공정 동안 도입되는 소자들과 TFT의 구동과 관련된 소자들에 기인할 수 있다. Moreover, display failure may be due to the elements related to the driving of the TFT elements and is introduced during the manufacturing process of a polysilicon TFT.

하기의 설명에서는 간략히 하기 위하여 수평 방향을 따라 배치되는 패널의 화소 수가 800 x 3 (R,G,B)이고, 수직 방향을 따라 배치되는 패널의 화소 수가 600이라고 가정한다. In the following description, and the number of pixels is 800 x 3 (R, G, B) of the panel, which is arranged in the horizontal direction in order to simplify, it is assumed that the number of pixels of the panel 600 is disposed along the vertical direction.

도 28에서 나타낸 바와 같이 블럭 B1 내지 B8에 해당하는 각 분할된 영역에서의 블럭 제어선(567)은 각각 다른 폭을 갖는다. Each block control line 567 in the divided area corresponding to a block B1 to B8, as shown at 28 has a different width. 특히, 16개의 블럭 제어선(567)은 블럭 B1에 상응하는 직사각형 영역(폭 W0와 길이 L)의 제 1 블럭 제어선 배치 영역에 배치된다. In particular, the 16 blocks the control line 567 is disposed on the first block control line arrangement area of ​​the rectangular area (the width W0 and the length L) corresponding to the blocks B1. 14개의 블럭 제어선이 블럭 B2에 해당하는 제 2 영역에 배치되고, 12개의 블럭 제어선이 블럭 B3에 해당하는 제 3 영역에 배치된다. Being disposed in the second region 14 blocks the control line corresponds to the block B2, is disposed on the third region 12 blocks the control line corresponds to a block B3. 상기 설명된 것과 같이 블럭의 위치가 직사각형 영역의 우측에 근접할 수록 확장된 폭을 가진 블럭 제어선의 수가 감소된다. The above-described the position of the block is more close to the right side of the rectangular area to reduce the number of block control lines with an extended width such as.

일반적으로 본 발명의 제 3 실시예에 따른 하기 설명된 표현이 만족된다: The general expression for the description of the third embodiment of the present invention is satisfied:

w = (Wo - (n - 1)S)/n w = (Wo - (n - 1) S) / n

여기에서 Wo는 각 분할된 영역의 폭을 나타내고, w는 블럭 제어선의 폭을 나타내고, n은 블럭 제어선의 수를 나타내고, S는 인접한 블럭 제어선들 간의 간격을 나타낸다. Where Wo represents the width of each divided region, w denotes a width of the line control block, n is the number of the line control block, S denotes a distance between the adjacent block control lines.

본 발명의 제 3 실시예에서 인접한 영역은 비교적 협소한 폭을 갖는 선에 의해 연결된다. The contiguous area in the third embodiment of the present invention are connected by a line having a relatively narrow width. 상기 선은 블럭 제어선(567)의 전체 길이에 비교하여 극히 짧다(대략 1/200). The line is extremely short compared to the full length of the block control line 567 (about 1/200). 그러므로 협소선은 블럭 제어선의 저항값을 증가 시키지 않는다. Therefore, the narrow lines do not increase the block control line resistance. 인접 영역들 사이에 삽입되는 선은 선의 폭이 점차로 줄어드는 점차 가늘어지는(Taper) 형태로 형성될 수 있다. Line to be inserted between adjacent areas may be formed of a (Taper) form which gradually taper gradually decreasing the line width.

표 4는 제 1 내지 제 8 분할된 영역에서의 블럭 제어선의 폭과 각 저항값의 예를 나타낸다. Table 4 shows an example of the first to eighth control block in the partition line width and each resistance value. 표 4에서 제 1 블럭 제어선(567)은 블럭 제어선 신호 BC1과 /BC1을 공급 받는다. In Table 4 the first block control lines 567 are supplied to the block control line signal BC1 and / BC1. 마찬가지로, 제 2 내지 8 블럭 제어선(567)은 블럭 제어선 신호 BC2 및 /BC2 내지 BC8 및 /BC8을 공급 받는다. Similarly, the second through eight block control lines 567 are supplied to the block control signal line BC2 and / BC2 to BC8 and / BC8. 표 4에서 저항값 이외의 수치의 단위는 마이크론(㎛)이다. In Table 4, numerical units of other than the resistance value is a micron (㎛). 블럭 제어선의 폭은 블럭 제어선(567)이 배치된 직사각형 영역의 폭 W0이 대략 380㎛이고 인접 블럭 제어선 간의 간격이 8㎛라는 조건하에 계산된다. Block control line width is calculated under the condition that the block control line 567 is placed a distance between the width W0 is approximately 380㎛ of the rectangular area is adjacent blocks 8㎛ control line.

제1영역 A first region 제2영역 The second region 제3영역 A third region 제4영역 A fourth region 제5영역 Fifth regions 제6영역 The sixth zone 제7영역 A seventh region 제8영역 An eighth region 저항Ω Resistance Ω
제1블럭 First block 16.8 16.8 63.4 63.4
제2블럭 The second block 16.8 16.8 20.3 20.3 168.3 168.3
제3블럭 The third block 16.8 16.8 20.3 20.3 25 25 253.5 253.5
제4블럭 The fourth block 16.8 16.8 20.3 20.3 25 25 31.6 31.6 320.9 320.9
제5블럭 The fifth block 16.8 16.8 20.3 20.3 25 25 31.6 31.6 41.5 41.5 372.2 372.2
제6블럭 The sixth block 16.8 16.8 20.3 20.3 25 25 31.6 31.6 41.5 41.5 58 58 409.0 409.0
제7블럭 A seventh block 16.8 16.8 20.3 20.3 25 25 31.6 31.6 41.5 41.5 58 58 91 91 432.4 432.4
제8블럭 An eighth block 16.8 16.8 20.3 20.3 25 25 31.6 31.6 41.5 41.5 58 58 91 91 190 190 443.6 443.6

도 29는 제 1 내지 제 8 블럭 제어선의 저항값을 나타낸 도면이다. 29 is a view showing a first to eighth block control line resistance. 표 4와 도 29에서 나타낸 바와 같이 최소 저항값(제 1 블럭 제어선의 저항값)과 최대 저항값(제 8 블럭 재어선의 저항값)의 차는 400Ω 이하이다. Table 4 and the difference between the minimum resistance value (first block control line resistance value) and the maximum resistance (the resistance value of the eighth block material vessels) 400Ω or less, as shown at 29. 그러므로 본 발명의 제 3실시예에 의하면 종래 기술에 비하여 다른 블럭들의 저항값 간의 차를 줄일 수 있다(도 27 참조). Therefore, according to the third embodiment of the present invention can reduce the difference between the resistance values ​​of the other blocks as compared to the prior art (see Fig. 27). 더우기 본 발명의 제 3 실시예에 의하면 최대 저항값이 상당히 줄게 되므로 블럭 제어신호의 파형이 깍이는 것이 억제될 수 있어 향상된 표시 품질을 얻을 수 있다. Moreover, according to the third embodiment of the present invention is the maximum resistance ll considerably since it can be suppressed that the control of the block wave signal mowers may obtain an improved display quality.

이제 본 발명의 제 4 실시예에 대해 설명한다. Now it will be described a fourth embodiment of the present invention.

도 30은 본 발명의 제 4 실시예에 따른 액정 표시 패널상에 형성되는 블럭 제어선의 배선 패턴을 보여주는 개략도 이다. 30 is a schematic diagram showing the control block of the line wiring pattern is formed on the liquid crystal display panel according to the fourth embodiment of the present invention. 도 30에서 이전 도면에서 설명된 것과 같은 부분은 같은 참조 번호를 부여하고 그에 대한 상세 설명은 생략한다. In Figure 30, like parts as those described in the previous figures are given the same reference numbers and detailed description thereof will be omitted.

도 30에 나타낸 블럭 제어선의 배선 패턴은 그의 폭을 임의로 선택하여 시작점으로부터 끝점까지 측정된 선(567)들의 저항값이 거의 서로 같도록 한다. Block control line of the wiring pattern shown in Figure 30 is to the resistance of the line (567) measured from the start point to the end point by selecting arbitrarily its width about equal to each other. 특히 거의 같은 저항값을 구현하기 위해 제 1 내지 제 8 블럭들에서의 블럭 제어선(567)의 폭은 표 5에 나타낸 것과 같이 선택된다. In particular, to realize substantially the same resistance value first to the width of the block control line 567 in the eighth block are selected as shown in Table 5. 표 5에서 저항값 이외의 수치의 단위는 마이크론이며 인접 블럭 제어선 간의 간격은 8㎛이다. In Table 5, the measurement unit other than the resistance value microns and a spacing between adjacent blocks the control line is 8㎛.

제1영역 A first region 제2영역 The second region 제3영역 A third region 제4영역 A fourth region 제5영역 Fifth regions 제6영역 The sixth zone 제7영역 A seventh region 제8영역 An eighth region 저항Ω Resistance Ω
제1블럭 First block 8 8 266.3 266.3
제2블럭 The second block 12 12 10 10 301.8 301.8
제3블럭 The third block 12 12 16 16 20 20 328.4 328.4
제4블럭 The fourth block 18 18 20 20 22 22 26 26 344.4 344.4
제5블럭 The fifth block 20 20 24 24 24 24 28 28 38 38 362.9 362.9
제6블럭 The sixth block 24 24 25 25 31 31 32 32 38 38 50 50 363.5 363.5
제7블럭 A seventh block 24 24 26 26 30 30 35 35 45 45 57 57 94 94 365.5 365.5
제8블럭 An eighth block 21 21 26 26 28 28 42 42 50 50 72 72 93 93 195 195 365.4 365.4

도 31은 제 1 내지 제 8 블럭 제어선의 저항값을 나타낸 도면이다. 31 is a view showing a first to eighth block control line resistance. 표 5와 도 31에서 나타낸 바와 같이 최소 저항값(제 1 블럭 제어선의 저항값)과 최대 저항값(제 8 블럭 재어선의 저항값)의 차는 대략 100Ω 이다. Table 5 and the difference between the minimum resistance value (first block control line resistance value) as shown in Figure 31 and the maximum resistance (the resistance value of the eighth block material vessels) is approximately 100Ω. 본 발명의 제 4 실시예에 따라 획득된 상기 차는 본 발명의 제 3 실시예에 따라 획득된 것보다 상당히 작다는 점이 주목된다. It said difference obtained in accordance with a fourth embodiment of the present invention is noted is significantly smaller than the one obtained according to the third embodiment of the present invention. 그러므로 제어 신호의 파형이 깍이는 것이 더욱 억제될 수 있어 더욱 향상된 표시 품질이 획득될 수 있다. Therefore, it is the waveform of the control signal may be further suppressed mowers have improved display quality can be obtained.

도 32는 본 발명의 제 3과 제 4 실시예의 변형 도면이다. 32 is a third modification of the diagram of the fourth embodiment of the present invention. 특히 도 32는 블럭 제어선과 블럭에서의 아날로그 스위치 간의 연결을 나타낸다. In particular, Figure 32 shows the connection between the analog switches in the block control lines and blocks.

블럭 제어선(567)과 아날로그 스위치(514)가 블럭 B1 내지 B8의 종단에 연결될 때 블럭의 한쪽 끝에 위치한 아날로그 스위치(514)와 연관된 블럭 제어선과 같은 블럭의 다른 끝에 위치한 아날로그 스위치(514)와 연관된 블럭 제어선은 저항에서 큰 차를 갖는다. Block control lines 567 and analog switch 514, the block B1 to located at the end of the block when it is connected to the B8-ended one associated with the analog switch 514 and analog switch 514 is located at the other end of the block of the associated block control lines and block control lines has a large difference in the resistance. 이 것이 표시 품질을 떨어 뜨릴 수 있다. This it can degrade the display quality.

상기를 염두하여, 도 32에서 나타난 바와 같이 블럭의 중앙에 있는 블럭 제어선(537)을 블럭의 양쪽 끝에 있는 아날로그 스위치(514)를 연결하는 선(541)에 연결한다. Connect the block control line 537 in the center of the block as described in the above in mind, shown in Figure 32 on line 541 for connecting the analog switch 514 at each end of the block. 그러므로 같은 블럭에서의 저항값 간의 차를 줄일 수 있고 표시 품질이 떨어지는 것을 막을 수 있다. Therefore, to reduce the difference between the resistance value in the same block, and it can be prevented from falling and the display quality.

도 33은 블럭 제어선(567)의 구조를 나타내는 개략 단면도이다. 33 is a schematic cross-sectional view showing the structure of block control lines 567. 도 33에서의 구조는 하위층 블럭 제어선(537a)와 상위층 블럭 제어선(537b)가 그들 사이에 삽입된 절연막(542)내에 형성된 접촉 구멍(542a)을 통해 전기적으로 서로 연결되는 다중층 구조를 갖는다. Structure in Figure 33 has a multilayer structure and electrically connected to each other through a contact hole (542a) formed in the lower layer block control lines (537a) and the upper layer block control lines (537b), the insulating film 542 interposed between them, . 상기 구조로 블럭 제어선(567)의 저항값을 추가로 감소시킬 수 있다. With the above structure it can be reduced by adding the resistance value of the block control line 567.

상기 설명된 바와 같이 본 발명의 제 3 및 제 4 실시예는 제어선들 간의 저항차를 감소하기 위해 같은 영역 또는 다른 영역에서 다른 폭을 갖는 제어 신호선을 사용한다. The third and fourth embodiments of the present invention as described above uses a control signal having a different width from the same region or different regions in order to reduce the resistance difference between the control lines. 상술한 바와 같은 장점은 블럭 제어선 및/또는 층 구조(단층 구조 또는 다층 구조)의 고유 저항값(단위 길이당 저항값)을 변동함으로써 획득될 수 있다. The advantage described above can be obtained by changing the block control lines and / or the layer structure resistivity (resistance per unit length of the single-layer structure or a multi-layer structure).

예를 들어, 도 26에서의 블럭 제어선 BL1 내지 BL8이 같은 폭을 갖는 경우에, 만약 블럭 제어선 BL1 내지 BL8이 다른 고유 저항값을 갖게 설계된다면 시작점으로부터 끝점까지 측정된 블럭 제어선의 차값은 감소될 수 있다. For example, in the case of having the block control lines BL1 to BL8 are the same width in the Figure 26, if the block control lines BL1 to BL8 are, if designed to have a different resistivity value of the block control line differential value measured to the end point from the starting point is reduced It can be. 예를 들어, BL1과 같이 비교적 짧은 길이를 가진 선은 비교적 큰 고유 저항을 갖는 물질로 구성되고, BL8과 같이 비교적 긴 길이를 가진 선은 비교적 작은 고유 저항을 갖는 물질로 구성된다. For example, the line having a relatively short length, such as BL1 is comprised of a material having a relatively large resistivity, line have a relatively longer length as shown in BL8 is composed of a material having a relatively low resistivity. 비교적 짧은 선은 단층 구조로 형성되고 비교적 긴선은 다층 구조로 형성된다. Relatively short line is formed of a single layer structure relatively ginseon is formed of a multi-layer structure. 상기 경우에서 상기 설명된 장점과 거의 같은 장점이 획득될 수 있다. In the above case it can be obtained about the same advantages and benefits described above.

본 발명의 제 3 및 제 4 실시예는 TAB 터미널과 아날로그 스위치를 연결하는 블럭 제어선에서의 개량에 관한 것이다. The third and fourth embodiments of the present invention relates to an improvement in the block control lines connecting the TAB terminal and an analog switch. 대안으로써 본 발명의 제 3 및 제 4 실시예의 개념은 유리 기판상에서 COG 연결을 가진 반도체 칩과 아날로그 스위치를 연결하는 블럭 제어선에 적용될 수 있다. The third and of the present invention as an alternative to the fourth embodiment the concept can be applied to the block control lines connecting the semiconductor chip and the analog switch with the COG connection on the glass substrate.

이제 신호선의 전위를 제어함으로써 표시 품질을 향상시키기 위한 본 발명의 제 5 실시예에 따른 액정 표시 장치에 대하여 설명한다. Now it will be described a liquid crystal display device according to a fifth embodiment of the present invention to improve the display quality by controlling the potential of the signal line. 본 발명의 제 5 실시예의 이해를 용이하게 하기 위해 종래의 신호선 제어에 대하여 설명한다. To facilitate the understanding of the fifth embodiment of the present invention will be described with respect to the conventional control signal lines.

도 34는 신호선부(612)와 화소 셀부(614)를 포함하는 액정 표시 장치(610)의 기본 구조를 나타낸다. 34 shows the basic structure of the liquid crystal display device 610 comprising a signal line portion 612 and the pixel cell 614. 화소 셀부(614)는 화소 TFT(616), 액정 C LC 와 축적 커페시던스 C S 를 포함한다. The pixel cell 614 includes incidents pixel TFT (616), the liquid crystal LC and C's accumulated keope C S.

주사 신호 G는 게이트 구동기 회로(도 34에서는 나타나지 않음)로 부터 주사선을 통해 화소 TFT(616)의 게이트로 인가된다. Scanning signal G is applied to the gate of the gate driver circuit (not shown in FIG. 34) the pixel TFT (616) through the scanning line from the. 그러므로 화소 TFT(616)가 온 된다. Therefore, a pixel TFT (616) is turned on. 표시 신호 D는 입력부(618)를 통해 신호선부(612)로 인가된다. The display signal D is applied to the signal line portion 612 through the input unit 618. 표시 신호 D는 화소 TFT(616)를 통해 통과하여 액정 C LC 와 축적 커패시터 C S 로 기입된다. The display signal D is written through the pixel via the TFT (616) to the liquid crystal capacitor C LC and the storage C S. 그 결과로 생기는 화소 전위 Vs와 대응된 전극의 전위(도시 생략) 간의 전위차에 의해 표시가 형성된다. The display is formed by a potential difference between the electrode potential (not shown) corresponding to the pixel-potential Vs generated as a result. 표시 신호 D는 주사 신호 G가 화소 TFT(616)로 재 공급될 때까지 유지된다. The display signal D is held until the scanning signal G to be re-supplied to the pixel TFT (616). 표시 신호 D가 화소 TFT(616)에서 유지되는 기간이 신호 유지 기간이다. The period in which the display signal D is held in the pixel TFT (616) is a signal sustain period. 도 34에서 심볼 R SL 은 선 신호부(612)의 저항이고, C SL 은 그것의 커패시턴스이다. Fig symbols R SL 34 is the resistance of the signal line portion (612), C SL is its capacitance.

만약 dc 전압이 장시간 동안 액정 C LC 에 계속 인가된다면 액정 C LC 의 본질이 변동되어 품질이 떨어진다. If dc voltage is continued if C to the liquid crystal LC is applied for a long period of time is the nature of the liquid crystal C LC changes inferior in quality. 그러므로 액정 표시 장치(610)는 극성이 소정의 기간를 가지고 반전되는 ac 전압에 의해 구동된다. Therefore, the liquid crystal display device 610 is driven by an ac voltage polarity is inverted with a predetermined giganreul.

도 35 및 36은 액정 표시 장치(610)의 화소 셀부(614)로 인가되는 주사 신호 G와 표시 신호 D의 파형도이다. Figures 35 and 36 is a waveform of the scanning signal G and the display signal D is applied to the pixel cell 614 of the liquid crystal display device 610. FIG. 특히 도 35는 표시 패널의 상부에 배치되는 화소 셀부(614)로 공급되는 표시 신호 D와 주사 신호 G의 파형을 나타내고, 도 36은 표시 패널의 하부에 배치되는 화소 셀부(614)로 공급되는 표시 신호 D와 주사 신호 G의 파형을 나타낸다. In particular, Figure 35 shows the waveform of the pixel cell 614, the display signal D and the scan signal G to be supplied to be placed on top of the display panel 36 is shown to be supplied to the pixel cell 614 is disposed under the display panel It shows the waveform of the signal D and the scan signal G.

도 35와 36에서 나탄낸 바와 같이 하나의 프레임은 제 1 및 제 2 필드로 분할된다. One of the frame as to embellish Nathan 35 and 36 is divided into first and second fields. 제 1 필드에서는 각각의 화소 셀부(614)에 +Vmax(예, +5V)와 +Vmin(예,+2V)에 의해 획정되는 범위내의 전위를 갖는 표시 신호 D가 공급되고, 제 2 필드에서는 -Vmax(예, -5V)와 -Vmin(예, -2V)에 의해 획정되는 범위내의 전위를 갖는 표시 신호 D가 공급된다. The first field in the + Vmax to each pixel cell 614 (for example, + 5V) and + Vmin (for example, + 2V), the display signal D having a potential in the range fed are defined by a, in the second field- Vmax (for example, -5V) and -Vmin (for example, -2V) is supplied to the display signal D having a potential in the range that it is defined by the. 표시 신호 D의 진폭의 중앙값은 Vcom(예, 0V)이다. The median of the amplitude of the display signal D is Vcom (for example, 0V).

도 35에서 나타낸 바와 같이 표시 패널의 상부에 위치한 화소 TFT(616)에 공급되는 주사 신호 G의 전위는 제 1 및 제 2 필드가 시작하자마자 -Vg(예, -8V)로부터 +Vg(예, +8V)로 변한다. FIG potential of the scanning signal G supplied to the pixel TFT (616) located at the top of the display panel as indicated at 35 includes first and second field begins as soon as the + Vg (for example, from -Vg (for example, -8V) + It changed to 8V). 이 때 상부 패널에 위치한 화소 TFT(616)가 온 되어 그내에 표시 신호 D가 기입된다. At this time, the pixel TFT (616) located in the top panel is turned on is written to the display signal D in the.

대조적으로 도 36에서 나타낸 바와 같이 하부 패널부에 위치한 화소 TFT(616)에 공급되는 주사 신호 G의 전위는 제 1 및 제 2 필드가 끝나기 바로전에 -Vg로부터 +Vg로 변한다. The potential of the contrast injection is also supplied to the pixel TFT (616) located in the lower panel portion 36. As shown in the signal G is changed to from -Vg just before the end of the first and second field + Vg. 이 때 하부 패널에 위치한 화소 TFT(616)가 온 되어 그내에 표시 신호 D가 기입된다. At this time, the pixel TFT (616) located in the lower panel is turned on is written to the display signal D in the.

도 35 및 36에서 Vgs는 화소 TFT(616)의 게이트 소스 전압을 나타내고, Vds는 그것의 소스-드레인 전압을 나타낸다. In Figure 35 and 36 Vgs denotes the gate-source voltage of the pixel TFT (616), Vds is its source - represents the drain voltage. 예를 들어 Vmax = 5V, Vmin = 2V 그리고 Vg = 8V일 때 상부 패널에 배치된 화소 TFT(616)의 전압 Vgs와 Vds는 각각 3V와 0.5V이다. For example, Vmax = 5V, Vmin = 2V and the voltage Vgs and Vds of the pixel TFT (616) disposed on the top panel when Vg = 3V and 8V are respectively 0.5V. 또한 도 36에서 나타낸 바와 같이, 하부 패널에 배치된 화소 TFT(616)의 전압 Vgs와 Vds는 각각 13V와 10V이다. In addition, the voltage Vgs and Vds of the pixel TFT (616) disposed on the lower panel as shown in Figure 36 are respectively 13V and 10V. 상기에 설명된 바와 같이 화소 TFT(616)의 전압 Vgs와 Vds는 그의 위치에 달려있다. Voltage Vgs and Vds of the pixel TFT (616) as described in the above depends on its position.

도 37은 화소 TFT(616)의 게이트 전압 Vg와 드레인 전류 Id 간의 관계도이다. 37 is a relationship between the gate voltage Vg and drain current Id of the pixel TFT (616). 도 37에서 나타낸 바와 같이 화소 TFT(616)에 표시 신호 D를 기입할 때 흐르는 충전 전류인 on 전류와 표시 신호 D를 유지(hold)할 때 흐르는 누출 전류인 off 전류는 화소 TFT(616)에 인가되는 전압 Vds와 Vgs에 의존하는 크기를 각각 갖는다. As shown in Figure 37 for writing the display signal D in the pixel TFT (616) flowing through the charging current is on current and the off current of the leakage current flowing to keep (hold) the display signal D is applied to the pixel TFT (616) It has a size that depends on the voltage Vds and Vgs respectively. 즉, 상부 패널에서 흐르는 on 및 off 전류의 크기는 하부 패널에서 흐르는 on 및 off 전류의 크기와 다르다. That is, the size of the on and off current flowing in the top panel is different from the size of the on and off current flowing in the lower panel.

도 38은 표시 신호 D가 인가될 때 화소 전위가 전위 Vs에 도달하기 위해 필요한 상승 시간 Tr과 신호선부(612)의 전위 V SL 에서의 초기 전위 V SL0 간의 관계를 나타낸 파형도이다. 38 is a waveform diagram showing the relationship between the initial potential V SL0 at potential V SL of the rising time Tr and the signal line portion (612) required to reach the pixel potential when the potential Vs is applied to the display signal D.

도 38에서 나타낸 바와 같이, 초기 전위 V SL0 가 V1일 때 화소 전위가 전위 Vs로 상승하기 위해 시간 Tr1이 소요된다. As shown in Figure 38, the time Tr1 takes the pixel potential when the initial potential V SL0 is V1 to rise to the potential Vs. 초기 전위 V SL0 가 V2일 때 화소 전위가 전위 Vs로 상승하기 위해 시간 Tr2가 소요된다. For the pixel potential when the initial potential V SL0 V2 rises to the potential Vs takes a time Tr2. 초기 전위 V SL0 가 V3일 때 화소 전위가 전위 Vs로 상승하기 위해 시간 Tr3이 소요된다. Two hours Tr3 is taken to the pixel potential rises to the potential Vs when the initial potential V SL0 V3. 전위 V1,V2,V3는 V1 > V2 > V3와 같은 관계를 갖고 반면에 상승 시간 Tr1,Tr2,Tr3는 Tr1 < Tr2 < Tr3와 같은 관계를 갖는다. Potentials V1, V2, V3 are V1> V2> V3, on the other hand have a relationship such as rise time Tr1, Tr2, Tr3 has a relationship such as Tr1 <Tr2 <Tr3. 상기 설명된 바와 같이 화소 전위가 전위 Vs로 도달하기 위해 필요한 시간 Tr은 신호선부(612)의 초기 전위 V SL0 에 달려 있다. Time required to reach a pixel potential at the potential Vs, as described above Tr depends on the initial potential of V SL0 signal line portion (612).

종래의 액정 표시 장치(610)에서는 신호선이 주사 신호 G가 인가 되기전에 각각 서로 다른 초기 전위 V SL0 을 갖는다. In the conventional liquid crystal display device 610 has a respective different signal line SL0 initial potential V is applied before the scan signal G. 그러므로 화소 전위가 소정의 전위 Vs에 도달하기 위해 필요한 상승 시간 Tr은 각 초기 전위 V SL0 에 따라 서로 다르다. Therefore, the rise time Tr and the pixel electric potential required to reach the predetermined voltage Vs are different from each other depending on the initial potential V SL0. 표시 신호 D를 화소에 기입하기 위한 기입 시간은 서로 같지 않다. Write time for writing the display signal D in the pixel are not the same each other. 그러므로 장치(610)는 균일한 표시 화상을 갖는다. Thus, device 610 has a uniform display image.

도 35 내지 37을 참조하여 설명된 바와 같이, 하부 패널부에 배치된 화소 TFT(616)에서 흐르는 off 전류는 상부 패널부에 배치된 화소 TFT(616)에서 흐르는off 전류보다 상당히 크다. As described with reference to 35 to 37, the off current flowing in the pixel TFT (616) disposed below the panel section is significantly greater than the off current flowing in the pixel TFT (616) disposed on the top panel section. 그러므로 상부 패널부에 배치된 화소 TFT(616)의 감소율이 하부 패널부에 배치된 화소 TFT(616)의 감소률보다 크다. Therefore, larger than the decrease rate of the pixel TFT (616) disposed the reduction rate of the pixel TFT (616) disposed on the top panel section to the bottom panel section. 그러므로 명도(luminance)가 패널 상에서 균일하지 않고 뒤바뀐(up-to-down) 사선 표시가 발생한다. Therefore, the brightness (luminance) is not uniform on the panel inverted (up-to-down) diagonal display is generated. 특히 전체 패널상에 검정이 표시될 때 검정 표시가 비교적 밝다. In particular, the relatively bright black display when black is displayed on the entire panel.

본 발명의 제 5 실시예는 상기 단점을 제거하고 신호선의 관련 전위를 주기적으로 리셋함으로써 화소 전위의 상승 시간이 일정하게 되게 하고 off 전류를 화소 TFT에서 균등하게 흐르게 하는데 목적이 있다. The fifth embodiment of the present invention is intended to flow to remove the above drawbacks and by resetting the associated potential of the signal line periodically causes the rise time of the pixel electric potential constant and equal to the off current in the pixel TFT.

도 39는 본 발명의 제 5 실시예에 따른 액정 표시 장치의 기본 구조를 나타낸다. Figure 39 shows the basic structure of a liquid crystal display device according to a fifth embodiment of the present invention.

도 39를 참조하면 액정 표시 장치(720)는 신호선부(712)와 화소 셀부(714)를 갖는 표시 패널(724)을 포함한다. Referring to Figure 39 a liquid crystal display device 720 includes a display panel 724 having a signal line portion 712 and the pixel cell 714.

신호선부(712)는 리셋 회로(726,728)가 연결되는 복수의 신호선(746)을 포함한다. Signal line portion 712 includes a plurality of signal lines 746 are reset circuit (726 728) is connected. 리셋 회로(726)는 표시 패널(724)의 외부에 있는 신호선(746)에 연결된다. The reset circuit 726 is coupled to signal line 746 that is outside of the display panel 724. 리셋 회로(728)는 표시 패널(724)에 있는 신호선(746)에 연결된다. The reset circuit 728 is coupled to signal line 746 in the display panel 724.

리셋 회로(726,728)는 소정의 주기로 신호 유지 기간 동안 시간 생성 회로(도시 생략)로부터 리셋 신호 R을 공급 받고 온 된다. A reset circuit (726 728) is turned on receiving a reset signal R supplied from the time generating circuit (not shown) for a predetermined period signals a sustain period. 리셋 회로(726,728)가 온 될때 표시 패널(724)의 외부에서 제공되는 리셋 전압 생성 소스(도시 생략)와 신호선(746)이 도통하여, 신호선(746)의 전위가 리셋 전위(참조 전위) Vrs로 설정된다. A reset circuit (726 728) is turned on when the display reset voltage generating sources provided outside of the panel 724 (not shown) and the signal line 746, the conduction by, the potential is reset potential of the signal line 746 (the reference potential) in Vrs It is set.

리셋 회로(726,728)는 표시 신호 D가 셀로 기입되기 전에 신호선(746)의 초기 전위 V SL0 를 동일한 리셋 전위 Vrs로 설정하는 기능을 한다. A reset circuit (726 728) serves to set the initial potential of V SL0 signal line 746 to the same reset voltage Vrs before writing the display signal D cells. 그러므로 화소 TFT(716)에서의 상승 시간 Tr은 균등하게 될 수 있다. Therefore, the rise time Tr of the pixel TFT (716) can be made uniform. 그러므로 화소 TFT(716)로 데이터를 기입하기 위해 필요한 기입 시간은 일정하게 되고 서로 같다. Therefore, the write time required to write data to the pixel TFT (716) is a constant equal to each other. 더우기 리셋 회로(726,728)는 신호선(746)의 전위를 리셋 전위 Vrs로 설정하는 기능을 하므로 화소 TFT(716)에서 흐르는 off 전류가 서로 같을 수 있다. Moreover, a reset circuit (726 728) is a function of setting the potential of the signal line 746 to the reset voltage Vrs, so it is off the current flowing in the pixel TFT (716) can be the same. 그러므로 액정 표시 장치(720)는 명도가 일정한 고 품질 표시를 실행할 수 있다. Therefore, the liquid crystal display device 720 can execute high-brightness constant quality display. 도 39에서 심볼 R SL 은 신호선(746)의 저항을 나타내고 C SL 은 그것의 커패시턴스를 나타낸다. In Figure 39 the symbol R SL represents the resistance of the signal line (746) SL C represents its capacitance.

도 40은 본 발명의 제 5 실시예에 따른 아날로그 스위치를 가진 액정 표시 장치(730)의 회로도이다. 40 is a circuit diagram of a liquid crystal display device 730 with an analog switch according to a fifth embodiment of the present invention. 도 40에서 이전 도면에서 설명된 것과 같은 부분은 같은 참조 번호들이 주어진다. In Figure 40 the same parts as those described in the previous figures are given the same reference numbers.

액정 표시 장치(730)는 아날로그 스위치(732)를 가진다. A liquid crystal display device 730 has an analog switch 732. 아날로그 스위치 제어 신호 A는 별도로 아날로그 스위치(732)로 공급되어 스위치들이 온 된다. An analog switch control signal A is supplied separately to the analog switch 732 is turned on to switch. 그러므로 공통 신호선 D1과 화소 TFT(716)는 전기적으로 연결될 수 있다. Thus, common signal line D1 and the pixel TFT (716) may be electrically connected. 이 때 구동기 IC 장치로부터(도 40에 나타나 있지 않음) 공통 신호선 D1으로 전해진 표시 신호 D는 아날로그 스위치(732)를 통해 화소 TFT(716)로 공급된다. At this time the driver from the IC device (also does not appear to 40) the display signal D passed on to a common signal line D1 is supplied to the pixel TFT (716) through the analog switch 732. 그러므로 표시 신호 D를 공급 받는 화소 TFT(716)는 아날로그 스위치(732)를 제어함으로써 선택될 수 있다. Thus, the pixel TFT (716) receiving the display signal D may be selected by controlling the analog switch 732.

리셋 회로(726)는 각각 공통 신호선 D1 내지 Dn으로 연결된다. The reset circuit 726 are respectively connected to common signal lines D1 to Dn. 리셋 회로(728)는 신호선(746)에 연결된다. The reset circuit 728 is coupled to signal line 746. 리셋 회로(726)는 신호 유지 기간 동안 타이밍 생성 회로(나타나 있지 않음)로부터 리셋 신호 R을 수신하고 나서 리셋 전위Vrs로 공통 신호선 D1 내지 Dn의 전위를 설정한다. The reset circuit 726 after receiving the reset signal R from the timing generation circuit (not shown) during the sustain period signal and sets the potential of the common signal lines D1 to Dn to the reset voltage Vrs. 리셋 회로(728)는 신호 유지 기간 동안 타이밍 생성 회로로부터 리셋 신호 R을 수신하고 나서 리셋 전위 Vrs로 신호선(746)의 전위를 설정한다. The reset circuit 728 after receiving the reset signal R from the timing signal generating circuit for the sustain period to set the potential of the signal line 746 to the reset voltage Vrs.

리셋 회로(726,728)는 표시 신호 D가 셀로 기입되기 전에 동일한 리셋 전위 Vrs로 공통 신호선 D1 내지 Dn의 초기 전위 V SL0 을 설정하는 기능을 한다. A reset circuit (726 728) serves to set the common signal lines D1 to Dn initial potential V SL0 to the same reset voltage Vrs before writing the display signal D cells. 그러므로 화소 TFT(716)에서의 상승 시간 Tr은 균등하게 될 수 있다. Therefore, the rise time Tr of the pixel TFT (716) can be made uniform. 그러므로 화소 TFT(716)로 데이터를 기입하기 위해 필요한 기입 시간은 일정하게 되고 서로 같다. Therefore, the write time required to write data to the pixel TFT (716) is a constant equal to each other. 더우기 리셋 회로(726,728)는 리셋 전위 Vrs로 공통 신호선 D1 내지 Dn과 신호선(746)의 초기 전위 V SL0 을 설정하는 기능을 하므로 화소 TFT(616)에서 흐르는 off 전류는 서로 같을 수 있다. Moreover, a reset circuit (726 728), so the ability to set the initial potential V SL0 of the common signal lines D1 to Dn and the signal line 746 to the reset voltage Vrs off the current flowing in the pixel TFT (616) may be equal to each other. 그러므로 액정 표시 장치(720)는 명도 일정한 고 품질 표시를 실행할 수 있다. Therefore, the liquid crystal display device 720 is a constant brightness and display quality can be executed. 도 40에서 심볼 R SL 은 공통 신호선 D1 내지 Dn 중의 하나의 저항을 나타내고 C SL 은 그것의 커패시턴스를 나타낸다. Fig symbols R SL at 40 represents a resistance of the common signal lines D1 to Dn SL C represents its capacitance. 더우기 심볼 R L 과 C L 은 각각 신호선(746)의 저항과 커패시턴스를 나타낸다. Moreover, the symbol R L and C L represents the resistance and capacitance of the signal line 746, respectively.

도 41은 리셋 회로(726,728)의 화상 회로도이며, 도 42는 그것의 다른 화상 회로도이다. Figure 41 is an image diagram of the reset circuit (726 728), Figure 42 is a circuit diagram of another image It. 도 41은 n 채널 MOS형 리셋 회로를 나타내며, 도 42는 CMOS형 리셋 회로를 나타낸다. Figure 41 represents the n-channel MOS-type reset circuit, 42 denotes a reset circuit CMOS type.

도 41에서의 리셋 회로는 단순 구조를 가지며, 도 42에서의 리셋 회로는 고구동력을 갖고 있어 리셋 시간을 줄인다. FIG reset circuit in 41 has a simple structure, the reset circuit in Figure 42 reduces the reset time it has a high driving force. 도 45에서의 n 채널 MOS 트랜지스터는 p 채널 MOS 트랜지스터로 대체될 수 있다. n-channel MOS transistor in FIG. 45 may be replaced by a p-channel MOS transistor. 도 41에서의 화상에서 사용된 트랜지스터는 이중 게이트를 가진다. The transistor used in the image in Fig. 41 has a double gate. 마찬가지로 CMOS 회로도 이중 게이트를 가질 수도 있다. Similarly, it may have a double gate CMOS circuit. 이중 게이트 트랜지스터가 사용될 때 화소 TFT(716)에서 흐르는 누출 전류는 신호 유지 기간 동안 감소될 수 있다. Double-gate transistor is a leakage current flowing in the pixel TFT (716) when it is used can be reduced while maintaining the signal period.

리셋 회로(726)는 구동기 IC 장치에서 제공될 수 있다. The reset circuit 726 may be provided in the driver IC device. 도 43은 리셋 회로(726)가 조립된 구동기 IC 장치의 회로이다. 43 is a circuit of the reset circuit of the actuator 726 is assembled IC device.

도 43에서 나타난 바와 같이 참조 번호(722)로 지정된 구동기 IC 장치는 내부 IC 회로(734), 리셋 회로(726), 작동 증폭기(736) 및 보호 소자(738,739)를 포함한다. Figure by reference numeral 722, as indicated at 43 a driver IC specified device comprises an internal IC circuit 734, a reset circuit 726, the operation amplifier 736 and the protective element (738 739). 내부 IC 회로(734)에 의해 출력되는 표시 신호 D는 작동 증폭기(734)를 통해 표시 패널(724)로 공급된다. Display output by the IC circuit 734, the signal D is supplied to the display panel 724 through the operational amplifier 734. 신호선(746)의 전위를 리셋할 때 리셋 신호 R이 타이밍 생성 회로로부터 리셋 회로(726)로 공급된다. Reset signal R is supplied from the timing generating circuit to the reset circuit 726 to reset the potential of the signal line 746. 그러므로 내부 IC 회로(734)와 작동 증폭기(736)가 연결된 교차점은 리셋 전위 Vrs로 설정된다. Therefore crossing the internal IC circuit 734 and operational amplifier 736 is connected is set to the reset voltage Vrs.

도 44는 본 발명의 제 5 실시예에 따른 액정 표시 장치의 상세 구조를 나타내는 도면이다. 44 is a view showing a detailed configuration of the liquid crystal display device according to a fifth embodiment of the present invention. 도 44에 나타낸 바와 같이 액정 표시 장치(740)는 구동기 IC 장치(722), 블럭 제어선 BL1 내지 BLn 및 표시 패널(724)을 포함한다. A liquid crystal display device 740. As shown in Figure 44 includes a driver IC device 722, a block control lines BL1 to BLn and the display panel 724. 표시 패널(724)에는 표시 영역(725), 공통 신호선 D1 내지 Dn, 아날로그 스위치(732), 게이트 구동기 회로(742) 및 리셋 회로(726,728)가 제공된다. A display panel 724 has a display area 725, the common signal lines D1 to Dn, an analog switch 732, a gate driver circuit 742 and a reset circuit (726 728) is provided. 표시 영역(725)과 게이트 구동기 회로(742)를 포함하는 주변 회로는 표시 패널(724)과 일체로 형성되므로 액정 표시 장치(740)의 크기 줄이기가 용이하게 될 수 있다. A peripheral circuit including a display region 725 and the gate driver circuit 742 can be made to reduce the size of the liquid crystal display device 740 easily is formed integrally with the display panel 724.

표시 영역(725)은 블럭 B1 내지 Bn으로 분할되고, 각 블럭에는 주사선(744)과 신호선(746)이 배치된다. Display area 725 is divided into blocks B1 to Bn, each of the blocks, the scanning lines 744 and signal lines 746 are disposed. 화소 셀부(714)는 주사선(744)과 신호선(746)이 서로 교차하는 교차점에 각각 제공된다. The pixel cell 714 is provided to each intersection of the scanning lines cross each other (744) and the signal line 746. 각 화소 셀부(714)는 화소 TFT(616), 액정 C LC 및 축적 커패시터 Cs로 구성된다. Each pixel cell 714 is composed of a pixel TFT (616), a liquid crystal capacitor C LC and a storage Cs. 화소 TFT(616)의 게이트는 해당 주사선(744)에 연결되고 그것의 소스는 신호선(746)에 연결된다. The gate of the pixel TFT (616) is coupled to the scan line 744 and its source is connected to the signal line 746. 더우기 화소 TFT(616)의 드레인은 해당 액정층과 축적 커패시터 Cs에 연결된다. Moreover, the drain of the pixel TFT (616) is connected to the liquid crystal layer and a storage capacitor Cs.

각 블럭 B1 내지 Bn에는 n개의 아날로그 스위치(732)가 배치된다. Each of the blocks B1 to Bn are arranged in the n analog switches 732. 공통 신호선 D1 내지 Dn은 아날로그 스위치(732)를 통해 표시 패널(724)에 있는 해당 신호선(746)에 연결된다. Common signal lines D1 to Dn are connected to the signal line 746 in the display panel 724 via the analog switch 732.

표시 패널(724)에서는 재 설정 회로(726)가 공통 신호선 D1 내지 Dn에 연결되고, 재 설정 회로(728)가 신호선(746)에 연결된다. A display panel 724 in the reset circuit 726 is connected to the common signal lines D1 to Dn, the reset circuit 728 is coupled to signal line 746. 재 설정 회로(726,728)의 위치는도 44에 나타낸 것들로 제한되지 않는다. It is not the location of the reset circuit (726 728) limited to those shown in Figure 44. 예를 들어 재 설정 회로(726)는 표시부(724)의 외부에 제공된 구동기 IC 장치(722)의 표시 신호 출력부로 연결된다. For example, re-setting circuit 726 is connected to the display signal output portion of the driver IC device 722 is provided on the outside of the display section 724.

도 44에서 나타낸 바와 같이 구동기 IC 장치(722)는 공통 신호선 D1 내지 Dn에 연결된다. As shown in Fig 44 in the driver IC device 722 is connected to the common signal lines D1 to Dn. 구동기 IC 장치(722)는 상기 설명된 방법과 같은 방법으로 외부 데이터 구동기로부터 디지털 표시 신호를 수신하고 아날로그 출력 신호 D를 출력한다. Driver IC device 722 receives a digital display signal from outside the data driver in the same method as that described above, and outputs an analog output signal D. 구동기 IC 장치(722)로부터의 표시 신호 D는 시분할 형식으로 공통 신호선 D1 내지 Dn를 통해 블럭 단위로 표시 패널(724)로 전달된다. The display signal D in from the driver IC device 722 is transmitted to the block unit via the common signal lines D1 to Dn in a time division format to the display panel 724. 구동기 IC 장치(722)는 표시 패널(724)내에 제공될 수도 있다. Driver IC device 722 may be provided in the display panel 724.

아날로그 스위치(732)는 블럭 제어선 BL1 내지 BLn을 통해 아날로그 스위치(732)를 온 시키는 블럭 제어 신호 BL을 공급받는다. Analog switch 732 blocks the control line is supplied with a block control signal BL to through BL1 to BLn on the analog switch 732.

액정 표시 장치(740)를 구동할 때 게이트 신호 G는 게이트 구동 회로(742)로부터 주사선(744)의 하나(첫번째)로 인가되고 화소 TFT(616)의 게이트로 인가되어온 된다. When driving a liquid crystal display device 740, the gate signal G is applied to one (first) of the scanning line 744 from the gate driving circuit 742 is, which has been applied to the gate of the pixel TFT (616). 신호선(746)은 아날로그 스위치(732)를 통해 공통 신호선 D1 내지 Dn으로 전해진 표시 신호 D를 공급받는다. Signal line 746 is supplied to the display signal D passed on to the common signal lines D1 to Dn via the analog switch 732. 그다음 표시 신호 D가 화소 TFT(616)로 입력되어 온 된다. It is turned on then the display signal D is input to the pixel TFT (616).

공통 신호선 D1 내지 Dn의 전위는 리셋 회로(726)에 의해 소정 주기를 가진 참조 전위 Vrs로 리셋된다. Common signal lines D1 to Dn of the potential is reset to the reference potential Vrs having a predetermined cycle by a reset circuit (726). 더우기 신호선(746)의 전위는 리셋 회로(728)에 의해 소정 주기를 가진 참조 전위 Vrs로 리셋된다. Moreover, the potential of the signal line 746 is reset to the reference potential Vrs having a predetermined cycle by a reset circuit (728).

이제 도 44와 45를 참조 하여 액정 표시 장치(740)의 작동을 설명한다. Referring now to Figure 44 and 45 will be described the operation of the liquid crystal display device 740. 도 45는 표시 신호 D, 주사 신호 G, 블럭 제어 신호 BL 및 리셋 신호 R의 타이밍 차트이다. 45 is a timing chart of the display signal D, the scanning signal G, the block control signal BL, and a reset signal R.

도 45를 참조하면 고 레벨 주사 신호 G는 게이트 구동기 회로(742)로부터 표시 영역(725)으로 인가된다. Reference to Figure 45 when the high level scan signal G is applied to the display area 725 from the gate driver circuit 742. 그다음 블럭 제어 기간 Tb 동안 고 레벨로 유지되는 블럭 제어 신호 BL은 블럭 B1의 아날로그 스위치(732)로 인가되어 스위치들이 온 된다. Then the block is the control signal BL is maintained at a high level during the block period Tb is controlled to switch-on is applied to the analog switch 732 of the block B1. 이 때 표시 신호 D는 공통 신호선 D1 내지 Dn을 통해 구동기 IC 장치(722)로부터 블럭 B1으로 인가된다. At this time the display signal D is applied to the block B1 from the common signal line D1 to the driver IC device 722 through Dn.

표시 신호 D가 블럭 B1으로 인가된 후 리셋 신호 R이 표시 패널(724) 외부에 제공된 타이밍 생성 회로로부터 리셋 회로(726)로 공급된다. The display signal D is supplied from the timing generation circuit is reset signal R after being applied to the block B1 is provided outside the display panel 724, a reset circuit 726. 그러므로 리셋 회로(726)가 작동되어 공통 신호선 D1 내지 Dn의 전위를 리셋 전위 Vrs(예, Vcom)로 설정한다. Therefore, set to the reset circuit 726 is operated common signal lines D1 to Dn of the potential of the reset voltage Vrs (for example, Vcom).

그다음 고 레벨의 제어 신호 BL은 블럭 제어 기간 Tb 동안 블럭 B2의 아날로그 스위치(732)로 인가된다. Control signal BL of the next high level is applied to an analog switch 732 of the block B2 for the block control period Tb. 그러므로 상기 아날로그 스위치(732)가 온 된다. Therefore, the analog switch 732 is turned on. 이때 구동 IC 장치(722)로부터의 표시 신호 D는 블럭 제어 기간 Tb 동안 공통 신호선 D1 내지 Dn을 통해 블럭 B2로 공급된다. The display signal D from the drive IC unit 722 is supplied through a common signal lines D1 to Dn during the block period Tb control to block B2. 표시 신호 D가 블럭 B2로 인가된 후 리셋 신호 R은 타이밍 생성 회로로부터 리셋 회로(726)로 공급된다. After the display signal D is applied to a block B2 reset signal R is supplied from the timing generating circuit to the reset circuit 726. 그러므로 리셋 회로(726)가 작동되므로 공통 신호선 D1 내지 Dn의 전위가 리셋 전위 Vrs로 설정된다. Therefore, since the reset circuit 726 is active, the potential of the common signal lines D1 to Dn are set to the reset voltage Vrs.

상기 작동이 반복되고 표시 신호 D가 블럭 Bn으로 인가된다. The above operation is repeated a display signal D is applied to the block Bn. 그다음 공통 신호선 D1 내지 Dn의 전위는 리셋 회로(726)에 의해 리셋 전위 Vrs로 설정된다. Then the common potential of the signal lines D1 to Dn are set to the reset voltage Vrs by the reset circuit 726. 그다음 작동은 귀선 소거 기간 Tbk로 들어간다. Then operation enters a blanking period Tbk. 귀선 소거 기간 Tbk가 시작된 후 시간 Tb가 경과했을 때 표시 영역(725)으로의 주사 신호 G 입력은 저 레벨로 변동된다. Blanking period of the scanning signal G input to the display area 725 when Tbk is the time Tb has elapsed after the start of change is at a low level. 귀선 소거 기간 Tbk가 끝날 때 리셋 신호 R은 타이밍 생성 회로로부터 리셋 회로(728)로 공급된다. Reset signal R when the blanking period Tbk end is supplied from the timing generating circuit to the reset circuit 728. 그러므로 리셋 회로(728)가 작동되므로 신호선(726)의 전위가 리셋 전위 Vrs로 설정된다. Therefore, since the reset circuit 728 is operated, the potential of the signal line 726 is set to the reset voltage Vrs. 그다음 수평 주사 기간 Th가 끝난다. Then ends the horizontal scanning period Th. 그다음 다음의 주사선(744)이 구동되고 표시 신호 D가 순차적으로 블럭 B1 내지 Bn으로 공급된다. Then, the following scanning line 744 is driven and the display signal D in is supplied sequentially to the blocks B1 to Bn.

귀선 소거 기간 Tbk는 블럭 제어 기간 Tb보다 충분히 길고, Ton과 Toff가 각각 주사 신호 G의 상승 및 하강 시간을 나타내는 조건 Tbk > Tb + Ton + Toff를 만족시킨다. Blanking period Tbk is longer enough than the block control period Tb, Ton and therefore satisfies the condition Tbk> Tb + Toff + Ton Toff respectively representing the rise and fall times of the scanning signals G.

액정 표시 장치(740)에서는, 블럭 제어 신호 BL이 아날로그 스위치(732)로 인가될 수 있으므로 블럭 B1 내지 Bn의 모든 아날로그 스위치(732)는 하나의 수평 주사 기간 Th 동안 동시에 온 된다. In the liquid crystal display device 740, the block control signal BL so this can be applied to an analog switch 732 blocks B1 to all the analog switch 732 is turned on in the Bn at the same time for one horizontal scanning period Th.

상기 설명된 바와 같이, 블럭 B1 내지 Bn은 순차적으로 선택되어 온 된다.상기 언급된 블럭 순차 구동 작동을 구현하는 액정 표시 장치(740)에서의 블럭당 데이터 기입 시간 Tb는 (Th - Tbk)/n과 같다. As described above, the blocks B1 to Bn is turned on is selected in sequence the above-mentioned block data per block of the liquid crystal display 740 to implement a sequential drive operation the write period Tb is (Th - Tbk) / n and the like. 그러므로 액정 표시 장치(740)에는 더 작은 수 n의 블럭 제공된다면 데이터 가입 시간 Tb가 더 길게 설정될 수 있다. Therefore, if further provided with a block of a small number n of the liquid crystal display device 740 has data subscription time Tb may be set longer. 블럭당 데이터 기입 시간 Tb가 더 길어질수록 TFT(526)의 분산 특성 때문에 게이트 주사 신호 G의 상승 시간 Ton과 하강 시간 Toff 동안의 변차에 의해 덜 영향을 받는다. The more the longer data writing time Tb per block subjected to the less affected by the variance of the gate for the scanning signal G rising time Ton and time Toff of the falling due to dispersion characteristics of the TFT (526). 그러므로 각 블럭을 위한 데이터 기입 시간 Tb를 충분히 확보할 수 있고 레이저 주사 줄 또는 왜곡 선과 같은 표시 실패의 발생을 막을 수 있다. Therefore, it is possible to sufficiently ensure the data write time Tb for each block it is possible to prevent the occurrence of display failures, such as a laser scan line or lines and distortion.

리셋 회로(726)는 블럭 주사가 끝날 때마다 공통 신호선 D1 내지 Dn의 전위를 리셋 전위 Vrs로 리셋하고 리셋 회로(728)는 수평 주사가 끝날 때마다 신호선(746)의 전위를 리셋 전위 Vrs로 리셋한다. The reset circuit 726 resets the common signal lines D1 to Dn potential of each time the block scanning end with a reset voltage Vrs, and the reset circuit 728 is at the end of each horizontal scanning reset the potential of the signal line 746 to the reset voltage Vrs do. 그러므로 화소 TFT(616)의 상승 시간은 일정하게 될 수 있고 표시 신호 D를 기입하는 시간 역시 일정하게될 수 있다. Therefore, the rise time of the pixel TFT (616) may be constant, may be also a certain time for writing the display signal D. 더우기 신호선(746)의 전위가 주어진 기간를 가진 리셋 전위 Vrs로 리셋되므로 상부와 하부 패널에 위치한 화소 TFT(616)에서 일정한 off 전류가 흐를 수 있다. Moreover, since the potential of the signal line 746, a reset to the reset voltage Vrs has given giganreul can flow a constant current in the off-pixel TFT (616) located in the top and bottom panels. 그러므로 액정 표시 장치(740)는 명도가 일정한 고품질 표시를 실현할 수 있다. Therefore, the liquid crystal display device 740 has brightness can realize a predetermined high-quality display.

액정 표시 장치(740)는 리셋 회로(726) 또는 리셋 회로(728) 중 하나를 가질 수 있게 수정될 수도 있다. LCD device 740 may be modified able to have one of the reset circuit 726 or the reset circuit 728. 리셋 신호 R이 리셋 회로(726,728)로 인가되는 타이밍은 도 45에서 나타낸 것으로 제한되지는 않고, 본 발명의 개념이 만족되는 한 다른 타이밍으로 설정될 수도 있다. This reset signal R is not limited to the timing shown in Figure 45 is applied to the reset circuit (726 728), may be set to a different timing, the concept of the present invention be satisfied.

도 46은 블럭 제어 신호 BL, 리셋 신호 R 및 신호선(746)의 전위 간의 관계를 나타낸 타이밍 차트이다. 46 is a timing chart showing the relationship between the block control signal BL, a reset signal R and the potential of the signal line 746. 도 46에서 나타낸 바와 같이 블럭 B1과 관련된신호선(746)의 전위는 블럭 B1에 대한 제어 기간 동안 Vs이다. The potential of the signal line (746) associated with the block B1 as shown in Figure 46 is Vs during a control period for block B1. 리셋 신호 R은 블럭 B1 동안 제어 기간가 끝난 후 리셋 회로(726)로 공급된다. Reset signal R is supplied to the reset circuit 726 after giganga control for block B1. 더우기, 블럭 B1과 관련된 신호선(746)의 전위는 리셋 전위(기준 전위)인 Vcom으로 설정된다. Moreover, the potential of the signal line (746) associated with the block B1 is set to a reset potential (reference potential) Vcom. 마찬가지로, 리셋 신호 R은 블럭 B2 동안 제어 기간가 끝난 후 리셋 회로(726)로 공급되고, 블럭 B2와 관련된 신호선(746)의 전위는 리셋 전위(기준 전위)인 Vcom으로 설정된다. Similarly, after the reset signal R is ended while the block B2 control giganga is supplied to the reset circuit 726, the potential of the signal line (746) associated with the block B2 is set to the reset potential (reference potential) Vcom. 게다가, 리셋 신호 R은 블럭 Bn 동안 제어 기간가 끝난 후 리셋 회로(726)로 공급되고 신호선(746)의 전위는 리셋 전위(참조 전위)인 Vcom으로 설정된다. In addition, the reset signal R is supplied to the reset circuit 726 after the end of the block Bn for control giganga potential of the signal line 746 is set to the reset potential Vcom (the reference potential). 리셋 전위 Vrs는 Vcom으로 제한되지 않지만 다른 전위 레벨로 제한될 수 있다. Reset voltage Vrs is not limited to Vcom it may be limited to a different potential level.

리셋 전위 Vrs가 Vcom인 경우에서, 표시 패널(724)의 상부 및 하부에 있는 화소 TFT(616)의 소스 전위는 표시 신호 D에 대한 기입 기간 외의 시간에 Vcom으로 설정된다. In the case of reset voltage Vrs is Vcom, the source potential of the pixel TFT (616) in the top and bottom of the display panel 724 is set to a time other than the write-in period Vcom to the display signal D. 이 때, 대략 동등한 off 전류가 표시 패널(724)의 상부 및 하부에 있는 화소 TFT(616)에서 흐른다. At this time, the flows in the pixel TFT (616) in the upper and lower parts of the substantially equal currents off the display panel 724. 그러므로 표시 패널(724)의 상부 및 하부에 있는 화소 TFT(616)의 유효 전압은 거의 서로 같으므로 뒤집힌 사선 표시가 방지될 수 있다. Therefore, the effective voltage of the pixel TFT (616) in the top and bottom of the display panel 724 are substantially same with each other can be prevented, so that an inverted diagonal display.

도 47에서 나타낸 바와 같이, 리셋 전위 Vrs의 극성은 표시 신호 D의 극성에 따라 변동될 수 있다. As it is shown in Figure 47, the polarity of the reset voltage Vrs can be varied depending on the polarity of the display signal D. 도 47에서 표시 신호 D의 극성은 리셋 전위 Vrs의 극성과 같다. Polarity of the display signal D in Fig. 47 is the same as the polarity of the reset voltage Vrs. 예를 들어, 표시 신호 D가 ±Vmin 내지 ±Vmax 사이의 범위를 가질 때 리셋 전위 Vrs는 Vrs = ±Vmin으로 획정된다. For example, the display signal D ± ± Vmin to Vmax reset voltage Vrs time range from between is defining the Vrs = ± Vmin.

도 48과 49는 설정 전위 Vrs의 극성이 변동될 때 유발되는 표시 신호 D의 전위에서의 변동을 각각 나타낸 파형도이다. 48 and 49 is respectively shown a waveform of variation in the potential of the display signal D that is caused when the polarity of the set voltage Vrs change. 특히, 도 48은 Vrs = ±Vm일 때 관찰된 표시 신호 D의 전위 변동을 나타낸다. In particular, Figure 48 illustrates a potential variation of the display signal D observed when the Vrs = ± Vm. 도 49는 Vrs = ±1/2 49 is Vrs = ± 1/2 Vs일 때 관찰된 표시신호 D의 전위 변동을 나타낸다. When Vs represents the potential variation of the observed display signal D.

도 48과 49에서 나타낸 바와 같이, 리셋 전위 Vrs를 ±Vmin 또는 ±1/2 The reset voltage Vrs, as shown in Fig. 48 and 49 ± Vmin or ± 1/2 Vs로 설정함으로써 전위 Vcom으로부터 상승에 필요한 시간민큼 표시 신호 D의 기입 시간을 감소할 수 있다. From the potential Vcom by setting Vs can reduce the time minkeum write time of the display signal D required for the rise. 더우기, 공통 신호선 D1 내지 Dn과 신호선(746)이 소정 주기를 가지고 리셋되기 때문에 아날로그 스위치(732)의 특성 분산에 기인한 표시 신호 D의 상승 시간들 Tr 간의 차를 크게 줄일 수 있다. Moreover, since the common signal lines D1 to Dn and the signal line 746 has a predetermined reset period can be reduced greatly the difference between the rise time Tr of the display signal D due to the dispersion characteristics of the analog switch 732. 게다가, 리셋 전위 Vrs를 ±Vmin 또는 ±1/2 Moreover, the reset voltage Vrs ± Vmin or ± 1/2 Vs로 설정함으로써 예비 바이어스(priming bias)가 아날로그 스위치(732)로 인가된다. By setting the pre-bias Vs (priming bias) it is applied to the analog switch 732. 그러므로 증가된 초기 충전 전류가 표시 신호 D의 기입시간에 신호선(746)에서 흐르므로 표시 신호 D는 고속으로 화소 TFT(616)로 기입될 수 있다. Therefore, because the increase in the initial charge current flows from the signal line 746 to the write time of the display signal D display signal D may be written to the pixel TFT (616) at a high speed. 도 49에서 나타낸 바와 같이, Vrs = ±1/2 As shown in Figure 49, Vrs = ± 1/2 Vs일 때면 표시 신호 D의 상승 시간은 표시 신호 D의 레벨과 관계없이 거의 일정하게 될 수 있다. When work Vs the rise time of the display signal D can be substantially constant regardless of the level of the display signal D.

도 50A와 50B는 리셋 전위가 필드 반전된 액정 표시 장치(740)에서의 리셋 전위 Vrs의 극성을 나타낸다. Figure 50A and 50B shows the polarity of the reset voltage Vrs of the liquid crystal display 740, the reset potential is reversed field. 도 50A에서 나타낸 바와 같이, 포지티브 필드일 때 표시 영역(725)에서의 모든 신호선(746)은 포지티브 리셋 전위 +Vrs로 설정된다. As shown in Figure 50A, all the signal lines 746 in the display region 725. When a positive field is set to a positive reset voltage Vrs +. 도 50B에서 나타낸 바와 같이, 네가티브 필드일 때 표시 영역(725)에서의 모든 신호선(746)은 네가티브 리셋 전위 -Vrs로 설정된다. As shown in 50B, all the signal lines 746 in the display region 725 when a negative field is set to a negative reset voltage -Vrs. 도 51은 표시 신호 D, 리셋 신호 R 및 리셋 신호 Vrs의 타이밍 차트이다. 51 is a timing chart of the display signal D, the reset signal R and the reset signal Vrs.

도 52A와 52B는 리셋 전위가 점(dot) 반전된(H/V 선 반전된) 액정 표시 장치(740)에서의 리셋 전위 Vrs의 극성을 나타낸다. Figure 52A and 52B shows the polarity of the reset voltage Vrs of the liquid crystal display 740 (the H / V line inversion) the reset potential point (dot) inverted. 도 52A에서 나타낸 바와 같이, 포지티브 필드일 때 짝수 신호선(746)의 리셋 전위 Vrs1은 포지티브 리셋 전위+Vrs이고, 홀수 신호선(746)의 리셋 전위 Vrs2은 네가티브 리셋 전위 -Vrs이다. As shown in 52A, the reset potential Vrs1 the even signal line 746. When a positive field is a reset voltage Vrs2 of a positive reset voltage Vrs +, odd-numbered signal line 746 is a negative reset voltage -Vrs. 도 52B에서 나타낸 바와 같이, 네가티브 필드일 때 짝수 신호선(746)의 리셋 전위 -Vrs1은 네가티브 리셋 전위 -Vrs이고, 홀수 신호선(746)의 리셋 전위 +Vrs2은 포지티브 리셋 전위 +Vrs이다. Is also, -Vrs1 reset potential of the even signal line 746 when a negative field is the negative -Vrs reset potential, reset potential + Vrs2 the odd signal line 746 is a positive reset voltage Vrs + As shown in 52B. 리셋 전위 Vrs1과 Vrs2의 극성은 필드 기준으로 매 선마다 변동된다. The polarity of the reset voltage and Vrs1 Vrs2 is variable for each line of a field basis.

도 53은 리셋 전위 Vrs1과 Vrs2가 H/V 선 형식으로 반전된 액정 표시 장치(740)에서의 리셋 전위 Vrs1과 Vrs2와 리셋 신호 R과 주사 신호 G와 표시 신호 D를 나타낸다. Figure 53 shows the reset voltage Vrs2 Vrs1 and the reset signal R and the scanning signal G and the display signal D in the reset potential Vrs1 Vrs2 and the liquid crystal display device 740 is inverted to form H / V line.

본 발명에서의 제 5 실시예의 개념은 블럭 순차 구동형 액정 표시 장치(740)에 제한되지는 않지만 점 순차 구동형 액정 표시 장치 또는 선 순차 구동형 액정 표시 장치에 적용될 수 있다. A fifth exemplary embodiment of the present invention concept can be applied to a block-sequential driving type, but are not limited to the liquid crystal display device 740, the dot-sequential drive or line-sequential driving type liquid crystal display device liquid crystal display device.

도 54는 제 5 실시예의 개념이 적용된 점 순차 구동형 액정 표시 장치(750)를 나타낸다. Figure 54 shows a fifth embodiment of the concept of point sequential driving type liquid crystal display device 750 is applied. 도 54에서 나타낸 바와 같이, 장치(750)는 공통 신호선 D1 내지 Dn, p 채널 폴리실리콘 TFT의 아날로그 스위치(732), 게이트 구동기 회로(742), 표시 영역(725), 쉬프트 레지스터 회로(752)와 버퍼 회로(754)를 포함한다. As shown in Figure 54, the device 750 is a common signal lines D1 to Dn, p-channel poly-analog switch 732, a gate driver circuit 742, display area 725, the shift register circuit 752 of the silicon TFT and a buffer circuit (754). 도 54에서 상기 언급된 장치(710,720,730,740)의 같은 부분들은 같은 참조 번호들을 부여 한다. As part of the apparatus (710 720 730 740) referred to above in FIG. 54 are given the same reference numbers.

쉬프트 레지스터 회로(742)와 버퍼 회로(754)는 아날로그 스위치(732)를 제어하기 위한 아날로그 스위치 신호 A를 생성하는 타이밍 생성 회로를 형성한다. The shift register circuit 742 and buffer circuit 754 forms a timing generation circuit for generating an analog switch A signal for controlling the analog switch 732. 쉬프트 레지스터 회로(752)는 시작 펄스 SP와 클럭 신호 CL 및 /CL을 공급받는다. The shift register circuit 752 is supplied with the start pulse SP and the clock signal CL and / CL. 쉬프트 레지스터 회로(752)의 작동 주파수는 예를 들어 0.5MHz이다. Operating frequency of the shift register circuit 752 is 0.5MHz, for example.

주사선(744)과 신호선(746)은 표시 영역(725)에 행렬 형태로 배치된다. Scan lines 744 and signal lines 746 are arranged in matrix form in the display area 725. 화소 TFT(714)는 주사선(744)과 신호선(746)이 서로 교차하는 교차점에 각각 제공된다. A pixel TFT (714) is provided to each intersection of the scanning lines cross each other (744) and the signal line 746.

아날로그 스위치 제어 신호 A는 쉬프트 레지스터 회로(752)와 버퍼 회로(754)의 조합에 의해 아날로그 스위치(732)로 인가된다. An analog switch control signal A is applied to the analog switch 732 by a combination of a shift register circuit 752 and buffer circuit 754.

액정 표시 장치(750)를 구동할 때 게이트 신호 G가 게이트 구동기 회로(742)로부터 주사선(744) 중 하나로(첫번째) 인가되고 화소 TFT(616)의 게이트로 인가되어 온 된다. Applied to one of the gate signal G when driving the liquid crystal display device 750, the gate driver circuit 742 from the scan line 744 (the first) it is turned on and is applied to the gate of the pixel TFT (616). 신호선(746)으로 아날로그 스위치(732)를 통해 공통 신호선 D1 내지 Dn으로 전해진 표시 신호 D가 공급된다. The common signal lines D1 to Dn to the display signal D passed on to the signal line 746 via the analog switch 732 is supplied. 그다음 표시 신호 D는 이미 온 된 화소 TFT(616)로 입력된다. Then the display signal D is input to an already-on pixel TFT (616).

공통 신호선 D1 내지 Dn의 전위는 리셋 회로(726)에 의해 소정 주기를 가진 참조 전위 Vrs(예를 들어, Vcom)로 리셋된다. Common signal lines D1 to Dn of the potential is reset to the reference potential Vrs (e.g., Vcom) with a predetermined period by the reset circuit 726. 더우기, 신호선(746)의 전위는 리셋 회로(728)에 의해 소정 주기를 가진 참조 전위 Vrs로 리셋된다. Moreover, the potential of the signal line 746 is reset to the reference potential Vrs having a predetermined cycle by a reset circuit (728).

리셋 회로(726)는 매 블럭 주사가 끝날 때마다 공통 신호선 D1 내지 Dn의 전위를 리셋 전위 Vrs로 리셋하고, 리셋 회로(728)는 매 수평 주사가 끝날 때마다 신호선(746)의 전위를 리셋 전위 Vrs로 리셋한다. Reset circuit 726 at the end of each sheet block scanning and resets the potential of the common signal lines D1 to Dn to the reset voltage Vrs, the reset circuit 728 is the potential the potential of the signal line 746 at the end of each sheet a horizontal scanning reset reset to Vrs. 그러므로 화소 TFT(616)의 상승 시간은 일정하게 될 수 있고 표시 신호 D를 기입하는 일정한 시간 역시 획득될 수 있다. Therefore, the rise time of the pixel TFT (616) can be obtained also for a period of time indicate the number and the display signal D is constant. 더우기 신호선(746)의 전위가 소정 주기를 가진 리셋 전위 Vrs로 리셋되므로 상부와 하부 패널에 위치한 화소 TFT(616)에서 일정한 off 전류가 흐를 수 있다. Moreover, since the potential of the signal line 746, a reset to the reset voltage Vrs has a predetermined period can flow a constant current in the off-pixel TFT (616) located in the top and bottom panels. 그러므로 액정 표시 장치(750)는 명도가 일정한 고품질 표시를 실현 가능하다. Therefore, the liquid crystal display device 750 can be realized a uniform brightness is high-quality display.

도 55는 점 순차 구동형 액정 표시 장치(760)를 나타낸다. Figure 55 shows the point-sequential driving type liquid crystal display device 760. 도 55에서 나타낸 바와 같이 액정 표시 장치(760)는 구동기 IC 장치(722), 표시 영역(725), 리셋 회로(726,728), 게이트 구동기 회로(742) 및 작동 증폭기(762)를 포함한다. A liquid crystal display device 760. As shown in FIG 55 includes a driver IC device 722, a display region 725, reset circuitry (726 728), a gate driver circuit 742 and operational amplifier 762. 도 55에서 상기 언급된 액정 표시 장치(710,720,730,740,750)의 같은 부분들은 같은 참조 번호들을 부여 한다. As part of a liquid crystal display device (710,720,730,740,750) it is only mentioned in Figure 55 are assigned the same reference numbers.

리셋 회로(726)는 구동기 IC 장치(722)와 작동 증폭기(762) 간에 제공되고 신호선(746)에 연결된다. The reset circuit 726 is provided between the driver IC device 722 and operation amplifier 762 is connected to the signal line 746.

액정 표시 장치(760)를 구동할 때 게이트 신호 G가 게이트 구동기 회로(742)로부터 주사선(744) 중 하나로(첫번째) 인가되고 화소 TFT(616)의 게이트로 인가되어 온 된다. Applied to one of the gate signal G when driving the liquid crystal display device 760, the gate driver circuit 742 from the scan line 744 (the first) it is turned on and is applied to the gate of the pixel TFT (616). 신호선(746)에는 아날로그 스위치(732)를 통해 공통 신호선 D1 내지 Dn으로 전해진 표시 신호 D가 공급된다. Signal line 746 is supplied to the display signal D passed on to the common signal lines D1 to Dn via the analog switch 732. 그다음 표시 신호 D는 이미 온 된 화소 TFT(616)로 입력된다. Then the display signal D is input to an already-on pixel TFT (616).

리셋 회로(726)는 소정 주기를 가진 타이밍 생성 회로(도 55에 나타나 있지 않음)로 부터 리셋 신호 R을 공급받고 구동기 IC 장치(722)와 작동 증폭기(762) 간의 신호선(746)의 전위를 리셋 전위 Vrs(예,Vcom)로 리셋한다. The reset circuit 726 is the potential of the signal line 746 between a timing generation circuit (not shown in Fig. 55) being supplied to the reset signal R from the driver IC device 722 and operation amplifier 762 with a predetermined cycle reset The reset voltage Vrs to the (for example, Vcom). 리셋 회로(728)는 리셋 신호 R을 공급받고 신호선(746)을 리셋 전위 Vrs로 리셋한다. The reset circuit 728 resets the signal line 746 to the reset voltage Vrs being supplied to the reset signal R.

리셋 회로(726,728)는 신호선(746)의 전위를 리셋 전위 Vrs로 리셋한다. A reset circuit (726 728) resets the potential of the signal line 746 to the reset voltage Vrs. 그러므로 화소 TFT(616)의 전위의 상승 시간 Tr은 균등하게 되고 일정하게 된다. Therefore, the rise time Tr of the potential of the pixel TFT (616) is to evenly and constant. 그 결과로, 표시 신호 D를 기입하는 시간 역시 일정하게 할 수 있다. As a result, the time for writing the display signal D can be made also constant. 더우기, 신호선(746)의 전위는 소정 주기를 가진 리셋 전위 Vrs로 리셋되므로 일정한 Off전류가 상부 및 하부 패널부에 위치한 화소 TFT(616)에서 흐를 수 있다. Moreover, the potential of the signal line 746 is a constant current so Off reset to the reset voltage Vrs having a predetermined period to flow in the pixel TFT (616) located in the upper and lower panel portions. 그러므로 액정 표시 장치(760)는 명도가 일정한 고품질 표시를 실현 가능하다. Therefore, the liquid crystal display device 760 can achieve a uniform brightness display quality.

작동 증폭기(762)는 아날로그 스위치(732)로 대체될 수 있다. Operational amplifier 762 may be replaced with an analog switch 732.

도 56은 선 순차 구동형 액정 표시 장치(770)를 나타낸다. Figure 56 shows the liquid crystal display device 770, line-sequential driving type. 도 56에서 나타낸 바와 같이 액정 표시 장치(770)는 구동기 IC 장치(772), 표시 영역(725), 리셋 회로(728)와 게이트측 구동기 IC 장치(774)를 포함한다. A liquid crystal display device 770. As shown in FIG 56 includes a driver IC device 772, the display area 725, a reset circuit 728 and the gate side driver IC device 774. 도 56에서 상기 언급된 액정 표시 장치(710,720,730,740,750,760)의 같은 부분들은 같은 참조 번호들을 부여 한다. As part of a liquid crystal display (710720730740750760) mentioned above in Figure 56 are assigned the same reference numbers.

액정 표시 장치(770)를 구동할 때 게이트 신호 G가 게이트 구동기 회로(774)로부터 주사선(744) 중 하나로(첫번째) 인가되고 화소 TFT(616)의 게이트로 인가되어 온 된다. Applied to one of the gate signal G when driving the liquid crystal display device 770, the gate driver circuit 774 from the scan line 744 (the first) it is turned on and is applied to the gate of the pixel TFT (616). 신호선(746)으로 아날로그 스위치(732)를 통해 구동기 IC 장치(772)로부터 공통 신호선 D1 내지 Dn으로 전해진 표시 신호 D가 공급된다. The common signal lines D1 to Dn from a display signal D passed on to the signal line 746 to an analog switch 732, a driver IC device 772 is supplied through. 그다음 표시 신호 D는 이미 온 된 화소 TFT(616)로 입력된다. Then the display signal D is input to an already-on pixel TFT (616).

리셋 회로(728)는 소정 주기를 가진 타이밍 생성 회로(도 55에 나타나 있지 않음)로 부터 리셋 신호 R을 공급받고 구동기 IC 장치(722)와 작동 증폭기(762) 간의 신호선(746)의 전위를 리셋 전위 Vrs(예,Vcom)로 리셋한다. The reset circuit 728 is the potential of the signal line 746 between a timing generation circuit (not shown in Fig. 55) being supplied to the reset signal R from the driver IC device 722 and operation amplifier 762 with a predetermined cycle reset The reset voltage Vrs to the (for example, Vcom). 리셋 회로(728)는 리셋 신호 R을 공급받고 신호선(746)을 리셋 전위 Vrs로 리셋한다. The reset circuit 728 resets the signal line 746 to the reset voltage Vrs being supplied to the reset signal R.

리셋 회로(728)는 신호선(746)의 전위를 리셋 전위 Vrs로 리셋한다. The reset circuit 728 resets the potential of the signal line 746 to the reset voltage Vrs. 그러므로 화소 TFT(616)의 전위의 상승 시간 Tr은 균등하게 되고 일정하게 된다. Therefore, the rise time Tr of the potential of the pixel TFT (616) is to evenly and constant. 그 결과로, 표시 신호 D를 기입하는 시간 역시 일정하게 될 수 있다. As a result, the time for writing the display signal D may also be constant. 더우기, 신호선(746)의 전위는 소정 주기를 가진 리셋 전위 Vrs로 리셋되므로 일정한 Off 전류가 상부 및 하부 패널부에 위치한 화소 TFT(616)에서 흐를 수 있다. Moreover, the potential of the signal line 746 is a constant current so Off reset to the reset voltage Vrs having a predetermined period to flow in the pixel TFT (616) located in the upper and lower panel portions. 그러므로 액정 표시 장치(760)는 명도가 일정한 고품질 표시를 실현 가능하다. Therefore, the liquid crystal display device 760 can achieve a uniform brightness display quality.

액정 표시 장치(770)는 리셋 회로(726)가 구동기 IC 장치(772)로 연결되고 신호선(746)의 전위가 소정 주기를 가진 리셋 전위 Vrs로 리셋되게 수정될 수 있다. LCD device 770 may be reset circuit 726 is modified to be connected to a drive IC device 772 and the potential of the signal line 746, a reset to the reset voltage Vrs has a predetermined period. 구동기 IC 장치(772)의 수와 구동기 IC 장치(774)의 수는 주사선(744) 및 신호선(746)의 수와 구동기 IC 장치(772,774)의 구동 능력을 고려하여 선택될 수 있다. The number of the number of driver IC device 772 and the driver IC device 774 may be selected in view of the drivability of the driver IC and the number of devices (772 774) of the scanning lines 744 and signal lines 746.

본 발명은 특히 발표된 실시예들로 국한되지 않고 발명의 범주를 벗어 나지 않는 한 변이와 수정이 만들어 질 수 있다. The invention may be the one side and modifications that are born out of the scope of the invention is not limited to the particular embodiments presented made. 예를 들어, 상기 실시예들의 개념은 무작위로 조합될 수 있다. For example, the concept of the above embodiments may be combined in random.

본 출원은 일본 우선권 출원 번호 10-305890, 10-306151, 11-013431에 근거를 두며 모든 내용이 여기에 포함된다. This application is all the more dumyeo based on Japanese priority application No. 10-305890, 10-306151, 11-013431 are incorporated herein.

이상 설명한 바와 같이 본 발명에 의하면, 각 블럭마다 데이터 기입 시간 Tb를 충분히 확보할 수 있고 레이저 주사 줄 또는 왜곡 선과 같은 표시 실패의 발생을 박을 수 있다. Or more, according to the present invention as described above, each block can be sufficiently secured for a data write time Tb, and the foil may be the occurrence of display failures, such as a laser scan line or lines and distortion. 더욱이 블럭당 데이터 기입 시간 Tb가 분할된 점 순차 구동 방식보다 길게 설정할 수 있으므로 표시 신호 D와 블럭 제어 신호 BL의 주파수를 줄일수 있어 액정 표시 장치의 생산량 및 생산 마진을 상당히 향상할 수 있다. Furthermore, it may set a long data programming time Tb is divided per block than a point sequential driving method can reduce the frequency of the display signal D and the block control signal BL can significantly improve the production yield and the margin of the liquid crystal display device.

또한, 신호선의 관련 전위를 리셋함으로써 화소 전위의 상승 시간을 일정하게 하고 화소내의 off 전류를 균등하게 하여 명도가 일정한 고품질 액정 표시 장치를 구현할 수 있다. Further, it is possible by resetting the potential of the signal line related to a constant rise time of the pixel potential, and implement a constant high quality liquid crystal display device is to equalize the brightness of the off current in the pixel.

Claims (18)

  1. 블럭으로 분할된 표시부, The display is divided into blocks,
    상기 표시부에 배치된 주사선을 하나씩 구동하는 게이트 구동기 및 And a gate driver for driving the one scanning line disposed in the display section
    상기 게이트 구동기에 의해 구동되는 주사선들 중 하나와 연결되며 블럭 제어 신호에 따라 순차적으로 선택되는 블럭들 중 하나에 위치하는 화소에 공통 신호선을 통해 표시신호를 공급하는 데이타 구동기를 포함하는 것을 특징으로 하는 액정 표시 장치. Associated with one of the scan lines driven by the gate driver, and comprising a data driver for supplying a display signal through the common signal line to a pixel which is located in one of the blocks are sequentially selected according to the block control signal a liquid crystal display device.
  2. 제 1항에 있어서, 분할된 영역들이 상기 블럭들에 상응하도록 획정되고, 상기 각각의 분할된 영역은 각각의 블럭 제어선의 폭을 갖는 것을 특징으로 하는 액정 표시 장치. The method of claim 1, wherein the divided regions are defining so as to correspond to said block, the divided areas of each of the liquid crystal display device, characterized in that with each block of the line width control.
  3. 매트릭스 형태로 배치된 화소를 갖는 표시부, A display having pixels arranged in a matrix form,
    상기 화소에 연결된 신호선 및 주사선, Signal lines and scanning lines connected to the pixels,
    표시 신호를 상기 신호선으로 공급하는 데이터 구동기 및 A data driver for supplying a display signal to the signal line, and
    상기 신호선의 전위를 주어진 주기를 갖는 미리 결정된 전위로 리셋하는 리셋 회로를 포함하는 것을 특징으로 하는 액정 표시 장치. A liquid crystal display device comprising: a reset circuit for resetting the potential of the signal line to a predetermined voltage having a given period.
  4. 매트릭스 형태로 배치된 화소를 갖는 표시부, A display having pixels arranged in a matrix form,
    상기 화소에 연결된 신호선 및 주사선, Signal lines and scanning lines connected to the pixels,
    상기 신호선에 각각 연결된 아날로그 스위치, Each analog switch connected to the signal line,
    공통 신호선을 통해 아날로그 스위치에 연결되며 상기 아날로그 스위치를 통해 상기 신호선으로 표시 신호를 공급하는 데이터 구동기, 및 Through a common signal line is connected to the analog switch data driver for supplying a display signal to the signal line through the analog switch, and
    상기 신호선 및 공통 신호선의 전위를 주어진 주기를 갖는 미리 결정된 전위로 리셋하는 리셋 회로를 포함하는 것을 특징으로 하는 액정 표시 장치. A liquid crystal display device comprising: a reset circuit for resetting the potential of the signal line and the common signal line to a predetermined voltage having a given period.
  5. 매트릭스 형태로 배치된 화소를 가지며 블럭들로 분할된 표시부, Has the pixels arranged in matrix form in the display unit divided into blocks,
    상기 화소에 연결된 신호선 및 주사선, Signal lines and scanning lines connected to the pixels,
    상기 신호선에 각각 연결되며 상기 블록에 설치된 아날로그 스위치, Are respectively connected to the signal line analog switch provided in said block,
    공통 신호선을 통해 상기 아날로그 스위치에 연결되며 블럭 제어 신호에 따라 순차적으로 선택된 블럭들 중 하나에 설치된 아날로그 스위치를 통해 상기 신호선으로 표시 신호를 공급하는 데이터 구동기, 및 The data driver via a common signal line coupled to the analog switch for supplying a display signal to the signal line through the analog switch installed in one of the sequentially selected block by block in accordance with the control signal, and
    상기 신호선의 전위를 주어진 주기를 갖는 미리 결정된 전위로 리셋하는 리셋 회로를 포함하는 것을 특징으로 하는 액정 표시 장치. A liquid crystal display device comprising: a reset circuit for resetting the potential of the signal line to a predetermined voltage having a given period.
  6. 제1항에 있어서, 상기 블럭 제어 신호를 생성하는 블럭 제어 신호 생성부를 더 포함하는 것을 특징으로 하는 액정 표시 장치. The method of claim 1, wherein the liquid crystal display device according to claim 1, further comprising: a block generating a control signal for generating the control signal blocks.
  7. 제1항에 있어서, 블럭들 내에 위치하고 상기 공통 신호선들과 화소들 사이에 제공되는 아날로그 스위치들을 더 포함하고, 상기 블럭 제어 신호에 의해 선택된 블럭들 중 하나에 위치하는 상기 아날로그 스위치들은 동시에 활성화되는 것을 특징으로 하는 액정 표시 장치. According to claim 1, positioned within the block that is further comprises an analog switch provided between the common signal line of the pixel, and the analog switch which is located in one of the selected blocks by the block control signals are active at the same time the liquid crystal display device according to claim.
  8. 제1항에 있어서, 상기 데이타 구동기는 인가된 디지탈 신호로부터 표시신호를 생성하고, 상기 블럭 제어 신호에 따라 선택된 블럭들 중 하나에 표시신호를 인가하는 표시신호 생성부를 더 포함하는 것을 특징으로 하는 액정 표시 장치. The method of claim 1, wherein the liquid crystal, characterized in that the data driver comprises generating a display signal from the applied digital signal, and a display signal generator for applying a display signal to one of a selected block in response to the block control signal further display device.
  9. 제2항에 있어서, 하기에 기술된 식 The method of claim 2 wherein the formula described below
    w = (Wo - (n-1)S)/n w = (Wo - (n-1) S) / n
    를 만족시키는 것을 특징으로 하는 액정 표시 장치. A liquid crystal display device, characterized in that to satisfy.
    (여기서, Wo는 분할된 영역들의 각각의 폭을 나타내고, w는 블럭 제어 신호선들의 폭을 나타내고, n은 블럭 제어선들의 수를 나타내고, S는 블럭 제어선들 중 인접한 블럭 제어선들의 사이의 간격을 나타냄.) (Wherein, Wo is the distance between a denotes a width of each of the of the divided areas, w denotes the width of the block control signal line, n is the number of block control lines, S is adjacent ones of block control lines block control lines It represents.)
  10. 제2항에 있어서, 각각의 분할된 영역 내의 블럭 제어선의 폭은 각각의 분할된 영역 내의 블럭 제어선이 블럭 제어선의 시작점들로부터 끝점들까지 측정된 거의 균일한 저항값을 갖도록 선택되는 것을 특징으로 하는 액정 표시 장치. The method of claim 2, wherein the block control of the line width in each of the divided areas being selected to have a substantially uniform resistance value measured up to the end point from each of the block control lines within the divided areas is the block control of the line start point the liquid crystal display apparatus.
  11. 제2항에 있어서, 상기 블럭들 중 동일한 하나 내에 배치된 상기 스위치 소자들을 연결하는 신호선을 더 포함하며, 대응하는 상기 블럭 신호선들 중의 하나는 스위치 소자들을 접속하는 신호선의 중심부에 연결되는 것을 특징으로 하는 액정 표시 장치. The method of claim 2, wherein the blocks and in further comprising a signal line connecting said switching elements disposed in the same one, one of the corresponding said block signal that is being connected in the center of the signal line for connecting the switch elements the liquid crystal display apparatus.
  12. 제1항에 있어서, 각각의 블럭은 블럭 제어선의 시작점들로부터 끝점까지 측정된 블럭 제어선들의 저항값들의 차이가 감소될 수 있도록 상기 블럭 제어선의 각각의 저항율을 갖는 것을 특징으로 하는 액정 표시 장치. The method of claim 1, wherein each block is a liquid crystal display device, characterized in that with each of the resistivity of the block control lines to be reduced in the difference of resistance value of the block control lines measured from the starting point of the line block control to the end point.
  13. 제3항 또는 제4항에 있어서, 상기 리셋 회로는 상기 신호선에 접속되는 것을 특징으로 하는 액정 표시 장치. According to claim 3 or claim 4, wherein said reset circuit is a liquid crystal display device, characterized in that connected to the signal line.
  14. 제3항 또는 제4항에 있어서, 상기 리셋 회로는 상기 구동기의 출력부에 접속되는 것을 특징으로 하는 액정 표시 장치. According to claim 3 or claim 4, wherein said reset circuit is a liquid crystal display device, characterized in that connected to the output of the actuator.
  15. 제3항 또는 제4항에 있어서, 상기 리셋 회로는 상기 신호선에 접속된 제1 리셋 회로 및 상기 구동기의 출력부에 접속된 제2 리셋 회로를 포함하는 것을 특징으로 하는 액정 표시 장치. According to claim 3 or claim 4, wherein said reset circuit is a liquid crystal display device characterized in that it comprises a second reset circuit connected to the part 1 a reset circuit and an output of the driver connected to the signal line.
  16. 제4항에 있어서, 상기 리셋 회로는 상기 공통 신호선에 접속되는 것을 특징으로 하는 액정 표시 장치. The method of claim 4, wherein said reset circuit is a liquid crystal display device, characterized in that connected to the common signal line.
  17. 제4항에 있어서, 상기 리셋 회로는 상기 신호선에 접속된 제1 리셋 회로와 상기 구동기의 출력부 또는 공통 신호선 중 하나에 접속된 제2 리셋 회로를 포함하는 것을 특징으로 하는 액정 표시 장치. The method of claim 4, wherein said reset circuit is a liquid crystal display device characterized in that it comprises a second reset circuit connected to one of the first output unit, or the common signal line of the reset circuit and the driver connected to the signal line.
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