JP2005024698A - 表示装置およびその駆動方法 - Google Patents
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Abstract
【課題】画素内部の能動素子のしきい値のバラツキはもとより、移動度のバラツキによらず、安定かつ正確に各画素の発光素子に所望の値の電流を供給でき、高品位な画像を表示することが可能な表示装置およびその駆動方法を提供する。
【解決手段】電流転送回路１０８は画素ユニット２００内の各画素回路１０１−１〜１０１−２０においてオートゼロ動作を行う前に、ＴＦＴ１３２，１３３がオンされて２０Ｈの時間をかけて基準電流供給線ＩＳＬ１０１の基準電流Ｉｒｅｆをサンプルホールドし、２０Ｈ期間して、ＴＦＴ１３２，１３３がオフされた後、ＴＦＴ１３４が２０Ｈの期間オン状態に保持されて、サンプルホールドした基準電流Ｉｒｅｆを基準電流転送線ＩＴＬ１０１に出力転送する。各画素回路１０１〜１０１−２０はそれぞれ１Ｈの期間に基準電流転送線ＩＴＬ１０１に転送される基準電流Ｉｒｅｆの取り込みを順次に行いオートゼロ動作を行う。
【選択図】 図２
【解決手段】電流転送回路１０８は画素ユニット２００内の各画素回路１０１−１〜１０１−２０においてオートゼロ動作を行う前に、ＴＦＴ１３２，１３３がオンされて２０Ｈの時間をかけて基準電流供給線ＩＳＬ１０１の基準電流Ｉｒｅｆをサンプルホールドし、２０Ｈ期間して、ＴＦＴ１３２，１３３がオフされた後、ＴＦＴ１３４が２０Ｈの期間オン状態に保持されて、サンプルホールドした基準電流Ｉｒｅｆを基準電流転送線ＩＴＬ１０１に出力転送する。各画素回路１０１〜１０１−２０はそれぞれ１Ｈの期間に基準電流転送線ＩＴＬ１０１に転送される基準電流Ｉｒｅｆの取り込みを順次に行いオートゼロ動作を行う。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は、有機ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ ）ディスプレイなどの、電流値によって輝度が制御される電気光学素子を有する画素回路がマトリクス状に配列された画像表示装置のうち、特に各画素回路内部に設けられた絶縁ゲート型電界効果トランジスタによって電気光学素子に流れる電流値が制御される、いわゆるアクティブマトリクス型画像表示装置およびその駆動方法に関するものである。
【０００２】
【従来の技術】
画像表示装置、たとえば液晶ディスプレイなどでは、多数の画素をマトリクス状に並べ、表示すべき画像情報に応じて画素毎に光強度を制御することによって画像を表示する。
これは有機ＥＬディスプレイなどにおいても同様であるが、有機ＥＬディスプレイは各画素回路に発光素子を有する、いわゆる自発光型のディスプレイであり、液晶ディスプレイに比べて画像の視認性が高い、バックライトが不要、応答速度が速い、等の利点を有する。
また、各発光素子の輝度はそれに流れる電流値によって制御することによって発色の階調を得る、すなわち発光素子が電流制御型であるという点で液晶ディスプレイなどとは大きく異なる。
【０００３】
有機ＥＬディスプレイにおいては、液晶ディスプレイと同様、その駆動方式として単純マトリクス方式とアクティブマトリクス方式とが可能であるが、前者は構造が単純であるものの、大型かつ高精細のディスプレイの実現が難しいなどの問題がある。
このため、各画素回路内部の発光素子に流れる電流を、画素回路内部に設けた能動素子、一般にはＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、薄膜トランジスタ）によって制御する、アクティブマトリクス方式の開発が盛んに行われている。
【０００４】
図１０は、一般的な有機ＥＬ表示装置の構成を示すブロック図である。
この表示装置１は、図１０に示すように、画素回路（ＰＸＬＣ）２ａがｍ×ｎのマトリクス状に配列された画素アレイ部２、水平セレクタ（ＨＳＥＬ）３、ライトスキャナ（ＷＳＣＮ）４、水平セレクタ３により選択され輝度情報に応じたデータ信号が供給されるデータ線ＤＴＬ１〜ＤＴＬｎ、およびライトスキャナ４により選択駆動される走査線ＷＳＬ１〜ＷＳＬｍを有する。
【０００５】
図１１は、図１０の画素回路２ａの一構成例を示す回路図である（たとえば特許文献１、２参照）。
図１１の画素回路は、多数提案されている回路のうちで最も単純な回路構成であり、いわゆる２トランジスタ駆動方式の回路である。
【０００６】
図１１の画素回路２ａは、ｐチャネル薄膜電界効果トランジスタ（以下、ＴＦＴという）１１およびＴＦＴ１２、キャパシタＣ１１、発光素子である有機ＥＬ素子（ＯＬＥＤ）１３を有する。また、図１１において、ＤＴＬはデータ線を、ＷＳＬは走査線をそれぞれ示している。
有機ＥＬ素子は多くの場合整流性があるため、ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）と呼ばれることがあり、図１１その他では発光素子としてダイオードの記号を用いているが、以下の説明においてＯＬＥＤには必ずしも整流性を要求するものではない。
図１１ではＴＦＴ１１のソースが電源電位ＶＣＣ（電源電圧ＶＣＣの供給ライン）に接続され、発光素子１３のカソード（陰極）は接地電位ＧＮＤに接続されている。図１１の画素回路２ａの動作は以下の通りである。
【０００７】
ステップＳＴ１：
走査線ＷＳＬを選択状態（ここでは低レベル）とし、データ線ＤＴＬに書き込み電位Ｖｄａｔａを印加すると、ＴＦＴ１２が導通してキャパシタＣ１１が充電または放電され、ＴＦＴ１１のゲート電位はＶｄａｔａとなる。
【０００８】
ステップＳＴ２：
走査線ＷＳＬを非選択状態（ここでは高レベル）とすると、データ線ＤＴＬとＴＦＴ１１とは電気的に切り離されるが、ＴＦＴ１１のゲート電位はキャパシタＣ１１によって安定に保持される。
【０００９】
ステップＳＴ３：
ＴＦＴ１１および発光素子１３に流れる電流は、ＴＦＴ１１のゲート・ソース間電圧Ｖｇｓに応じた値となり、発光素子１３はその電流値に応じた輝度で発光し続ける。
上記ステップＳＴ１のように、走査線ＷＳＬを選択してデータ線に与えられた輝度情報を画素内部に伝える操作を、以下「書き込み」と呼ぶ。
上述のように、図１１の画素回路２ａでは、一度Ｖｄａｔａの書き込みを行えば、次に書き換えられるまでの間、発光素子１３は一定の輝度で発光を継続する。
【００１０】
上述したように、画素回路２ａでは、駆動（ドライブ）トランジスタであるＦＥＴ１１のゲート印加電圧を変化させることで、ＥＬ発光素子１３に流れる電流値を制御している。
このとき、ｐチャネルのドライブトランジスタのソースは電源電位ＶＣＣに接続されており、このＴＦＴ１１は常に飽和領域で動作している。よって、下記の式１に示した値を持つ定電流源となっている。
【００１１】
【数１】
Ｉｄｓ＝１／２・μ（Ｗ／Ｌ）Ｃｏｘ（Ｖｇｓ−｜Ｖｔｈ｜）２ …（１）
【００１２】
ここで、μはキャリアの移動度を、Ｃｏｘは単位面積当たりのゲート容量を、Ｗはゲート幅を、Ｌはゲート長を、ＶｇｓはＴＦＴ１１のゲート・ソース間電圧を、ＶｔｈはＴＦＴ１１のしきい値Ｖｔｈをそれぞれ示している。
【００１３】
単純マトリクス型画像表示装置では、各発光素子は、選択された瞬間にのみ発光するのに対し、アクティブマトリクスでは、上述したように、書き込み終了後も発光素子が発光を継続するため、単純マトリクスに比べて発光素子のピーク輝度、ピーク電流を下げられるなどの点で、とりわけ大型・高精細のディスプレイでは有利となる。
【００１４】
しかしなが、ＴＦＴは一般的にＶｔｈや移動度μのバラツキが大きい。そのため、同じ入力電圧が異なるドライブトランジスタのゲートに印加されても、そのオン電流はバラツイてしまい、その結果、画質のユニフォーミティが劣化してしまう。
【００１５】
この問題を改善するため多数の画素回路が提案されているが、代表例を図３に示す（たとえば特許文献３、または特許文献４参照）。
【００１６】
図１２の画素回路２ｂは、ｐチャネルＴＦＴ２１〜ＴＦＴ２４、キャパシタＣ２１，Ｃ２２、発光素子である有機ＥＬ発光素子（ＯＬＥＤ）２５を有する。また、図１２において、ＤＴＬはデータ線を、ＷＳＬは走査線を、ＡＺＬはオートゼロ線を、ＤＳＬは駆動線をそれぞれ示している。
【００１７】
この画素回路２ｂの動作について、図１３（Ａ）〜（Ｇ）に示すタイミングチャートを参照しながら以下に説明する。
図１３（Ａ）は画素配列の第１行目の走査線ＷＳＬ１に印加される走査信号ｗｓ〔１〕を、図１３（Ｂ）は画素配列の第２行目の走査線ＷＳＬ２に印加される走査信号ｗｓ〔２〕を、図１３（Ｃ）は画素配列の第１行目のオートゼロ線ＡＺＬ１に印加されるオートゼロ信号ａｚ〔１〕を、図１３（Ｄ）は画素配列の第２行目のオートゼロ線ＡＺＬ２に印加されるオートゼロ信号ａｚ〔２〕を、図１３（Ｅ）は画素配列の第１行目の駆動線ＤＳＬ１に印加される駆動信号ｄｓ〔１〕を、図１３（Ｆ）は画素配列の第２行目の駆動線ＤＳＬ２に印加される駆動信号ｄｓ〔２〕を、図１３（Ｇ）はＴＦＴ２１のゲート電位Ｖｇをそれぞれ示している。
なお、以下では、第１行目の画素回路の動作について説明する。
【００１８】
図１３（Ｃ），（Ｅ）に示すように、駆動線ＤＳＬ１への駆動信号ｄｓ〔１〕、オートゼロ線ＡＺＬ１へのオートゼロ信号ａｚ〔１〕を低レベルとし、ＴＦＴ２２およびＴＦＴ２３を導通状態とする。このときＴＦＴ２１はダイオード接続された状態で発光素子（ＯＬＥＤ）２５と接続されるため、ＴＦＴ２１に電流が流れる。このとき、ＴＦＴ２１のゲート電位Ｖｇは、図１３（Ｇ）に示すように、降下する。
【００１９】
図１３（Ｅ）に示すように、駆動線ＤＳＬ１への駆動信号ｄｓ〔１〕を高レベルとし、ＴＦＴ２２を非導通状態とする。このとき走査線ＷＳＬ１への走査信号ｗｓ〔１〕は、図１３（Ａ）に示すように、高レベルでＴＦＴ２４が非導通状態に保持されている。
ＴＦＴ２２が非導通状態となっことに伴い、発光素子２５に流れる電流が遮断されるため、図１３（Ｇ）に示すように、ＴＦＴ２１のゲート電位Ｖｇは上昇するが、その電位がＶｃｃ−｜Ｖｔｈ｜ まで上昇した時点でＴＦＴ２１は非導通状態となって電位が安定する。この動作を「オートゼロ動作」と称する。
【００２０】
図１３（Ｃ）に示すように、オートゼロ線ＡＺＬ１へのオートゼロ信号ａｚ〔１〕を高レベルとしてＴＦＴ２３を非導通状態としてオートゼロ動作（Ｖｔｈ補正動作）を終了させた後、駆動線ＤＳＬ１への駆動信号ｄｓ〔１〕を低レベルとし、ＴＦＴ２２を導通状態とする。
【００２１】
そして、走査線ＷＳＬ１への走査信号ｗｓ〔１〕を、図１３（Ａ）に示すように、低レベルとしてＴＦＴ２４が導通状態として、データ線ＤＴＬ１に伝搬された所定電位のデータ信号をキャパシタＣ２１に印加させる。これにより、図１３（Ｇ）に示すように、キャパシタＣ２１を介してＴＦＴ２１のゲート電位をΔＶｇだけ低下させる。
図１３（Ａ）に示すように、走査線ＷＳＬ１を高レベルとしてＴＦＴ２４を非導通状態とする。
これにより、ＴＦＴ２１およびＥＬ発光素子（ＯＬＥＤ）２５に電流が流れ、ＥＬ発光素子２５が発光を開始する。
【００２２】
【特許文献１】
ＵＳＰ５，６８４，３６５
【特許文献２】
特開平８−２３４６８３号公報
【特許文献３】
ＵＳＰ６，２２９，５０６
【特許文献４】
特表２００２−５１４３２０号公報のＦＩＧ．３
【００２３】
【発明が解決しようとする課題】
上述したように、図１２の画素回路では、ＥＬ発光素子２５が発光していない期間に、オートゼロスイッチであるＴＦＴ２３をオンすることで、ドライブトランジスタＴＦＴ２１をカットオフの状態にする。カットオフ状態ではこのトランジスタＴＦＴ２１に電流は流れないので、そのゲート・ソース電圧Ｖｇｓは各々のトランジスタのしきい値Ｖｔｈと等しくなっており、画素毎のＶｔｈバラツキはキャンセルされている。
次に、ＴＦＴ２３をオフした後、ＴＦＴ２４をオンすることで、データ線電圧を画素内のキャパシタＣ２１を通してドライブトランジスタＴＦＴ２１のゲートに電圧ΔＶがカップリングされる。このカップリング量がＶ０であるとすると、ドライブトランジスタＴＦＴ２１はＶｔｈによらず、Ｖｇｓ−Ｖｔｈ＝Ｖ０に相当したオン電流が流れ、Ｖｔｈバラツキによるユニフォーミティにむらの無い画質が得られる。
【００２４】
ところが、図１２の画素回路においては、Ｖｔｈバラツキを補正することができても、移動度μのバラツキを補正することはできない。
以下、この課題について、図面に関連付けてさらに詳細に説明する。
【００２５】
図１４は、図１２の画素回路での移動度の異なるドライブトランジスタのΔＶ（＝Ｖｇｓ−Ｖｔｈ）とドレイン・ソース間電流Ｉｄｓの特性曲線を示す図である。
図１４において、横軸が電圧ΔＶを、縦軸が電流Ｉｄｓをそれぞれ表している。また、図１４において、実線で示す曲線が画素Ａの特性を、破線で示す曲線が画素Ｂの特性を示している。
【００２６】
図１４に示すように、実線で示す画素Ａの特性と破線で示す画素Ｂの特性において、移動度が異なっている。
図１２の画素回路方式では、オートゼロ点（ΔＶ＝Ｖ０）では、移動度が異なる画素トランジスタでも電流値が等しい。
しかしながら、その後電圧が上昇するにつれて、移動度μのバラツキが電流値に現れてしまう。
たとえば、移動度が異なる画素Ａと画素Ｂにおいて、同じ電圧ΔＶ＝Ｖ０が印加されているときも、上記式１に従い電流Ｉｄｓのバラツキが発生し、その画素の輝度が異なってしまう。
つまり、電流値が多く流れ、明るくなるにつれて電流値は移動度のバラツキを受けてしまい、ユニフォーミティはばらつき、画質は劣化してしまう。
【００２７】
また、図１５は、ドライブトランジスタのしきい値Ｖｔｈが異なる画素Ｃ，Ｄでのオートゼロ動作時のドライブトランジスタのゲート電圧の変化を示す図である。
図１５において、横軸が時間ｔを、縦軸がゲート電圧ｖｇをそれぞれ表している。また、図１５において、実線で示す曲線が画素Ｃの特性を、破線で示す曲線が画素Ｄの特性を示している。
【００２８】
オートゼロは、ドライブトランジスタのゲートとソースを接続することにより行われるが、カットオフ領域に近づくにつれて、そのオン電流も急速に減少してくる。
そのため、完全にカットオフししきい値のバラツキがキャンセルするまでには、長い時間を必要とする。図１５に示したように、オートゼロ時間が不十分だと画素Ｃは完全にしきい値Ｖｔｈのバラツキがキャンセルをされない。
このように、しきい値Ｖｔｈのバラツキにより、ゲート電圧の書込み状態もバラツキ、これによるユニフォーミティが劣化することも推察される。
【００２９】
また、十分にオートゼロの時間をとってしきい値Ｖｔｈのバラツキをキャンセルしても、カットオフ後にドライブトランジスタにはオフ電流が微量ながら流れてしまう。
そのため、図１６に示すように、ゲート電圧は電源電圧Ｖｃｃに向かって徐々に上昇してしまう。その結果、一度オートゼロにてしきい値Ｖｔｈのバラツキのキャンセルがなされたにもかかわらず、最終的にしきい値Ｖｔｈのばらついている画素のゲート電位が電源電圧に向かってそろうために、再度しきい値Ｖｔｈのバラツキが現れてしまう。
【００３０】
以上より、実デバイスではしきい値Ｖｔｈのバラツキのキャンセルを効果的に行うためには、オートゼロ期間をパネル毎に最適に調整する必要がある。
しかしながら、このパネル毎の最適なオートゼロ期間の調整には、膨大な調整時間がかかり、パネルのコストを上げてしまう。
【００３１】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、画素内部の能動素子のしきい値のバラツキはもとより、移動度のバラツキによらず、安定かつ正確に各画素の発光素子に所望の値の電流を供給でき、その結果として高品位な画像を表示することが可能な表示装置およびその駆動方法を提供することにある。
【００３２】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の観点は、マトリクス状に複数配列された画素回路と、上記画素回路のマトリクス配列に対して列毎に配線され、輝度情報に応じたデータ信号が供給されるデータ線と、上記画素回路のマトリクス配列に対して行毎に配線された第１の制御線と、第１および第２の基準電位と、上記画素回路のマトリクス配列に対して列毎に配線され、所定の基準電流が供給される基準電流供給線と、を有し、画素配列の同一列に配置され、同一の上記データ線に接続される複数の画素回路を含む複数の画素ユニットを形成し、上記画素ユニットは、ユニット内の複数の画素回路に並列的に接続された基準電流転送線と、上記基準電流供給線に供給される基準電流を所定期間をかけて蓄積し、当該所定期間経過後に蓄積した基準電流を上記基準電流転送線に転送する電流転送回路と、を含み、上記画素回路は、第１、第２、および第３のノードと、上記第１のノードに接続された第１端子と第２端子間で電流供給ラインを形成し、上記第２のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、上記第１のノードに接続された第１のスイッチと、上記第１のノードと上記第２のノードとの間に接続された第２のスイッチと、上記データ線と上記第３のノードとの間に接続され、上記第１の制御線によって導通制御される第３のスイッチと、上記第１のノードと上記基準電流転送線との間に接続された第４のスイッチと、上記第２のノードと上記第３のノードとの間に接続された結合キャパシタと、を有し、上記第１の基準電位と第２の基準電位との間に、上記駆動トランジスタの電流供給ライン、上記第１のノード、上記第１のスイッチ、および上記電気光学素子が直列に接続されている。
【００３３】
好適には、上記電流転送回路は、ソースが所定電位に接続された電界効果トランジスタと、上記電界効果トランジスタのドレインとゲートとの間に接続された第５のスイッチと、上記電界効果トランジスタのドレインと上記基準電流供給線との間に接続された第６のスイッチと、上記電界効果トランジスタのドレインと上記基準電流転送線との間に接続された第７のスイッチと、上記電界効果トランジスタのゲートと所定電位との間に接続されたキャパシタと、を有する。
【００３４】
また、好適には、上記電流転送回路は、ソースが所定電位に接続された第１の電界効果トランジスタと、ソースが上記第１の電界効果トランジスタのドレインに接続された第２の電界効果トランジスタと、上記第２の電界効果トランジスタのドレインとゲートとの間に接続された第５のスイッチと、上記第２の電界効果トランジスタのドレインと上記基準電流供給線との間に接続された第６のスイッチと、上記第２の電界効果トランジスタのドレインと上記基準電流転送線との間に接続された第７のスイッチと、上記第１の電界効果トランジスタのドレインとゲートとの間に接続された第８のスイッチと、上記第１の電界効果トランジスタのゲートと所定電位との間に接続された第１のキャパシタと、上記第２の電界効果トランジスタのゲートと所定電位との間に接続された第２のキャパシタと、を有する。
【００３５】
好適には、上記電流転送回路の上記第５および第６のスイッチを水平走査期間の複数倍の時間導通させて上記基準電流供給線に供給されている基準電流を入力させて上記キャパシタに蓄積させて上記電界効果トランジスタを電流源として機能させ、水平走査期間の複数倍の時間経過後に上記第５および第６のスイッチを非導通状態に保持させて、上記第７のスイッチを導通させて蓄積した基準電流を上記基準電流転送線に出力させる第１の回路と、上記画素ユニット内の各画素回路の上記第４のスイッチを１水平走査期間毎に順次に導通させて、上記電流転送回路から基準電流転送線に出力された基準電流を上記各画素回路の第１のノードに順次に供給させる第２の回路と、を有する。
【００３６】
また、好適には、上記電流転送回路の上記第５、第６、および第８のスイッチを水平走査期間の複数倍の時間導通させて上記基準電流供給線に供給されている基準電流を入力させて上記第１および第２のキャパシタに蓄積させて上記第１および第２の電界効果トランジスタを電流源として機能させ、水平走査期間の複数倍の時間経過後に上記第５、第６、および第８のスイッチを非導通状態に保持させて、上記第７のスイッチを導通させて蓄積した基準電流を上記基準電流転送線に出力させる第１の回路と、上記画素ユニット内の各画素回路の上記第４のスイッチを１水平走査期間毎に順次に導通させて、上記電流転送回路から基準電流転送線に出力された基準電流を上記各画素回路の第１のノードに順次に供給させる第２の回路と、を有する。
【００３７】
好適には、上記電流転送回路は、上記第７のスイッチを導通状態とされた期間に、上記蓄積した基準電流に相当する電流を上記第２の電界効果トランジスタのドレインに供給するリーク除去回路を有する。
【００３８】
好適には、上記第２の回路は、上記画素ユニットの各画素回路の上記電気光学素子を駆動する場合に、第１ステージとして、上記第１のスイッチ、上記第２のスイッチ、および上記第４のスイッチを所定時間導通させ上記第１のノードと上記第２のノードとを電気的に接続し、かつ上記基準電流転送線から第１のノードに基準電流を供給させ、第２ステージとして、上記第１のスイッチを非導通状態に保持し、水平走査期間経過後に上記第２のスイッチおよび上記第４のスイッチを非導通状態に保持し、第３ステージとして、上記第１の制御線により上記第３のスイッチを導通させ、上記第１のスイッチを導通させて、上記データ線を伝播されるデータを上記第３のノードに書き込ませた後、上記第３のスイッチを非導通状態に保持し、上記電気光学素子に上記データ信号に応じた電流を供給させる。
【００３９】
好適には、上記基準電流の値は、上記電気光学素子の発光の中間色に相当する値に設定されている。
【００４０】
本発明の第２の観点は、画素配列の同一列に配置され、同一の上記データ線に接続される複数の画素回路を含む複数の画素ユニットを形成し、上記画素ユニットは、ユニット内の複数の画素回路に並列的に接続された基準電流転送線と、上記基準電流供給線に供給される基準電流を所定期間をかけて蓄積し、当該所定期間経過後に蓄積した基準電流を上記基準電流転送線に転送する電流転送回路と、を含み、上記画素回路は、第１、第２、および第３のノードと、上記第１のノードに接続された第１端子と第２端子間で電流供給ラインを形成し、上記第２のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、上記第１のノードに接続された第１のスイッチと、上記第１のノードと上記第２のノードとの間に接続された第２のスイッチと、上記データ線と上記第３のノードとの間に接続された第３のスイッチと、上記第１のノードと上記基準電流転送線との間に接続された第４のスイッチと、上記第２のノードと上記第３のノードとの間に接続された結合キャパシタと、を有し、上記第１の基準電位と第２の基準電位との間に、上記駆動トランジスタの電流供給ライン、上記第１のノード、上記第１のスイッチ、および上記電気光学素子が直列に接続されている、表示装置の駆動方法であって、画素回路のマトリクス配列に対して列毎に配線された基準電流供給線に供給される基準電流供給線に供給される基準電流を所定期間をかけて蓄積し、当該所定期間経過後に蓄積した基準電流を、上記画素ユニット内の複数の画素回路に並列的に接続された基準電流転送線に転送し、上記画素ユニット内の各画素回路の上記第４のスイッチを１水平走査期間毎に順次に導通させて、基準電流転送線に転送された基準電流を上記各画素回路の第１のノードに順次に供給させる。
【００４１】
本発明によれば、たとえば基準電流供給線に定電流源により基準電流が流される。
たとえば第１の回路により、電流転送回路の第５および第６のスイッチガ水平走査期間の複数倍の時間導通状態に保持される。これに伴い、基準電流供給線に供給されている基準電流が画素ユニット内に入力されて、キャパシタに蓄積される。これにより、電界効果トランジスタを電流源として機能するようになる。
次いで、第１の回路により水平走査期間の複数倍の時間経過後に第５および第６のスイッチが非導通状態に保持され、第７のスイッチが導通状態に保持されて蓄積した基準電流が基準電流転送線に出力される。
そして、第２の回路により、画素ユニット内の各画素回路の第４のスイッチが１水平走査期間毎に順次に導通状態に保持される。これにより、電流転送回路から基準電流転送線に出力された基準電流が、各画素回路の第１のノードに順次に供給される。
【００４２】
具体的には、各画素回路において、第１のスイッチ、第２のスイッチ、および第４のスイッチを導通状態に保持する。そして、第１のスイッチを非導通状態とする。
このとき、第２のスイッチおよび第４のスイッチがオンし、第１のノード、第２のノードは、基準電流転送線を通して基準電流源に接続され、基準電流を引いているために、画素のオン電流が基準電流に一致するように、ドライブトランジスタのゲート電圧値が設定される。
これにより、しきい値や移動度μがばらついている全ての画素に対しての補正（オートゼロ動作）が実行される。
次に、第２および第４のスイッチを非導通状態としてオートゼロ動作（Ｖｔｈ補正動作）を終了させた後、たとえば第１のスイッチを導通状態とする。
また、第１の制御線により第３のスイッチを導通状態として、データ線に伝搬された所定電位のデータ信号を結合キャパシタに印加させる。これにより、結合キャパシタを介して入力データ信号がドライブトランジスタのゲート電圧にカップリングされ、カップリング電圧ΔＶに相当する値の電流が電気光学素子に流れる、発光する。
そして、第３のスイッチを非導通状態とする。
【００４３】
【発明の実施の形態】
以下、本発明の実施形態を添付図面に関連付けて説明する。
【００４４】
図１は、本発明に有機ＥＬ表示装置の構成例を示すブロック図である。
図２は、図１の有機ＥＬ表示装置において本実施形態に係る画素回路の具体的な構成を示す回路図である。
【００４５】
この表示装置１００は、図１および図２に示すように、画素回路（ＰＸＬＣ）１０１がｍ×ｎのマトリクス状に配列された画素アレイ部１０２、水平セレクタ（ＨＳＥＬ）１０３、第１のライトスキャナ（ＷＳＣＮ１）１０４、ドライブスキャナ（ＤＳＣＮ）１０５、オートゼロ回路（ＡＺＲＤ）１０６、リファレンス定電流源（ＲＣＩＳ）１０７、複数の電流転送回路（ＩＴＦＣ）１０８、第２のライトスキャナ（ＷＳＣＮ２）１０９、第３のライトスキャナ（ＷＳＣＮ３）１１０、第４のライトスキャナ（ＷＳＣＮ４）１１１、水平セレクタ１０３により選択され輝度情報に応じたデータ信号が供給されるデータ線ＤＴＬ１０１〜ＤＴＬ１０ｎ、第１のライトスキャナ１０４により選択駆動される走査線ＷＳＬ１０１〜ＷＳＬ１０ｍ、ドライブスキャナ１０５により選択駆動される駆動線ＤＳＬ１０１〜ＤＳＬ１０ｍ、オートゼロ回路１０６により選択駆動されるオートゼロ線ＡＬＺ１０１〜ＡＬＺ１０ｍ、定電流源１０７による基準電流が供給される基準電流供給線ＩＳＬ１０１〜ＩＳＬ１０ｎ、第２のライトスキャナ１０９により選択駆動される走査線ＷＳＬ１１１、第３のライトスキャナ１１０により選択駆動される走査線ＷＳＬ１２１、および第４のライトスキャナ１１１により選択駆動される走査線ＷＳＬ１３１を有する。
【００４６】
これらの構成要素のうち、水平セレクタ１０３、第１のライトスキャナ１０４、ドライブスキャナ１０５、およびオートゼロ回路１０６により本発明に係る第２の回路が構成され、第２、第３、および第４のライトスキャナ１０９，１１０，１１１により本発明に係る第１の回路が構成される。
【００４７】
なお、画素アレイ部１０２において、画素回路１０１はｍ×ｎのマトリクス状に配列されるが、図１においては図面の簡単化のために２×２のマトリクス状に配列した例を示している。
また、図２においても、図面の簡単化のために二つの画素回路の具体的な構成を示している。
【００４８】
本実施形態においては、画素配列の同一列に配置され、同一のデータ線ＤＴＬに接続される複数（たとえば８００）の画素回路１０１のうちの複数の画素回路からなる複数の画素ユニットを形成し、各画素ユニットに電流転送回路１０８を設け、この電流転送回路１０８と各基準電流供給線ＩＳＬ１０１〜ＩＳＬ１０ｎとを接続し、画素ユニット毎に電流転送回路１０８に基準電流Ｉｒｅｆをサンプル・ホールドした後に、画素ユニット内の各画素回路１０１に１水平走査期間毎に順次に供給するように構成している。
本実施形態では、たとえば２０個の画素回路により一つの画素ユニットを構成する。そして、図１および図２は一つの画素ユニット２００を示している。
【００４９】
この画素ユニット２００は、同一列に配列され、同一のデータ線ＤＴＬ１０１に接続された２０個の画素回路１０１−１〜１０１−２０、電流転送回路１０８、および電流転送回路１０８の出力電流を各画素回路１０１−１〜１０１−２０に転送する基準電流転送線ＩＴＬ１０１を有する。
基準電流転送線ＩＴＬ１０１は、各画素回路１０１−１〜１０１−２０の第４のスイッチとしてのＴＦＴ１２５−１〜ＴＦＴ１２５−２０を介して第１のノードＮＤ１２１−１〜ＮＤ１２１−２０に接続されている。
【００５０】
本第１の実施形態に係る画素回路１０１（−１〜−２０）は、具体的には、図２に示すように、ｐチャネルＴＦＴ１２１（−１〜−２０）〜ＴＦＴ１２５（−１〜−２０）、キャパシタＣ１２１（−１〜−２０），Ｃ１２２（−１〜−２０）、有機ＥＬ素子（ＯＬＥＤ：電気光学素子）からなる発光素子１２６（−１〜−２０）、第１のノードＮＤ１２１（−１〜−２０）、第２のノードＮＤ１２２（−１〜−２０）、および第３のノードＮＤ１２３（−１〜−２０）を有する。
また、図２において、ＤＴＬ１０１はデータ線を、ＷＳＬ１０１，ＷＳＬ１１１，ＷＳＬ１２１，ＷＳＬ１３１は走査線を、ＤＳＬ１０１は駆動線、ＡＺＬ１０１はオートゼロ線をそれぞれ示している。
これらの構成要素のうち、ＴＦＴ１２１が本発明に係るドライブ（駆動）トランジスタを構成し、ＴＦＴ１２２が第１のスイッチを構成し、ＴＦＴ１２３が第２のスイッチを構成し、ＴＦＴ１２４が第３のスイッチを構成し、ＴＦＴ１２５が第４のスイッチを構成し、キャパシタＣ１２１が本発明に係る結合キャパシタを構成している。
【００５１】
また、電流源Ｉ１０７と基準電流供給線ＩＳＬ１０１とにより電流供給手段が構成されている。そして、基準電流供給線ＩＳＬ１０１には基準電流Ｉｒｅｆ（たとえば２μＡ）が流されている。基準電流Ｉｒｅｆは、移動度のバラツキも補正できるように、発光素子１２６の発光の中間色に相当する電流値に設定される。
また、走査線ＷＳＬ１０１が本発明に係る第１の制御線に対応し、駆動線ＤＳＬ１０１が第２の制御線に対応し、オートゼロ線ＡＺＬ１０１が第３の制御線（および第４の制御線）に対応する。
また、電源電圧ＶＣＣの供給ライン（電源電位）が第１の基準電位に相当し、接地電位ＧＮＤが第２の基準電位に相当している。
【００５２】
画素回路１０１において、電源電位ＶＣＣと接地電位ＧＮＤとの間にＴＦＴ１２１、第１のノードＮＤ１２１、ＴＦＴ１２２、および発光素子１２６が直列に接続されている。
具体的には、ドライブトランジスタとしてのＴＦＴ１２１のソースが電源電圧ＶＣＣの供給ラインに接続され、ドレインが第１のノードＮＤ１２１に接続されている。第１のスイッチとしてのＴＦＴ１２２のソースが第１のノードＮＤ１２１に接続され、ドレインが発光素子１２６のアノードに接続され、発光素子１２６のカソードが接地電位ＧＮＤに接続されている。そして、ＴＦＴ１２１のゲートが第２のノードＮＤ１２２に接続され、ＴＦＴ１２２のゲートが第２の制御線としての駆動線ＤＳＬ１０１に接続されている。
第１のノードＮＤ１２１と第２のノードＮＤ１２２とに、第２のスイッチとしてのＴＦＴ１２３ソース・ドレインが接続され、ＴＦＴ１２３のゲートが第３の制御線としてのオートゼロ線ＡＺＬ１０１に接続されている。
キャパシタＣ１２１の第１電極が第２のノードＮＤ１２２に接続され、第２電極が第３のノードＮＤ１２３に接続されている。また、キャパシタＣ１２２の第１電極が第３のノードＮＤ１２３に接続され、第２電極が電源電位ＶＣＣに接続されている。
データ線ＤＴＬ１０１と第３のノードＮＤ１２３とに第３のスイッチとしてのＴＦＴ１２４のソース・ドレインが接続され、ＴＦＴ１２４のゲートが第１の制御線としての走査線１０１に接続されている。
さらに、第１のノードＮＤ１２１と電流転送回路１０８により基準電流が出力、転送される基準電流転送線ＩＴＬ１０１との間に第４のスイッチとしてのＴＦＴ１２５のソース・ドレインが接続され、ＴＦＴ１２５のゲートが第３の制御線としてのオートゼロ線ＡＺＬ１０１に接続されている。
【００５３】
電流転送回路１０８は、図２に示すように、ｎチャネルＴＦＴ１３１〜１３４、キャパシタＣ１３１、およびノードＮＤ１３１，ＮＤ１３２を有している。
これらの構成要素のうち、ＴＦＴ１３１が本発明に係る電界効果トランジスタを構成し、ＴＦＴ１３２が第５のスイッチを構成し、ＴＦＴ１３３が第６のスイッチを構成し、ＴＦＴ１３４が第７のスイッチを構成する。
【００５４】
ＴＦＴ１３１のソースが接地電位ＧＮＤに接続され、ドレインがノードＮＤ１３１に接続され、ゲートがノードＮＤ１３２に接続されている。ノードＮＤ１３１とノードＮＤ１３２とにＴＦＴ１３２のソース・ドレインがそれぞれ接続されている。ＴＦＴ１３２のゲートが第２のライトスキャナ１０９により選択駆動される走査線ＷＳＬ１１１に接続されている。
キャパシタＣ１３１の第１電極がノードＮＤ１３２に接続され、第２電極が接地電位ＧＮＤに接続されている。
ノードＮＤ１３１と基準電流供給線ＩＳＬ１０１とにＴＦＴ１３１のソース・ドレインがそれぞれ接続されている。ＴＦＴ１３２のゲートが第３のライトスキャナ１１０により選択駆動される走査線ＷＳＬ１２１に接続されている。
ノードＮＤ１３１と基準電流転送線ＩＴＬ１０１とにＴＦＴ１３４のソース・ドレインがそれぞれ接続されている。ＴＦＴ１３４のゲートが第４のライトスキャナ１１１により選択駆動される走査線ＷＳＬ１３１に接続されている。
【００５５】
このような構成を有する画素ユニット２００において、電流転送回路１０８は、画素ユニット２００内の各画素回路１０１−１〜１０１−２０においてオートゼロ動作を行う前に、ＴＦＴ１３１，１３２が導通（オン）状態に保持されて２０Ｈ（Ｈは水平走査期間）の時間をかけて基準電流供給線ＩＳＬ１０１に供給される基準電流Ｉｒｅｆをサンプルホールドし、２０Ｈ期間して、ＴＦＴ１３１，１３２が非導通（オフ）状態に切り替えられた後、ＴＦＴ１３４がたとえば２０Ｈの期間オン状態に保持されて、サンプルホールドした基準電流Ｉｒｅｆを基準電流転送線ＩＴＬ１０１に出力転送する。
各画素回路１０１〜１０１−２０は、それぞれ１Ｈの期間に基準電流転送線ＩＴＬ１０１に転送される基準電流Ｉｒｅｆの取り込みを順次に行い、オートゼロ動作（しきい値Ｖｔｈ、移動度μの補正動作）を行う。
【００５６】
次に、上記構成の動作を、画素回路の動作を中心に、図３（Ａ）〜（Ｍ）、および図４（Ａ）〜（Ｇ）関連付けて説明する。
【００５７】
図３（Ａ）は電流転送回路１０８のＴＦＴ１３４のゲートに接続された走査線ＷＳＬ１３１に印加される信号Ｓ１３４を、図３（Ｂ）はＴＦＴ１３２のゲートに接続された走査線ＷＳＬ１１１に印加される信号Ｓ１３２を、図３（Ｃ）はＴＦＴ１３３のゲートに接続された走査線ＷＳＬ１２１に印加される信号Ｓ１３３を、図３（Ｄ）は電流転送回路１０８のＴＦＴ１３４のゲートに接続された走査線ＷＳＬ１３１に印加される信号Ｓ１３４を、図３（Ｅ）はＴＦＴ１３２のゲートに接続された走査線ＷＳＬ１１１に印加される信号Ｓ１３２を、図３（Ｆ）はＴＦＴ１３３のゲートに接続された走査線ＷＳＬ１２１に印加される信号Ｓ１３３を、図３（Ｇ）は電流転送回路１０８のキャパシタＣ１３１の電位ＶＣ１３１を、図３（Ｈ）は画素配列の第１行目のオートゼロ線ＡＺＬ１０１に印加されるオートゼロ信号ａｚ〔１〕を、図３（Ｉ）は画素配列の第２行目のオートゼロ線ＡＺＬ１０２に印加されるオートゼロ信号ａｚ〔２〕を、図３（Ｊ）は画素配列の第２０行目のオートゼロ線ＡＺＬ１０２に印加されるオートゼロ信号ａｚ〔２０〕を、図３（Ｋ）は画素配列の第１行目の画素回路１０１−１のキャパシタＣ１２１−１の電位ＶＣ１２１１を、図３（Ｌ）は画素配列の第２行目の画素回路１０１−２のキャパシタＣ１２１−２の電位ＶＣ１２１２を、図３（Ｍ）は画素配列の第２０行目の画素回路１０１−２０のキャパシタＣ１２１−２０の電位ＶＣ１２１２０を、それぞれ示している。
【００５８】
まず、電流転送回路の動作を中心に説明する。
【００５９】
基準電流供給線ＩＳＬ１０１には定電流源１０７により基準電流Ｉｒｅｆ（たとえば２μＡ）が流される。
このとき、第４のライトスキャナ１１１により、図３（Ａ）に示すように、走査線ＷＳＬ１３１への信号Ｓ１３４を低レベルとしてＴＦＴ１３４を非導通状態とする。
この状態で、図３（Ｂ），（Ｃ）に示すように、第２および第３のライトスキャナ１０９，１１０により走査線ＷＳＬ１１１，ＷＳＬ１２１への信号Ｓ１３２，Ｓ１３３を高レベルとして２０Ｈの期間ＴＦＴ１３２，１３３を導通状態とする。
ＴＦＴ１３２，１３３が導通状態となったことに伴い、基準電流Ｉｒｅｆが電流転送回路１０８内に流れる。
このとき、ＴＦＴ１３１は、ＴＦＴ１３２を介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は前述した式１に基づいて決定され、キャパシタＣ１３１に保持される。所定のゲート電圧がキャパシタＣ１３１および基準電流線ＩＳＬ１０１の配線容量Ｃｓｉｇに書き込まれた後に、たとえば図３（Ｂ），（Ｃ）に示すように、走査線ＷＳＬ１１１への信号Ｓ１３２を低レベルとしてＴＦＴ１３２を非導通状態とした後に、走査線ＷＳＬ１２１への信号Ｓ１３３を低レベルとしてＴＦＴ１３３を非導通状態とする。
【００６０】
なお、配線容量Ｃｓｉｇはパネルサイズに比例して大きくなるが、電流転送回路１０８は２０画素につき一つであるので、電流転送回路１０８への基準電流Ｉｒｅｆの書き込みには２０Ｈ期間用いることができる。これによって、大画面パネルにおいても、画素ユニット単位で十分に基準電流Ｉｒｅｆを書き込むことができ、Ｖｔｈバラツキを補正することができる。
【００６１】
次に、電流転送回路１０８からから各画素回路１０１−１〜１０１−２０へと基準電流Ｉｒｅｆの書き込みを開始する。
ここで、図３（Ａ）に示すように、走査線ＷＳＬ１３１への信号Ｓ１３４を高レベルとしてＴＦＴ１３４を２０Ｈ期間導通状態に保持する。これにより、電流転送回路１０８にサンプルホールドされて基準電流Ｉｒｅｆが基準電流転送線ＩＴＬ１０１に出力される。
そして、図３（Ｈ）に示すように、第１行目のオートゼロ線ＡＺＬ１０１−１への信号ａｚ〔１〕を１Ｈ期間だけ低レベルに設定して基準電流Ｉｒｅｆを画素回路１０１−１の第１のノードＮＤ１２１−１に書き込み、オートゼロ動作（しきい値Ｖｔｈ、移動度μの補正動作）を行う。
次に、図３（Ｉ）に示すように、第２行目のオートゼロ線ＡＺＬ１０１−２への信号ａｚ〔２〕を１Ｈ期間だけ低レベルに設定して基準電流Ｉｒｅｆを画素回路１０１−２の第１のノードＮＤ１２１−２に書き込み、オートゼロ動作（しきい値Ｖｔｈ、移動度μの補正動作）を行う。
以下同様にして、図３（Ｊ）に示すように、第２０行目のオートゼロ線ＡＺＬ１０１−２０への信号ａｚ〔２０〕を１Ｈ期間だけ低レベルに設定して基準電流Ｉｒｅｆを画素回路１０１−２０の第１のノードＮＤ１２１−２０に書き込み、オートゼロ動作（しきい値Ｖｔｈ、移動度μの補正動作）を行う。
【００６２】
この場合、書き込み配線となる基準電流転送線ＩＴＬ１０１の配線容量は、高々２０画素分の容量値となる。そのため、１Ｈ期間のような短い時間でも十分にしきい値Ｖｔｈ補正を行うことができる。
これにより、以下に説明するように、大画面パネルにおいても、基準電流Ｉｒｅｆを基準とした、Ｖｔｈバラツキを補正することができ、高ユニフォーミティの画質を得ることができる。
【００６３】
次に、図４（Ａ）〜（Ｇ）に関連付けて、画素回路の動作を中心に説明する。なお、以下では、第１行目の画素回路の動作について説明する。
図４（Ａ）は画素配列の第１行目の走査線ＷＳＬ１０１に印加される走査信号ｗｓ〔１〕を、図４（Ｂ）は画素配列の第２行目の走査線ＷＳＬ１０２に印加される走査信号ｗｓ〔２〕を、図４（Ｃ）は画素配列の第１行目のオートゼロ線ＡＺＬ１０１に印加されるオートゼロ信号ａｚ〔１〕を、図４（Ｄ）は画素配列の第２行目のオートゼロ線ＡＺＬ１０２に印加されるオートゼロ信号ａｚ〔２〕を、図４（Ｅ）は画素配列の第１行目の駆動線ＤＳＬ１０１に印加される駆動信号ｄｓ〔１〕を、図４（Ｆ）は画素配列の第２行目の駆動線ＤＳＬ１０２に印加される駆動信号ｄｓ〔２〕を、図４（Ｇ）はＴＦＴ１２１のゲート電位Ｖｇをそれぞれ示している。また、Ｖｏは基準電流Ｉｒｅｆを流すドライブトランジスタＴＦＴ１２１のゲート電圧値を示している。
【００６４】
図４（Ｃ），（Ｅ）に示すように、駆動線ＤＳＬ１０１への駆動信号ｄｓ〔１〕が高レベルの状態（ＴＦＴ１２２が非導通状態）で、オートゼロ線ＡＺＬ１０１へのオートゼロ信号ａｚ〔１〕を低レベルとし、ＴＦＴ１２３とＴＦＴ１２５を導通状態とする。
【００６５】
このとき、ＴＦＴ１２５がオンし、第１のノードＮＤ１２１、第２のノードＮＤ１２２は、基準電流供給線ＩＳＬ１０１を通して基準電流源Ｉ１０７に接続され、基準電流Ｉｒｅｆを引いているために、図４（Ｇ）に示すように、画素のオン電流が基準電流Ｉｒｅｆに一致するように、ドライブトランジスタＴＦＴ１１１のゲート電圧値Ｖｏが設定される。
これにより、しきい値や移動度μがばらついている全ての画素に対しての補正（オートゼロ動作）が実行される。
【００６６】
図４（Ｃ）に示すように、オートゼロ線ＡＺＬ１０１へのオートゼロ信号ａｚ〔１〕を高レベルとしてＴＦＴ１２３、ＴＦＴ１２５を非導通状態としてオートゼロ動作（Ｖｔｈ補正動作）を終了させた後、図４（Ｅ）に示すように、駆動線ＤＳＬ１０１への駆動信号ｄｓ〔１〕を低レベルとし、ＴＦＴ１２２を導通状態とする。
【００６７】
そして、走査線ＷＳＬ１０１への走査信号ｗｓ〔１〕を、図４（Ａ）に示すように、低レベルとしてＴＦＴ１２４を導通状態として、データ線ＤＴＬ１０１に伝搬された所定電位のデータ信号をキャパシタＣ１２１に印加させる。これにより、図４（Ｇ）に示すように、キャパシタＣ１２１を介して入力データ信号がＴＦＴ１２１のゲート電圧にカップリングされ、カップリング電圧ΔＶに相当する値の電流ＩｄｓがＥＬ発光素子１２６に流れ、発光する。
そして、図４（Ａ）に示すように、走査線ＷＳＬ１０１を高レベルとしてＴＦＴ１２４を非導通状態とする。
【００６８】
図５は、図２の画素回路での移動度の異なるドライブトランジスタのΔＶ（＝Ｖｇｓ−Ｖｔｈ）とドレイン・ソース間電流Ｉｄｓの特性曲線を示す図である。
図５において、横軸が電圧ΔＶを、縦軸が電流Ｉｄｓをそれぞれ表している。また、図５において、実線で示す曲線が画素Ａの特性を、破線で示す曲線が画素Ｂの特性を示している。
【００６９】
図５に示すように、本画素回路では、上述した通りにバラツキ補正時（ΔＶ＝０）には、しきい値Ｖｔｈや移動度μの異なる画素においても、ドライブトランジスタＴＦＴ１２１には基準電流Ｉｒｅｆが流れる。その後、カップリング電圧ΔＶに相当するオン電流が流れる。
本画素回路は、従来方式での移動度が異なるグラフ（図１４）を平行移動させ、電流値Ｉｒｅｆにて交わらせたものと同等である。
つまり、基準電流Ｉｒｅｆをセンタに移動度μのバラツキが発生するので、図６に示したように、白表示時の移動度バラツキによるオン電流のバラツキは抑制される。これにより、よりユニフォーミティの良い有機ＥＬディスプレイが得られるようになる。
【００７０】
また、図６は、ドライブトランジスタのしきい値Ｖｔｈが異なる画素Ｃ，Ｄでのオートゼロ動作時のドライブトランジスタのゲート電圧の変化を示す図である。
図６において、横軸が時間ｔを、縦軸がゲート電圧ｖｇをそれぞれ表している。また、図６において、実線で示す曲線が画素Ｃの特性を、破線で示す曲線が画素Ｄの特性を示している。
【００７１】
上述したように、各画素回路では、基準電流Ｉｒｅｆが流れるようにＴＦＴ１１１のゲート電位Ｖｇが決定され、しきい値Ｖｔｈのバラツキがキャンセルされる。
このように、基準電流Ｉｒｅｆが流れたまましきい値Ｖｔｈのバラツキがキャンセルされるので、Ｖｔｈバラツキのキャンセルまでの時間は従来方式に比べて短くてすみ、しきい値Ｖｔｈのバラツキのキャンセルが不完全になることがなく、ユニフォーミティのバラツキは発生しない。
また、しきい値Ｖｔｈのバラツキをキャンセルした後も、ＴＦＴ１２５を導通状態に保持している限り、基準電流Ｉｒｅｆは流れ続け、図６に示すように、ゲート電圧は保持され続ける。
つまり、画素回路では、ゲート電圧は保持され続けるので、しきい値Ｖｔｈのバラツキに対して補正されたままゲート電圧は保持されている。
これにより、しきい値Ｖｔｈが異なるパネルにおいても、オートゼロの設定時間に無関係にしきい値Ｖｔｈの補正が行われる。その結果、ユニフォーミティが改善する。
【００７２】
また、本実施形態では、このように基準電流Ｉｒｅｆを用いたしきい値Ｖｔｈのキャンセルを行う電圧駆動方式の有機ＥＬ表示装置において、複数の画素からなる画素ユニット２００内に電流転送回路１０８を設け、この電流転送回路１０８に一旦書き込み（サンプルホールド）してから画素ユニット２００内の各画素回路に転送するように構成していることから、電流転送回路１０８への書込み時間は十分にとることができる。また、電流転送回路１０８から各画素回路への書込み用の基準電流転送線ＩＴＬ１０１の配線長は短いので、配線容量も少なく、各画素回路では、１Ｈ期間内でしきい値Ｖｔｈを補正することができる。
よって、大画面パネルにおいても、画素内のしきい値Ｖｔｈや移動度μのバラツキがキャンセルされ、ユニフォーミティの良い画質を得ることができる。
【００７３】
ここで、画素回路のドライブトランジスタＴＦＴ１２１のしきい値Ｖｔｈがばらついた時の書込み動作を図７（Ａ），（Ｂ）に関連付けて考察する。
【００７４】
たとえば、図７（Ａ）に示すように、電流転送回路を設けずに、画素配列の各列の同一のデータ線に接続された複数の画素回路と基準電流供給線ＩＳＬ１０１を直接接続した場合であって、第１行の画素回路１０１−１のＴＦＴ１２１−１のしきい値Ｖｔｈのバラツキの補正を行った後に、第２行目の画素回路１０１−２のＴＦ１２１−２のしきい値Ｖｔｈのバラツキの補正を行うときの基準電流供給線ＩＳＬにおけるＡ点の電位変化を考える。
【００７５】
たとえば、Ｉｒｅｆ＝２μＡで、第１行の画素回路１０１−１のＴＦＴ１２１−１と第２行目の画素回路１０１−２のＴＦ１２１−２とでしきい値Ｖｔｈが各々２．０Ｖと２．３Ｖと０．３Ｖの差があるとする。
このしきい値Ｖｔｈのバラツキのために、基準電流Ｉｒｅｆに対する第１行の画素回路１０１−１のドライブトランジスタＴＦＴ１２１−１のゲート電圧は８．０Ｖ、第２行目のＴＦＴ１２１−２のゲート電圧は７．７Ｖとなる。
つまり、基準電流供給線ＩＳＬの電位（Ａ）は８．０Ｖから７．７Ｖへと変化することになる。図７（Ｂ）は、この電位変化時の動作状態を示している。
【００７６】
Ａ点の電位が変化する時に流れる電流のパスとしては図８（Ｂ）の電流Ｉ０，Ｉ１，Ｉ２のパスがある。これらはキルヒホッフの法則に基づいて、Ｉｒｅｆ＝２μＡ＝Ｉ０＋Ｉ１＋Ｉ２となる。
Ｉ０はドライブトランジスタＴＦＴ１２１−２を流れる電流、Ｉ１は画素容量Ｃ１２１−２から流れ出す電流、Ｉ２は基準電流供給線ＩＳＬの容量Ｃｓｉｇから流れ出す電流となる。
ここではＣ１２１とＣｓｉｇを８．０Ｖから７．７Ｖへと放電する必要がある。ＴＦＴ１２５−２がオンした当初、ＴＦＴ１２１−２のゲート電圧はＡ点の電位が書き込まれてしまい８．０Ｖであり、Ｉ０は２μＡより小さい電流が流れている。その差分の電流によってＣ１２１−２とＣｓｉｇが放電され、ＴＦＴ１２１−２のゲート電圧とＡ点の電位が７．７Ｖに近づく。
しかしながら、ゲート電圧が７．７Ｖに近づくにつれ、Ｉ０≒２μＡとなり、Ｉ１，Ｉ２ともに非常に小さな値となる。この小さな電流でＣ１２１−２とＣｓｉｇとを放電する必要があり、完全に７．７Ｖまで放電するには長い時間を必要とする。
【００７７】
特に、パネルが大型化すると基準電流供給線ＩＳＬの容量Ｃｓｉｇは増加してゆく。つまり、しきい値Ｖｔｈが異なる段でのゲート電圧の変移には非常に長い時間を必要とする。
図７（Ａ）に示すように、画素一列に対して一本の基準電流供給線ＩＳＬを設けた場合には、ドライブトランジスタであるＴＦＴ１２１のしきい値Ｖｔｈのバラツキの補正は１Ｈ期間内に行う必要があるが、パネルが大型化されると、１Ｈ期間内ではしきい値Ｖｔｈのバラツキの補正が終了させることができないおそれが生じる。
【００７８】
これに対して、本第実施形態では、画素配列の同一列に配置され、同一のデータ線ＤＴＬに接続される複数（たとえば８００）の画素回路１０１のうちの複数の画素回路からなる複数（たとえば２０）の画素ユニット２００を形成し、各画素ユニット２００に電流転送回路１０８を設け、この電流転送回路１０８と各基準電流供給線ＩＳＬ１０１〜ＩＳＬ１０ｎとを接続し、画素ユニット毎に電流転送回路１０８に基準電流Ｉｒｅｆをサンプル・ホールドした後に、基準電流転送線ＩＴＬ１０１を通して画素ユニット２００内の各画素回路１０１に１水平走査期間毎に順次に供給するように構成しているので、電流転送回路１０８への書込み時間は十分にとることができる。また、電流転送回路１０８から各画素回路への書込み用の基準電流転送線ＩＴＬ１０１の配線長は短いので、配線容量も少なく、各画素回路では、１Ｈ期間内でしきい値Ｖｔｈを補正することができる。
その結果、パネルが大型化されても画素回路内のしきい値Ｖｔｈのバラツキを確実にキャンセルすることができ、大型画面においてもユニフォーミティの良い画質を得ることができる。
【００７９】
また、本実施形態によれば、スイッチを通して、画素のドライブトランジスタに基準電流ラインを接続し、しきい値Ｖｔｈのバラツキの補正を行うので、いわゆる白表示時での移動度によるオン電流のバラツキを抑制することができ、従来方式に比べて移動度バラツキに対するユニフォーミティが大幅に改善することができる。
また、基準電流Ｉｒｅｆを流してしきい値Ｖｔｈのバラツキのキャンセルを行うので、従来に比べてしきい値Ｖｔｈのバラツキのキャンセルにかかる時間が短縮され、しきい値Ｖｔｈのバラツキによるユニフォーミティの劣化を防止できる。
さらに、一度、しきい値のバラツキがキャンセルされたら、その後ゲート電位は変動しないため、オートゼロの時間はしきい値Ｖｔｈの絶対値に依存せず、オートゼロ時間の設定による工数の増加を抑制することができる。
【００８０】
なお、電流転送回路の構成は、図２に示す回路に限定されるものではなく、たとえば、図８に示すように、ＴＦＴ１３１，１３２とキャパシタＣ１３１からなる定電流源回路に、さらにｎチャネルＴＦＴ１３５，１３６、およびキャパシタＣ１３２による定電流源回路を、ノードＮＤ１３１と接地電位ＧＮＤ間にカスコード接続（２段直列接続）した構成を有する電流転送回路１０８Ａ、あるいは、図９に示すように、図８の構成に加えてダイオード接続されたｐチャネルＴＦＴ１３７、およびスイッチとしてのｎチャネルＴＦＴ１３８によるリーク除去回路を設ける等の構成を採用することができる。
【００８１】
図８の電流転送回路１０８Ａにおいては、第２の電界効果トランジスタとしてのＴＦＴ１３１のソースが接地電位ＧＮＤの代わりにノードＮＤ１３３に接続され、第１の電界効果トランジスタとしてのＴＦＴ１３５のドレインがノードＮＤ１３３に接続され、ＴＦＴ１３５のソースが接地電位ＧＮＤに接続されている。ＴＦＴ１３５のゲートがノードＮＤ１３４に接続されている。
そして、ノードＮＤ１３３とノードＮＤ１３４とに第８のスイッチとしてのＴＦＴ１３６のソース・ドレインがそれぞれ接続され、ＴＦＴ１３６のゲートがたとえば図示しない第５のライトスキャナにより選択駆動られる走査線ＷＳＬ１４１に接続されている。
キャパシタＣ１３２の第１電極がノードＮＤ１３４に接続され、第２電極が接地電位ＧＮＤに接続されている。
【００８２】
図８の電流転送回路１０８Ａにおいて、第４のライトスキャナ１１１により、走査線ＷＳＬ１３１への信号Ｓ１３４を低レベルとしてＴＦＴ１３４を非導通状態とする。
この状態で、走査線ＷＳＬ１１１，ＷＳＬ１２１，ＷＳＬ１４１への信号Ｓ１３２，Ｓ１３３，Ｓ１３６を高レベルとして２０Ｈの期間ＴＦＴ１３２，１３３，１３６を導通状態とする。
ＴＦＴ１３３が導通状態となったことに伴い、基準電流Ｉｒｅｆが電流転送回路１０８Ａ内に流れる。
このとき、ＴＦＴ１３１は、ＴＦＴ１３２を介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は前述した式１に基づいて決定され、キャパシタＣ１３１に保持される。
同様に、ＴＦＴ１３１を介してノードＮＤ１３３に基準電流が供給され、このとき、ＴＦＴ１３５は、ＴＦＴ１３６を介して飽和領域にて動作する。そのゲート電圧は前述した式１に基づいて決定され、キャパシタＣ１３２に保持される。
このように、所定のゲート電圧がキャパシタＣ１３１，Ｃ１３２、および基準電流線ＩＳＬ１０１の配線容量Ｃｓｉｇに書き込まれた後に、走査線ＷＳＬ１４１への信号Ｓ１３６を低レベルとしてＴＦＴ１３６を非導通状態とし、次に、走査線ＷＳＬ１１１への信号Ｓ１３２を低レベルとしてＴＦＴ１３２を非導通状態とした後に、走査線ＷＳＬ１２１への信号Ｓ１３３を低レベルとしてＴＦＴ１３３を非導通状態とする。
そして、走査線ＷＳＬ１３１への信号Ｓ１３４を高レベルとしてＴＦＴ１３４を２０Ｈ期間導通状態に保持する。これにより、電流転送回路１０８Ａにサンプルホールドされて基準電流Ｉｒｅｆを基準電流転送線ＩＴＬ１０１に出力する。
【００８３】
図８の電流転送回路１０８Ａのように、定電流源回路を直列にカスコード接続することで、ノードＮＤ１３３（Ａ点）の電位（ＴＦＴ１３５のドレイン電圧）のバラツキを抑制し、アーリ効果による出力電流のバラツキのない定電流源とすることができる。
【００８４】
図９の電流転送回路１０８Ｂにおいては、ＴＦＴ１３７のソースが電源電圧ＶＣＣの供給ラインに接続され、ＴＦＴ１３７のゲートとドレイン同士が接続されている。すなわち、ＴＦＴ１３７はダイオード接続されている。
そして、ＴＦＴ１３７のゲートとドレインの接続点とノードＮＤ１３１とにＴＦＴ１３８のソース・ドレインがそれぞれ接続され、ＴＦＴ１３８のゲートがたとえば図示しない第６の走査線によりＷＳＬ１５１に接続されている。
【００８５】
図９の電流転送回路１０８Ｂにおいて、第４のライトスキャナ１１１により、走査線ＷＳＬ１３１への信号Ｓ１３４を低レベルとしてＴＦＴ１３４を非導通状態とする。
この状態で、走査線ＷＳＬ１１１，ＷＳＬ１２１，ＷＳＬ１４１への信号Ｓ１３２，Ｓ１３３，Ｓ１３６を高レベルとして２０Ｈの期間ＴＦＴ１３２，１３３，１３６を導通状態とする。
ＴＦＴ１３３が導通状態となったことに伴い、基準電流Ｉｒｅｆが電流転送回路１０８Ｂ内に流れる。
このとき、ＴＦＴ１３１は、ＴＦＴ１３２を介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は前述した式１に基づいて決定され、キャパシタＣ１３１に保持される。
同様に、ＴＦＴ１３１を介してノードＮＤ１３３に基準電流が供給され、このとき、ＴＦＴ１３５は、ＴＦＴ１３６を介して飽和領域にて動作する。そのゲート電圧は前述した式１に基づいて決定され、キャパシタＣ１３２に保持される。
このように、所定のゲート電圧がキャパシタＣ１３１，Ｃ１３２、および基準電流線ＩＳＬ１０１の配線容量Ｃｓｉｇに書き込まれた後に、走査線ＷＳＬ１４１への信号Ｓ１３６を低レベルとしてＴＦＴ１３６を非導通状態とし、次に、走査線ＷＳＬ１１１への信号Ｓ１３２を低レベルとしてＴＦＴ１３２を非導通状態とした後に、走査線ＷＳＬ１２１への信号Ｓ１３３を低レベルとしてＴＦＴ１３３を非導通状態とする。
そして、走査線ＷＳＬ１３１への信号Ｓ１３４を高レベルとしてＴＦＴ１３４を２０Ｈ期間導通状態に保持する。これにより、電流転送回路１０８Ｂにサンプルホールドされて基準電流Ｉｒｅｆを基準電流転送線ＩＴＬ１０１に出力する。ここまでは、上述した図８の回路の動作と同様である。
【００８６】
ＴＦＴ１３３を非導通状態とした後、走査線ＷＳＬ１５１への信号Ｓ１３８を高レベルとしてＴＦＴ１３８を導通状態とする。
この回路には電流Ｉｒｅｆが流れるが、ＴＦＴ１３７のゲート電圧（ドレイン電圧）は電流Ｉｒｅｆに相当する電圧になる。この場合、ＴＦＴ１３１とＴＦＴ１３５とは飽和領域で駆動できるようにＴＦＴ１３７のサイズ設計を行う。
【００８７】
ここでＴＦＴ１３１の動作点について考察する。
ＴＦＴ１３８が導通状態となると、ＴＦＴ１３１のドレイン電圧（Ｂ）はＴＦＴ１３７のドレイン電圧に等しくなってしまい、ＴＦＴ１３１のソース・ドレイン間電圧Ｖｄｓは増加し（Ｖｉｎ→Ｖｉｎ’）、流れる電流値はアーリ効果分であるΔＩｄｓだけ増加する。
しかしながら、ＴＦＴ１３５を含む定電流源は電流Ｉｒｅｆを流し続けるので、ＴＦＴ１３１のソース電圧は電流Ｉｒｅｆに相当する電流値を得るために減少する。しかし、ＴＦＴ１３１のソース電圧の変化による電流値の変化は式１に従い二乗で効くので、このソース電位は殆ど変化しない。
ここで、ＴＦＴ１３１のソース電位はＴＦＴ１３５のドレイン電位（Ａ）と同電位である。よって、カスコード接続を行っている場合はＴＦＴ１３５のドレイン電圧は、電流Ｉｒｅｆを書き込んだときの値、つまりＴＦＴ１３５のゲート電圧と殆ど等しい値を有する。これにより、ＴＦＴ１３６のソース・ドレイン電圧はほぼ０Ｖとなり、リーク電流によるＴＦＴ１３５のゲート電圧の降下を大幅に抑えることができる。
【００８８】
なお、図９の回路において、ＴＦＴ１３７はｎチャネルＴＦＴでもよい。
【００８９】
なお、本実施形態では、基準電流源としていわゆる表示パネル内で生成する構成として説明したが、基準電流Ｉｒｅｆをネル外部から供給するように構成することも可能である。この場合、たとえば外部のＭＯＳＩＣ等にて基準電流Ｉｒｅｆを生成し、パネルに入力するので、各々の基準電流供給線毎の電流値のバラツキは少ない。
【００９０】
また、本実施形態では、第２のスイッチとしてのＴＦＴ１２２のゲートと第４のスイッチとしてのＴＦＴ１２５のゲートを第３の制御線としてのオートゼロ線ＡＺＬ１０１に接続した構成としたが、第２のスイッチとしてのＴＦＴ１２２のゲートを第３の制御線としての第１のオートゼロ線ＡＺＬ１０１−２に接続し、第４のスイッチとしてのＴＦＴ１２５のゲートを第４の制御線としての第２のオートゼロ線ＡＺＬ１０１−２に接続するように構成することも可能である。
このように、ＴＦＴ１２３とＴＦＴ１２５を異なる制御線によりオンさせる場合、オンさせるタイミングはいずれが先（後）でもオートゼロ動作に影響はない。
ただし、ドライブパルスを減少させることができることから、本実施形態にように、共用の制御線により同一タイミングでオンする方が好ましい。
【００９１】
また、本実施形態においては、ドライブスキャンとオートゼロとをオーバーラップさせるように駆動制御しているが、必ずしもオーバーラップさせる必要はない。オーバーラップさせた方が、ドライブトランジスタＴＦＴ１２１のカットオフを防止できる。
また、本実施形態においては、ライトスキャンの前にドライブスキャンをオンするように駆動制御しているが、これは同時であって、ドライブスキャンが後であっても構わない。
ライトスキャンの前にドライブスキャンをオンさせた方が、信号電圧書き込み時に、ドライブトランジスタＴＦＴ１２１が飽和駆動になっており、ゲート容量が小さくなることから、ライトスキャンの前にドライブスキャンをオンさせた方が好ましい。
【００９２】
【発明の効果】
以上説明したように、本発明によれば、白表示時での移動度によるオン電流のバラツキを抑制することができ、従来方式に比べて移動度バラツキに対するユニフォーミティが大幅に改善することができる。
また、基準電流を流してしきい値のバラツキのキャンセルを行うので、しきい値のバラツキのキャンセルにかかる時間が短縮され、しきい値のバラツキによるユニフォーミティの劣化を防止できる。
さらに、一度しきい値のバラツキがキャンセルされたら、その後駆動トランジスタのゲート電位は変動しないため、いわゆるオートゼロの時間はしきい値の絶対値に依存せず、オートゼロ時間の設定による工数の増加を抑制することができる。
【００９３】
また、電流転送回路への書込み時間は十分にとることができる。また、電流転送回路から各画素回路への書込み用の基準電流転送線の配線長は短くできることから、配線容量も少なく、各画素回路では、１水平走査期間（１Ｈ期間）内でしきい値Ｖｔｈを補正することができる。
その結果、パネルが大型化されても画素回路内のしきい値Ｖｔｈのバラツキを確実にキャンセルすることができ、大型画面においてもユニフォーミティの良い画質を得ることができる。
【００９４】
以上のように、本発明によれば、画素内部の能動素子のしきい値のバラツキはもとより、移動度のバラツキによらず、安定かつ正確に各画素の発光素子に所望の値の電流を供給でき、その結果として高品位な画像を表示することが可能となる。
【図面の簡単な説明】
【図１】本発明に係る有機ＥＬ表示装置の構成を示すブロック図である。
【図２】図１の有機ＥＬ表示装置において本実施形態に係る画素回路の具体的な構成を示す回路図である。
【図３】本実施形態に係る画素ユニットの動作を説明するためのタイミングチャートである。
【図４】本実施形態に係る画素回路の動作を説明するためのタイミングチャートである。
【図５】図２の画素回路での移動度の異なるドライブトランジスタのΔＶ（＝Ｖｇｓ−Ｖｔｈ）とドレイン・ソース間電流Ｉｄｓの特性曲線を示す図である。
【図６】図２の画素回路でのドライブトランジスタのしきい値Ｖｔｈが異なる画素でのオートゼロ動作時のドライブトランジスタのゲート電圧の変化を示す図である。
【図７】本実施形態の利点を説明するための図である。
【図８】本発明に係る画素ユニットにおける電流転送回路の他の構成例を示す回路図である。
【図９】本発明に係る画素ユニットにおける電流転送回路の他の構成例を示す回路図である。
【図１０】一般的な有機ＥＬ表示装置の構成を示すブロック図である。
【図１１】図１０の画素回路の一構成例を示す回路図である。
【図１２】オートゼロ機能を有する画素回路の構成例を示す回路図である。
【図１３】図１２の回路の動作を説明するためのタイミングチャートである。
【図１４】図１２の画素回路での移動度の異なるドライブトランジスタのΔＶ（＝Ｖｇｓ−Ｖｔｈ）とドレイン・ソース間電流Ｉｄｓの特性曲線を示す図である。
【図１５】ドライブトランジスタのしきい値Ｖｔｈが異なる画素でのオートゼロ動作時のドライブトランジスタのゲート電圧の変化を示す図である。
【図１６】図１２の回路の課題を説明するための図である。
【符号の説明】
１００…表示装置。１０１…画素回路（ＰＸＬＣ）、１０２…画素アレイ部、１０３…水平セレクタ（ＨＳＥＬ）、１０４…第１のライトスキャナ（ＷＳＣＮ１）、１０５…ドライブスキャナ（ＤＳＣＮ）、１０６…オートゼロ回路（ＡＺＲＤ）、１０７…リファレンス定電流源（ＲＣＩＳ）、１０８…電流転送回路（ＩＴＦＣ）、１０９…第２のライトスキャナ（ＷＳＣＮ２）、１１０…第３のライトスキャナ（ＷＳＣＮ３）、１１１…第４のライトスキャナ（ＷＳＣＮ４）、１２１…駆動トランジスタとしてのＴＦＴ、１２２…第１のスイッチとしてのＴＦＴ、１２３…第２のスイッチとしてのＴＦＴ、１２４…第３のスイッチとしてＴＦＴ、１２５…第４のスイッチとしてのＴＦＴ、ＤＴＬ１０１〜ＤＴＬ１０ｎ…データ線、ＷＳＬ１０１〜ＷＳ１０ｍ，ＷＳＬ１１１〜ＷＳＬ１１ｍ，ＷＳＬ１２１〜ＷＳＬ１２ｍ，ＷＳＬ１３１〜ＷＳＬ１３ｍ…走査線、ＤＳＬ１０１〜ＤＳＬ１０ｍ…駆動線、ＡＬＺ１０１〜ＡＬＺ１０ｍ…オートゼロ線、ＩＳＬ１０１〜ＩＳＬ１０ｎ…基準電流供給線、２００…画素ユニット、１３１〜１３８…電流転送回路を構成するＴＦＴ。
【発明の属する技術分野】
本発明は、有機ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ ）ディスプレイなどの、電流値によって輝度が制御される電気光学素子を有する画素回路がマトリクス状に配列された画像表示装置のうち、特に各画素回路内部に設けられた絶縁ゲート型電界効果トランジスタによって電気光学素子に流れる電流値が制御される、いわゆるアクティブマトリクス型画像表示装置およびその駆動方法に関するものである。
【０００２】
【従来の技術】
画像表示装置、たとえば液晶ディスプレイなどでは、多数の画素をマトリクス状に並べ、表示すべき画像情報に応じて画素毎に光強度を制御することによって画像を表示する。
これは有機ＥＬディスプレイなどにおいても同様であるが、有機ＥＬディスプレイは各画素回路に発光素子を有する、いわゆる自発光型のディスプレイであり、液晶ディスプレイに比べて画像の視認性が高い、バックライトが不要、応答速度が速い、等の利点を有する。
また、各発光素子の輝度はそれに流れる電流値によって制御することによって発色の階調を得る、すなわち発光素子が電流制御型であるという点で液晶ディスプレイなどとは大きく異なる。
【０００３】
有機ＥＬディスプレイにおいては、液晶ディスプレイと同様、その駆動方式として単純マトリクス方式とアクティブマトリクス方式とが可能であるが、前者は構造が単純であるものの、大型かつ高精細のディスプレイの実現が難しいなどの問題がある。
このため、各画素回路内部の発光素子に流れる電流を、画素回路内部に設けた能動素子、一般にはＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、薄膜トランジスタ）によって制御する、アクティブマトリクス方式の開発が盛んに行われている。
【０００４】
図１０は、一般的な有機ＥＬ表示装置の構成を示すブロック図である。
この表示装置１は、図１０に示すように、画素回路（ＰＸＬＣ）２ａがｍ×ｎのマトリクス状に配列された画素アレイ部２、水平セレクタ（ＨＳＥＬ）３、ライトスキャナ（ＷＳＣＮ）４、水平セレクタ３により選択され輝度情報に応じたデータ信号が供給されるデータ線ＤＴＬ１〜ＤＴＬｎ、およびライトスキャナ４により選択駆動される走査線ＷＳＬ１〜ＷＳＬｍを有する。
【０００５】
図１１は、図１０の画素回路２ａの一構成例を示す回路図である（たとえば特許文献１、２参照）。
図１１の画素回路は、多数提案されている回路のうちで最も単純な回路構成であり、いわゆる２トランジスタ駆動方式の回路である。
【０００６】
図１１の画素回路２ａは、ｐチャネル薄膜電界効果トランジスタ（以下、ＴＦＴという）１１およびＴＦＴ１２、キャパシタＣ１１、発光素子である有機ＥＬ素子（ＯＬＥＤ）１３を有する。また、図１１において、ＤＴＬはデータ線を、ＷＳＬは走査線をそれぞれ示している。
有機ＥＬ素子は多くの場合整流性があるため、ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）と呼ばれることがあり、図１１その他では発光素子としてダイオードの記号を用いているが、以下の説明においてＯＬＥＤには必ずしも整流性を要求するものではない。
図１１ではＴＦＴ１１のソースが電源電位ＶＣＣ（電源電圧ＶＣＣの供給ライン）に接続され、発光素子１３のカソード（陰極）は接地電位ＧＮＤに接続されている。図１１の画素回路２ａの動作は以下の通りである。
【０００７】
ステップＳＴ１：
走査線ＷＳＬを選択状態（ここでは低レベル）とし、データ線ＤＴＬに書き込み電位Ｖｄａｔａを印加すると、ＴＦＴ１２が導通してキャパシタＣ１１が充電または放電され、ＴＦＴ１１のゲート電位はＶｄａｔａとなる。
【０００８】
ステップＳＴ２：
走査線ＷＳＬを非選択状態（ここでは高レベル）とすると、データ線ＤＴＬとＴＦＴ１１とは電気的に切り離されるが、ＴＦＴ１１のゲート電位はキャパシタＣ１１によって安定に保持される。
【０００９】
ステップＳＴ３：
ＴＦＴ１１および発光素子１３に流れる電流は、ＴＦＴ１１のゲート・ソース間電圧Ｖｇｓに応じた値となり、発光素子１３はその電流値に応じた輝度で発光し続ける。
上記ステップＳＴ１のように、走査線ＷＳＬを選択してデータ線に与えられた輝度情報を画素内部に伝える操作を、以下「書き込み」と呼ぶ。
上述のように、図１１の画素回路２ａでは、一度Ｖｄａｔａの書き込みを行えば、次に書き換えられるまでの間、発光素子１３は一定の輝度で発光を継続する。
【００１０】
上述したように、画素回路２ａでは、駆動（ドライブ）トランジスタであるＦＥＴ１１のゲート印加電圧を変化させることで、ＥＬ発光素子１３に流れる電流値を制御している。
このとき、ｐチャネルのドライブトランジスタのソースは電源電位ＶＣＣに接続されており、このＴＦＴ１１は常に飽和領域で動作している。よって、下記の式１に示した値を持つ定電流源となっている。
【００１１】
【数１】
Ｉｄｓ＝１／２・μ（Ｗ／Ｌ）Ｃｏｘ（Ｖｇｓ−｜Ｖｔｈ｜）２ …（１）
【００１２】
ここで、μはキャリアの移動度を、Ｃｏｘは単位面積当たりのゲート容量を、Ｗはゲート幅を、Ｌはゲート長を、ＶｇｓはＴＦＴ１１のゲート・ソース間電圧を、ＶｔｈはＴＦＴ１１のしきい値Ｖｔｈをそれぞれ示している。
【００１３】
単純マトリクス型画像表示装置では、各発光素子は、選択された瞬間にのみ発光するのに対し、アクティブマトリクスでは、上述したように、書き込み終了後も発光素子が発光を継続するため、単純マトリクスに比べて発光素子のピーク輝度、ピーク電流を下げられるなどの点で、とりわけ大型・高精細のディスプレイでは有利となる。
【００１４】
しかしなが、ＴＦＴは一般的にＶｔｈや移動度μのバラツキが大きい。そのため、同じ入力電圧が異なるドライブトランジスタのゲートに印加されても、そのオン電流はバラツイてしまい、その結果、画質のユニフォーミティが劣化してしまう。
【００１５】
この問題を改善するため多数の画素回路が提案されているが、代表例を図３に示す（たとえば特許文献３、または特許文献４参照）。
【００１６】
図１２の画素回路２ｂは、ｐチャネルＴＦＴ２１〜ＴＦＴ２４、キャパシタＣ２１，Ｃ２２、発光素子である有機ＥＬ発光素子（ＯＬＥＤ）２５を有する。また、図１２において、ＤＴＬはデータ線を、ＷＳＬは走査線を、ＡＺＬはオートゼロ線を、ＤＳＬは駆動線をそれぞれ示している。
【００１７】
この画素回路２ｂの動作について、図１３（Ａ）〜（Ｇ）に示すタイミングチャートを参照しながら以下に説明する。
図１３（Ａ）は画素配列の第１行目の走査線ＷＳＬ１に印加される走査信号ｗｓ〔１〕を、図１３（Ｂ）は画素配列の第２行目の走査線ＷＳＬ２に印加される走査信号ｗｓ〔２〕を、図１３（Ｃ）は画素配列の第１行目のオートゼロ線ＡＺＬ１に印加されるオートゼロ信号ａｚ〔１〕を、図１３（Ｄ）は画素配列の第２行目のオートゼロ線ＡＺＬ２に印加されるオートゼロ信号ａｚ〔２〕を、図１３（Ｅ）は画素配列の第１行目の駆動線ＤＳＬ１に印加される駆動信号ｄｓ〔１〕を、図１３（Ｆ）は画素配列の第２行目の駆動線ＤＳＬ２に印加される駆動信号ｄｓ〔２〕を、図１３（Ｇ）はＴＦＴ２１のゲート電位Ｖｇをそれぞれ示している。
なお、以下では、第１行目の画素回路の動作について説明する。
【００１８】
図１３（Ｃ），（Ｅ）に示すように、駆動線ＤＳＬ１への駆動信号ｄｓ〔１〕、オートゼロ線ＡＺＬ１へのオートゼロ信号ａｚ〔１〕を低レベルとし、ＴＦＴ２２およびＴＦＴ２３を導通状態とする。このときＴＦＴ２１はダイオード接続された状態で発光素子（ＯＬＥＤ）２５と接続されるため、ＴＦＴ２１に電流が流れる。このとき、ＴＦＴ２１のゲート電位Ｖｇは、図１３（Ｇ）に示すように、降下する。
【００１９】
図１３（Ｅ）に示すように、駆動線ＤＳＬ１への駆動信号ｄｓ〔１〕を高レベルとし、ＴＦＴ２２を非導通状態とする。このとき走査線ＷＳＬ１への走査信号ｗｓ〔１〕は、図１３（Ａ）に示すように、高レベルでＴＦＴ２４が非導通状態に保持されている。
ＴＦＴ２２が非導通状態となっことに伴い、発光素子２５に流れる電流が遮断されるため、図１３（Ｇ）に示すように、ＴＦＴ２１のゲート電位Ｖｇは上昇するが、その電位がＶｃｃ−｜Ｖｔｈ｜ まで上昇した時点でＴＦＴ２１は非導通状態となって電位が安定する。この動作を「オートゼロ動作」と称する。
【００２０】
図１３（Ｃ）に示すように、オートゼロ線ＡＺＬ１へのオートゼロ信号ａｚ〔１〕を高レベルとしてＴＦＴ２３を非導通状態としてオートゼロ動作（Ｖｔｈ補正動作）を終了させた後、駆動線ＤＳＬ１への駆動信号ｄｓ〔１〕を低レベルとし、ＴＦＴ２２を導通状態とする。
【００２１】
そして、走査線ＷＳＬ１への走査信号ｗｓ〔１〕を、図１３（Ａ）に示すように、低レベルとしてＴＦＴ２４が導通状態として、データ線ＤＴＬ１に伝搬された所定電位のデータ信号をキャパシタＣ２１に印加させる。これにより、図１３（Ｇ）に示すように、キャパシタＣ２１を介してＴＦＴ２１のゲート電位をΔＶｇだけ低下させる。
図１３（Ａ）に示すように、走査線ＷＳＬ１を高レベルとしてＴＦＴ２４を非導通状態とする。
これにより、ＴＦＴ２１およびＥＬ発光素子（ＯＬＥＤ）２５に電流が流れ、ＥＬ発光素子２５が発光を開始する。
【００２２】
【特許文献１】
ＵＳＰ５，６８４，３６５
【特許文献２】
特開平８−２３４６８３号公報
【特許文献３】
ＵＳＰ６，２２９，５０６
【特許文献４】
特表２００２−５１４３２０号公報のＦＩＧ．３
【００２３】
【発明が解決しようとする課題】
上述したように、図１２の画素回路では、ＥＬ発光素子２５が発光していない期間に、オートゼロスイッチであるＴＦＴ２３をオンすることで、ドライブトランジスタＴＦＴ２１をカットオフの状態にする。カットオフ状態ではこのトランジスタＴＦＴ２１に電流は流れないので、そのゲート・ソース電圧Ｖｇｓは各々のトランジスタのしきい値Ｖｔｈと等しくなっており、画素毎のＶｔｈバラツキはキャンセルされている。
次に、ＴＦＴ２３をオフした後、ＴＦＴ２４をオンすることで、データ線電圧を画素内のキャパシタＣ２１を通してドライブトランジスタＴＦＴ２１のゲートに電圧ΔＶがカップリングされる。このカップリング量がＶ０であるとすると、ドライブトランジスタＴＦＴ２１はＶｔｈによらず、Ｖｇｓ−Ｖｔｈ＝Ｖ０に相当したオン電流が流れ、Ｖｔｈバラツキによるユニフォーミティにむらの無い画質が得られる。
【００２４】
ところが、図１２の画素回路においては、Ｖｔｈバラツキを補正することができても、移動度μのバラツキを補正することはできない。
以下、この課題について、図面に関連付けてさらに詳細に説明する。
【００２５】
図１４は、図１２の画素回路での移動度の異なるドライブトランジスタのΔＶ（＝Ｖｇｓ−Ｖｔｈ）とドレイン・ソース間電流Ｉｄｓの特性曲線を示す図である。
図１４において、横軸が電圧ΔＶを、縦軸が電流Ｉｄｓをそれぞれ表している。また、図１４において、実線で示す曲線が画素Ａの特性を、破線で示す曲線が画素Ｂの特性を示している。
【００２６】
図１４に示すように、実線で示す画素Ａの特性と破線で示す画素Ｂの特性において、移動度が異なっている。
図１２の画素回路方式では、オートゼロ点（ΔＶ＝Ｖ０）では、移動度が異なる画素トランジスタでも電流値が等しい。
しかしながら、その後電圧が上昇するにつれて、移動度μのバラツキが電流値に現れてしまう。
たとえば、移動度が異なる画素Ａと画素Ｂにおいて、同じ電圧ΔＶ＝Ｖ０が印加されているときも、上記式１に従い電流Ｉｄｓのバラツキが発生し、その画素の輝度が異なってしまう。
つまり、電流値が多く流れ、明るくなるにつれて電流値は移動度のバラツキを受けてしまい、ユニフォーミティはばらつき、画質は劣化してしまう。
【００２７】
また、図１５は、ドライブトランジスタのしきい値Ｖｔｈが異なる画素Ｃ，Ｄでのオートゼロ動作時のドライブトランジスタのゲート電圧の変化を示す図である。
図１５において、横軸が時間ｔを、縦軸がゲート電圧ｖｇをそれぞれ表している。また、図１５において、実線で示す曲線が画素Ｃの特性を、破線で示す曲線が画素Ｄの特性を示している。
【００２８】
オートゼロは、ドライブトランジスタのゲートとソースを接続することにより行われるが、カットオフ領域に近づくにつれて、そのオン電流も急速に減少してくる。
そのため、完全にカットオフししきい値のバラツキがキャンセルするまでには、長い時間を必要とする。図１５に示したように、オートゼロ時間が不十分だと画素Ｃは完全にしきい値Ｖｔｈのバラツキがキャンセルをされない。
このように、しきい値Ｖｔｈのバラツキにより、ゲート電圧の書込み状態もバラツキ、これによるユニフォーミティが劣化することも推察される。
【００２９】
また、十分にオートゼロの時間をとってしきい値Ｖｔｈのバラツキをキャンセルしても、カットオフ後にドライブトランジスタにはオフ電流が微量ながら流れてしまう。
そのため、図１６に示すように、ゲート電圧は電源電圧Ｖｃｃに向かって徐々に上昇してしまう。その結果、一度オートゼロにてしきい値Ｖｔｈのバラツキのキャンセルがなされたにもかかわらず、最終的にしきい値Ｖｔｈのばらついている画素のゲート電位が電源電圧に向かってそろうために、再度しきい値Ｖｔｈのバラツキが現れてしまう。
【００３０】
以上より、実デバイスではしきい値Ｖｔｈのバラツキのキャンセルを効果的に行うためには、オートゼロ期間をパネル毎に最適に調整する必要がある。
しかしながら、このパネル毎の最適なオートゼロ期間の調整には、膨大な調整時間がかかり、パネルのコストを上げてしまう。
【００３１】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、画素内部の能動素子のしきい値のバラツキはもとより、移動度のバラツキによらず、安定かつ正確に各画素の発光素子に所望の値の電流を供給でき、その結果として高品位な画像を表示することが可能な表示装置およびその駆動方法を提供することにある。
【００３２】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の観点は、マトリクス状に複数配列された画素回路と、上記画素回路のマトリクス配列に対して列毎に配線され、輝度情報に応じたデータ信号が供給されるデータ線と、上記画素回路のマトリクス配列に対して行毎に配線された第１の制御線と、第１および第２の基準電位と、上記画素回路のマトリクス配列に対して列毎に配線され、所定の基準電流が供給される基準電流供給線と、を有し、画素配列の同一列に配置され、同一の上記データ線に接続される複数の画素回路を含む複数の画素ユニットを形成し、上記画素ユニットは、ユニット内の複数の画素回路に並列的に接続された基準電流転送線と、上記基準電流供給線に供給される基準電流を所定期間をかけて蓄積し、当該所定期間経過後に蓄積した基準電流を上記基準電流転送線に転送する電流転送回路と、を含み、上記画素回路は、第１、第２、および第３のノードと、上記第１のノードに接続された第１端子と第２端子間で電流供給ラインを形成し、上記第２のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、上記第１のノードに接続された第１のスイッチと、上記第１のノードと上記第２のノードとの間に接続された第２のスイッチと、上記データ線と上記第３のノードとの間に接続され、上記第１の制御線によって導通制御される第３のスイッチと、上記第１のノードと上記基準電流転送線との間に接続された第４のスイッチと、上記第２のノードと上記第３のノードとの間に接続された結合キャパシタと、を有し、上記第１の基準電位と第２の基準電位との間に、上記駆動トランジスタの電流供給ライン、上記第１のノード、上記第１のスイッチ、および上記電気光学素子が直列に接続されている。
【００３３】
好適には、上記電流転送回路は、ソースが所定電位に接続された電界効果トランジスタと、上記電界効果トランジスタのドレインとゲートとの間に接続された第５のスイッチと、上記電界効果トランジスタのドレインと上記基準電流供給線との間に接続された第６のスイッチと、上記電界効果トランジスタのドレインと上記基準電流転送線との間に接続された第７のスイッチと、上記電界効果トランジスタのゲートと所定電位との間に接続されたキャパシタと、を有する。
【００３４】
また、好適には、上記電流転送回路は、ソースが所定電位に接続された第１の電界効果トランジスタと、ソースが上記第１の電界効果トランジスタのドレインに接続された第２の電界効果トランジスタと、上記第２の電界効果トランジスタのドレインとゲートとの間に接続された第５のスイッチと、上記第２の電界効果トランジスタのドレインと上記基準電流供給線との間に接続された第６のスイッチと、上記第２の電界効果トランジスタのドレインと上記基準電流転送線との間に接続された第７のスイッチと、上記第１の電界効果トランジスタのドレインとゲートとの間に接続された第８のスイッチと、上記第１の電界効果トランジスタのゲートと所定電位との間に接続された第１のキャパシタと、上記第２の電界効果トランジスタのゲートと所定電位との間に接続された第２のキャパシタと、を有する。
【００３５】
好適には、上記電流転送回路の上記第５および第６のスイッチを水平走査期間の複数倍の時間導通させて上記基準電流供給線に供給されている基準電流を入力させて上記キャパシタに蓄積させて上記電界効果トランジスタを電流源として機能させ、水平走査期間の複数倍の時間経過後に上記第５および第６のスイッチを非導通状態に保持させて、上記第７のスイッチを導通させて蓄積した基準電流を上記基準電流転送線に出力させる第１の回路と、上記画素ユニット内の各画素回路の上記第４のスイッチを１水平走査期間毎に順次に導通させて、上記電流転送回路から基準電流転送線に出力された基準電流を上記各画素回路の第１のノードに順次に供給させる第２の回路と、を有する。
【００３６】
また、好適には、上記電流転送回路の上記第５、第６、および第８のスイッチを水平走査期間の複数倍の時間導通させて上記基準電流供給線に供給されている基準電流を入力させて上記第１および第２のキャパシタに蓄積させて上記第１および第２の電界効果トランジスタを電流源として機能させ、水平走査期間の複数倍の時間経過後に上記第５、第６、および第８のスイッチを非導通状態に保持させて、上記第７のスイッチを導通させて蓄積した基準電流を上記基準電流転送線に出力させる第１の回路と、上記画素ユニット内の各画素回路の上記第４のスイッチを１水平走査期間毎に順次に導通させて、上記電流転送回路から基準電流転送線に出力された基準電流を上記各画素回路の第１のノードに順次に供給させる第２の回路と、を有する。
【００３７】
好適には、上記電流転送回路は、上記第７のスイッチを導通状態とされた期間に、上記蓄積した基準電流に相当する電流を上記第２の電界効果トランジスタのドレインに供給するリーク除去回路を有する。
【００３８】
好適には、上記第２の回路は、上記画素ユニットの各画素回路の上記電気光学素子を駆動する場合に、第１ステージとして、上記第１のスイッチ、上記第２のスイッチ、および上記第４のスイッチを所定時間導通させ上記第１のノードと上記第２のノードとを電気的に接続し、かつ上記基準電流転送線から第１のノードに基準電流を供給させ、第２ステージとして、上記第１のスイッチを非導通状態に保持し、水平走査期間経過後に上記第２のスイッチおよび上記第４のスイッチを非導通状態に保持し、第３ステージとして、上記第１の制御線により上記第３のスイッチを導通させ、上記第１のスイッチを導通させて、上記データ線を伝播されるデータを上記第３のノードに書き込ませた後、上記第３のスイッチを非導通状態に保持し、上記電気光学素子に上記データ信号に応じた電流を供給させる。
【００３９】
好適には、上記基準電流の値は、上記電気光学素子の発光の中間色に相当する値に設定されている。
【００４０】
本発明の第２の観点は、画素配列の同一列に配置され、同一の上記データ線に接続される複数の画素回路を含む複数の画素ユニットを形成し、上記画素ユニットは、ユニット内の複数の画素回路に並列的に接続された基準電流転送線と、上記基準電流供給線に供給される基準電流を所定期間をかけて蓄積し、当該所定期間経過後に蓄積した基準電流を上記基準電流転送線に転送する電流転送回路と、を含み、上記画素回路は、第１、第２、および第３のノードと、上記第１のノードに接続された第１端子と第２端子間で電流供給ラインを形成し、上記第２のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、上記第１のノードに接続された第１のスイッチと、上記第１のノードと上記第２のノードとの間に接続された第２のスイッチと、上記データ線と上記第３のノードとの間に接続された第３のスイッチと、上記第１のノードと上記基準電流転送線との間に接続された第４のスイッチと、上記第２のノードと上記第３のノードとの間に接続された結合キャパシタと、を有し、上記第１の基準電位と第２の基準電位との間に、上記駆動トランジスタの電流供給ライン、上記第１のノード、上記第１のスイッチ、および上記電気光学素子が直列に接続されている、表示装置の駆動方法であって、画素回路のマトリクス配列に対して列毎に配線された基準電流供給線に供給される基準電流供給線に供給される基準電流を所定期間をかけて蓄積し、当該所定期間経過後に蓄積した基準電流を、上記画素ユニット内の複数の画素回路に並列的に接続された基準電流転送線に転送し、上記画素ユニット内の各画素回路の上記第４のスイッチを１水平走査期間毎に順次に導通させて、基準電流転送線に転送された基準電流を上記各画素回路の第１のノードに順次に供給させる。
【００４１】
本発明によれば、たとえば基準電流供給線に定電流源により基準電流が流される。
たとえば第１の回路により、電流転送回路の第５および第６のスイッチガ水平走査期間の複数倍の時間導通状態に保持される。これに伴い、基準電流供給線に供給されている基準電流が画素ユニット内に入力されて、キャパシタに蓄積される。これにより、電界効果トランジスタを電流源として機能するようになる。
次いで、第１の回路により水平走査期間の複数倍の時間経過後に第５および第６のスイッチが非導通状態に保持され、第７のスイッチが導通状態に保持されて蓄積した基準電流が基準電流転送線に出力される。
そして、第２の回路により、画素ユニット内の各画素回路の第４のスイッチが１水平走査期間毎に順次に導通状態に保持される。これにより、電流転送回路から基準電流転送線に出力された基準電流が、各画素回路の第１のノードに順次に供給される。
【００４２】
具体的には、各画素回路において、第１のスイッチ、第２のスイッチ、および第４のスイッチを導通状態に保持する。そして、第１のスイッチを非導通状態とする。
このとき、第２のスイッチおよび第４のスイッチがオンし、第１のノード、第２のノードは、基準電流転送線を通して基準電流源に接続され、基準電流を引いているために、画素のオン電流が基準電流に一致するように、ドライブトランジスタのゲート電圧値が設定される。
これにより、しきい値や移動度μがばらついている全ての画素に対しての補正（オートゼロ動作）が実行される。
次に、第２および第４のスイッチを非導通状態としてオートゼロ動作（Ｖｔｈ補正動作）を終了させた後、たとえば第１のスイッチを導通状態とする。
また、第１の制御線により第３のスイッチを導通状態として、データ線に伝搬された所定電位のデータ信号を結合キャパシタに印加させる。これにより、結合キャパシタを介して入力データ信号がドライブトランジスタのゲート電圧にカップリングされ、カップリング電圧ΔＶに相当する値の電流が電気光学素子に流れる、発光する。
そして、第３のスイッチを非導通状態とする。
【００４３】
【発明の実施の形態】
以下、本発明の実施形態を添付図面に関連付けて説明する。
【００４４】
図１は、本発明に有機ＥＬ表示装置の構成例を示すブロック図である。
図２は、図１の有機ＥＬ表示装置において本実施形態に係る画素回路の具体的な構成を示す回路図である。
【００４５】
この表示装置１００は、図１および図２に示すように、画素回路（ＰＸＬＣ）１０１がｍ×ｎのマトリクス状に配列された画素アレイ部１０２、水平セレクタ（ＨＳＥＬ）１０３、第１のライトスキャナ（ＷＳＣＮ１）１０４、ドライブスキャナ（ＤＳＣＮ）１０５、オートゼロ回路（ＡＺＲＤ）１０６、リファレンス定電流源（ＲＣＩＳ）１０７、複数の電流転送回路（ＩＴＦＣ）１０８、第２のライトスキャナ（ＷＳＣＮ２）１０９、第３のライトスキャナ（ＷＳＣＮ３）１１０、第４のライトスキャナ（ＷＳＣＮ４）１１１、水平セレクタ１０３により選択され輝度情報に応じたデータ信号が供給されるデータ線ＤＴＬ１０１〜ＤＴＬ１０ｎ、第１のライトスキャナ１０４により選択駆動される走査線ＷＳＬ１０１〜ＷＳＬ１０ｍ、ドライブスキャナ１０５により選択駆動される駆動線ＤＳＬ１０１〜ＤＳＬ１０ｍ、オートゼロ回路１０６により選択駆動されるオートゼロ線ＡＬＺ１０１〜ＡＬＺ１０ｍ、定電流源１０７による基準電流が供給される基準電流供給線ＩＳＬ１０１〜ＩＳＬ１０ｎ、第２のライトスキャナ１０９により選択駆動される走査線ＷＳＬ１１１、第３のライトスキャナ１１０により選択駆動される走査線ＷＳＬ１２１、および第４のライトスキャナ１１１により選択駆動される走査線ＷＳＬ１３１を有する。
【００４６】
これらの構成要素のうち、水平セレクタ１０３、第１のライトスキャナ１０４、ドライブスキャナ１０５、およびオートゼロ回路１０６により本発明に係る第２の回路が構成され、第２、第３、および第４のライトスキャナ１０９，１１０，１１１により本発明に係る第１の回路が構成される。
【００４７】
なお、画素アレイ部１０２において、画素回路１０１はｍ×ｎのマトリクス状に配列されるが、図１においては図面の簡単化のために２×２のマトリクス状に配列した例を示している。
また、図２においても、図面の簡単化のために二つの画素回路の具体的な構成を示している。
【００４８】
本実施形態においては、画素配列の同一列に配置され、同一のデータ線ＤＴＬに接続される複数（たとえば８００）の画素回路１０１のうちの複数の画素回路からなる複数の画素ユニットを形成し、各画素ユニットに電流転送回路１０８を設け、この電流転送回路１０８と各基準電流供給線ＩＳＬ１０１〜ＩＳＬ１０ｎとを接続し、画素ユニット毎に電流転送回路１０８に基準電流Ｉｒｅｆをサンプル・ホールドした後に、画素ユニット内の各画素回路１０１に１水平走査期間毎に順次に供給するように構成している。
本実施形態では、たとえば２０個の画素回路により一つの画素ユニットを構成する。そして、図１および図２は一つの画素ユニット２００を示している。
【００４９】
この画素ユニット２００は、同一列に配列され、同一のデータ線ＤＴＬ１０１に接続された２０個の画素回路１０１−１〜１０１−２０、電流転送回路１０８、および電流転送回路１０８の出力電流を各画素回路１０１−１〜１０１−２０に転送する基準電流転送線ＩＴＬ１０１を有する。
基準電流転送線ＩＴＬ１０１は、各画素回路１０１−１〜１０１−２０の第４のスイッチとしてのＴＦＴ１２５−１〜ＴＦＴ１２５−２０を介して第１のノードＮＤ１２１−１〜ＮＤ１２１−２０に接続されている。
【００５０】
本第１の実施形態に係る画素回路１０１（−１〜−２０）は、具体的には、図２に示すように、ｐチャネルＴＦＴ１２１（−１〜−２０）〜ＴＦＴ１２５（−１〜−２０）、キャパシタＣ１２１（−１〜−２０），Ｃ１２２（−１〜−２０）、有機ＥＬ素子（ＯＬＥＤ：電気光学素子）からなる発光素子１２６（−１〜−２０）、第１のノードＮＤ１２１（−１〜−２０）、第２のノードＮＤ１２２（−１〜−２０）、および第３のノードＮＤ１２３（−１〜−２０）を有する。
また、図２において、ＤＴＬ１０１はデータ線を、ＷＳＬ１０１，ＷＳＬ１１１，ＷＳＬ１２１，ＷＳＬ１３１は走査線を、ＤＳＬ１０１は駆動線、ＡＺＬ１０１はオートゼロ線をそれぞれ示している。
これらの構成要素のうち、ＴＦＴ１２１が本発明に係るドライブ（駆動）トランジスタを構成し、ＴＦＴ１２２が第１のスイッチを構成し、ＴＦＴ１２３が第２のスイッチを構成し、ＴＦＴ１２４が第３のスイッチを構成し、ＴＦＴ１２５が第４のスイッチを構成し、キャパシタＣ１２１が本発明に係る結合キャパシタを構成している。
【００５１】
また、電流源Ｉ１０７と基準電流供給線ＩＳＬ１０１とにより電流供給手段が構成されている。そして、基準電流供給線ＩＳＬ１０１には基準電流Ｉｒｅｆ（たとえば２μＡ）が流されている。基準電流Ｉｒｅｆは、移動度のバラツキも補正できるように、発光素子１２６の発光の中間色に相当する電流値に設定される。
また、走査線ＷＳＬ１０１が本発明に係る第１の制御線に対応し、駆動線ＤＳＬ１０１が第２の制御線に対応し、オートゼロ線ＡＺＬ１０１が第３の制御線（および第４の制御線）に対応する。
また、電源電圧ＶＣＣの供給ライン（電源電位）が第１の基準電位に相当し、接地電位ＧＮＤが第２の基準電位に相当している。
【００５２】
画素回路１０１において、電源電位ＶＣＣと接地電位ＧＮＤとの間にＴＦＴ１２１、第１のノードＮＤ１２１、ＴＦＴ１２２、および発光素子１２６が直列に接続されている。
具体的には、ドライブトランジスタとしてのＴＦＴ１２１のソースが電源電圧ＶＣＣの供給ラインに接続され、ドレインが第１のノードＮＤ１２１に接続されている。第１のスイッチとしてのＴＦＴ１２２のソースが第１のノードＮＤ１２１に接続され、ドレインが発光素子１２６のアノードに接続され、発光素子１２６のカソードが接地電位ＧＮＤに接続されている。そして、ＴＦＴ１２１のゲートが第２のノードＮＤ１２２に接続され、ＴＦＴ１２２のゲートが第２の制御線としての駆動線ＤＳＬ１０１に接続されている。
第１のノードＮＤ１２１と第２のノードＮＤ１２２とに、第２のスイッチとしてのＴＦＴ１２３ソース・ドレインが接続され、ＴＦＴ１２３のゲートが第３の制御線としてのオートゼロ線ＡＺＬ１０１に接続されている。
キャパシタＣ１２１の第１電極が第２のノードＮＤ１２２に接続され、第２電極が第３のノードＮＤ１２３に接続されている。また、キャパシタＣ１２２の第１電極が第３のノードＮＤ１２３に接続され、第２電極が電源電位ＶＣＣに接続されている。
データ線ＤＴＬ１０１と第３のノードＮＤ１２３とに第３のスイッチとしてのＴＦＴ１２４のソース・ドレインが接続され、ＴＦＴ１２４のゲートが第１の制御線としての走査線１０１に接続されている。
さらに、第１のノードＮＤ１２１と電流転送回路１０８により基準電流が出力、転送される基準電流転送線ＩＴＬ１０１との間に第４のスイッチとしてのＴＦＴ１２５のソース・ドレインが接続され、ＴＦＴ１２５のゲートが第３の制御線としてのオートゼロ線ＡＺＬ１０１に接続されている。
【００５３】
電流転送回路１０８は、図２に示すように、ｎチャネルＴＦＴ１３１〜１３４、キャパシタＣ１３１、およびノードＮＤ１３１，ＮＤ１３２を有している。
これらの構成要素のうち、ＴＦＴ１３１が本発明に係る電界効果トランジスタを構成し、ＴＦＴ１３２が第５のスイッチを構成し、ＴＦＴ１３３が第６のスイッチを構成し、ＴＦＴ１３４が第７のスイッチを構成する。
【００５４】
ＴＦＴ１３１のソースが接地電位ＧＮＤに接続され、ドレインがノードＮＤ１３１に接続され、ゲートがノードＮＤ１３２に接続されている。ノードＮＤ１３１とノードＮＤ１３２とにＴＦＴ１３２のソース・ドレインがそれぞれ接続されている。ＴＦＴ１３２のゲートが第２のライトスキャナ１０９により選択駆動される走査線ＷＳＬ１１１に接続されている。
キャパシタＣ１３１の第１電極がノードＮＤ１３２に接続され、第２電極が接地電位ＧＮＤに接続されている。
ノードＮＤ１３１と基準電流供給線ＩＳＬ１０１とにＴＦＴ１３１のソース・ドレインがそれぞれ接続されている。ＴＦＴ１３２のゲートが第３のライトスキャナ１１０により選択駆動される走査線ＷＳＬ１２１に接続されている。
ノードＮＤ１３１と基準電流転送線ＩＴＬ１０１とにＴＦＴ１３４のソース・ドレインがそれぞれ接続されている。ＴＦＴ１３４のゲートが第４のライトスキャナ１１１により選択駆動される走査線ＷＳＬ１３１に接続されている。
【００５５】
このような構成を有する画素ユニット２００において、電流転送回路１０８は、画素ユニット２００内の各画素回路１０１−１〜１０１−２０においてオートゼロ動作を行う前に、ＴＦＴ１３１，１３２が導通（オン）状態に保持されて２０Ｈ（Ｈは水平走査期間）の時間をかけて基準電流供給線ＩＳＬ１０１に供給される基準電流Ｉｒｅｆをサンプルホールドし、２０Ｈ期間して、ＴＦＴ１３１，１３２が非導通（オフ）状態に切り替えられた後、ＴＦＴ１３４がたとえば２０Ｈの期間オン状態に保持されて、サンプルホールドした基準電流Ｉｒｅｆを基準電流転送線ＩＴＬ１０１に出力転送する。
各画素回路１０１〜１０１−２０は、それぞれ１Ｈの期間に基準電流転送線ＩＴＬ１０１に転送される基準電流Ｉｒｅｆの取り込みを順次に行い、オートゼロ動作（しきい値Ｖｔｈ、移動度μの補正動作）を行う。
【００５６】
次に、上記構成の動作を、画素回路の動作を中心に、図３（Ａ）〜（Ｍ）、および図４（Ａ）〜（Ｇ）関連付けて説明する。
【００５７】
図３（Ａ）は電流転送回路１０８のＴＦＴ１３４のゲートに接続された走査線ＷＳＬ１３１に印加される信号Ｓ１３４を、図３（Ｂ）はＴＦＴ１３２のゲートに接続された走査線ＷＳＬ１１１に印加される信号Ｓ１３２を、図３（Ｃ）はＴＦＴ１３３のゲートに接続された走査線ＷＳＬ１２１に印加される信号Ｓ１３３を、図３（Ｄ）は電流転送回路１０８のＴＦＴ１３４のゲートに接続された走査線ＷＳＬ１３１に印加される信号Ｓ１３４を、図３（Ｅ）はＴＦＴ１３２のゲートに接続された走査線ＷＳＬ１１１に印加される信号Ｓ１３２を、図３（Ｆ）はＴＦＴ１３３のゲートに接続された走査線ＷＳＬ１２１に印加される信号Ｓ１３３を、図３（Ｇ）は電流転送回路１０８のキャパシタＣ１３１の電位ＶＣ１３１を、図３（Ｈ）は画素配列の第１行目のオートゼロ線ＡＺＬ１０１に印加されるオートゼロ信号ａｚ〔１〕を、図３（Ｉ）は画素配列の第２行目のオートゼロ線ＡＺＬ１０２に印加されるオートゼロ信号ａｚ〔２〕を、図３（Ｊ）は画素配列の第２０行目のオートゼロ線ＡＺＬ１０２に印加されるオートゼロ信号ａｚ〔２０〕を、図３（Ｋ）は画素配列の第１行目の画素回路１０１−１のキャパシタＣ１２１−１の電位ＶＣ１２１１を、図３（Ｌ）は画素配列の第２行目の画素回路１０１−２のキャパシタＣ１２１−２の電位ＶＣ１２１２を、図３（Ｍ）は画素配列の第２０行目の画素回路１０１−２０のキャパシタＣ１２１−２０の電位ＶＣ１２１２０を、それぞれ示している。
【００５８】
まず、電流転送回路の動作を中心に説明する。
【００５９】
基準電流供給線ＩＳＬ１０１には定電流源１０７により基準電流Ｉｒｅｆ（たとえば２μＡ）が流される。
このとき、第４のライトスキャナ１１１により、図３（Ａ）に示すように、走査線ＷＳＬ１３１への信号Ｓ１３４を低レベルとしてＴＦＴ１３４を非導通状態とする。
この状態で、図３（Ｂ），（Ｃ）に示すように、第２および第３のライトスキャナ１０９，１１０により走査線ＷＳＬ１１１，ＷＳＬ１２１への信号Ｓ１３２，Ｓ１３３を高レベルとして２０Ｈの期間ＴＦＴ１３２，１３３を導通状態とする。
ＴＦＴ１３２，１３３が導通状態となったことに伴い、基準電流Ｉｒｅｆが電流転送回路１０８内に流れる。
このとき、ＴＦＴ１３１は、ＴＦＴ１３２を介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は前述した式１に基づいて決定され、キャパシタＣ１３１に保持される。所定のゲート電圧がキャパシタＣ１３１および基準電流線ＩＳＬ１０１の配線容量Ｃｓｉｇに書き込まれた後に、たとえば図３（Ｂ），（Ｃ）に示すように、走査線ＷＳＬ１１１への信号Ｓ１３２を低レベルとしてＴＦＴ１３２を非導通状態とした後に、走査線ＷＳＬ１２１への信号Ｓ１３３を低レベルとしてＴＦＴ１３３を非導通状態とする。
【００６０】
なお、配線容量Ｃｓｉｇはパネルサイズに比例して大きくなるが、電流転送回路１０８は２０画素につき一つであるので、電流転送回路１０８への基準電流Ｉｒｅｆの書き込みには２０Ｈ期間用いることができる。これによって、大画面パネルにおいても、画素ユニット単位で十分に基準電流Ｉｒｅｆを書き込むことができ、Ｖｔｈバラツキを補正することができる。
【００６１】
次に、電流転送回路１０８からから各画素回路１０１−１〜１０１−２０へと基準電流Ｉｒｅｆの書き込みを開始する。
ここで、図３（Ａ）に示すように、走査線ＷＳＬ１３１への信号Ｓ１３４を高レベルとしてＴＦＴ１３４を２０Ｈ期間導通状態に保持する。これにより、電流転送回路１０８にサンプルホールドされて基準電流Ｉｒｅｆが基準電流転送線ＩＴＬ１０１に出力される。
そして、図３（Ｈ）に示すように、第１行目のオートゼロ線ＡＺＬ１０１−１への信号ａｚ〔１〕を１Ｈ期間だけ低レベルに設定して基準電流Ｉｒｅｆを画素回路１０１−１の第１のノードＮＤ１２１−１に書き込み、オートゼロ動作（しきい値Ｖｔｈ、移動度μの補正動作）を行う。
次に、図３（Ｉ）に示すように、第２行目のオートゼロ線ＡＺＬ１０１−２への信号ａｚ〔２〕を１Ｈ期間だけ低レベルに設定して基準電流Ｉｒｅｆを画素回路１０１−２の第１のノードＮＤ１２１−２に書き込み、オートゼロ動作（しきい値Ｖｔｈ、移動度μの補正動作）を行う。
以下同様にして、図３（Ｊ）に示すように、第２０行目のオートゼロ線ＡＺＬ１０１−２０への信号ａｚ〔２０〕を１Ｈ期間だけ低レベルに設定して基準電流Ｉｒｅｆを画素回路１０１−２０の第１のノードＮＤ１２１−２０に書き込み、オートゼロ動作（しきい値Ｖｔｈ、移動度μの補正動作）を行う。
【００６２】
この場合、書き込み配線となる基準電流転送線ＩＴＬ１０１の配線容量は、高々２０画素分の容量値となる。そのため、１Ｈ期間のような短い時間でも十分にしきい値Ｖｔｈ補正を行うことができる。
これにより、以下に説明するように、大画面パネルにおいても、基準電流Ｉｒｅｆを基準とした、Ｖｔｈバラツキを補正することができ、高ユニフォーミティの画質を得ることができる。
【００６３】
次に、図４（Ａ）〜（Ｇ）に関連付けて、画素回路の動作を中心に説明する。なお、以下では、第１行目の画素回路の動作について説明する。
図４（Ａ）は画素配列の第１行目の走査線ＷＳＬ１０１に印加される走査信号ｗｓ〔１〕を、図４（Ｂ）は画素配列の第２行目の走査線ＷＳＬ１０２に印加される走査信号ｗｓ〔２〕を、図４（Ｃ）は画素配列の第１行目のオートゼロ線ＡＺＬ１０１に印加されるオートゼロ信号ａｚ〔１〕を、図４（Ｄ）は画素配列の第２行目のオートゼロ線ＡＺＬ１０２に印加されるオートゼロ信号ａｚ〔２〕を、図４（Ｅ）は画素配列の第１行目の駆動線ＤＳＬ１０１に印加される駆動信号ｄｓ〔１〕を、図４（Ｆ）は画素配列の第２行目の駆動線ＤＳＬ１０２に印加される駆動信号ｄｓ〔２〕を、図４（Ｇ）はＴＦＴ１２１のゲート電位Ｖｇをそれぞれ示している。また、Ｖｏは基準電流Ｉｒｅｆを流すドライブトランジスタＴＦＴ１２１のゲート電圧値を示している。
【００６４】
図４（Ｃ），（Ｅ）に示すように、駆動線ＤＳＬ１０１への駆動信号ｄｓ〔１〕が高レベルの状態（ＴＦＴ１２２が非導通状態）で、オートゼロ線ＡＺＬ１０１へのオートゼロ信号ａｚ〔１〕を低レベルとし、ＴＦＴ１２３とＴＦＴ１２５を導通状態とする。
【００６５】
このとき、ＴＦＴ１２５がオンし、第１のノードＮＤ１２１、第２のノードＮＤ１２２は、基準電流供給線ＩＳＬ１０１を通して基準電流源Ｉ１０７に接続され、基準電流Ｉｒｅｆを引いているために、図４（Ｇ）に示すように、画素のオン電流が基準電流Ｉｒｅｆに一致するように、ドライブトランジスタＴＦＴ１１１のゲート電圧値Ｖｏが設定される。
これにより、しきい値や移動度μがばらついている全ての画素に対しての補正（オートゼロ動作）が実行される。
【００６６】
図４（Ｃ）に示すように、オートゼロ線ＡＺＬ１０１へのオートゼロ信号ａｚ〔１〕を高レベルとしてＴＦＴ１２３、ＴＦＴ１２５を非導通状態としてオートゼロ動作（Ｖｔｈ補正動作）を終了させた後、図４（Ｅ）に示すように、駆動線ＤＳＬ１０１への駆動信号ｄｓ〔１〕を低レベルとし、ＴＦＴ１２２を導通状態とする。
【００６７】
そして、走査線ＷＳＬ１０１への走査信号ｗｓ〔１〕を、図４（Ａ）に示すように、低レベルとしてＴＦＴ１２４を導通状態として、データ線ＤＴＬ１０１に伝搬された所定電位のデータ信号をキャパシタＣ１２１に印加させる。これにより、図４（Ｇ）に示すように、キャパシタＣ１２１を介して入力データ信号がＴＦＴ１２１のゲート電圧にカップリングされ、カップリング電圧ΔＶに相当する値の電流ＩｄｓがＥＬ発光素子１２６に流れ、発光する。
そして、図４（Ａ）に示すように、走査線ＷＳＬ１０１を高レベルとしてＴＦＴ１２４を非導通状態とする。
【００６８】
図５は、図２の画素回路での移動度の異なるドライブトランジスタのΔＶ（＝Ｖｇｓ−Ｖｔｈ）とドレイン・ソース間電流Ｉｄｓの特性曲線を示す図である。
図５において、横軸が電圧ΔＶを、縦軸が電流Ｉｄｓをそれぞれ表している。また、図５において、実線で示す曲線が画素Ａの特性を、破線で示す曲線が画素Ｂの特性を示している。
【００６９】
図５に示すように、本画素回路では、上述した通りにバラツキ補正時（ΔＶ＝０）には、しきい値Ｖｔｈや移動度μの異なる画素においても、ドライブトランジスタＴＦＴ１２１には基準電流Ｉｒｅｆが流れる。その後、カップリング電圧ΔＶに相当するオン電流が流れる。
本画素回路は、従来方式での移動度が異なるグラフ（図１４）を平行移動させ、電流値Ｉｒｅｆにて交わらせたものと同等である。
つまり、基準電流Ｉｒｅｆをセンタに移動度μのバラツキが発生するので、図６に示したように、白表示時の移動度バラツキによるオン電流のバラツキは抑制される。これにより、よりユニフォーミティの良い有機ＥＬディスプレイが得られるようになる。
【００７０】
また、図６は、ドライブトランジスタのしきい値Ｖｔｈが異なる画素Ｃ，Ｄでのオートゼロ動作時のドライブトランジスタのゲート電圧の変化を示す図である。
図６において、横軸が時間ｔを、縦軸がゲート電圧ｖｇをそれぞれ表している。また、図６において、実線で示す曲線が画素Ｃの特性を、破線で示す曲線が画素Ｄの特性を示している。
【００７１】
上述したように、各画素回路では、基準電流Ｉｒｅｆが流れるようにＴＦＴ１１１のゲート電位Ｖｇが決定され、しきい値Ｖｔｈのバラツキがキャンセルされる。
このように、基準電流Ｉｒｅｆが流れたまましきい値Ｖｔｈのバラツキがキャンセルされるので、Ｖｔｈバラツキのキャンセルまでの時間は従来方式に比べて短くてすみ、しきい値Ｖｔｈのバラツキのキャンセルが不完全になることがなく、ユニフォーミティのバラツキは発生しない。
また、しきい値Ｖｔｈのバラツキをキャンセルした後も、ＴＦＴ１２５を導通状態に保持している限り、基準電流Ｉｒｅｆは流れ続け、図６に示すように、ゲート電圧は保持され続ける。
つまり、画素回路では、ゲート電圧は保持され続けるので、しきい値Ｖｔｈのバラツキに対して補正されたままゲート電圧は保持されている。
これにより、しきい値Ｖｔｈが異なるパネルにおいても、オートゼロの設定時間に無関係にしきい値Ｖｔｈの補正が行われる。その結果、ユニフォーミティが改善する。
【００７２】
また、本実施形態では、このように基準電流Ｉｒｅｆを用いたしきい値Ｖｔｈのキャンセルを行う電圧駆動方式の有機ＥＬ表示装置において、複数の画素からなる画素ユニット２００内に電流転送回路１０８を設け、この電流転送回路１０８に一旦書き込み（サンプルホールド）してから画素ユニット２００内の各画素回路に転送するように構成していることから、電流転送回路１０８への書込み時間は十分にとることができる。また、電流転送回路１０８から各画素回路への書込み用の基準電流転送線ＩＴＬ１０１の配線長は短いので、配線容量も少なく、各画素回路では、１Ｈ期間内でしきい値Ｖｔｈを補正することができる。
よって、大画面パネルにおいても、画素内のしきい値Ｖｔｈや移動度μのバラツキがキャンセルされ、ユニフォーミティの良い画質を得ることができる。
【００７３】
ここで、画素回路のドライブトランジスタＴＦＴ１２１のしきい値Ｖｔｈがばらついた時の書込み動作を図７（Ａ），（Ｂ）に関連付けて考察する。
【００７４】
たとえば、図７（Ａ）に示すように、電流転送回路を設けずに、画素配列の各列の同一のデータ線に接続された複数の画素回路と基準電流供給線ＩＳＬ１０１を直接接続した場合であって、第１行の画素回路１０１−１のＴＦＴ１２１−１のしきい値Ｖｔｈのバラツキの補正を行った後に、第２行目の画素回路１０１−２のＴＦ１２１−２のしきい値Ｖｔｈのバラツキの補正を行うときの基準電流供給線ＩＳＬにおけるＡ点の電位変化を考える。
【００７５】
たとえば、Ｉｒｅｆ＝２μＡで、第１行の画素回路１０１−１のＴＦＴ１２１−１と第２行目の画素回路１０１−２のＴＦ１２１−２とでしきい値Ｖｔｈが各々２．０Ｖと２．３Ｖと０．３Ｖの差があるとする。
このしきい値Ｖｔｈのバラツキのために、基準電流Ｉｒｅｆに対する第１行の画素回路１０１−１のドライブトランジスタＴＦＴ１２１−１のゲート電圧は８．０Ｖ、第２行目のＴＦＴ１２１−２のゲート電圧は７．７Ｖとなる。
つまり、基準電流供給線ＩＳＬの電位（Ａ）は８．０Ｖから７．７Ｖへと変化することになる。図７（Ｂ）は、この電位変化時の動作状態を示している。
【００７６】
Ａ点の電位が変化する時に流れる電流のパスとしては図８（Ｂ）の電流Ｉ０，Ｉ１，Ｉ２のパスがある。これらはキルヒホッフの法則に基づいて、Ｉｒｅｆ＝２μＡ＝Ｉ０＋Ｉ１＋Ｉ２となる。
Ｉ０はドライブトランジスタＴＦＴ１２１−２を流れる電流、Ｉ１は画素容量Ｃ１２１−２から流れ出す電流、Ｉ２は基準電流供給線ＩＳＬの容量Ｃｓｉｇから流れ出す電流となる。
ここではＣ１２１とＣｓｉｇを８．０Ｖから７．７Ｖへと放電する必要がある。ＴＦＴ１２５−２がオンした当初、ＴＦＴ１２１−２のゲート電圧はＡ点の電位が書き込まれてしまい８．０Ｖであり、Ｉ０は２μＡより小さい電流が流れている。その差分の電流によってＣ１２１−２とＣｓｉｇが放電され、ＴＦＴ１２１−２のゲート電圧とＡ点の電位が７．７Ｖに近づく。
しかしながら、ゲート電圧が７．７Ｖに近づくにつれ、Ｉ０≒２μＡとなり、Ｉ１，Ｉ２ともに非常に小さな値となる。この小さな電流でＣ１２１−２とＣｓｉｇとを放電する必要があり、完全に７．７Ｖまで放電するには長い時間を必要とする。
【００７７】
特に、パネルが大型化すると基準電流供給線ＩＳＬの容量Ｃｓｉｇは増加してゆく。つまり、しきい値Ｖｔｈが異なる段でのゲート電圧の変移には非常に長い時間を必要とする。
図７（Ａ）に示すように、画素一列に対して一本の基準電流供給線ＩＳＬを設けた場合には、ドライブトランジスタであるＴＦＴ１２１のしきい値Ｖｔｈのバラツキの補正は１Ｈ期間内に行う必要があるが、パネルが大型化されると、１Ｈ期間内ではしきい値Ｖｔｈのバラツキの補正が終了させることができないおそれが生じる。
【００７８】
これに対して、本第実施形態では、画素配列の同一列に配置され、同一のデータ線ＤＴＬに接続される複数（たとえば８００）の画素回路１０１のうちの複数の画素回路からなる複数（たとえば２０）の画素ユニット２００を形成し、各画素ユニット２００に電流転送回路１０８を設け、この電流転送回路１０８と各基準電流供給線ＩＳＬ１０１〜ＩＳＬ１０ｎとを接続し、画素ユニット毎に電流転送回路１０８に基準電流Ｉｒｅｆをサンプル・ホールドした後に、基準電流転送線ＩＴＬ１０１を通して画素ユニット２００内の各画素回路１０１に１水平走査期間毎に順次に供給するように構成しているので、電流転送回路１０８への書込み時間は十分にとることができる。また、電流転送回路１０８から各画素回路への書込み用の基準電流転送線ＩＴＬ１０１の配線長は短いので、配線容量も少なく、各画素回路では、１Ｈ期間内でしきい値Ｖｔｈを補正することができる。
その結果、パネルが大型化されても画素回路内のしきい値Ｖｔｈのバラツキを確実にキャンセルすることができ、大型画面においてもユニフォーミティの良い画質を得ることができる。
【００７９】
また、本実施形態によれば、スイッチを通して、画素のドライブトランジスタに基準電流ラインを接続し、しきい値Ｖｔｈのバラツキの補正を行うので、いわゆる白表示時での移動度によるオン電流のバラツキを抑制することができ、従来方式に比べて移動度バラツキに対するユニフォーミティが大幅に改善することができる。
また、基準電流Ｉｒｅｆを流してしきい値Ｖｔｈのバラツキのキャンセルを行うので、従来に比べてしきい値Ｖｔｈのバラツキのキャンセルにかかる時間が短縮され、しきい値Ｖｔｈのバラツキによるユニフォーミティの劣化を防止できる。
さらに、一度、しきい値のバラツキがキャンセルされたら、その後ゲート電位は変動しないため、オートゼロの時間はしきい値Ｖｔｈの絶対値に依存せず、オートゼロ時間の設定による工数の増加を抑制することができる。
【００８０】
なお、電流転送回路の構成は、図２に示す回路に限定されるものではなく、たとえば、図８に示すように、ＴＦＴ１３１，１３２とキャパシタＣ１３１からなる定電流源回路に、さらにｎチャネルＴＦＴ１３５，１３６、およびキャパシタＣ１３２による定電流源回路を、ノードＮＤ１３１と接地電位ＧＮＤ間にカスコード接続（２段直列接続）した構成を有する電流転送回路１０８Ａ、あるいは、図９に示すように、図８の構成に加えてダイオード接続されたｐチャネルＴＦＴ１３７、およびスイッチとしてのｎチャネルＴＦＴ１３８によるリーク除去回路を設ける等の構成を採用することができる。
【００８１】
図８の電流転送回路１０８Ａにおいては、第２の電界効果トランジスタとしてのＴＦＴ１３１のソースが接地電位ＧＮＤの代わりにノードＮＤ１３３に接続され、第１の電界効果トランジスタとしてのＴＦＴ１３５のドレインがノードＮＤ１３３に接続され、ＴＦＴ１３５のソースが接地電位ＧＮＤに接続されている。ＴＦＴ１３５のゲートがノードＮＤ１３４に接続されている。
そして、ノードＮＤ１３３とノードＮＤ１３４とに第８のスイッチとしてのＴＦＴ１３６のソース・ドレインがそれぞれ接続され、ＴＦＴ１３６のゲートがたとえば図示しない第５のライトスキャナにより選択駆動られる走査線ＷＳＬ１４１に接続されている。
キャパシタＣ１３２の第１電極がノードＮＤ１３４に接続され、第２電極が接地電位ＧＮＤに接続されている。
【００８２】
図８の電流転送回路１０８Ａにおいて、第４のライトスキャナ１１１により、走査線ＷＳＬ１３１への信号Ｓ１３４を低レベルとしてＴＦＴ１３４を非導通状態とする。
この状態で、走査線ＷＳＬ１１１，ＷＳＬ１２１，ＷＳＬ１４１への信号Ｓ１３２，Ｓ１３３，Ｓ１３６を高レベルとして２０Ｈの期間ＴＦＴ１３２，１３３，１３６を導通状態とする。
ＴＦＴ１３３が導通状態となったことに伴い、基準電流Ｉｒｅｆが電流転送回路１０８Ａ内に流れる。
このとき、ＴＦＴ１３１は、ＴＦＴ１３２を介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は前述した式１に基づいて決定され、キャパシタＣ１３１に保持される。
同様に、ＴＦＴ１３１を介してノードＮＤ１３３に基準電流が供給され、このとき、ＴＦＴ１３５は、ＴＦＴ１３６を介して飽和領域にて動作する。そのゲート電圧は前述した式１に基づいて決定され、キャパシタＣ１３２に保持される。
このように、所定のゲート電圧がキャパシタＣ１３１，Ｃ１３２、および基準電流線ＩＳＬ１０１の配線容量Ｃｓｉｇに書き込まれた後に、走査線ＷＳＬ１４１への信号Ｓ１３６を低レベルとしてＴＦＴ１３６を非導通状態とし、次に、走査線ＷＳＬ１１１への信号Ｓ１３２を低レベルとしてＴＦＴ１３２を非導通状態とした後に、走査線ＷＳＬ１２１への信号Ｓ１３３を低レベルとしてＴＦＴ１３３を非導通状態とする。
そして、走査線ＷＳＬ１３１への信号Ｓ１３４を高レベルとしてＴＦＴ１３４を２０Ｈ期間導通状態に保持する。これにより、電流転送回路１０８Ａにサンプルホールドされて基準電流Ｉｒｅｆを基準電流転送線ＩＴＬ１０１に出力する。
【００８３】
図８の電流転送回路１０８Ａのように、定電流源回路を直列にカスコード接続することで、ノードＮＤ１３３（Ａ点）の電位（ＴＦＴ１３５のドレイン電圧）のバラツキを抑制し、アーリ効果による出力電流のバラツキのない定電流源とすることができる。
【００８４】
図９の電流転送回路１０８Ｂにおいては、ＴＦＴ１３７のソースが電源電圧ＶＣＣの供給ラインに接続され、ＴＦＴ１３７のゲートとドレイン同士が接続されている。すなわち、ＴＦＴ１３７はダイオード接続されている。
そして、ＴＦＴ１３７のゲートとドレインの接続点とノードＮＤ１３１とにＴＦＴ１３８のソース・ドレインがそれぞれ接続され、ＴＦＴ１３８のゲートがたとえば図示しない第６の走査線によりＷＳＬ１５１に接続されている。
【００８５】
図９の電流転送回路１０８Ｂにおいて、第４のライトスキャナ１１１により、走査線ＷＳＬ１３１への信号Ｓ１３４を低レベルとしてＴＦＴ１３４を非導通状態とする。
この状態で、走査線ＷＳＬ１１１，ＷＳＬ１２１，ＷＳＬ１４１への信号Ｓ１３２，Ｓ１３３，Ｓ１３６を高レベルとして２０Ｈの期間ＴＦＴ１３２，１３３，１３６を導通状態とする。
ＴＦＴ１３３が導通状態となったことに伴い、基準電流Ｉｒｅｆが電流転送回路１０８Ｂ内に流れる。
このとき、ＴＦＴ１３１は、ＴＦＴ１３２を介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は前述した式１に基づいて決定され、キャパシタＣ１３１に保持される。
同様に、ＴＦＴ１３１を介してノードＮＤ１３３に基準電流が供給され、このとき、ＴＦＴ１３５は、ＴＦＴ１３６を介して飽和領域にて動作する。そのゲート電圧は前述した式１に基づいて決定され、キャパシタＣ１３２に保持される。
このように、所定のゲート電圧がキャパシタＣ１３１，Ｃ１３２、および基準電流線ＩＳＬ１０１の配線容量Ｃｓｉｇに書き込まれた後に、走査線ＷＳＬ１４１への信号Ｓ１３６を低レベルとしてＴＦＴ１３６を非導通状態とし、次に、走査線ＷＳＬ１１１への信号Ｓ１３２を低レベルとしてＴＦＴ１３２を非導通状態とした後に、走査線ＷＳＬ１２１への信号Ｓ１３３を低レベルとしてＴＦＴ１３３を非導通状態とする。
そして、走査線ＷＳＬ１３１への信号Ｓ１３４を高レベルとしてＴＦＴ１３４を２０Ｈ期間導通状態に保持する。これにより、電流転送回路１０８Ｂにサンプルホールドされて基準電流Ｉｒｅｆを基準電流転送線ＩＴＬ１０１に出力する。ここまでは、上述した図８の回路の動作と同様である。
【００８６】
ＴＦＴ１３３を非導通状態とした後、走査線ＷＳＬ１５１への信号Ｓ１３８を高レベルとしてＴＦＴ１３８を導通状態とする。
この回路には電流Ｉｒｅｆが流れるが、ＴＦＴ１３７のゲート電圧（ドレイン電圧）は電流Ｉｒｅｆに相当する電圧になる。この場合、ＴＦＴ１３１とＴＦＴ１３５とは飽和領域で駆動できるようにＴＦＴ１３７のサイズ設計を行う。
【００８７】
ここでＴＦＴ１３１の動作点について考察する。
ＴＦＴ１３８が導通状態となると、ＴＦＴ１３１のドレイン電圧（Ｂ）はＴＦＴ１３７のドレイン電圧に等しくなってしまい、ＴＦＴ１３１のソース・ドレイン間電圧Ｖｄｓは増加し（Ｖｉｎ→Ｖｉｎ’）、流れる電流値はアーリ効果分であるΔＩｄｓだけ増加する。
しかしながら、ＴＦＴ１３５を含む定電流源は電流Ｉｒｅｆを流し続けるので、ＴＦＴ１３１のソース電圧は電流Ｉｒｅｆに相当する電流値を得るために減少する。しかし、ＴＦＴ１３１のソース電圧の変化による電流値の変化は式１に従い二乗で効くので、このソース電位は殆ど変化しない。
ここで、ＴＦＴ１３１のソース電位はＴＦＴ１３５のドレイン電位（Ａ）と同電位である。よって、カスコード接続を行っている場合はＴＦＴ１３５のドレイン電圧は、電流Ｉｒｅｆを書き込んだときの値、つまりＴＦＴ１３５のゲート電圧と殆ど等しい値を有する。これにより、ＴＦＴ１３６のソース・ドレイン電圧はほぼ０Ｖとなり、リーク電流によるＴＦＴ１３５のゲート電圧の降下を大幅に抑えることができる。
【００８８】
なお、図９の回路において、ＴＦＴ１３７はｎチャネルＴＦＴでもよい。
【００８９】
なお、本実施形態では、基準電流源としていわゆる表示パネル内で生成する構成として説明したが、基準電流Ｉｒｅｆをネル外部から供給するように構成することも可能である。この場合、たとえば外部のＭＯＳＩＣ等にて基準電流Ｉｒｅｆを生成し、パネルに入力するので、各々の基準電流供給線毎の電流値のバラツキは少ない。
【００９０】
また、本実施形態では、第２のスイッチとしてのＴＦＴ１２２のゲートと第４のスイッチとしてのＴＦＴ１２５のゲートを第３の制御線としてのオートゼロ線ＡＺＬ１０１に接続した構成としたが、第２のスイッチとしてのＴＦＴ１２２のゲートを第３の制御線としての第１のオートゼロ線ＡＺＬ１０１−２に接続し、第４のスイッチとしてのＴＦＴ１２５のゲートを第４の制御線としての第２のオートゼロ線ＡＺＬ１０１−２に接続するように構成することも可能である。
このように、ＴＦＴ１２３とＴＦＴ１２５を異なる制御線によりオンさせる場合、オンさせるタイミングはいずれが先（後）でもオートゼロ動作に影響はない。
ただし、ドライブパルスを減少させることができることから、本実施形態にように、共用の制御線により同一タイミングでオンする方が好ましい。
【００９１】
また、本実施形態においては、ドライブスキャンとオートゼロとをオーバーラップさせるように駆動制御しているが、必ずしもオーバーラップさせる必要はない。オーバーラップさせた方が、ドライブトランジスタＴＦＴ１２１のカットオフを防止できる。
また、本実施形態においては、ライトスキャンの前にドライブスキャンをオンするように駆動制御しているが、これは同時であって、ドライブスキャンが後であっても構わない。
ライトスキャンの前にドライブスキャンをオンさせた方が、信号電圧書き込み時に、ドライブトランジスタＴＦＴ１２１が飽和駆動になっており、ゲート容量が小さくなることから、ライトスキャンの前にドライブスキャンをオンさせた方が好ましい。
【００９２】
【発明の効果】
以上説明したように、本発明によれば、白表示時での移動度によるオン電流のバラツキを抑制することができ、従来方式に比べて移動度バラツキに対するユニフォーミティが大幅に改善することができる。
また、基準電流を流してしきい値のバラツキのキャンセルを行うので、しきい値のバラツキのキャンセルにかかる時間が短縮され、しきい値のバラツキによるユニフォーミティの劣化を防止できる。
さらに、一度しきい値のバラツキがキャンセルされたら、その後駆動トランジスタのゲート電位は変動しないため、いわゆるオートゼロの時間はしきい値の絶対値に依存せず、オートゼロ時間の設定による工数の増加を抑制することができる。
【００９３】
また、電流転送回路への書込み時間は十分にとることができる。また、電流転送回路から各画素回路への書込み用の基準電流転送線の配線長は短くできることから、配線容量も少なく、各画素回路では、１水平走査期間（１Ｈ期間）内でしきい値Ｖｔｈを補正することができる。
その結果、パネルが大型化されても画素回路内のしきい値Ｖｔｈのバラツキを確実にキャンセルすることができ、大型画面においてもユニフォーミティの良い画質を得ることができる。
【００９４】
以上のように、本発明によれば、画素内部の能動素子のしきい値のバラツキはもとより、移動度のバラツキによらず、安定かつ正確に各画素の発光素子に所望の値の電流を供給でき、その結果として高品位な画像を表示することが可能となる。
【図面の簡単な説明】
【図１】本発明に係る有機ＥＬ表示装置の構成を示すブロック図である。
【図２】図１の有機ＥＬ表示装置において本実施形態に係る画素回路の具体的な構成を示す回路図である。
【図３】本実施形態に係る画素ユニットの動作を説明するためのタイミングチャートである。
【図４】本実施形態に係る画素回路の動作を説明するためのタイミングチャートである。
【図５】図２の画素回路での移動度の異なるドライブトランジスタのΔＶ（＝Ｖｇｓ−Ｖｔｈ）とドレイン・ソース間電流Ｉｄｓの特性曲線を示す図である。
【図６】図２の画素回路でのドライブトランジスタのしきい値Ｖｔｈが異なる画素でのオートゼロ動作時のドライブトランジスタのゲート電圧の変化を示す図である。
【図７】本実施形態の利点を説明するための図である。
【図８】本発明に係る画素ユニットにおける電流転送回路の他の構成例を示す回路図である。
【図９】本発明に係る画素ユニットにおける電流転送回路の他の構成例を示す回路図である。
【図１０】一般的な有機ＥＬ表示装置の構成を示すブロック図である。
【図１１】図１０の画素回路の一構成例を示す回路図である。
【図１２】オートゼロ機能を有する画素回路の構成例を示す回路図である。
【図１３】図１２の回路の動作を説明するためのタイミングチャートである。
【図１４】図１２の画素回路での移動度の異なるドライブトランジスタのΔＶ（＝Ｖｇｓ−Ｖｔｈ）とドレイン・ソース間電流Ｉｄｓの特性曲線を示す図である。
【図１５】ドライブトランジスタのしきい値Ｖｔｈが異なる画素でのオートゼロ動作時のドライブトランジスタのゲート電圧の変化を示す図である。
【図１６】図１２の回路の課題を説明するための図である。
【符号の説明】
１００…表示装置。１０１…画素回路（ＰＸＬＣ）、１０２…画素アレイ部、１０３…水平セレクタ（ＨＳＥＬ）、１０４…第１のライトスキャナ（ＷＳＣＮ１）、１０５…ドライブスキャナ（ＤＳＣＮ）、１０６…オートゼロ回路（ＡＺＲＤ）、１０７…リファレンス定電流源（ＲＣＩＳ）、１０８…電流転送回路（ＩＴＦＣ）、１０９…第２のライトスキャナ（ＷＳＣＮ２）、１１０…第３のライトスキャナ（ＷＳＣＮ３）、１１１…第４のライトスキャナ（ＷＳＣＮ４）、１２１…駆動トランジスタとしてのＴＦＴ、１２２…第１のスイッチとしてのＴＦＴ、１２３…第２のスイッチとしてのＴＦＴ、１２４…第３のスイッチとしてＴＦＴ、１２５…第４のスイッチとしてのＴＦＴ、ＤＴＬ１０１〜ＤＴＬ１０ｎ…データ線、ＷＳＬ１０１〜ＷＳ１０ｍ，ＷＳＬ１１１〜ＷＳＬ１１ｍ，ＷＳＬ１２１〜ＷＳＬ１２ｍ，ＷＳＬ１３１〜ＷＳＬ１３ｍ…走査線、ＤＳＬ１０１〜ＤＳＬ１０ｍ…駆動線、ＡＬＺ１０１〜ＡＬＺ１０ｍ…オートゼロ線、ＩＳＬ１０１〜ＩＳＬ１０ｎ…基準電流供給線、２００…画素ユニット、１３１〜１３８…電流転送回路を構成するＴＦＴ。
Claims (11)
- マトリクス状に複数配列された画素回路と、
上記画素回路のマトリクス配列に対して列毎に配線され、輝度情報に応じたデータ信号が供給されるデータ線と、
上記画素回路のマトリクス配列に対して行毎に配線された第１の制御線と、
第１および第２の基準電位と、
上記画素回路のマトリクス配列に対して列毎に配線され、所定の基準電流が供給される基準電流供給線と、を有し、
画素配列の同一列に配置され、同一の上記データ線に接続される複数の画素回路を含む複数の画素ユニットを形成し、
上記画素ユニットは、
ユニット内の複数の画素回路に並列的に接続された基準電流転送線と、
上記基準電流供給線に供給される基準電流を所定期間をかけて蓄積し、当該所定期間経過後に蓄積した基準電流を上記基準電流転送線に転送する電流転送回路と、を含み、
上記画素回路は、
第１、第２、および第３のノードと、
上記第１のノードに接続された第１端子と第２端子間で電流供給ラインを形成し、上記第２のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、
上記第１のノードに接続された第１のスイッチと、
上記第１のノードと上記第２のノードとの間に接続された第２のスイッチと、
上記データ線と上記第３のノードとの間に接続され、上記第１の制御線によって導通制御される第３のスイッチと、
上記第１のノードと上記基準電流転送線との間に接続された第４のスイッチと、
上記第２のノードと上記第３のノードとの間に接続された結合キャパシタと、を有し、
上記第１の基準電位と第２の基準電位との間に、上記駆動トランジスタの電流供給ライン、上記第１のノード、上記第１のスイッチ、および上記電気光学素子が直列に接続されている
表示装置。 - 上記電流転送回路は、ソースが所定電位に接続された電界効果トランジスタと、
上記電界効果トランジスタのドレインとゲートとの間に接続された第５のスイッチと、
上記電界効果トランジスタのドレインと上記基準電流供給線との間に接続された第６のスイッチと、
上記電界効果トランジスタのドレインと上記基準電流転送線との間に接続された第７のスイッチと、
上記電界効果トランジスタのゲートと所定電位との間に接続されたキャパシタと、を有する
請求項１記載の表示装置。 - 上記電流転送回路は、ソースが所定電位に接続された第１の電界効果トランジスタと、
ソースが上記第１の電界効果トランジスタのドレインに接続された第２の電界効果トランジスタと、
上記第２の電界効果トランジスタのドレインとゲートとの間に接続された第５のスイッチと、
上記第２の電界効果トランジスタのドレインと上記基準電流供給線との間に接続された第６のスイッチと、
上記第２の電界効果トランジスタのドレインと上記基準電流転送線との間に接続された第７のスイッチと、
上記第１の電界効果トランジスタのドレインとゲートとの間に接続された第８のスイッチと、
上記第１の電界効果トランジスタのゲートと所定電位との間に接続された第１のキャパシタと、
上記第２の電界効果トランジスタのゲートと所定電位との間に接続された第２のキャパシタと、を有する
請求項１記載の表示装置。 - 上記電流転送回路の上記第５および第６のスイッチを水平走査期間の複数倍の時間導通させて上記基準電流供給線に供給されている基準電流を入力させて上記キャパシタに蓄積させて上記電界効果トランジスタを電流源として機能させ、水平走査期間の複数倍の時間経過後に上記第５および第６のスイッチを非導通状態に保持させて、上記第７のスイッチを導通させて蓄積した基準電流を上記基準電流転送線に出力させる第１の回路と、
上記画素ユニット内の各画素回路の上記第４のスイッチを１水平走査期間毎に順次に導通させて、上記電流転送回路から基準電流転送線に出力された基準電流を上記各画素回路の第１のノードに順次に供給させる第２の回路と、を有する
請求項２記載の表示装置。 - 上記電流転送回路の上記第５、第６、および第８のスイッチを水平走査期間の複数倍の時間導通させて上記基準電流供給線に供給されている基準電流を入力させて上記第１および第２のキャパシタに蓄積させて上記第１および第２の電界効果トランジスタを電流源として機能させ、水平走査期間の複数倍の時間経過後に上記第５、第６、および第８のスイッチを非導通状態に保持させて、上記第７のスイッチを導通させて蓄積した基準電流を上記基準電流転送線に出力させる第１の回路と、
上記画素ユニット内の各画素回路の上記第４のスイッチを１水平走査期間毎に順次に導通させて、上記電流転送回路から基準電流転送線に出力された基準電流を上記各画素回路の第１のノードに順次に供給させる第２の回路と、を有する
請求項３記載の表示装置。 - 上記電流転送回路は、上記第７のスイッチを導通状態とされた期間に、上記蓄積した基準電流に相当する電流を上記第２の電界効果トランジスタのドレインに供給するリーク除去回路を有する
請求項５記載の表示装置。 - 上記第２の回路は、上記画素ユニットの各画素回路の上記電気光学素子を駆動する場合に、
第１ステージとして、上記第１のスイッチ、上記第２のスイッチ、および上記第４のスイッチを所定時間導通させ上記第１のノードと上記第２のノードとを電気的に接続し、かつ上記基準電流転送線から第１のノードに基準電流を供給させ、
第２ステージとして、上記第１のスイッチを非導通状態に保持し、水平走査期間経過後に上記第２のスイッチおよび上記第４のスイッチを非導通状態に保持し、
第３ステージとして、上記第１の制御線により上記第３のスイッチを導通させ、上記第１のスイッチを導通させて、上記データ線を伝播されるデータを上記第３のノードに書き込ませた後、上記第３のスイッチを非導通状態に保持し、上記電気光学素子に上記データ信号に応じた電流を供給させる
請求項４記載の表示装置。 - 上記第２の回路は、上記画素ユニットの各画素回路の上記電気光学素子を駆動する場合に、
第１ステージとして、上記第１のスイッチ、上記第２のスイッチ、および上記第４のスイッチを所定時間導通させ上記第１のノードと上記第２のノードとを電気的に接続し、かつ上記基準電流転送線から第１のノードに基準電流を供給させ、
第２ステージとして、上記第１のスイッチを非導通状態に保持し、水平走査期間経過後に上記第２のスイッチおよび上記第４のスイッチを非導通状態に保持し、
第３ステージとして、上記第１の制御線により上記第３のスイッチを導通させ、上記第１のスイッチを導通させて、上記データ線を伝播されるデータを上記第３のノードに書き込ませた後、上記第３のスイッチを非導通状態に保持し、上記電気光学素子に上記データ信号に応じた電流を供給させる
請求項５記載の表示装置。 - 上記基準電流の値は、上記電気光学素子の発光の中間色に相当する値に設定されている
請求項１記載の表示装置。 - 画素配列の同一列に配置され、同一の上記データ線に接続される複数の画素回路を含む複数の画素ユニットを形成し、
上記画素ユニットは、
ユニット内の複数の画素回路に並列的に接続された基準電流転送線と、
上記基準電流供給線に供給される基準電流を所定期間をかけて蓄積し、当該所定期間経過後に蓄積した基準電流を上記基準電流転送線に転送する電流転送回路と、を含み、
上記画素回路は、
第１、第２、および第３のノードと、
上記第１のノードに接続された第１端子と第２端子間で電流供給ラインを形成し、上記第２のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、
上記第１のノードに接続された第１のスイッチと、
上記第１のノードと上記第２のノードとの間に接続された第２のスイッチと、
上記データ線と上記第３のノードとの間に接続された第３のスイッチと、
上記第１のノードと上記基準電流転送線との間に接続された第４のスイッチと、
上記第２のノードと上記第３のノードとの間に接続された結合キャパシタと、を有し、
上記第１の基準電位と第２の基準電位との間に、上記駆動トランジスタの電流供給ライン、上記第１のノード、上記第１のスイッチ、および上記電気光学素子が直列に接続されている、表示装置の駆動方法であって、
画素回路のマトリクス配列に対して列毎に配線された基準電流供給線に供給される基準電流供給線に供給される基準電流を所定期間をかけて蓄積し、当該所定期間経過後に蓄積した基準電流を、上記画素ユニット内の複数の画素回路に並列的に接続された基準電流転送線に転送し、
上記画素ユニット内の各画素回路の上記第４のスイッチを１水平走査期間毎に順次に導通させて、基準電流転送線に転送された基準電流を上記各画素回路の第１のノードに順次に供給させる
表示装置の駆動方法。 - 上記画素ユニットの各画素回路の上記電気光学素子を駆動する場合に、
上記第１のスイッチ、上記第２のスイッチ、および上記第４のスイッチを所定時間導通させ上記第１のノードと上記第２のノードとを電気的に接続し、かつ上記基準電流転送線から第１のノードに基準電流を供給させ、
上記第１のスイッチを非導通状態に保持し、水平走査期間経過後に上記第２のスイッチおよび上記第４のスイッチを非導通状態に保持し、
上記第１の制御線により上記第３のスイッチを導通させ、上記第１のスイッチを導通させて、上記データ線を伝播されるデータを上記第３のノードに書き込ませた後、上記第３のスイッチを非導通状態に保持し、上記電気光学素子に上記データ信号に応じた電流を供給させる
請求項１０記載の表示装置の駆動方法。
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