CN207781162U - 一种发光控制电路、发光控制驱动器以及显示装置 - Google Patents

Abstract

本申请公开一种发光控制电路、发光控制驱动器以及显示装置，该发光控制电路包括：第一控制单元、第二控制单元以及发光控制单元，其中：所述第一控制单元的输入端分别与初始信号线、第一时钟信号线以及第一电源连接，用于输出第一控制信号；所述第二控制单元的输入端分别与所述第一控制单元、第二时钟信号线以及第二电源连接，用于输出第二控制信号；所述发光控制单元的输入端分别与所述第一控制单元、所述第二控制单元、所述第一电源以及所述第二电源连接，用于在所述第一控制信号以及所述第二控制信号的作用下输出发光控制信号。本申请实施例提供的发光控制电路输出的发光控制信号可以控制像素发光，且所述发光控制电路的电路结构较为简单。

Description

一种发光控制电路、发光控制驱动器以及显示装置

技术领域

本申请涉及显示技术领域，尤其涉及一种发光控制电路、发光控制驱动器以及显示装置。

背景技术

通常，显示装置中可以包含多个像素、数据驱动器、扫描驱动器以及发光控制驱动器。其中，多个像素用于显示图像，数据驱动器用于为像素提供数据电压，扫描驱动器用于为像素提供扫描信号，发光控制驱动器用于为像素提供发光控制信号，发光控制信号可以控制像素的发光时间。

针对发光控制驱动器而言，其可以包含多级发光控制电路，每一级发光控制电路可以用于控制一行像素的发光时间。其中，针对其中一级发光控制电路，其可以包含多个薄膜晶体管、初始信号、多个时钟信号，初始信号以及多个时钟信号可以控制薄膜晶体管处于导通或开启状态，进而使得发光控制电路可以输出发光控制信号。

然而，现有的发光控制电路中包含的薄膜晶体管的数量通常比较多(通常大于20个)，导致发光控制电路较为复杂。

实用新型内容

本申请实施例提供一种发光控制电路、发光控制驱动器以及显示装置，用于提供一种结构较为简单的发光控制电路。

本申请实施例提供一种发光控制电路，包括：第一控制单元、第二控制单元以及发光控制单元，其中：

所述第一控制单元的输入端分别与初始信号线、第一时钟信号线以及第一电源连接，用于输出第一控制信号；

所述第二控制单元的输入端分别与所述第一控制单元、第二时钟信号线以及第二电源连接，用于输出第二控制信号；

所述发光控制单元的输入端分别与所述第一控制单元、所述第二控制单元、所述第一电源以及所述第二电源连接，用于在所述第一控制信号以及所述第二控制信号的作用下输出发光控制信号。

优选地，所述第一控制单元包括：第一薄膜晶体管、第二薄膜晶体管以及第三薄膜晶体管，其中：

所述第一薄膜晶体管的栅极分别与所述第二薄膜晶体管的源极、所述第三薄膜晶体管的栅极以及所述第一时钟信号线连接，所述第一薄膜晶体管的漏极与所述初始信号线连接，所述第一薄膜晶体管的源极与所述第二薄膜晶体管的栅极连接；

所述第二薄膜晶体管的漏极与所述第三薄膜晶体管的源极连接；

所述第三薄膜晶体管的漏极与所述第一电源连接；

所述第一薄膜晶体管的源极输出的信号为所述第一控制信号。

优选地，所述第二控制单元包括：第四薄膜晶体管、第五薄膜晶体管、第六薄膜晶体管、第七薄膜晶体管、第八薄膜晶体管以及第一电容，其中：

所述第四薄膜晶体管的栅极分别与所述第六薄膜晶体管的栅极以及所述第一电容的一端连接，所述第四薄膜晶体管的源极与所述第五薄膜晶体管的源极连接，所述第四薄膜晶体管的漏极分别与所述第八薄膜晶体管的漏极以及所述第二电源连接；

所述第五薄膜晶体管的栅极分别与所述第二时钟信号线、所述第六薄膜晶体管的漏极、所述第七薄膜晶体管的栅极以及所述第一电容的另一端连接，所述第五薄膜晶体管的漏极分别与所述第八薄膜晶体管的栅极以及所述第一薄膜晶体管的源极连接；

所述第六薄膜晶体管的源极与所述第七薄膜晶体管的源极连接，所述第七薄膜晶体管的漏极与所述第八薄膜晶体管的源极连接；

所述第八薄膜晶体管的源极输出的信号为所述第二控制信号。

优选地，所述发光控制单元包括：第九薄膜晶体管、第十薄膜晶体管、第二电容以及第三电容，其中：

所述第九薄膜晶体管的栅极分别与所述第八薄膜晶体管的源极连接以及所述第二电容的一端连接，所述第九薄膜晶体管的源极分别与所述第二电源以及所述第二电容的另一端连接，所述第九薄膜晶体管的漏极与所述第十薄膜晶体管的源极连接；

所述第十薄膜晶体管的栅极分别与所述第一薄膜晶体管的源极以及所述第三电容的一端连接，所述第十薄膜晶体管的漏极与所述第一电源连接，所述第三电容的另一端与所述第二时钟信号线连接；

所述第九薄膜晶体管的漏极为所述发光控制电源的输出端，所述第九薄膜晶体管的漏极输出的信号为所述发光控制信号。

优选地，所述第一控制信号用于控制所述第十薄膜晶体管处于导通或截止状态，所述第二控制信号用于控制所述第九薄膜晶体管处于导通或截止状态。

优选地，所述第一控制信号控制所述第十薄膜晶体管处于导通状态时，所述第二控制信号控制所述第九薄膜晶体管处于截止状态；

所述第一控制信号控制所述第十薄膜晶体管处于截止状态时，所述第二控制信号控制所述第九薄膜晶体管处于导通状态。

优选地，所述第一控制信号控制所述第十薄膜晶体管处于导通状态，且所述第二控制信号控制所述第九薄膜晶体管处于截止状态时，所述发光控制信号为所述第一电源；

所述第一控制信号控制所述第十薄膜晶体管处于截止状态，且所述第二控制信号控制所述第九薄膜晶体管处于导通状态时，所述发光控制信号为所述第二电源。

优选地，所述初始信号线用于提供初始信号，所述第一时钟信号线用于提供第一时钟信号，所述第二时钟信号线用于提供第二时钟信号；

所述第一电源为负电压，所述第二电源为正电压。

本申请实施例还提供一种发光控制驱动器，该发光控制驱动器包括至少两级上述记载的所述发光控制电路，其中：

第一级所述发光控制电路的输入信号为初始信号，第(n-1)级所述发光控制电路输出的所述发光控制信号作为第n级所述发光控制电路的初始信号；

第(n-1)级所述发光控制电路的所述第一时钟信号作为第n级所述发光控制电路的所述第二时钟信号，第(n-1)级所述发光控制电路的所述第二时钟信号作为第n级所述发光控制电路的所述第一时钟信号，n为大于1的整数。

本申请实施例还提供一种显示装置，该显示装置包括上述记载的所述发光控制驱动器。

本申请实施例采用的上述至少一个技术方案能够达到以下有益效果：

本申请实施例提供的发光控制电路包括：第一控制单元、第二控制单元以及发光控制单元，其中：所述第一控制单元的输入端分别与初始信号线、第一时钟信号线以及第一电源连接，用于输出第一控制信号；所述第二控制单元的输入端分别与所述第一控制单元、第二时钟信号线以及第二电源连接，用于输出第二控制信号；所述发光控制单元的输入端分别与所述第一控制单元、所述第二控制单元、所述第一电源以及所述第二电源连接，用于在所述第一控制信号以及所述第二控制信号的作用下输出发光控制信号。本申请实施例提供的发光控制电路输出的发光控制信号可以控制像素发光，且所述发光控制电路的电路结构较为简单。

附图说明

此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1为本申请实施例提供的一种发光控制电路的结构示意图；

图2为本申请实施例提供的另一种发光控制电路的结构示意图；

图3为本申请实施例提供的一种发光控制方法的时序图；

图4为本申请实施例提供的一种发光控制驱动器的结构示意图；

图5为本申请实施例提供的一种发光控制驱动器的时序图。

具体实施方式

下面结合本申请具体实施例及相应的附图对本申请技术方案进行清楚、完整地描述。显然，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本申请实施例中，所述第一薄膜晶体管、所述第二薄膜晶体管、所述第三薄膜晶体管、所述第四薄膜晶体管、所述第五薄膜晶体管、所述第六薄膜晶体管、所述第七薄膜晶体管、所述第八薄膜晶体管、所述第九薄膜晶体管以及所述第十薄膜晶体管可以均为N型薄膜晶体管，也可以均为P型薄膜晶体管，还可以是其中至少一个为N型薄膜晶体管，其余的均为P型薄膜晶体管。这里不做具体限定。

以下结合附图，详细说明本申请各实施例提供的技术方案。

实施例1

图1为本申请实施例提供的一种发光控制电路的结构示意图。所述发光控制电路可以产生发光控制信号，所述发光控制信号可以控制像素的发光时间。所述发光控制电路如下所述。

如图1所示，本申请实施例提供的所述发光控制电路可以包括：第一控制单元11、第二控制单元12以及发光控制单元13，其中：

第一控制单元11的输入端可以分别与初始信号线、第一时钟信号线以及第一电源VGL连接。其中，所述初始信号线可以提供初始信号EIN，所述第一时钟信号线可以提供第一时钟信号CK1，第一时钟信号CK1可以是脉冲信号，第一电源VGL可以是负电压，即第一电源VGL可以输出低电平。第一控制单元11可以用于在初始信号EIN、第一时钟信号CK1以及第一电源VGL的作用下输出第一控制信号。

第二控制单元12的输入端可以分别与第一控制单元11、第二时钟信号线以及第二电源VGH连接。其中，所述第二时钟信号线可以提供第二时钟信号CK2，第二时钟信号CK2也可以是脉冲信号，第二电源VGH可以是正电压，即第二电源VGH可以输出高电平。第二控制单元12可以用于在第一控制单元11、第二时钟信号CK2以及第二电源VGH的作用下输出第二控制信号。

发光控制单元13的输入端可以分别与第一控制单元11、第二控制单元12、第一电源VGL以及第二电源VGH连接，其中，所述第一控制信号以及所述第二控制信号可以输入至发光控制单元13，发光控制单元13可以用于在所述第一控制信号以及所述第二控制信号的作用下输出发光控制信号EM。

本申请实施例提供的发光控制电路的电路结构较为简单，其中，发光控制单元可以在第一控制单元、第二控制单元、时钟信号以及电源电压的作用下输出发光控制信号，该发光控制信号可以控制像素的发光时间。

在本申请提供的另一实施例中，图1所示的第一控制单元11可以包括：第一薄膜晶体管、第二薄膜晶体管以及第三薄膜晶体管；

图1所示的第二控制单元12可以包括：第四薄膜晶体管、第五薄膜晶体管、第六薄膜晶体管、第七薄膜晶体管、第八薄膜晶体管以及第一电容；

图1所示的发光控制单元13可以包括：第九薄膜晶体管、第十薄膜晶体管、第二电容以及第三电容。

参见图2，图2为本申请实施例提供的另一种发光控制电路的结构示意图。其中，图2所示的薄膜晶体管均为P型薄膜晶体管。图2所示的发光控制电路的电路结构如下所述：

第一薄膜晶体管M1的栅极分别与第二薄膜晶体管M2的源极、第三薄膜晶体管M3的栅极以及所述第一时钟信号线连接，第一薄膜晶体管M1的漏极与所述初始信号线连接，第一薄膜晶体管M1的源极分别与第二薄膜晶体管M2的栅极、第五薄膜晶体管M5的漏极、第八薄膜晶体管M8的栅极、第十薄膜晶体管M10的栅极以及第三电容C3的一端(图2所示的第一节点N1)连接；

第二薄膜晶体管M2的漏极与第三薄膜晶体管M3的源极连接；

第三薄膜晶体管M3的漏极与第一电源VGL连接；

第四薄膜晶体管M4的栅极分别与第六薄膜晶体管M6的栅极以及第一电容C1的一端(图2所示的第二节点N2)连接，第四薄膜晶体管M4的源极与第五薄膜晶体管M5的源极连接，第四薄膜晶体管M4的漏极分别与第八薄膜晶体管M8的漏极以及第二电源VGH连接；

第五薄膜晶体管M5的栅极分别与所述第二时钟信号线、第六薄膜晶体管M6的漏极、第七薄膜晶体管M7的栅极、第一电容C1的另一端以及第三电容C3的另一端连接；

第六薄膜晶体管M6的源极与第七薄膜晶体管M7的源极连接；

第七薄膜晶体管M7的漏极分别与第八薄膜晶体管M8的源极、第九薄膜晶体管M9的栅极以及第二电容C2的一端(图2所示的第三节点N3)连接；

第九薄膜晶体管M9的源极分别与第二电源VGH以及第二电容C2的另一端连接，第九薄膜晶体管M9的漏极与第十薄膜晶体管M10的源极连接；

第十薄膜晶体管M10的漏极与第一电源VGL连接。

图2所示的发光控制电路中，第一薄膜晶体管M1的源极(即图2所示的第一节点N1)输出的信号可以视为所述第一控制信号；第八薄膜晶体管M8的源极(即图2所示的第三节点N3)输出的信号可以视为所述第二控制信号；第九薄膜晶体管M9的漏极(或第十薄膜晶体管M10的漏极)输出的信号可以视为所述发光控制信号EM。

所述第一控制信号可以输出至第十薄膜晶体管M10的栅极，并用于控制第十薄膜晶体管M10处于导通或截止状态；所述第二控制信号可以输出至第九薄膜晶体管M9的栅极，并用于控制第九薄膜晶体管M9处于导通或截止状态，所述发光控制信号EM可以输出至像素中，并用于控制像素的发光时间。

本申请实施例中，第一电容C1以及第三电容C3可以是自举电容，用于抬高或拉低节点的电平，第二电容C2可以是存储电容，用于保持节点的电平。具体地：

第一电容C1的一端(即图2所示的第二节点N2)分别与第四薄膜晶体管M4的栅极以及第六薄膜晶体管M6的栅极连接，另一端与所述第二时钟信号线连接，当第二时钟信号CK2的电平发生变化时，第一电容C1可以用于抬高或拉低第二节点N2的电平，进而控制第四薄膜晶体管M4以及第六薄膜晶体管M6处于导通或截止状态。

第二电容C2的一端(即图2所示的第三节点N3)分别与第八薄膜晶体管M8的源极以及第九薄膜晶体管M9的栅极连接，另一端与第二电源VGH连接，当第八薄膜晶体管M8处于导通状态时，第三节点N3为高电平，当第八薄膜晶体管M8由导通状态变为截止状态时，第二电容C2可以用于保持第三节点N3的高电平不变，进而控制第九薄膜晶体管M9处于截止状态。

第三电容C3的一端(即图2所示的第一节点N1)分别与第二薄膜晶体管M2的栅极、第八薄膜晶体管M8的栅极以及第十薄膜晶体管M10的栅极连接，另一端与所述第二时钟信号线连接，当第二时钟信号CK2的电平发生变化时，第三电容C3可以用于抬高或拉低第一节点N1的电平，进而控制第二薄膜晶体管M2、第八薄膜晶体管M8以及第十薄膜晶体管M10处于导通或截止状态。

需要说明的是，由于本申请实施例中，第一电容C1的另一端直接与所述第二时钟信号线连接，因此，可以改善第二时钟信号CK2对第一电容C1的延时，缩短第二时钟信号CK2对第一电容C1的充电时间，进而提高第一电容C1对第四薄膜晶体管M4以及第六薄膜晶体管M6的控制效率，使得所述发光控制电路可以工作在更高频率下，输出更高频率的发光控制信号EM。同理，针对第三电容C3，第三电容C3的另一端直接与所述第二时钟信号线连接，也可以改善第二时钟信号CK2对第三电容C3的延时，提高第三电容C3对第二薄膜晶体管M2、第八薄膜晶体管M8以及第十薄膜晶体管M10的控制效率，进而输出更高频率的发光控制信号EM。

本申请实施例中，为了保证所述发光控制电路可以正常输出发光控制信号EM，在本申请实施例中，当所述第一控制信号控制第十薄膜晶体管M10处于导通状态时，所述第二控制信号可以控制第九薄膜晶体管M9处于截止状态；或者，当所述第一控制信号控制第十薄膜晶体管M10处于截止状态时，所述第二控制信号可以控制第九薄膜晶体管M9处于导通状态。

具体地，如图2所示，当所述第一控制信号控制第十薄膜晶体管M10处于导通状态，且所述第二控制信号控制第九薄膜晶体管M9处于截止状态时，第一电源VGL可以通过第十薄膜晶体管M10输出至发光控制信号EM端，即发光控制信号EM输出第一电源VGL；当所述第一控制信号控制第十薄膜晶体管M10处于截止状态，且所述第二控制信号控制第九薄膜晶体管M9处于导通状态时，第二电源VGH可以通过第九薄膜晶体管M9输出至发光控制信号EM端，即发光控制信号EM输出第二电源VGH。

图3为本申请实施例提供的一种发光控制电路的驱动方法的时序图。所述时序图可以是发光控制驱动器中的第一级发光控制电路对应的时序图，所述时序图可以用于驱动图2所示的发光控制电路。

图3中，EIN为初始信号，CK1为第一时钟信号，CK2为第二时钟信号，EM为发光控制信号。其中，第一时钟信号CK1与第二时钟信号CK2具有相同的频率，且，第二时钟信号CK2相对于第一时钟信号CK1延时，具体延时时间为T，T可以为第一时钟信号CK1的周期的一半。初始信号EIN中高电平的持续时间可以为第一时钟信号CK1的周期的2倍。

图3所示的时序图的工作周期可以分为六个阶段，分别为第一阶段t1、第二阶段t2、第三阶段t3、第四阶段t4、第五阶段t5以及第六阶段t6，具体地：

在第一阶段t1：

初始信号EIN输出低电平，第一时钟信号CK1输出低电平，第二时钟信号CK2输出高电平。

此时，由于第一时钟信号CK1的作用，第一薄膜晶体管M1以及第三薄膜晶体管M3导通，初始信号EIN通过第一薄膜晶体管M1作用在第一节点N1，使得第一节点N1为低电平，第二薄膜晶体管M2、第八薄膜晶体管M8以及第十薄膜晶体管M10导通。第一时钟信号CK1通过第二薄膜晶体管M2作用在第二节点N2，且，第一电源VGL通过第三薄膜晶体管M3作用在第二节点N2，使得第二节点N2的电压为低电平，第四薄膜晶体管M4以及第六薄膜晶体管M6导通。

由于第二时钟信号CK2的作用，第五薄膜晶体管M5以及第七薄膜晶体管M7截止。由于第八薄膜晶体管M8导通，第二电源VGH通过第八薄膜晶体管M8作用在第三节点N3，使得第三节点N3为高电平，第九薄膜晶体管M9截止。

这样，在第一阶段t1，由于第九薄膜晶体管M9截止，第十薄膜晶体管M10导通，因此，第一电源VGL可以通过第十薄膜晶体管M10输出，使得发光控制信号EM为低电平。

在第二阶段t2：

初始信号EIN输出低电平，第一时钟信号CK1输出高电平，第二时钟信号CK2输出高电平。

此时，由于第一时钟信号CK1的作用，第一薄膜晶体管M1以及第三薄膜晶体管M3截止。对于第一节点N1而言，由于第三电容C3另一端的第二时钟信号CK2的电压保持不变，因此，第一节点N1将维持第一阶段t1的低电平不变，第二薄膜晶体管M2、第八薄膜晶体管M8以及第十薄膜晶体管M10仍处于导通状态。第一时钟信号CK1通过第二薄膜晶体管M2作用在第二节点N2，使得第二节点N2为高电平，第四薄膜晶体管M4以及第六薄膜晶体管M6截止。

由于第二时钟信号CK2的作用，第五薄膜晶体管M5以及第七薄膜晶体管M7仍截止。由于第八薄膜晶体管M8导通，第三节点N3在第二电源VGH的作用下保持高电平不变，第九薄膜晶体管M9仍截止。

这样，在第二阶段t2，由于第九薄膜晶体管M9截止，第十薄膜晶体管M10导通，因此，第一电源VGL可以通过第十薄膜晶体管M10输出，即发光控制信号EM输出低电平。

在第三阶段t3：

初始信号EIN输出低电平，第一时钟信号CK1输出高电平，第二时钟信号CK2输出低电平，再由低电平变为高电平。

此时，由于第一时钟信号CK1的作用，第一薄膜晶体管M1以及第三薄膜晶体管M3截止。当第二时钟信号CK2输出低电平时，第五薄膜晶体管M5以及第七薄膜晶体管M7导通，由于第三电容C3的自举作用，第一节点N1的电压降低，并变为比第二阶段t2的电平更低的低电平，第二薄膜晶体管M2、第八薄膜晶体管M8以及第十薄膜晶体管M10导通。第一时钟信号CK1通过第二薄膜晶体管M2作用在第二节点N2，使得第二节点N2仍为高电平，第四薄膜晶体管M4以及第六薄膜晶体管M6截止。由于第八薄膜晶体管M8导通，第二电源VGH通过第八薄膜晶体管M8作用在第三节点N3，使得第三节点N3仍为高电平，第九薄膜晶体管M9截止。

这样，由于第九薄膜晶体管M9截止，第十薄膜晶体管M10导通，因此，第一电源VGL可以通过第十薄膜晶体管M10输出，即发光控制信号EM输出低电平。

当第二时钟信号CK2由低电平变为高电平时，第五薄膜晶体管M5以及第七薄膜晶体管M7截止，此时，由于第三电容C3的自举作用，第一节点N1的电压升高，但仍为低电平，在第一节点N1的作用下，第二薄膜晶体管M2、第八薄膜晶体管M8以及第十薄膜晶体管M10仍导通。在第一时钟信号CK1的作用下，第一薄膜晶体管M1以及第三薄膜晶体管M3仍处于截止状态，第一时钟信号CK1通过第二薄膜晶体管M2作用在第二节点N2，使得第二节点N2为高电平，第四薄膜晶体管M4以及第六薄膜晶体管M6截止。第二电源VGH通过第八薄膜晶体管M8作用在第三节点N3，使得第三节点N3为高电平，第九薄膜晶体管M9仍截止。

这样，由于第九薄膜晶体管M9仍截止，第十薄膜晶体管M10仍导通，因此，第一电源VGL可以通过第十薄膜晶体管M10输出，即发光控制信号EM输出低电平。

综上所述，在第三阶段t3，发光控制信号EM输出低电平。

在第四阶段t4：

初始信号EIN输出高电平，第一时钟信号CK1输出低电平，再由低电平变为高电平，第二时钟信号CK2输出高电平。

此时，当第一时钟信号CK1输出低电平时，第一薄膜晶体管M1以及第三薄膜晶体管M3导通，初始信号EIN通过第一薄膜晶体管M1作用在第一节点N1，使得第一节点N1为高电平，第二薄膜晶体管M2、第八薄膜晶体管M8以及第十薄膜晶体管M10截止。第一电源VGL通过第三薄膜晶体管M3作用在第二节点N2，使得第二节点N2为低电平，第四薄膜晶体管M4以及第六薄膜晶体管M6导通。

由于第二时钟信号CK2的作用，第五薄膜晶体管M5以及第七薄膜晶体管M7截止。由于第八薄膜晶体管M8截止，在第二电容C2的存储作用下，第三节点N3保持第三阶段t3的高电平不变，第九薄膜晶体管M9截止。

这样，由于第九薄膜晶体管M9以及第十薄膜晶体管M10均截止，因此，发光控制信号EM保持第三阶段t3的低电平不变。

当第一时钟信号CK1输出高电平时，第一薄膜晶体管M1以及第三薄膜晶体管M3截止，第一节点N1将保持高电平不变，第二节点N2将保持低电平不变，第三节点N3将保持高电平不变，此时，第二薄膜晶体管M2、第八薄膜晶体管M8以及第十薄膜晶体管M10仍截止，第四薄膜晶体管M4以及第六薄膜晶体管M6仍导通，第九薄膜晶体管M9仍截止。由于第二时钟信号CK2的作用，第五薄膜晶体管M5以及第七薄膜晶体管M7截止。

这样，由于第九薄膜晶体管M9以及第十薄膜晶体管M10均截止，因此，发光控制信号EM保持第三阶段t3的低电平不变。

综上所述，在第四阶段t4，发光控制信号EM输出低电平。

在第五阶段t5：

初始信号EIN输出高电平，第一时钟信号CK1输出高电平，由高电平变为低电平，再由低电平变为高电平，第二时钟信号CK2输出低电平，由低电平变为高电平，由高电平变为低电平，再由低电平变为高电平。

当第一时钟信号CK1输出高电平，且第二时钟信号CK2输出低电平时，第一薄膜晶体管M1以及第三薄膜晶体管M3截止，第五薄膜晶体管M5以及第七薄膜晶体管M7导通。由于第一电容C1的自举作用，第二节点N2的电压降低，变为比第四阶段t4的电平更低的低电平，第四薄膜晶体管M4以及第六薄膜晶体管M6导通。由于第六薄膜晶体管M6以及第七薄膜晶体管M7均导通，因此，第二时钟信号CK2可以通过第六薄膜晶体管M6以及第七薄膜晶体管M7作用在第三节点N3，使得第三节点N3为低电平，第九薄膜晶体管M9导通。同时，由于第四薄膜晶体管M4以及第五薄膜晶体管M5导通，第二电源VGH通过第四薄膜晶体管M4以及第五薄膜晶体管M5作用在第一节点N1，使得第一节点N1为高电平，第二薄膜晶体管M2、第八薄膜晶体管M8以及第十薄膜晶体管M10截止。

由于第九薄膜晶体管M9导通，第十薄膜晶体管M10截止，因此，第二电源VGH可以通过第九薄膜晶体管M9输出，即发光控制信号EM输出高电平。

当第二时钟信号CK2由低电平变为高电平，且第一时钟信号CK1仍输出高电平时，根据上述第四阶段t4的描述，第一节点N1仍保持高电平不变，第三节点N3仍保持低电平不变；当第一时钟信号CK1由高电平变为低电平，且第二时钟信号CK2仍输出高电平时，基于上述第四阶段t4的描述，第一节点N1仍保持高电平不变，第三节点N3仍保持低电平不变；同理，当第一时钟信号CK1由低电平变为高电平，第二时钟信号CK2由高电平变为低电平，再由低电平变为高电平时，第一节点N1仍保持高电平不变，第三节点N3仍保持低电平不变。

综上，在第五阶段t5，第一时钟信号CK1的电平以及第二时钟信号CK2的电平均发生变化时，第一节点N1将保持高电平不变，第三节点N3将保持低电平不变，因此，第九薄膜晶体管M9导通，第十薄膜晶体管M10截止，第二电源VGH可以通过第九薄膜晶体管M9输出，即发光控制信号EM输出高电平。

在第六阶段t6：

初始信号EIN输出低电平，第一时钟信号CK1输出低电平，第二时钟信号CK2输出高电平。

在第六阶段t6，所述发光控制电路的工作原理可以参见上述第一阶段t1的描述，这里不再重复说明。

在第六阶段t6，发光控制信号EM输出低电平。

综上所述，在所述发光控制电路的一个工作周期内，输出的发光控制信号EM的波形图可以如图3所示。

图2所示的发光控制电路，包含10个薄膜晶体管以及3个电容，相比于现有技术中的发光控制电路而言，薄膜晶体管的数量以及电容的数量较少，电路结构较为简单。

实施例2

图4为本申请提供的一种发光控制驱动器的结构示意图。所述发光控制驱动器可以包含至少两级实施例1中记载的所述发光控制电路。

在图4所示的发光控制驱动器中，可以包含n级所述发光控制电路，分别为发光控制电路1、发光控制电路2、发光控制电路3、……、发光控制电路n，其中，发光控制电路1为第一级发光控制电路，发光控制电路2为第二级发光控制电路，发光控制电路3为第三级发光控制电路，……，发光控制电路n为第n级发光控制电路，n为大于1的整数。

图4中，所述发光控制电路1的输入信号为初始信号EIN，发光控制电路1输出的发光控制信号EM1可以作为发光控制电路2的输入信号，发光控制电路2输出的发光控制信号可以作为发光控制电路3的输入信号，……，以此类推，发光控制电路(n-1)输出的发光控制信号EM(n-1)可以作为发光控制电路n的输入信号，n为大于1的整数。

发光控制电路1的第一时钟信号可以作为发光控制电路2的第二时钟信号，发光控制电路1的第二时钟信号可以作为发光控制电路2的第一时钟信号；发光控制电路2的第一时钟信号可以作为发光控制电路3的第二时钟信号，发光控制电路2的第二时钟信号可以作为发光控制电路3的第一时钟信号，……以此类推，发光控制电路(n-1)的第一时钟信号可以作为发光控制电路n的第二时钟信号，发光控制电路(n-1)的第二时钟信号可以作为发光控制电路n的第一时钟信号，n为大于1的整数。

图5为本申请实施例提供的一种发光控制驱动器的时序图。

图5中，EIN为第一级发光控制电路输入的初始信号，CK1-1为发光控制电路1的第一时钟信号，CK2-1为发光控制电路1的第二时钟信号，发光控制电路1在初始信号EIN、第一时钟信号CK1-1以及第二时钟信号CK2-1的作用下可以输出发光控制信号EM1。其中，发光控制信号EM1可以作为发光控制电路2的初始信号。

CK1-2为发光控制电路2的第一时钟信号，CK2-2为发光控制电路2的第二时钟信号，发光控制电路2在初始信号EM1、第一时钟信号CK1-2以及第二时钟信号CK2-2的作用下可以输出发光控制信号EM2。其中，从图5可以看出，发光控制电路2的第一时钟信号CK1-2与发光控制电路1的第二时钟信号CK2-1相同，发光控制电路2的第二时钟信号CK2-2与发光控制电路1的第一时钟信号CK1-1相同，发光控制电路2输出的发光控制信号EM2相对发光控制电路1输出的发光控制信号EM1延时。

以此类推，发光控制电路(n-1)输出的发光控制信号EM(n-1)可以作为发光控制电路n的初始信号，CK1-n为发光控制电路n的第一时钟信号，CK2-n为发光控制电路n的第二时钟信号，第一时钟信号CK1-n可以与第二时钟信号信号CK2-1相同，第二时钟信号CK2-n可以与第一时钟信号CK1-1相同，发光控制电路n在初始信号EM(n-1)、第一时钟信号CK1-n以及第二时钟信号CK2-n的作用下可以输出发光控制信号EMn。其中，初始信号EM(n-1)、第一时钟信号CK1-n以及第二时钟信号CK2-n均未在图5示出。

实施例3

本申请实施例还提供一种显示装置，所述显示装置可以包括图4所示的发光控制驱动器。

本领域的技术人员应明白，尽管已描述了本申请的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本申请范围的所有变更和修改。

显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。

Claims (10)

1.一种发光控制电路，其特征在于，包括：第一控制单元、第二控制单元以及发光控制单元，其中：

所述第一控制单元的输入端分别与初始信号线、第一时钟信号线以及第一电源连接，用于输出第一控制信号；

所述第二控制单元的输入端分别与所述第一控制单元、第二时钟信号线以及第二电源连接，用于输出第二控制信号；

所述发光控制单元的输入端分别与所述第一控制单元、所述第二控制单元、所述第一电源以及所述第二电源连接，用于在所述第一控制信号以及所述第二控制信号的作用下输出发光控制信号。

2.如权利要求1所述的发光控制电路，其特征在于，所述第一控制单元包括：第一薄膜晶体管、第二薄膜晶体管以及第三薄膜晶体管，其中：

所述第一薄膜晶体管的栅极分别与所述第二薄膜晶体管的源极、所述第三薄膜晶体管的栅极以及所述第一时钟信号线连接，所述第一薄膜晶体管的漏极与所述初始信号线连接，所述第一薄膜晶体管的源极与所述第二薄膜晶体管的栅极连接；

所述第二薄膜晶体管的漏极与所述第三薄膜晶体管的源极连接；

所述第三薄膜晶体管的漏极与所述第一电源连接；

所述第一薄膜晶体管的源极输出的信号为所述第一控制信号。

3.如权利要求2所述的发光控制电路，其特征在于，所述第二控制单元包括：第四薄膜晶体管、第五薄膜晶体管、第六薄膜晶体管、第七薄膜晶体管、第八薄膜晶体管以及第一电容，其中：

所述第四薄膜晶体管的栅极分别与所述第六薄膜晶体管的栅极以及所述第一电容的一端连接，所述第四薄膜晶体管的源极与所述第五薄膜晶体管的源极连接，所述第四薄膜晶体管的漏极分别与所述第八薄膜晶体管的漏极以及所述第二电源连接；

所述第五薄膜晶体管的栅极分别与所述第二时钟信号线、所述第六薄膜晶体管的漏极、所述第七薄膜晶体管的栅极以及所述第一电容的另一端连接，所述第五薄膜晶体管的漏极分别与所述第八薄膜晶体管的栅极以及所述第一薄膜晶体管的源极连接；

所述第六薄膜晶体管的源极与所述第七薄膜晶体管的源极连接，所述第七薄膜晶体管的漏极与所述第八薄膜晶体管的源极连接；

所述第八薄膜晶体管的源极输出的信号为所述第二控制信号。

4.如权利要求3所述的发光控制电路，其特征在于，所述发光控制单元包括：第九薄膜晶体管、第十薄膜晶体管、第二电容以及第三电容，其中：

所述第九薄膜晶体管的栅极分别与所述第八薄膜晶体管的源极连接以及所述第二电容的一端连接，所述第九薄膜晶体管的源极分别与所述第二电源以及所述第二电容的另一端连接，所述第九薄膜晶体管的漏极与所述第十薄膜晶体管的源极连接；

所述第十薄膜晶体管的栅极分别与所述第一薄膜晶体管的源极以及所述第三电容的一端连接，所述第十薄膜晶体管的漏极与所述第一电源连接，所述第三电容的另一端与所述第二时钟信号线连接；

所述第九薄膜晶体管的漏极为所述发光控制电源的输出端，所述第九薄膜晶体管的漏极输出的信号为所述发光控制信号。

5.如权利要求4所述的发光控制电路，其特征在于，

所述第一控制信号用于控制所述第十薄膜晶体管处于导通或截止状态，所述第二控制信号用于控制所述第九薄膜晶体管处于导通或截止状态。

6.如权利要求5所述的发光控制电路，其特征在于，

所述第一控制信号控制所述第十薄膜晶体管处于导通状态时，所述第二控制信号控制所述第九薄膜晶体管处于截止状态；

所述第一控制信号控制所述第十薄膜晶体管处于截止状态时，所述第二控制信号控制所述第九薄膜晶体管处于导通状态。

7.如权利要求6所述的发光控制电路，其特征在于，

所述第一控制信号控制所述第十薄膜晶体管处于导通状态，且所述第二控制信号控制所述第九薄膜晶体管处于截止状态时，所述发光控制信号为所述第一电源；

所述第一控制信号控制所述第十薄膜晶体管处于截止状态，且所述第二控制信号控制所述第九薄膜晶体管处于导通状态时，所述发光控制信号为所述第二电源。

8.如权利要求1所述的发光控制电路，其特征在于，

所述初始信号线用于提供初始信号，所述第一时钟信号线用于提供第一时钟信号，所述第二时钟信号线用于提供第二时钟信号；

所述第一电源为负电压，所述第二电源为正电压。

9.一种发光控制驱动器，其特征在于，包括至少两级如权利要求1至8任一项所述的发光控制电路，其中：

第一级所述发光控制电路的输入信号为初始信号，第(n-1)级所述发光控制电路输出的所述发光控制信号作为第n级所述发光控制电路的输入信号；

第(n-1)级所述发光控制电路的所述第一时钟信号作为第n级所述发光控制电路的所述第二时钟信号，第(n-1)级所述发光控制电路的所述第二时钟信号作为第n级所述发光控制电路的所述第一时钟信号，n为大于1的整数。

10.一种显示装置，其特征在于，包括如权利要求9所述的发光控制驱动器。