KR20190141781A - 발광 제어 회로, 발광 제어 드라이버 및 표시 장치 - Google Patents

발광 제어 회로, 발광 제어 드라이버 및 표시 장치 Download PDF

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KR20190141781A
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Abstract

본 발명은 발광 제어 회로, 발광 제어 드라이버 및 표시 장치를 개시한다. 해당 발광 제어 회로는 제1제어 유닛, 제2제어 유닛 및 발광 제어 유닛을 포함하고, 상기의 제1제어 유닛의 입력 단은 초기 신호선, 제1클록 신호선 및 제1전원과 각각 연결되어, 제1제어 신호를 출력하며, 상기의 제2제어 유닛의 입력 단은 상기의 제1제어 유닛, 제2클록 신호선 및 제2전원과 각각 연결되어, 제2제어 신호를 출력하며, 상기의 발광 제어 유닛의 입력 단은 상기의 제1제어 유닛, 상기의 제2제어 유닛, 상기의 제1전원 및 상기의 제2전원과 각각 연결되어, 상기의 제1제어 신호 및 상기의 제2제어 신호의 작용하에서 발광 제어 신호를 출력한다. 본 발명의 실시예에서 개시하는 발광 제어 회로가 출력하는 발광 제어 신호는 화소의 발광을 제어할 수 있으며, 상기의 발광 제어 회로의 회로 구조는 비교적 간단하다.

Description

발광 제어 회로, 발광 제어 드라이버 및 표시 장치
본 발명은 2018년 01월 19일에 제출한 번호가 201820093773.2인 중국 특허의 우선권을 요구하며, 그 전부 내용을 본 발명에 편입한다.
본 발명은 표시 기술 영역에 관한 것으로, 더욱 상세하게는 일종의 발광 제어 회로, 발광 제어 드라이버 및 표시 장치에 관한 것이다.
일반적으로, 표시 장치는 여러 개의 화소, 데이터 드라이버, 스캔 드라이버 및 발광 제어 드라이버를 포함할 수 있다. 그 중에서, 여러 개의 화소는 영상을 표시하고, 데이터 드라이버는 화소에 데이터 전압을 제공하며, 스캔 드라이버는 화소에 스캔 신호를 제공하며, 발광 제어 드라이버는 화소에 발광 제어 신호를 제공하며, 발광 제어 신호는 화소의 발광 시간을 제어할 수 있다.
발광 제어 드라이버에 대하여 말하면, 이는 다단계 발광 제어 회로를 포함할 수 있고, 각 단계의 발광 제어 회로는 한 줄의 화소의 발광 시간을 제어할 수 있다. 그 중에서 한 단계의 발광 제어 회로에 대하여 말하면, 이는 여러 개의 박막 트랜지스터, 초기 신호, 여러 개의 클록 신호를 포함할 수 있으며, 초기 신호 및 여러 개의 클록 신호는 박막 트랜지스터를 제어하여 도통 혹은 동작 상태로 되게 하며, 나아가서 발광 제어 회로로 하여금 발광 제어 신호를 출력할 수 있게 한다.
하지만, 기존의 기술에서는 각 단계의 발광 제어 회로에 포함되는 박막 트랜지스터의 수량이 비교적 많으므로(통상적으로 20개 이상임), 발광 제어 회로가 비교적 복잡하다.
상기의 문제에 대하여, 본 발명의 실시예에 따른 일종의 발광 제어 회로를 제공하며, 해당 회로에 포함되는 박막 트랜지스터는 수량이 작고 구조가 간단하기에, 발광 제어 회로의 구조 간소화에 대한 요구를 만족시킨다.
본 발명의 첫번째 측면에 근거하여, 본 발명의 한 실시예에 따른 일종의 발광 제어 회로를 제공함에 있어서,
입력 단이 각각 초기 신호선, 제1클록 신호선 및 제1전원과 연결되어, 제1제어 신호를 출력하는 제1제어 유닛;
입력 단이 각각 상기의 제1제어 유닛, 제2클록 신호선 및 제2전원과 연결되어, 제2제어 신호를 출력하는 제2제어 유닛;
입력 단이 각각 상기의 제1제어 유닛, 상기의 제2제어 유닛, 상기의 제1전원 및 상기의 제2전원과 연결되어, 상기의 제1제어 신호와 상기의 제2제어 신호의 작용하에서 발광 제어 신호를 출력하는 발광 제어 유닛; 을 포함한다.
일 실시예에서, 상기의 발광 제어 유닛은 제9박막 트랜지스터, 제10박막 트랜지스터, 제2콘덴서 및 제3콘덴서를 포함한다.
상기의 제9박막 트랜지스터의 소스 전극은 상기의 제2전원과 연결되고, 상기의 제9박막 트랜지스터의 드레인 전극은 상기의 제10박막 트랜지스터의 소스 전극과 연결되며, 상기의 제9박막 트랜지스터의 게이트 전극은 제2제어 신호를 출력하는 상기의 제2제어 유닛의 출력 단과 연결된다.
상기의 제10박막 트랜지스터의 드레인 전극은 상기의 제1전원과 연결되고, 상기의 제10박막 트랜지스터의 게이트 전극은 제1제어 신호를 출력하는 상기의 제1제어 유닛의 출력 단과 연결된다.
상기의 제2콘덴서의 일단은 제2제어 신호를 출력하는 상기의 제2제어 유닛의 출력 단과 연결되고, 상기의 제2콘덴서의 다른 일단은 상기의 제2전원과 연결된다.
상기의 제3콘덴서의 일단은 상기의 제2클록 신호와 연결되고, 상기의 제3콘덴서의 다른 일단은 제1제어 신호를 출력하는 상기의 제1제어 유닛의 출력 단과 연결된다.
그 중에서, 상기의 제9박막 트랜지스터의 드레인 전극 혹은 상기의 제10박막 트랜지스터의 소스 전극은 상기의 발광 제어 유닛의 출력 단이고, 상기의 제9박막 트랜지스터의 드레인 전극 혹은 상기의 제10박막 트랜지스터의 소스 전극이 출력하는 신호는 상기의 발광 제어 신호이다.
일 실시예에서, 상기의 제1제어 신호는 상기의 제10박막 트랜지스터를 제어하여 도통 혹은 차단 상태에 처하게 하며, 상기의 제2제어 신호는 상기의 제9박막 트랜지스터를 제어하여 도통 혹은 차단 상태에 처하게 한다.
일 실시예에서, 상기의 제1제어 신호가 상기의 제10박막 트랜지스터를 제어하여 도통 상태에 처하게 할 때, 상기의 제2제어 신호는 상기의 제9박막 트랜지스터를 제어하여 차단 상태에 처하게 한다. 상기의 제1제어 신호가 상기의 제10박막 트랜지스터를 제어하여 차단 상태에 처하게 할 때, 상기의 제2제어 신호는 상기의 제9박막 트랜지스터를 제어하여 도통 상태에 처하게 한다.
일 실시예에서, 상기의 제1제어 신호가 상기의 제10박막 트랜지스터를 제어하여 도통 상태에 처하게 하고, 상기의 제2제어 신호가 상기의 제9박막 트랜지스터를 제어하여 차단 상태에 처하게 할 때, 상기의 발광 제어 신호는 상기의 제1전원이 출력하는 전압이다. 상기의 제1제어 신호가 상기의 제10박막 트랜지스터를 제어하여 차단 상태에 처하게 하고, 상기의 제2제어 신호가 상기의 제9박막 트랜지스터를 제어하여 도통 상태에 처하게 할 때, 상기의 발광 제어 신호는 상기의 제2전원이 출력하는 전압이다.
일 실시예에서, 상기의 제1제어 유닛은 제1박막 트랜지스터, 제2박막 트랜지스터 및 제3박막 트랜지스터를 포함한다.
상기의 제1박막 트랜지스터의 게이트 전극은 상기의 제2박막 트랜지스터의 소스 전극, 상기의 제3박막 트랜지스터의 게이트 전극 및 상기의 제1클록 신호선과 각각 연결되고, 상기의 제1박막 트랜지스터의 드레인 전극은 상기의 초기 신호선과 연결되며, 상기의 제1박막 트랜지스터의 소스 전극은 상기의 제2박막 트랜지스터의 게이트 전극과 연결된다.
상기의 제2박막 트랜지스터의 드레인 전극은 상기의 제3박막 트랜지스터의 소스 전극과 연결된다.
상기의 제3박막 트랜지스터의 드레인 전극은 상기의 제1전원과 연결된다.
상기의 제1박막 트랜지스터의 소스 전극은 상기의 제1제어 유닛의 출력 단이며, 출력하는 신호는 상기의 제1제어 신호이다.
일 실시예에서, 상기의 제2제어 유닛은 제4박막 트랜지스터, 제5박막 트랜지스터, 제6박막 트랜지스터, 제7박막 트랜지스터, 제8박막 트랜지스터 및 제1콘데서를 포함한다.
상기의 제4박막 트랜지스터의 게이트 전극은 상기의 제6박막 트랜지스터의 게이트 전극 및 상기의 제1콘덴서의 일단과 각각 연결되고, 상기의 제4박막 트랜지스터의 소스 전극은 상기의 제5박막 트랜지스터의 소스 전극과 연결되며, 상기의 제4박막 트랜지스터의 드레인 전극은 상기의 제8박막 트랜지스터의 드레인 전극 및 상기의 제2전원과 각각 연결된다.
상기의 제5박막 트랜지스터의 게이트 전극은 상기의 제2클록 신호선, 상기의 제6박막 트랜지스터의 드레인 전극, 상기의 제7박막 트랜지스터의 게이트 전극 및 상기의 제1콘덴서의 다른 일단과 각각 연결되고, 상기의 제5박막 트랜지스터의 드레인 전극은 상기의 제8박막 트랜지스터의 게이트 전극 및 상기의 제1박막 트랜지스터의 소스 전극과 각각 연결된다.
상기의 제6박막 트랜지스터의 소스 전극은 상기의 제7박막 트랜지스터의 소스 전극과 연결되고, 상기의 제7박막 트랜지스터의 드레인 전극은 상기의 제8박막 트랜지스터의 소스 전극과 연결된다.
상기의 제8박막 트랜지스터의 소스 전극은 상기의 제2제어 유닛의 출력 단이며, 출력하는 신호는 상기의 제2제어 신호이다.
일 실시예에서, 상기의 초기 신호선은 초기 신호를 제공하고, 상기의 제1클록 신호선은 제1클록 신호를 제공하며, 상기의 제2클록 신호선은 제2클록 신호를 제공한다.
상기의 제1전원이 출력하는 전압은 부전압이고, 상기의 제2전원이 출력하는 전압은 정전압이다.
일 실시예에 있어서, 상기의 제1박막 트랜지스터, 상기의 제2박막 트랜지스터, 상기의 제3박막 트랜지스터, 상기의 제4박막 트랜지스터, 상기의 제5박막 트랜지스터, 상기의 제6박막 트랜지스터, 상기의 제7박막 트랜지스터, 상기의 제8박막 트랜지스터, 상기의 제9박막 트랜지스터와 상기의 제10박막 트랜지스터는 전부 P형 박막 트랜지스터이다.
일 실시예에 있어서, 상기의 제1박막 트랜지스터, 상기의 제2박막 트랜지스터, 상기의 제3박막 트랜지스터, 상기의 제4박막 트랜지스터, 상기의 제5박막 트랜지스터, 상기의 제6박막 트랜지스터, 상기의 제7박막 트랜지스터, 상기의 제8박막 트랜지스터, 상기의 제9박막 트랜지스터와 상기의 제10박막 트랜지스터 중 적어도 하나는 N형 박막 트랜지스터이다.
본 발명의 두번째 측면에 근거하여, 본 발명의 일 실시예에 있어서, 일종의 발광 제어 드라이버를 더 제공하며, 해당 발광 제어 드라이버는 적어도 두 단계의 상기의 발광 제어 회로를 포함한다.
첫 단계의 상기의 발광 제어 회로의 입력 신호는 초기 신호이며, 제(n-1)단계의 상기의 발광 제어 회로가 출력하는 상기의 발광 제어 신호는 제n단계의 상기의 발광 제어 회로의 초기 신호가 된다.
제（n-1）레벨의 상기의 발광 제어 회로의 상기의 제1클록 신호는 제n단계의 상기의 발광 제어 회로의 상기의 제2클록 신호가 되며, 제（n-1）단계의 상기의 발광 제어 회로의 상기의 제2클록 신호는 제n단계의 상기의 발광 제어 회로의 상기의 제1클록 신호가 되며, n은 1보다 큰 정수이다.
본 발명의 세번째 측면에 근거하여, 본 발명의 일 실시예에서 일종의 표시 장치도 제공함에 있어서, 해당 표시 장치는 상기의 발광 제어 드라이버를 포함한다.
본 발명의 실시예에서 응용한 하나 이상의 상기의 기술 방안은 아래의 유익한 효과를 달성할 수 있다.
본 발명의 실시예에서 제공하는 발광 제어 회로는 제1제어 유닛, 제2제어 유닛 및 발광 제어 유닛을 포함하며, 그 중에서, 상기의 제1제어 유닛의 입력 단은 초기 신호선, 제1클록 신호선 및 제1전원과 각각 연결되어, 제1제어 신호를 출력하며, 상기의 제2제어 유닛의 입력 단은 상기의 제1제어 유닛, 제2클록 신호선 및 제2전원과 각각 연결되어, 제2제어 신호를 출력하며, 상기의 발광 제어 유닛의 입력 단은 상기의 제1제어 유닛, 상기의 제2제어 유닛, 상기의 제1전원 및 상기의 제2전원과 각각 연결되어, 상기의 제1제어 신호 및 상기의 제2제어 신호의 작용하에서 발광 제어 신호를 출력한다. 본 발명의 실시예에서 제공하는 발광 제어 회로가 출력하는 발광 제어 신호는 화소의 발광을 제어할 수 있으며, 동시에 상기의 발광 제어 회로의 회로 구조는 비교적 간단하다.
도 1은 본 발명의 실시예에 따른 발광 제어 회로의 구조 설명도이다.
도 2는 본 발명의 실시예에 따른 다른 발광 제어 회로의 구조 설명도이다.
도 3은 본 발명의 실시예에 따른 발광 제어 방법의 시퀀스시퀀스이다.
도 4는 본 발명의 실시예에 따른 발광 제어 드라이버의 구조 설명도이다.
도 5는 본 발명의 실시예에 따른 발광 제어 드라이버의 시퀀스시퀀스이다.
본 발명의 목적, 기술 수단과 장점을 더욱 명백히 설명하기 위하여, 아래는 첨부 도면을 결합하여 본 발명에 대해 구체적으로 설명한다. 물론, 여기에서 설명하는 실시예는 단지 본 발명의 일부의 실시예일 뿐 전부의 실시예는 아니다. 본 발명 중의 실시예에 근거하여, 본 분야의 일반 기술자가 창조성 노동이 없는 전제하에서 취득하는 기타 모든 실시예는, 전부 본 발명의 보호 범위에 속한다.
본 발명의 실시예에서 상기의 제1박막 트랜지스터, 상기의 제2박막 트랜지스터, 상기의 제3박막 트랜지스터, 상기의 제4박막 트랜지스터, 상기의 제5박막 트랜지스터, 상기의 제6박막 트랜지스터, 상기의 제7박막 트랜지스터, 상기의 제8박막 트랜지스터, 상기의 제9박막 트랜지스터 및 상기의 제10박막 트랜지스터는 전부 N형 박막 트랜지스터일 수 있고, 전부 P형 박막 트랜지스터일 수도 있으며, 또 그 중의 최소 한 개가 N형 박막 트랜지스터이고, 나머지가 전부 P형 박막 트랜지스터일 수도 있다. 여기에서는 구체적으로 한정하지 않는다.
아래는 첨부 도면을 결합하여, 본 발명의 각 실시예에서 제공하는 기술 방안에 대해 구체적으로 설명한다.
실시예 1
도 1은 본 발명의 실시예에 따른 발광 제어 회로의 구조 설명도이다. 상기의 발광 제어 회로는 발광 제어 신호를 생성할 수 있고, 상기의 발광 제어 신호는 화소의 발광 시간을 제어할 수 있다. 상기의 발광 제어 회로는 아래에서 설명한 바와 같다.
도 1에서 도시한 바와 같이, 본 발명의 실시예에서 제공하는 상기의 발광 제어 회로는 제1제어 유닛 11과 제2제어 유닛 12 및 발광 제어 유닛 13을 포함할 수 있다. 그 중에서 제1제어 유닛 11의 입력 단은 초기 신호선, 제1클록 신호선 및 제1전원 VGL과 각각 연결될 수 있다. 그 중에서, 상기의 초기 신호선은 초기 신호 EIN을 제공할 수 있고, 상기의 제1클록 신호선은 제1클록 신호 CK1을 제공할 수 있으며, 제1클록 신호 CK1은 펄스 신호일 수가 있다. 제1전원 VGL은 부전압일 수 있고, 즉 제1전원 VGL은 저 레벨을 출력할 수 있다. 제1제어 유닛 11은 초기 신호 EIN, 제1클록 신호 CK1 및 제1전원 VGL의 작용하에서 제1제어 신호를 출력할 수 있다.
제2제어 유닛 12의 입력 단은 제1제어 유닛 11, 제2클록 신호선 및 제2전원 VGH와 각각 연결될 수 있다. 그 중에서, 상기의 제2클록 신호선은 제2클록 신호 CK2를 제공할 수 있고, 제2클록 신호 CK2도 펄스 신호일 수가 있으며, 제2전원 VGH는 정전압일 수 있고, 즉 제2전원 VGH는 고 레벨을 출력할 수 있다. 제2제어 유닛 12는 제1제어 유닛 11, 제2클록 신호 CK2 및 제2전원 VGH의 작용하에서 제2제어 신호를 출력할 수 있다.
발광 제어 유닛 13의 입력 단은 제1제어 유닛 11, 제2제어 유닛 12, 제1전원 VGL 및 제2전원 VGH와 각각 연결될 수 있다. 그 중에서, 상기의 제1제어 신호 및 상기의 제2제어 신호는 발광 제어 유닛 13에 입력될 수 있고, 발광 제어 유닛 13은 상기의 제1제어 신호 및 상기의 제2제어 신호의 작용하에서 발광 제어 신호 EM을 출력할 수 있다.
본 발명의 실시예에서 제공하는 발광 제어 회로의 회로 구조는 비교적 간단하며, 그 중에서 발광 제어 유닛은 제1제어 유닛, 제2제어 유닛, 클록 신호 및 전원 전압의 작용하에서 발광 제어 신호를 출력할 수 있으며, 해당 발광 제어 신호는 화소의 발광 시간을 제어할 수 있다.
본 발명의 실시예에서, 발광 제어 유닛13은 제9박막 트랜지스터 M9, 제10박막 트랜지스터 M10, 제2콘덴서 C2 및 제3콘덴서C3을 포함한다.
제9박막 트랜지스터M9의 소스 전극은 제2전원 VGH와 연결되며，제9박막 트랜지스터 M9의 드레인 전극은 제10박막 트랜지스터 M10의 소스 전극과 연결되며, 제9박막 트랜지스터M9의 게이트 전극은 제2제어 신호를 출력하는 제2제어 유닛 12의 출력 단과 연결된다.
제10박막 트랜지스터 M10의 드레인 전극은 제1전원 VGL과 연결되며, 제10박막 트랜지스터 M10의 게이트 전극은 제1제어 신호를 출력하는 제1제어 유닛 11의 출력 단과 연결된다.
제2콘덴서 C2의 일단은 제2제어 신호를 출력하는 제2제어 유닛12의 출력 단과 연결되고, 제2콘덴서 C2의 다른 일단은 제2전원 VGH와 연결된다.
제3콘덴서 C3의 일단은 제2클록 신호 CK2와 연결되고, 제3콘덴서 C3의 다른 일단은 제1제어 신호를 출력하는 제1제어 유닛 11의 출력 단과 연결된다.
그 중에서, 제9박막 트랜지스터 M9의 드레인 전극 혹은 제10박막 트랜지스터 M10의 소스 전극은 발광 제어 유닛 13의 출력 단이며, 제9박막 트랜지스터 M9의 드레인 전극 혹은 제10박막 트랜지스터 M10의 소스 전극이 출력하는 신호는 발광 제어 신호이다.
본 발명이 제공하는 다른 일 실시예에서, 도1이 도시하는 제1제어 유닛 11은 제1박막 트랜지스터, 제2박막 트랜지스터 및 제3박막 트랜지스터를 포함할 수 있다.
본 발명이 제공하는 다른 일 실시예에서, 도 1이 도시하는 제2제어 유닛 12는 제4박막 트랜지스터, 제5박막 트랜지스터, 제6박막 트랜지스터, 제7박막 트랜지스터, 제8박막 트랜지스터 및 제1콘덴서를 포함할 수 있다.
도 2를 참조하면, 도 2는 본 발명의 실시예가 제공하는 다른 발광 제어 회로의 구조 설명도이다. 그 중에서, 제1제어 유닛 11은 제1박막 트랜지스터 M1, 제2박막 트랜지스터 M2 및 제3박막 트랜지스터 M3을 포함하며, 제2제어 유닛 12는 제4박막 트랜지스터 M4, 제5박막 트랜지스터 M5, 제6박막 트랜지스터 M6, 제7박막 트랜지스터 M7, 제8박막 트랜지스터 M8 및 제1콘덴서 C1을 포함하며, 발광 제어 유닛 13은 제9박막 트랜지스터 M9, 제10박막 트랜지스터 M10, 제2콘덴서 C2및 제3콘덴서 C3을 포함한다. 도 2에서 개시하는 박막 트랜지스터는 전부 P형 박막 트랜지스터이다. 도 2에서 개시하는 발광 제어 회로의 회로 구조는 아래와 같다.
제1박막 트랜지스터M1의 게이트 전극은 제2박막 트랜지스터 M2의 소스 전극, 제3박막 트랜지스터 M3의 게이트 전극 및 상기의 제1클록 신호선과 각각 연결되고, 제1박막 트랜지스터 M1의 드레인 전극은 상기의 초기 신호선과 연결하며, 제1박막 트랜지스터 M1의 소스 전극은 제2박막 트랜지스터 M2의 게이트 전극, 제5박막 트랜지스터 M5의 드레인 전극, 제8박막 트랜지스터 M8의 게이트 전극, 제10박막 트랜지스터 M10의 게이트 전극 및 제3콘덴서 C3의 일단（도 2에서 도시한 제1노드 N1）과 각각 연결된다.
제2박막 트랜지스터 M2의 드레인 전극은 제3박막 트랜지스터 M3의 소스 전극과 연결된다.
제3박막 트랜지스터 M3의 드레인 전극은 제1전원 VGL과 연결된다.
제4박막 트랜지스터 M4의 게이트 전극은 제6박막 트랜지스터 M6의 게이트 전극 및 제1콘덴서 C1의 일단（도 2에서 도시한 제2노드 N2）과 각각 연결되며, 제4박막 트랜지스터 M4의 소스 전극은 제5박막 트랜지스터 M5의 소스 전극과 연결되며, 제4박막 트랜지스터 M4의 드레인 전극은 제8박막 트랜지스터 M8의 드레인 전극 및 제2전원 VGH와 각각 연결된다.
제5박막 트랜지스터 M5의 게이트 전극은 상기의 제2클록 신호선 , 제6박막 트랜지스터 M6의 드레인 전극, 제7박막 트랜지스터 M7의 게이트 전극, 제1콘덴서 C1의 다른 일단 및 제3콘덴서 C3의 다른 일단과 각각 연결된다.
제6박막 트랜지스터 M6의 소스 전극은 제7박막 트랜지스터 M7의 소스 전극과 연결된다.
제7박막 트랜지스터 M7의 드레인 전극은 제8박막 트랜지스터 M8의 소스 전극, 제9박막 트랜지스터 M9의 게이트 전극 및 제2콘덴서 C2의 일단（도 2에서 도시한 제3노드 N3）과 각각 연결된다.
제9박막 트랜지스터 M9의 소스 전극은 제2전원 VGH 및 제2콘덴서 C2의 다른 일단과 각각 연결되며, 제9박막 트랜지스터 M9의 드레인 전극은 제10박막 트랜지스터 M10의 소스 전극과 연결된다.
제10박막 트랜지스터 M10의 드레인 전극은 제1전원 VGL과 연결된다.
도 2에서 도시하는 발광 제어 회로에서, 제1박막 트랜지스터 M1의 소스 전극(즉 도 2에서 개시하는 제1노드 N1)이 출력하는 신호를 상기의 제1제어 신호로 볼 수 있으며, 제8박막 트랜지스터 M8의 소스 전극(즉 도 2에서 개시하는 제3노드 N3)이 출력하는 신호를 상기의 제2제어 신호로 볼 수 있으며, 제9박막 트랜지스터 M9의 드레인 전극(혹은 제10박막 트랜지스터 M10의 소스 전극)이 출력하는 신호를 상기의 발광 제어 신호 EM으로 볼 수 있다.
상기의 제1제어 신호는 제10박막 트랜지스터 M10의 게이트 전극에 출력하여, 제10박막 트랜지스터 M10을 제어하여 도통 혹은 차단 상태에 처할 수 있다. 상기의 제2제어 신호는 제9박막 트랜지스터 M9의 게이트 전극에 출력하여, 제9박막 트랜지스터 M9를 제어하여 도통 혹은 차단 상태에 처할 수 있다. 상기의 발광 제어 신호 EM은 화소에 출력하여, 화소의 발광 시간을 제어한다.
이해해야 할 것은, 제1박막 트랜지스터 M1, 제2박막 트랜지스터 M2, 제3박막 트랜지스터 M3, 제4박막 트랜지스터 M4, 제5박막 트랜지스터 M5, 제6박막 트랜지스터 M6, 제7박막 트랜지스터 M7, 제8박막 트랜지스터 M8, 제9박막 트랜지스터 M9와 제10박막 트랜지스터 M10은 실제 사용 환경에 따라 트랜지스터의 유형이 선택될 수 있으며, 앞에서 설명한 바와 같이, 전부가 P형 박막 트랜지스터일 수가 있을 뿐만 아니라, 제1박막 트랜지스터 M1, 제2박막 트랜지스터 M2, 제3박막 트랜지스터 M3, 제4박막 트랜지스터 M4, 제5박막 트랜지스터 M5, 제6박막 트랜지스터 M6, 제7박막 트랜지스터 M7, 제8박막 트랜지스터 M8, 제9박막 트랜지스터 M9와 제10박막 트랜지스터 M10 중의 적어도 하나의 트랜지스터가 N형 박막 트랜지스터일 수도 있다.
본 발명의 실시예에서, 제1콘덴서 C1 및 제3콘덴서 C3은 부트스트랩 콘덴서일 수 있어, 노드의 레벨을 높이거나 내리며, 제2콘덴서 C2는 스토리지 콘덴서일 수 있어, 노드의 레벨을 유지한다. 구체적으로는 아래와 같다.
제1콘덴서 C1의 일단（즉 도 2에서 도시한 제2노드 N2）은 제4박막 트랜지스터M4의 게이트 전극 및 제6박막 트랜지스터 M6의 게이트 전극과 각각 연결되며, 다른 일단은 상기의 제2클록 신호선과 연결된다. 제2클록 신호 CK2의 레벨에 변화가 발생할 때, 제1콘덴서 C1은 제2노드 N2의 레벨을 높이거나 낮출 수 있으며, 나아가서 제4박막 트랜지스터 M4 및 제6박막 트랜지스터 M6을 도통 혹은 차단 상태에 처하게 제어한다.
제2콘덴서 C2의 일단（즉 도 2에서 도시한 제3노드 N3）은 제8박막 트랜지스터 M8의 소스 전극 및 제9박막 트랜지스터 M9의 게이트 전극과 각각 연결되고, 다른 일단은 제2전원 VGH와 연결된다. 제8박막 트랜지스터 M8이 도통 상태에 처해있을 때, 제3노드 N3은 고레벨이며, 제8박막 트랜지스터 M8이 도통 상태로부터 차단 상태로 변화될 때, 제2콘덴서 C2는 스토리지 콘덴서이기 때문에, 제2콘덴서 C2는 제3노드 N3의 고레벨을 유지시키며, 나아가서 제9박막 트랜지스터 M9가 여전히 차단 상태에 처하게 제어한다.
제3콘덴서 C3의 일단（즉 도 2에서 도시한 제1노드 N1）은 제2박막 트랜지스터 M2의 게이트 전극, 제8박막 트랜지스터 M8의 게이트 전극 및 제10박막 트랜지스터 M10의 게이트 전극과 각각 연결되고, 다른 일단은 상기의 제2클록 신호선과 연결된다. 제2클록 신호 CK2의 레벨에 변화가 발생할 때, 제3콘덴서 C3은 제1노드 N1의 레벨을 높이거나 낮출 수 있으며, 나아가서 제2박막 트랜지스터 M2, 제8박막 트랜지스터 M8 및 제10박막 트랜지스터 M10을 제어하여 도통 혹은 차단 상태에 처하게 한다.
설명이 필요한 것은, 본 발명의 실시예에 있어서, 제1콘덴서 C1의 다른 일단은 상기의 제2클록 신호선과 직접 연결되었기에, 제2클록 신호 CK2가 제1콘덴서 C1에 대한 시간 지연을 개선하고, 제2클록 신호 CK2가 제1콘덴서 C1에 대한 충전 시간을 단축시키며, 나아가서 제4박막 트랜지스터 M4 및 제6박막 트랜지스터 M6에 대한 제1콘덴서 C1 의 제어 효율을 향상시킴으로써, 상기의 발광 제어 회로로 하여금 더욱 높은 주파수하에서 동작하여, 더욱 높은 주파수의 발광 제어 신호 EM을 출력할 수 있다. 이와 같이, 제3콘덴서 C3에 관하여, 제3콘덴서 C3의 다른 일단은 상기의 제2클록 신호선과 직접 연결됨으로써, 제3콘덴서 C3에 대한 제2클록 신호 CK2의 시간 지연도 개선할 수 있어, 제3콘덴서 C3이 제2박막 트랜지스터 M2, 제8박막 트랜지스터 M8 및 제10박막 트랜지스터 M10에 대한 제어 효율을 향상시키고, 나아가서 주파수가 더욱 높은 발광 제어 신호 EM을 출력할 수 있다.
본 발명의 실시예에서, 상기의 발광 제어 회로가 발광 제어 신호 EM을 정상적으로 출력하는 것을 보장하기 위하여, 상기의 제1제어 신호가 제10박막 트랜지스터 M10을 제어하여 도통 상태에 처하게 할 때, 상기의 제2제어 신호는 제9박막 트랜지스터 M9를 제어하여 차단 상태에 처하게 할 수 있고, 혹은, 상기의 제1제어 신호가 제10박막 트랜지스터 M10을 제어하여 차단 상태에 처하게 할 때, 상기의 제2제어 신호는 제9박막 트랜지스터 M9를 제어하여 도통 상태에 처하게 할 수 있다.
구체적으로, 도 2에서 도시한 바와 같이, 제10박막 트랜지스터 M10이 상기의 제1제어 신호에게 제어되어 도통 상태에 처하고, 제9박막 트랜지스터 M9가 상기의 제2제어 신호에게 제어되어 차단 상태에 처할 때, 제1전원 VGL은 제10박막 트랜지스터 M10을 통해 발광 제어 신호 EM 단까지 출력될 수 있으며, 즉 발광 제어 신호EM이 제1전원 VGL을 출력한다. 제10박막 트랜지스터 M10이 상기의 제1제어 신호에게 제어되어 차단 상태에 처하고, 제9박막 트랜지스터 M9가 상기의 제2제어 신호에게 제어되어 도통 상태에 처할 때, 제2전원 VGH는 제9박막 트랜지스터 M9를 통해 발광 제어 신호 EM 단까지 출력될 수 있으며, 즉 발광 제어 신호EM이 제2전원 VGH를 출력한다.
도 3은 본 발명의 실시예에서 제공하는 발광 제어 회로의 구동 방법의 시퀀스시퀀스이다. 상기의 시퀀스는 발광 제어 드라이버 중의 제1단계의 발광 제어 회로에 대응되는 시퀀스일 수 있으며, 상기의 시퀀스는 도 2에서 개시하는 발광 제어 회로를 구동할 수 있다.
도 3에서, EIN은 초기 신호이고, CK1은 제1클록 신호이며, CK2는 제2클록 신호이며, EM은 발광 제어 신호이다. 그 중에서, 제1클록 신호 CK1과 제2클록 신호 CK2는 동일한 주파수를 가지고 있으며, 제2클록 신호 CK2는 제1클록 신호 CK1에 비하여 상대적으로 지연되며, 구첵적인 지연 시간은 T이며, T는 제1클록 신호 CK1의 주기의 절반일 수 있다. 초기 신호 EIN에서의 고 레벨의 지속 시간은 제1클록 신호 CK1의 주기의 2배일 수 있다.
도 3에서 개시하는 시퀀스의 동작 주기는 6개의 스테이지로 나눌 수 있으며, 각각 제1스테이지 t1, 제2스테이지 t2, 제3스테이지 t3, 제4스테이지 t4, 제5스테이지 t5 및 제6스테이지 t6이다. 아래는 각 스테이지에 대하여 구체적으로 설명한다.
제1스테이지 t1：
초기 신호 EIN은 저 레벨을 출력하고, 제1클록 신호 CK1은 저 레벨을 출력하며, 제2클록 신호 CK2는 고 레벨을 출력한다.
이때, 제1클록 신호 CK1의 작용으로 인하여, 제1박막 트랜지스터 M1 및 제3박막 트랜지스터 M3은 도통되며, 초기 신호 EIN은 제1박막 트랜지스터 M1을 통해 제1노드 N1에 작용함으로써, 제1노드 N1로 하여금 저 레벨로 되게 하고, 제2박막 트랜지스터 M2, 제8박막 트랜지스터 M8 및 제10박막 트랜지스터 M10을 도통되게 한다. 제1클록 신호 CK1은 제2박막 트랜지스터 M2를 통해 제2노드 N2에 작용하고, 동시에, 제1전원 VGL은 제3박막 트랜지스터 M3을 통해 제2노드 N2에 작용함으로써, 제2노드 N2의 전압을 저 레벨로 되게 하며, 제4박막 트랜지스터 M4 및 제6박막 트랜지스터 M6은 도통된다.
제2클록 신호CK2의 작용으로 인하여, 제5박막 트랜지스터 M5 및 제7박막 트랜지스터 M7은 차단된다. 제8박막 트랜지스터 M8은 도통되므로, 제2전원 VGH는 제8박막 트랜지스터 M8을 통해 제3노드 N3에 작용함으로써, 제3노드 N3을 고 레벨이 되게 하고, 제9박막 트랜지스터 M9는 차단된다.
이렇게, 제1스테이지 t1에 있어서, 제9박막 트랜지스터 M9는 차단되고, 제10박막 트랜지스터 M10은 도통되기 때문에, 제1전원 VGL은 제10박막 트랜지스터 M10을 통해 출력함으로써, 발광 제어 신호 EM으로 하여금 저 레벨로 되게 한다.
제2스테이지 t2：
초기 신호 EIN은 저 레벨을 출력하며, 제1클록 신호 CK1은 고 레벨을 출력하며, 제2클록 신호 CK2는 고 레벨을 출력한다.
이때, 제1클록 신호 CK1의 작용으로 인하여, 제1박막 트랜지스터 M1 및 제3박막 트랜지스터 M3은 차단된다. 제1노드 N1에 대하여 말하자면, 제3콘덴서 C3의 다른 일단의 제2클록 신호 CK2의 전압이 변하지 않기 때문에, 제1노드 N1은 제1스테이지 t1의 저 레벨을 유지하며, 제2박막 트랜지스터 M2, 제8박막 트랜지스터 M8 및 제10박막 트랜지스터 M10은 여전이 도통 상태에 처해 있는다. 제1클록 신호 CK1은 제2박막 트랜지스터 M2를 통해 제2노드 N2에 작용함으로써, 제2노드 N2로 하여금 고 레벨이 되게 하고, 제4박막 트랜지스터 M4 및 제6박막 트랜지스터 M6은 차단된다.
제2클록 신호 CK2의 작용으로 인하여, 제5박막 트랜지스터 M5 및 제7박막 트랜지스터 M7은 여전히 차단된다. 제8박막 트랜지스터 M8은 도통되기에, 제3노드 N3은 제2전원 VGH의 작용하에서 고 레벨을 유지하고, 제9박막 트랜지스터 M9는 여전히 차단된다.
이렇게, 제2스테이지 t2에 있어서, 제9박막 트랜지스터 M9는 차단되고, 제10박막 트랜지스터 M10은 도통되기에, 제1전원 VGL은 제10박막 트랜지스터 M10을 통해 출력될 수 있으며, 즉 발광 제어 신호 EM은 저 레벨을 출력한다.
제3스테이지 t3：
초기 신호 EIN은 저 레벨을 출력하고, 제1클록 신호 CK1은 고 레벨을 출력하며, 제2클록 신호 CK2는 저 레벨을 출력한 후, 다시 저 레벨로부터 고 레벨로 변화한다.
이때, 제1클록 신호 CK1의 작용으로 인하여, 제1박막 트랜지스터 M1 및 제3박막 트랜지스터 M3은 차단된다. 제2클록 신호 CK2가 저 레벨을 출력할 때, 제5박막 트랜지스터 M5 및 제7박막 트랜지스터 M7은 도통되며, 제3콘덴서 C3의 부트스트랩 작용으로 인하여, 제1노드 N1의 전압은 낮아져서, 제2스테이지 t2의 레벨보다 더욱 낮은 저 레벨로 변화하며, 제2박막 트랜지스터 M2, 제8박막 트랜지스터 M8 및 제10박막 트랜지스터 M10은 도통된다. 제1클록 신호 CK1은 제2박막 트랜지스터 M2를 통해 제2노드 N2에 작용함으로써, 제2노드 N2로 하여금 여전히 고 레벨이 되게 하며, 제4박막 트랜지스터 M4 및 제6박막 트랜지스터 M6은 차단된다. 그리고 제8박막 트랜지스터 M8은 도통되기에, 제2전원 VGH는 제8박막 트랜지스터 M8을 통해 제3노드 N3에 작용함으로써, 제3노드 N3으로 하여금 여전히 고 레벨을 유지하게 하며, 제9박막 트랜지스터 M9는 차단된다.
이렇게, 제9박막 트랜지스터 M9는 차단되고, 제10박막 트랜지스터 M10은 도통되기 때문에, 제1전원 VGL은 제10박막 트랜지스터 M10을 통해 출력될 수 있으며, 즉 발광 제어 신호 EM은 저 레벨을 출력한다.
제2클록 신호 CK2가 저 레벨로부터 고 레벨로 변화될 때, 제5박막 트랜지스터 M5 및 제7박막 트랜지스터 M7는 차단되고, 이때, 제3콘덴서 C3의 부트스트랩 작용으로 인하여, 제1노드 N1의 전압은 높아지지만, 여전히 저 레벨이며, 제1노드 N1의 작용하에, 제2박막 트랜지스터 M2, 제8박막 트랜지스터 M8 및 제10박막 트랜지스터 M10은 여전히 도통된다. 제1클록 신호 CK1의 작용하에서, 제1박막 트랜지스터 M1 및 제3박막 트랜지스터 M3은 여전히 차단 상태에 처하며, 제1클록 신호 CK1은 제2박막 트랜지스터 M2를 통해 제2노드 N2에 작용함으로써, 제2노드 N2로 하여금 고 레벨이 되게 하며, 제4박막 트랜지스터 M4 및 제6박막 트랜지스터 M6은 차단된다. 제2전원 VGH는 제8박막 트랜지스터 M8을 통해 제3노드 N3에 작용함으로써, 제3노드 N3으로 하여금 고 레벨이 되게 하며, 제9박막 트랜지스터 M9는 여전히 차단된다.
이렇게, 제9박막 트랜지스터 M9는 여전히 차단되고, 제10박막 트랜지스터 M10은 여전히 도통되기에, 제1전원 VGL은 제10박막 트랜지스터 M10을 통해 출력될 수 있으며, 즉 발광 제어 신호 EM은 저 레벨을 출력한다.
앞에서 설명한 바와 같이, 제3스테이지 t3에 있어서, 발광 제어 신호 EM은 저 레벨을 출력한다.
제4스테이지 t4：
초기 신호 EIN은 고 레벨을 출력하며, 제1클록 신호 CK1은 저 레벨을 출력한 후, 다시 저 레벨로부터 고 레벨로 변화하며, 제2클록 신호 CK2는 고 레벨을 출력한다.
이때, 제1클록 신호 CK1이 저 레벨을 출력할 때, 제1박막 트랜지스터 M1 및 제3박막 트랜지스터 M3은 도통되며, 초기 신호 EIN은 제1박막 트랜지스터 M1을 통해 제1노드 N1에 작용함으로써, 제1노드 N1로 하여금 고 레벨이 되게 하며, 제2박막 트랜지스터 M2, 제8박막 트랜지스터 M8 및 제10박막 트랜지스터 M10은 차단된다. 제1전원 VGL은 제3박막 트랜지스터 M3을 통해 제2노드 N2에 작용함으로써, 제2노드 N2로 하여금 저 레벨이 되게 하며, 제4박막 트랜지스터 M4 및 제6박막 트랜지스터 M6은 도통된다.
제2클록 신호 CK2의 작용으로 인하여, 제5박막 트랜지스터 M5 및 제7박막 트랜지스터 M7은 차단된다. 제8박막 트랜지스터 M8이 차단되었기에, 제2콘덴서 C2의 스트리지 작용하에서, 제3노드 N3은 제3스테이지 t3의 고 레벨을 유지하며, 제9박막 트랜지스터 M9는 차단된다.
이렇게, 제9 박막 트랜지스터 M9 및 제10박막 트랜지스터 M10은 전부 차단되기에, 발광 제어 신호 EM은 제3스테이지 t3의 저 레벨을 유지한다.
제1클록 신호 CK1이 고 레벨을 출력할 때, 제1박막 트랜지스터 M1 및 제3박막 트랜지스터 M3은 차단되며, 제1노드 N1은 고 레벨을 유지하며, 제2노드 N2는 저 레벨을 유지하며, 제3노드 N3은 고 레벨을 유지한다. 이때, 제2박막 트랜지스터 M2, 제8 박막 트랜지스터 M8 및 제10박막 트랜지스터 M10은 여전히 차단되며, 제4박막 트랜지스터 M4 및 제6박막 트랜지스터 M6은 여전히 도통되며, 제9박막 트랜지스터 M9는 여전히 차단된다. 제2클록 신호 CK2의 작용으로 인하여, 제5박막 트랜지스터 M5 및 제7박막 트랜지스터 M7은 차단된다.
이렇게, 제9박막 트랜지스터 M9 및 제10박막 트랜지스터 M10은 전부 차단되기에, 발광 제어 신호 EM은 제3스테이지 t3의 저 레벨을 유지한다.
앞에서 설명한 바와 같이, 제4스테이지 t4에 있어서, 발광 제어 신호 EM은 저 레벨을 출력한다.
제5스테이지 t5：
초기 신호 EIN은 고 레벨을 출력하며, 제1클록 신호 CK1은 고 레벨을 출력한 후, 고 레벨로부터 저 레벨로 변화하며, 다시 저 레벨로부터 고 레벨로 변화한다. 제2클록 신호 CK2는 저 레벨을 출력한 후, 저 레벨로부터 고 레벨로 변화하며, 다시 고 레벨로부터 저 레벨로 변화하며, 또다시 저 레벨로부터 고 레벨로 변화한다.
제1클록 신호 CK1이 고 레벨을 출력하고, 제2클록 신호 CK2가 저 레벨을 출력할 때, 제1박막 트랜지스터 M1 및 제3박막 트랜지스터 M3은 차단되고, 제5박막 트랜지스터 M5 및 제7박막 트랜지스터 M7은 도통된다. 제1콘덴서 C1의 부트스트랩 작용으로 인하여, 제2노드 N2의 전압은 낮아져서, 제4스테이지 t4의 레벨보다 더욱 낮은 저 레벨로 변화되며, 제4박막 트랜지스터 M4 및 제6박막 트랜지스터 M6은 도통된다. 또 제6박막 트랜지스터 M6 및 제7박막 트랜지스터 M7은 전부 도통되기 때문에, 제2클록 신호 CK2는 제6박막 트랜지스터 M6 및 제7박막 트랜지스터 M7을 통해 제3노드 N3에 작용함으로써, 제3노드 N3으로 하여금 저 레벨이 되게 하며, 제9박막 트랜지스터 M9는 도통된다. 동시에, 제4박막 트랜지스터 M4 및 제5박막 트랜지스터 M5가 도통되기에, 제2전원 VGH는 제4박막 트랜지스터 M4 및 제5박막 트랜지스터 M5를 통해 제1노드 N1에 작용함으로써, 제1노드 N1로 하여금 고 레벨이 되게 하며, 제2박막 트랜지스터 M2, 제8박막 트랜지스터 M8 및 제10박막 트랜지스터 M10은 차단된다.
제9박막 트랜지스터 M9는 도통되고, 제10박막 트랜지스터 M10은 차단되기 때문에, 제2전원 VGH는 제9박막 트랜지스터 M9를 통해 출력되며, 즉 발광 제어 신호 EM은 고 레벨을 출력한다.
제2클록 신호 CK2가 저 레벨로부터 고 레벨로 변화하고, 제1클록 신호 CK1이 여전히 고 레벨을 출력할 때, 상기의 제4스테이지 t4에서 설명한 바와 같이, 제1노드 N1은 여전히 고 레벨을 유지하고, 제3노드 N3은 여전히 저 레벨을 유지한다. 제1클록 신호 CK1이 고 레벨로부터 저 레벨로 변화하고, 제2클록 신호 CK2가 여전히 고 레벨을 출력할 때, 상기의 제4스테이지 t4에서 설명한 바와 같이, 제1노드 N1은 여전히 고 레벨을 유지하고, 제3노드 N3은 여전히 저 레벨을 유지한다. 이와 같이, 제1클록 신호 CK1이 저 레벨로부터 고 레벨로 변화하고, 제2클록 신호 CK2가 고 레벨로부터 저 레벨로 변화한 후, 다시 저 레벨로부터 고 레벨로 변화할 때, 제1노드 N1은 여전히 고 레벨을 유지하고, 제3노드 N3은 여전히 저 레벨을 유지한다.
앞에서 설명한 바와 같이, 제5스테이지 t5에 있어서, 제1클록 신호 CK1의 레벨 및 제2클록 신호 CK2의 레벨이 모두 변화할 때, 제1노드 N1은 고 레벨을 유지하고, 제3노드 N3은 저 레벨을 유지하기에, 제9박막 트랜지스터 M9는 도통되고, 제10박막 트랜지스터 M10은 차단되며, 제2전원 VGH는 제9박막 트랜지스터 M9를 통해 출력되며, 즉 발광 제어 신호 EM은 고 레벨을 출력한다.
제6스테이지 t6：
초기 신호 EIN은 저 레벨을 출력하고, 제1클록 신호 CK1은 저 레벨을 출력하며, 제2클록 신호 CK2는 고 레벨을 출력한다.
제6스테이지 t6에 있어서, 상기의 발광 제어 회로의 동작 원리는 상기의 제1스테이지 t1에서 설명한 내용을 참조할 수 있기에, 여기에서는 다시 설명하지 않는다.
제6스테이지 t6에 있어서, 발광 제어 신호 EM은 저 레벨을 출력한다.
앞에서 설명한 바와 같이, 상기의 발광 제어 회로의 한 개의 동작 주기 내에서, 출력되는 발광 제어 신호 EM의 파형도는 도 3에서 도시한 바와 같다.
도 2의 발광 제어 회로에 있어서, 10개의 박막 트랜지스터 및 3개의 콘덴서를 포함하며, 기존 기술의 발광 제어 회로에 비하여, 박막 트랜지스터의 수량 및 콘덴서의 수량이 비교적 적고, 회로 구조가 간단하다.
실시예 2
도 4는 본 발명이 제공하는 발광 제어 드라이버의 구조 설명도이다. 상기의 발광 제어 드라으버는 적어도 두 단계의 실시예 1에서 설명한 상기의 발광 제어 회로를 포함할 수 있다.
도 4에서 도시한 발광 제어 드라이버에 있어서, 발광 제어 회로 1, 발광 제어 회로 2, 발광 제어 회로 3, ……, 발광 제어 회로 n과 같이 n단계의 상기의 발광 제어 회로를 포함할 수 있으며, 그 중에서, 발광 제어 회로 1은 제1단계의 발광 제어 회로이며, 발광 제어 회로 2는 제2단계의 발광 제어 회로이며, 발광 제어 회로 3은 제3단계의 발광 제어 회로이며, ……, 발광 제어 회로 n은 제n단계의 발광 제어 회로이며, n은 1보다 큰 정수이다.
도 4에서, 상기의 발광 제어 회로 1의 입력 신호는 초기 신호 EIN이며, 발광 제어 회로 1이 출력하는 발광 제어 신호 EM1은 발광 제어 회로 2의 초기 신호가 될 수 있으며, 발광 제어 회로 2가 출력하는 발광 제어 신호는 발광 제어 회로 3의 초기 신호가 될 수 있으며, ……, 이와 같이 유추하여, 발광 제어 회로 （n-1）이 출력하는 발광 제어 신호 EM（n-1）은 발광 제어 회로 n의 초기 신호가 될 수 있으며, n은 1보다 큰 정수이다.
발광 제어 회로 1의 제1클록 신호는 발광 제어 회로 2의 제2클록 신호가 될 수 있고, 발광 제어 회로 1의 제2클록 신호는 발광 제어 회로 2의 제1클록 신호가 될 수 있으며, 발광 제어 회로 2의 제1클록 신호는 발광 제어 회로 3의 제2클록 신호가 될 수 있으며, 발광 제어 회로 2의 제2클록 신호는 발광 제어 회로 3의 제1클록 신호가 될 수 있으며, …… 이와 같이 유추하여, 발광 제어 회로 （n-1）의 제1클록 신호는 발광 제어 회로 n의 제2클록 신호가 될 수 있으며, 발광 제어 회로 （n-1）의 제2클록 신호는 발광 제어 회로 n의 제1클록 신호가 될 수 있으며, n은 1보다 큰 정수이다.
도 5는 본 발명의 실시예에 따른 발광 제어 드라이버의 시퀀스이다.
도 5에서, EIN은 제1단계의 발광 제어 회로가 입력하는 초기 신호아고，CK1-1은 발광 제어 회로 1의 제1클록 신호이며, CK2-1는 발광 제어 회로 1의 제2클록 신호이다. 발광 제어 회로 1은 초기 신호 EIN, 제1클록 신호 CK1-1 및 제2클록 신호 CK2-1의 작용하에서 발광 제어 신호 EM1을 출력할 수 있다. 그 중에서, 발광 제어 신호 EM1은 발광 제어 회로 2의 초기 신호가 될 수 있다.
CK1-2은 발광 제어 회로 2의 제1클록 신호이고, CK2-2는 발광 제어 회로 2의 제2클록 신호이며, 발광 제어 회로 2는 초기 신호 EM1, 제1클록 신호 CK1-2 및 제2클록 신호 CK2-2의 작용하에서 발광 제어 신호 EM2를 출력할 수 있다. 그 중에서, 도 5에서 알 수 있다시피, 발광 제어 회로 2의 제1클록 신호 CK1-2는 발광 제어 회로 1의 제2클록 신호 CK2-1과 동일하며, 발광 제어 회로 2의 제2클록 신호 CK2-2는 발광 제어 회로 1의 제1클록 신호 CK1-1과 동일하며, 발광 제어 회로 2가 출력하는 발광 제어 신호 EM2는 발광 제어 회로 1이 출력하는 발광 제어 신호 EM1에 비해 상대적으로 지연된다.
이와 같이 유추하여, 발광 제어 회로 （n-1）이 출력하는 발광 제어 신호 EM（n-1）은 발광 제어 회로 n의 초기 신호가 될 수 있으며, CK1-n은 발광 제어 회로 n의 제1클록 신호이며, CK2-n는 발광 제어 회로 n의 제2클록 신호이며, 제1클록 신호 CK1-n은 제2클록 신호 CK2-1과 동일할 수 있으며, 제2클록 신호 CK2-n은 제1클록 신호 CK1-1과 동일할 수 있다. 발광 제어 회로 n은 초기 신호 EM（n-1）, 제1클록 신호 CK1-n 및 제2클록 신호 CK2-n의 작용하에서 발광 제어 신호 EMn을 출력할 수 있다. 그 중에서, 초기 신호 EM（n-1）, 제1클록 신호 CK1-n 및 제2클록 신호 CK2-n는 도 5에서 도시하지 않았다.
실시예 3
본 발명의 실시예에서는 표시 장치를 더 제공하며, 상기의 표시 장치는 상기의 발광 제어 드라이버를 포함할 수 있다.
본 분야의 통상적인 기술을 갖춘 자는 당연히 알다시피, 본 발명의 바람직한 실시예에 대하여 설명을 하였지만, 본 분야의 통상적인 기술을 갖춘 자는 일단 기본적인 창조성 개념을 알게 되면, 이런 실시예에 대하여 다른 변경과 수정을 할 수 있기 때문에, 청구항에서 바람직한 실시예 및 본 발명의 범위 내에 들어가는 모든 변경과 수정에 대하여 설명하고자 한다.
물론, 본 분야의 기술자는 본 발명의 범위를 벗어나지 않는 전제하에서 본 발명에 대하여 여러가지 변형과 변경을 시행할 수 있다. 만약 본 발명의 이런 수정과 변형이 본 발명의 청구항 및 그 동일한 기술 범위 내에 속한다면, 본 발명도 이런 수정과 변형을 포함할 것을 의도한다.

Claims (12)

  1. 발광 제어 회로로서,
    입력 단이 초기 신호선, 제1클록 신호선 및 제1전원과 각각 연결되고, 제1제어 신호를 출력하는 제1제어 유닛;
    입력 단이 상기의 제1제어 유닛, 제2클록 신호선 및 제2전원과 각각 연결되고, 제2제어 신호를 출력하는 제2제어 유닉;
    입력 단이 상기의 제1제어 유닛, 상기의 제2제어 유닛, 상기의 제1전원 및 상기의 제2전원과 연결되고, 상기의 제1제어 신호 및 상기의 제2제어 신호의 작용하에서 발광 신호를 출력하는 발광 제어 유닛 을 포함하는
    것을 특징으로 하는 발광 제어 회로.
  2. 제1항에 있어서,
    상기의 발광 제어 유닛은, 제9박막 트랜지스터, 제10박막 트랜지스터, 제2콘덴서 및 제3콘덴서를 포함하며,
    상기의 제9박막 트랜지스터의 소스 전극은 상기의 제2전원과 연결되고, 상기의 제9박막 트랜지스터의 드레인 전극은 상기의 제10박막 트랜지스터의 소스 전극과 연결되며, 상기의 제9박막 트랜지스터의 게이트 전극은 제2제어 신호를 출력하는 상기의 제2제어 유닛의 출력 단과 연결되며,
    상기의 제10박막 트랜지스터의 드레인 전극은 상기의 제1전원과 연결되고, 상기의 제10박막 트랜지스터의 게이트 전극은 제1제어 신호를 출력하는 상기의 제1제어 유닛의출력 단과 연결되며,
    상기의 제2콘덴서의 일단은 제2제어 신호를 출력하는 상기의 제2제어 유닛의 출력 단과 연결되고, 상기의 제2콘덴서의 다른 일단은 상기의 제2전원과 연결되며,
    상기의 제3콘덴서의 일단은 상기의 제2클록 신호와 연결되고, 상기의 제3콘덴서의 다른 일단은 제1제어 신호를 출력하는 상기의 제1제어 유닛의 출력 단과 연결되며,
    그 중에서, 상기의 제9박막 트랜지스터의 드레인 전극 혹은 상기의 제10박막 트랜지스터의 소스 전극은 상기의 발광 제어 유닛의 출력 단이고, 상기의 제9박막 트랜지스터의 드레인 전극 혹은 상기의 제10박막 트랜지스터의 소스 전극이 출력하는 신호는 상기의 발광 제어 신호인
    것을 특징으로 하는 발광 제어 회로.
  3. 제2항에 있어서,
    상기의 제1제어 신호는 상기의 제10박막 트랜지스터를 제어하여 도통 혹은 차단 상태에 처하게 하고, 상기의 제2제어 신호는 상기의 제9박막 트랜지스터를 제어하여 도통 혹은 차단 상태에 처하게 하는
    것을 특징으로 하는 발광 제어 회로.
  4. 제3항에 있어서,
    상기의 제1제어 신호가 상기의 제10박막 트랜지스터를 제어하여 도통 상태에 처하게 할 때, 상기의 제2제어 신호는 상기의 제9박막 트랜지스터를 제어하여 차단 상태에 처하게 하며,
    상기의 제1제어 신호가 상기의 제10박막 트랜지스터를 제어하여 차단 상태에 처하게 할 때, 상기의 제2제어 신호는 상기의 제9박막 트랜지스터를 제어하여 도통 상태에 처하게 하는
    것을 특징으로 하는 발광 제어 회로.
  5. 제4항에 있어서,
    상기의 제1제어 신호가 상기의 제10박막 트랜지스터를 제어하여 도통 상태에 처하게 하고, 동시에 상기의 제2제어 신호가 상기의 제9박막 트랜지스터를 제어하여 차단 상태에 처하게 할 때, 상기의 발광 제어 신호는 상기의 제1전원이 출력하는 전압이며,
    상기의 제1제어 신호가 상기의 제10박막 트랜지스터를 제어하여 차단 상태에 처하게 하고, 동시에 상기의 제2제어 신호가 상기의 제9박막 트랜지스터를 제어하여 도통 상태에 처하게 할 때, 상기의 발광 제어 신호는 상기의 제2전원이 출력하는 전압인
    것을 특징으로 하는 발광 제어 회로.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기의 제1제어 유닛은 제1박막 트랜지스터, 제2박막 트랜지스터 및 제3박막 트랜지스터를 포함하며,
    상기의 제1박막 트랜지스터의 게이트 전극은 상기의 제2박막 트랜지스터의 소스 전극, 상기의 제3박막 트랜지스터의 게이트 전극 및 상기의 제1클록 신호선과 각각 연결되고, 상기의 제1박막 트랜지스터의 드레인 전극은 상기의 초기 신호선과 연결되고, 상기의 제1박막 트랜지스터의 소스 전극은 상기의 제2박막 트랜지스터의 게이트 전극과 연결되며,
    상기의 제2박막 트랜지스터의 드레인 전극은 상기의 제3박막 트랜지스터의 소스 전극과 연결되며,
    상기의 제3박막 트랜지스터의 드레인 전극은 상기의 제1전원과 연결되며,
    상기의 제1박막 트랜지스터의 소스 전극은 상기의 제1제어 유닛의 출력 단이고, 출력하는 신호는 상기의 제1제어 신호인
    것을 특징으로 하는 발광 제어 회로.
  7. 제6항에 있어서,
    상기의 제2제어 유닛은 제4박막 트랜지스터, 제5박막 트랜지스터, 제6박막 트랜지스터, 제7박막 트랜지스터, 제8박막 트랜지스터 및 제1콘덴서를 포함하며,
    상기의 제4박막 트랜지스터의 게이트 전극은 상기의 제6박막 트랜지스터의 게이트 전극 및 상기의 제1콘덴서의 일단과 각각 연결되고, 상기의 제4박막 트랜지스터의 소스 전극은 상기의 제5박막 트랜지스터의 소스 전극과 연결되고, 상기의 제4박막 트랜지스터의 드레인 전극은 상기의 제8박막 트랜지스터의 드레인 전극 및 상기의 제2전원과 각각 연결되며,
    상기의 제5박막 트랜지스터의 게이트 전극은 상기의 제2클록 신호선, 상기의 제6박막 트랜지스터의 드레인 전극, 상기의 제7박막 트랜지스터의 게이트 전극 및 상기의 제1콘덴서의 다른 일단과 각각 연결되고, 상기의 제5박막 트랜지스터의 드레인 전극은 상기의 제8박막 트랜지스터의 게이트 전극 및 상기의 제1박막 트랜지스터의 소스 전극과 각각 연결되며,
    상기의 제6박막 트랜지스터의 소스 전극은 상기의 제7박막 트랜지스터의 소스 전극과 연결되고, 상기의 제7박막 트랜지스터의 드레인 전극은 상기의 제8박막 트랜지스터의 소스 전극과 연결되며,
    상기의 제8박막 트랜지스터의 소스 전극은 상기의 제2제어 유닛의 출력 단이고, 출력하는 신호는 상기의 제2제어 신호인
    것을 특징으로 하는 발광 제어 회로.
  8. 청구항 1에 있어서,
    상기의 초기 신호선은 초기 신호를 제공하고, 상기의 제1클록 신호선은 제1클록 신호를 제공하고, 상기의 제2클록 신호선은 제2클록 신호를 제공하며,
    상기의 제1전원이 출력하는 전압은 부전압이고, 상기의 제2전원이 출력하는 전압은 정전압인
    것을 특징으로 하는 발광 제어 회로.
  9. 제7항에 있어서,
    상기의 제1박막 트랜지스터, 상기의 제2박막 트랜지스터, 상기의 제3박막 트랜지스터, 상기의 제4박막 트랜지스터, 상기의 제5박막 트랜지스터, 상기의 제6박막 트랜지스터, 상기의 제7박막 트랜지스터, 상기의 제8박막 트랜지스터, 상기의 제9박막 트랜지스터와 상기의 제10박막 트랜지스터는 모두 P형 박막 트랜지스터인
    것을 특징으로 하는 발광 제어 회로.
  10. 제7항에 있어서,
    상기의 제1박막 트랜지스터, 상기의 제2박막 트랜지스터, 상기의 제3박막 트랜지스터, 상기의 제4박막 트랜지스터, 상기의 제5박막 트랜지스터, 상기의 제6박막 트랜지스터, 상기의 제7박막 트랜지스터, 상기의 제8박막 트랜지스터, 상기의 제9박막 트랜지스터와 상기의 제10박막 트랜지스터 중 적어도 하나가 N형 박막 트랜지스터인
    것을 특징으로 하는 발광 제어 회로.
  11. 발광 제어 드라이버로서,
    제1항 내지 제10항 중 어느 한 항에 따른 발광 제어 회로를 적어도 두 단계을 포함하며,
    제1단계의 상기의 발광 제어 회로의 입력 신호는 초기 신호이고, 제（n-1）단계의 상기의 발광 제어 회로가 출력하는 상기의 발광 제어 신호를 제n단계의 상기의 발광 제어 회로의 초기 신호로 하며,
    제（n-1）단계의 상기의 발광 제어 회로의 상기의 제1클록 신호를 제n단계의 상기의 발광 제어 회로의 상기의 제2클록 신호로 하고, 제（n-1）단계의 상기의 발광 제어 회로의 상기의 제2클록 신호를 제n단계의 상기의 발광 제어 회로의 상기의 제1클록 신호로 하며, n은 1보다 큰 정수인
    것을 특징으로 하는 발광 제어 드라이버.
  12. 표시 장치로서,
    제11항에 따른 발광 제어 드라이버를 포함하는
    것을 특징으로 하는 표시 장치.
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