JP6829329B2 - 発光制御回路、発光制御ドライバー及び表示装置 - Google Patents

発光制御回路、発光制御ドライバー及び表示装置 Download PDF

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Description

関連する出願の参照
本開示は、2018年01月19日に出願された出願番号201820093773.2の中国出願の優先権を主張し、援用によりその内容を全て本願に取り込む。
本開示は、表示技術分野に関し、具体的には、発光制御回路、発光制御ドライバー及び表示装置に関する。
通常、表示装置は、複数の画素、データドライバー、走査ドライバー及び発光制御ドライバーを備える。ここで、複数の画素は画像の表示に用いられ、データドライバーは画素にデータ電圧を提供し、走査ドライバーは画素に走査信号を提供し、発光制御ドライバーは画素に発光制御信号を提供し、発光制御信号は画素の発光時間を制御する。
発光制御ドライバーは、複数段の発光制御回路を備え、各段の発光制御回路はそれぞれ一行の画素の発光時間を制御することができる。そのうちの一段の発光制御回路は、複数の薄膜トランジスタ、開始信号、複数のクロック信号を備えてもよく、開始信号及び複数のクロック信号は、発光制御回路が発光制御信号を出力できるよう、薄膜トランジスタをオン又はオープン状態になるように制御してもよい。
しかしながら、従来の技術では、各段の発光制御回路に含まれる薄膜トランジスタの数は一般に多い(通常は20個を超える)ため、発光制御回路が複雑になってしまう要因になる。
上記問題に鑑みて、本開示の実施例は、発光制御回路を提供する。当該発光制御回路に含まれる薄膜トランジスタの数はより少なく、且つ構成が簡単であるため、発光制御回路の構成を簡素化する要望を満たすことができる。本開示の第1の様態において、本開示の一実施例は、第1制御部、第2制御部及び発光制御部を備える発光制御回路を提供し、
前記第1制御部は、入力端が開始信号線、第1クロック信号線及び第1電源にそれぞれ接続され、第1制御信号を出力し、
前記第2制御部は、入力端が前記第1制御部、第2クロック信号線及び第2電源にそれぞれ接続され、第2制御信号を出力し、
前記発光制御部は、入力端が前記第1制御部、前記第2制御部、前記第1電源及び前記第2電源にそれぞれ接続され、前記第1制御信号及び前記第2制御信号に基づいて発光制御信号を出力し、
前記第1制御部は、第1薄膜トランジスタ、第2薄膜トランジスタ及び第3薄膜トランジスタを備え、
前記第1薄膜トランジスタのゲートは、前記第2薄膜トランジスタのソース、前記第3薄膜トランジスタのゲート及び前記第1クロック信号線にそれぞれ接続され、前記第1薄膜トランジスタのドレインは、前記開始信号線に接続され、前記第1薄膜トランジスタのソースは、前記第2薄膜トランジスタのゲートに接続され、
前記第2薄膜トランジスタのドレインは、前記第3薄膜トランジスタのソースに接続され、
前記第3薄膜トランジスタのドレインは、前記第1電源に接続され、
前記第1薄膜トランジスタのソースは前記第1制御部の出力端であり、出力される信号が前記第1制御信号であり、
前記第2制御部は、第4薄膜トランジスタ、第5薄膜トランジスタ、第6薄膜トランジスタ、第7薄膜トランジスタ、第8薄膜トランジスタ及び第1キャパシタを備え、
前記第4薄膜トランジスタのゲートは、前記第6薄膜トランジスタのゲート及び前記第1キャパシタの一端にそれぞれ接続され、前記第4薄膜トランジスタのソースは、前記第5薄膜トランジスタのソースに接続され、前記第4薄膜トランジスタのドレインは、前記第8薄膜トランジスタのドレイン及び前記第2電源にそれぞれ接続され、
前記第5薄膜トランジスタのゲートは、前記第2クロック信号線、前記第6薄膜トランジスタのドレイン、前記第7薄膜トランジスタのゲート及び前記第1キャパシタの他端にそれぞれ接続され、前記第5薄膜トランジスタのドレインは、前記第8薄膜トランジスタのゲート及び前記第1薄膜トランジスタのソースにそれぞれ接続され、
前記第6薄膜トランジスタのソースは前記第7薄膜トランジスタのソースに接続され、前記第7薄膜トランジスタのドレインは前記第8薄膜トランジスタのソースに接続され、
前記第8薄膜トランジスタのソースは前記第2制御部の出力端であり、出力する信号が、前記第2制御信号である
一実施例では、前記発光制御部は、第9薄膜トランジスタ、第10薄膜トランジスタ、第2キャパシタ及び第3キャパシタを備え、
前記第9薄膜トランジスタのソースは前記第2電源に接続され、前記第9薄膜トランジスタのドレインは前記第10薄膜トランジスタのソースに接続され、前記第9薄膜トランジスタのゲートは、前記第2制御部における第2制御信号を出力する出力端に接続され、
前記第10薄膜トランジスタのドレインは前記第1電源に接続され、前記第10薄膜トランジスタのゲートは、前記第1制御部における第1制御信号を出力する出力端に接続され、
前記第2キャパシタの一端は、前記第2制御部における第2制御信号を出力する出力端に接続され、前記第2キャパシタの他端は前記第2電源に接続され、
前記第3キャパシタの一端は前記第2クロック信号線に接続され、前記第3キャパシタの他端は、前記第1制御部における第1制御信号を出力する出力端に接続され、
前記第9薄膜トランジスタのドレイン又は前記第10薄膜トランジスタのソースは前記発光制御部の出力端であり、前記第9薄膜トランジスタのドレイン又は前記第10薄膜トランジスタのソースから出力される信号は、前記発光制御信号である。
一実施例で、前記第1制御信号は、前記第10薄膜トランジスタをオン又はオフ状態になるように制御し、前記第2制御信号は、前記第9薄膜トランジスタをオン又はオフ状態になるように制御する。
一実施例では、前記第10薄膜トランジスタが前記第1制御信号の制御によってオン状態になると、前記第9薄膜トランジスタが前記第2制御信号の制御によってオフ状態になり、
前記第10薄膜トランジスタが前記第1制御信号の制御によってオフ状態になると、前記第9薄膜トランジスタが前記第2制御信号によってオン状態になる。
一実施例では、前記第10薄膜トランジスタが前記第1制御信号の制御によってオン状態になり、かつ前記第9薄膜トランジスタが前記第2制御信号の制御によってオフ状態になる場合、前記発光制御信号は前記第1電源から出力される電圧であり、
前記第10薄膜トランジスタが前記第1制御信号の制御によってオフ状態になり、かつ前記第9薄膜トランジスタが前記第2制御信号の制御によってオン状態になる場合、前記発光制御信号は前記第2電源から出力される電圧である。
一実施例では、前記開始信号線は、開始信号を提供し、前記第1クロック信号線は、第1クロック信号を提供し、前記第2クロック信号線は、第2クロック信号を提供し、
前記第1電源から出力される電圧は負電圧であり、前記第2電源から出力される電圧は正電圧である。
一実施例では、前記第1薄膜トランジスタ、前記第2薄膜トランジスタ、前記第3薄膜トランジスタ、前記第4薄膜トランジスタ、前記第5薄膜トランジスタ、前記第6薄膜トランジスタ、前記第7薄膜トランジスタ、前記第8薄膜トランジスタ、前記第9薄膜トランジスタ及び前記第10薄膜トランジスタは、いずれもP型薄膜トランジスタである。
一実施例では、前記第1薄膜トランジスタ、前記第2薄膜トランジスタ、前記第3薄膜トランジスタ、前記第4薄膜トランジスタ、前記第5薄膜トランジスタ、前記第6薄膜トランジスタ、前記第7薄膜トランジスタ、前記第8薄膜トランジスタ、前記第9薄膜トランジスタ及び前記第10薄膜トランジスタのうち、少なくとも一つがN型薄膜トランジスタである。
本開示の第2の様態において、本開示の一実施例は、さらに、発光制御ドライバーを提供する。当該発光制御ドライバーは、少なくとも2段の上述した前記発光制御回路を備え、
1段目の前記発光制御回路の入力信号は開始信号であり、(n−1)段目の前記発光制御回路から出力される前記発光制御信号は、n段目の前記発光制御回路の開始信号となり、
(n−1)段目の前記発光制御回路の前記第1クロック信号は、n段目の前記発光制御回路の前記第2クロック信号となり、(n−1)段目の前記発光制御回路の前記第2クロック信号は、n段目の前記発光制御回路の前記第1クロック信号となり、nは1より大きい整数である。
本開示の第3の様態において、本開示の一実施例は、さらに、表示装置を提供する。当該表示装置は、上述した前記発光制御ドライバーを備える。
本開示の実施例にて採用される上記少なくとも一つの技術案は、以下の有利な効果を奏する。
本開示の実施例に係る発光制御回路は、第1制御部、第2制御部及び発光制御部を備え、前記第1制御部は第1制御信号を出力し、その入力端が開始信号線、第1クロック信号線及び第1電源にそれぞれ接続され、前記第2制御部は第2制御信号を出力し、その入力端が前記第1制御部、第2クロック信号線及び第2電源にそれぞれ接続され、前記発光制御部は、前記第1制御信号及び前記第2制御信号の制御によって発光制御信号を出力し、その入力端が前記第1制御部、前記第2制御部、前記第1電源及び前記第2電源にそれぞれ接続される。本開示の実施例に係る発光制御回路から出力される発光制御信号は、画素の発光を制御でき、さらに、前記発光制御回路の回路構成は簡単である。
図1は、本開示の実施例に係る発光制御回路の構成を示す模式図である。 図2は、本開示の実施例に係る他の発光制御回路の構成を示す模式図である。 図3は、本開示の実施例に係る発光制御方法のシーケンス図である。 図4は、本開示の実施例に係る発光制御ドライバーの構成を示す模式図である。 図5は、本開示の実施例に係る発光制御ドライバーのシーケンス図である。
本発明の上記および他の目的、特徴、および長所をより明らかにするために、以下では図面を参照しながら本発明をより詳細に説明する。ここで説明される実施例は、本開示の一部の実施例のみであり、全ての実施例ではないことは明らかである。本開示の実施例に基づいて、当業者が創造的な労働をせずに得られる全てのその他実施例は、本開示の保護範囲に入る。
本開示の実施例では、前記第1薄膜トランジスタ、前記第2薄膜トランジスタ、前記第3薄膜トランジスタ、前記第4薄膜トランジスタ、前記第5薄膜トランジスタ、前記第6薄膜トランジスタ、前記第7薄膜トランジスタ、前記第8薄膜トランジスタ、前記第9薄膜トランジスタ及び前記第10薄膜トランジスタは、すべてN型薄膜トランジスタであってもよく、すべてP型薄膜トランジスタであってもよく、さらにそのうちの少なくとも一つがN型薄膜トランジスタであり、残りがすべてP型薄膜トランジスタであってもよい。ここでは詳しく限定しない。
以下、図面を参照しながら、本開示各実施例に係る技術案を詳細に説明する。
<実施例1>
図1は、本開示の実施例に係る発光制御回路の構成を示す模式図である。前記発光制御回路は発光制御信号を生成することができ、前記発光制御信号により画素の発光時間が制御される。以下、前記発光制御回路について説明する。
図1に示すように、本開示の実施例に係る前記発光制御回路は、第1制御部11、第2制御部12及び発光制御部13を備え、
第1制御部11の入力端は、開始信号線、第1クロック信号線及び第1電源VGLにそれぞれ接続されてもよい。なお、前記開始信号線は、開始信号EINを提供することができる。前記第1クロック信号線は、第1クロック信号CK1を提供することができる。第1クロック信号CK1はパルス信号であってもよい。第1電源VGLは負電圧であってもよく、即ち第1電源VGLはローレベルを出力する。第1制御部11は、開始信号EIN、第1クロック信号CK1及び第1電源VGLに制御されて、第1制御信号を出力することができる。
第2制御部12の入力端は、第1制御部11、第2クロック信号線及び第2電源VGHにそれぞれ接続されてもよい。なお、前記第2クロック信号線は、第2クロック信号CK2を提供することができ、第2クロック信号CK2がパルス信号であってもよい。第2電源VGHは正電圧であってもよく、即ち、第2電源VGHはハイレベルを出力する。第2制御部12は、第1制御部11、第2クロック信号CK2及び第2電源VGHに制御されて、第2制御信号を出力する。
発光制御部13の入力端は、第1制御部11、第2制御部12、第1電源VGL及び第2電源VGHにそれぞれ接続されてもよい。なお、前記第1制御信号及び前記第2制御信号は、発光制御部13に入力されることができる。発光制御部13は、前記第1制御信号及び前記第2制御信号に制御されて、発光制御信号EMを出力することができる。
本開示の実施例に係る発光制御回路の回路構成は簡単であり、その中、発光制御部は、第1制御部、第2制御部、クロック信号及び電源電圧に制御されて、発光制御信号を出力し、当該発光制御信号によって、画素の発光時間が制御される。
本開示の一実施例で、発光制御部13は、第9薄膜トランジスタM9、第10薄膜トランジスタM10、第2キャパシタC2及び第3キャパシタC3を備え、
第9薄膜トランジスタM9のソースは第2電源VGHに接続され、第9薄膜トランジスタM9のドレインは第10薄膜トランジスタM10のソースに接続され、第9薄膜トランジスタM9のゲートは、第2制御部12における第2制御信号を出力する出力端に接続され、
第10薄膜トランジスタM10のドレインは第1電源VGLに接続され、第10薄膜トランジスタM10のゲートは、第1制御部11における第1制御信号を出力する出力端に接続され、
第2キャパシタC2の一端は、第2制御部12における第2制御信号を出力する出力端に接続され、第2キャパシタC2の他端は第2電源VGHに接続され、
第3キャパシタC3の一端は第2クロック信号CK2に接続され、第3キャパシタC3の他端は、第1制御部11における第1制御信号を出力する出力端に接続され、
なお、第9薄膜トランジスタM9のドレイン又は第10薄膜トランジスタM10のソースは発光制御部13の出力端であり、第9薄膜トランジスタM9のドレイン又は第10薄膜トランジスタM10のソースから出力される信号は発光制御信号である。
本開示に係る他の実施例で、図1に示す第1制御部11は、第1薄膜トランジスタ、第2薄膜トランジスタ及び第3薄膜トランジスタを備える。
本開示に係る他の実施例で、図1に示す第2制御部12は、第4薄膜トランジスタ、第5薄膜トランジスタ、第6薄膜トランジスタ、第7薄膜トランジスタ、第8薄膜トランジスタ及び第1キャパシタを備える。
図2を参照すると、図2は本開示の実施例に係る他の発光制御回路の構成を示す模式図である。第1制御部11は、第1薄膜トランジスタM1、第2薄膜トランジスタM2及び第3薄膜トランジスタM3を備え、第2制御部12は、第4薄膜トランジスタM4、第5薄膜トランジスタM5、第6薄膜トランジスタM6、第7薄膜トランジスタM7、第8薄膜トランジスタM8及び第1キャパシタC1を備え、発光制御部13は、第9薄膜トランジスタM9、第10薄膜トランジスタM10、第2キャパシタC2及び第3キャパシタC3を備える。図2に示す薄膜トランジスタは、いずれもP型薄膜トランジスタである。以下、図2に示す発光制御回路の回路構成について説明する。
第1薄膜トランジスタM1のゲートは、第2薄膜トランジスタM2のソース、第3薄膜トランジスタM3のゲート及び前記第1クロック信号線にそれぞれ接続され、第1薄膜トランジスタM1のドレインは前記開始信号線に接続され、第1薄膜トランジスタM1のソースは、第2薄膜トランジスタM2のゲート、第5薄膜トランジスタM5のドレイン、第8薄膜トランジスタM8のゲート、第10薄膜トランジスタM10のゲート及び第3キャパシタC3の一端(図2に示す第1ノードN1)にそれぞれ接続され、
第2薄膜トランジスタM2のドレインは第3薄膜トランジスタM3のソースに接続され、
第3薄膜トランジスタM3のドレインは第1電源VGLに接続され、
第4薄膜トランジスタM4のゲートは、それぞれ第6薄膜トランジスタM6のゲート及び第1キャパシタC1の一端(図2に示す第2ノードN2)に接続され、第4薄膜トランジスタM4のソースは第5薄膜トランジスタM5のソースに接続され、第4薄膜トランジスタM4のドレインは、それぞれ第8薄膜トランジスタM8のドレイン及び第2電源VGHに接続され、
第5薄膜トランジスタM5のゲートは、前記第2クロック信号線、第6薄膜トランジスタM6のドレイン、第7薄膜トランジスタM7のゲート、第1キャパシタC1の他端及び第3キャパシタC3の他端にそれぞれ接続され、
第6薄膜トランジスタM6のソースは第7薄膜トランジスタM7のソースに接続され、
第7薄膜トランジスタM7のドレインは、第8薄膜トランジスタM8のソース、第9薄膜トランジスタM9のゲート及び第2キャパシタC2の一端(図2に示す第3ノードN3)にそれぞれ接続され、
第9薄膜トランジスタM9のソースは、第2電源VGH及び第2キャパシタC2の他端にそれぞれ接続され、第9薄膜トランジスタM9のドレインは第10薄膜トランジスタM10のソースに接続され、
第10薄膜トランジスタM10のドレインは第1電源VGLに接続される。
図2に示す発光制御回路において、第1薄膜トランジスタM1のソース(即ち、図2に示す第1ノードN1)から出力される信号は、前記第1制御信号として見られてもよく、第8薄膜トランジスタM8のソース(即ち、図2に示す第3ノードN3)から出力される信号は、前記第2制御信号として見られてもよく、第9薄膜トランジスタM9のドレイン(又は、第10薄膜トランジスタM10のソース)から出力される信号は、前記発光制御信号EMとして見られてもよい。
前記第1制御信号は、第10薄膜トランジスタM10のゲートに出力され、前記第1制御信号の制御によって、第10薄膜トランジスタM10がオン又はオフ状態になる。前記第2制御信号は、第9薄膜トランジスタM9的ゲートに出力され、前記第2制御信号の制御によって、第9薄膜トランジスタM9がオン又はオフ状態になる。前記発光制御信号EMは、画素に出力され、画素の発光時間を制御することができる。
理解すべきは、第1薄膜トランジスタM1、第2薄膜トランジスタM2、第3薄膜トランジスタM3、第4薄膜トランジスタM4、第5薄膜トランジスタM5、第6薄膜トランジスタM6、第7薄膜トランジスタM7、第8薄膜トランジスタM8、第9薄膜トランジスタM9及び第10薄膜トランジスタM10は、応用するシーンに応じてトランジスタの種類を選択してもよいことである。例えば、上述したように、前記薄膜トランジスタはいずれもP型薄膜トランジスタであってもよいし、第1薄膜トランジスタM1、第2薄膜トランジスタM2、第3薄膜トランジスタM3、第4薄膜トランジスタM4、第5薄膜トランジスタM5、第6薄膜トランジスタM6、第7薄膜トランジスタM7、第8薄膜トランジスタM8、第9薄膜トランジスタM9及び第10薄膜トランジスタM10のうち、少なくとも一つの薄膜トランジスタがN型薄膜トランジスタであってもよい。
本開示の実施例で、第1キャパシタC1及び第3キャパシタC3は、ノードのレベルを引き上げる(pullup)又は引き下げる(pulldown)ブートストラップコンデンサであってもよい。第2キャパシタC2はノードのレベルを維持するための蓄積キャパシタであってもよい。
具体的には、第1キャパシタC1の一端(即ち、図2に示す第2ノードN2)は、第4薄膜トランジスタM4のゲート及び第6薄膜トランジスタM6のゲートにそれぞれ接続され、他端は前記第2クロック信号線に接続される。第2クロック信号CK2のレベルが変化する場合、第1キャパシタC1は、第2ノードN2のレベルを引き上げる又は引き下げることによって、第4薄膜トランジスタM4及び第6薄膜トランジスタM6がオン又はオフ状態になるように制御することができる。
第2キャパシタC2の一端(即ち、図2に示す第3ノードN3)は、第8薄膜トランジスタM8のソース及び第9薄膜トランジスタM9のゲートにそれぞれ接続され、他端は第2電源VGHに接続される。第8薄膜トランジスタM8がオン状態になると、第3ノードN3はハイレベルになる。第8薄膜トランジスタM8がオン状態からオフ状態に変わると、第2キャパシタC2は蓄積キャパシタであるため、第3ノードN3のハイレベルをそのまま維持させて、第9薄膜トランジスタM9がオフ状態を維持するように制御し続けることができる。
第3キャパシタC3の一端(即ち、図2に示す第1ノードN1)は、第2薄膜トランジスタM2のゲート、第8薄膜トランジスタM8のゲート及び第10薄膜トランジスタM10のゲートにそれぞれ接続され、他端は前記第2クロック信号線に接続される。第2クロック信号CK2のレベルが変化する場合、第3キャパシタC3は第1ノードN1のレベルを引き上げる又は引き下げることによって、第2薄膜トランジスタM2、第8薄膜トランジスタM8及び第10薄膜トランジスタM10がオン又はオフ状態になるように制御することができる。
留意すべきは、本開示の実施例では、第1キャパシタC1の他端を前記第2クロック信号線に直接に接続して、第2クロック信号CK2の第1キャパシタC1まで到着する時間の遅延を改善することによって、第1キャパシタC1に対する第2クロック信号CK2の充電時間を短縮して、第4薄膜トランジスタM4及び第6薄膜トランジスタM6に対する第1キャパシタC1の制御効率を改善できることである。よって、前記発光制御回路は、より高い周波数で稼動し、より高い周波数の発光制御信号EMを出力することができる。同様に、第3キャパシタC3について、第3キャパシタC3の他端を前記第2クロック信号線に直接接続して、第2クロック信号CK2の第3キャパシタC3まで到着する時間の遅延を改善することによって、第2薄膜トランジスタM2、第8薄膜トランジスタM8及び第10薄膜トランジスタM10に対する第3キャパシタC3の制御効率を向上させることもできる。さらに、より高い周波数の発光制御信号EMを出力する。
本開示の実施例では、前記発光制御回路が発光制御信号EMを正常に出力することを保証するために、第10薄膜トランジスタM10が前記第1制御信号に制御されてオン状態になると、第9薄膜トランジスタM9が前記第2制御信号に制御されてオフ状態になる。または、第10薄膜トランジスタM10が前記第1制御信号に制御されてオフ状態になると、第9薄膜トランジスタM9が前記第2制御信号に制御されてオン状態になる。
具体的には、図2に示すように、前記第1制御信号の制御によって第10薄膜トランジスタM10がオン状態になり、かつ前記第2制御信号の制御によって第9薄膜トランジスタM9がオフ状態になると、第1電源VGLは、第10薄膜トランジスタM10を介して発光制御信号EM端に出力されることができ、即ち、発光制御信号EMは第1電源VGLを出力する。前記第1制御信号の制御によって第10薄膜トランジスタM10がオフ状態になり、かつ前記第2制御信号の制御によって第9薄膜トランジスタM9がオン状態になると、第2電源VGHは、第9薄膜トランジスタM9を介して発光制御信号EM端に出力されることができ、即ち、発光制御信号EMは第2電源VGHを出力する。
図3は、本開示の実施例に係る発光制御回路の駆動方法のシーケンス図である。前記シーケンス図は、発光制御駆動における1段目の発光制御回路に対応するシーケンス図であり、前記シーケンス図は、図2に示す発光制御回路を駆動することができる。
図3では、EINは開始信号であり、CK1は第1クロック信号であり、CK2は第2クロック信号であり、EMは発光制御信号である。なお、第1クロック信号CK1と第2クロック信号CK2とは周波数が同じであり、かつ、第1クロック信号CK1に比べて第2クロック信号CK2は時間の遅延があり、具体的に、遅延時間Tは第1クロック信号CK1の周期の半分であってもよい。開始信号EINにおけるハイレベルの継続時間は第1クロック信号CK1の周期の2倍であってもよい。
図3に示すシーケンス図の稼動周期は、第1段階t1、第2段階t2、第3段階t3、第4段階t4、第5段階t5及び第6段階t6の6つの段階に分けられる。
第1段階t1では、
開始信号EINがローレベルを出力し、第1クロック信号CK1がローレベルを出力し、第2クロック信号CK2がハイレベルを出力する。
この場合、第1薄膜トランジスタM1及び第3薄膜トランジスタM3は第1クロック信号CK1に制御されてオンになり、開始信号EINは第1薄膜トランジスタM1を介して第1ノードN1がローレベルになるように制御する。第2薄膜トランジスタM2、第8薄膜トランジスタM8及び第10薄膜トランジスタM10はオンになる。第1クロック信号CK1は第2薄膜トランジスタM2を介して第2ノードN2を制御し、かつ、第1電源VGLは第3薄膜トランジスタM3を介して、第2ノードN2の電圧がローレベルになるように制御し、第4薄膜トランジスタM4及び第6薄膜トランジスタM6はオンになる。
第2クロック信号CK2に制御されて、第5薄膜トランジスタM5及び第7薄膜トランジスタM7はオフになる。第8薄膜トランジスタM8はオンになるため、第2電源VGHは第8薄膜トランジスタM8を介して、第3ノードN3がハイレベルになるように制御し、第9薄膜トランジスタM9はオフになる。
このように、第1段階t1では、第9薄膜トランジスタM9がオフになり、第10薄膜トランジスタM10がオンになるため、第1電源VGLは、発光制御信号EMがローレベルになるよう、第10薄膜トランジスタM10を介して出力されてもよい。
第2段階t2では、
開始信号EINがローレベルを出力し、第1クロック信号CK1がハイレベルを出力し、第2クロック信号CK2がハイレベルを出力する。
この時、第1クロック信号CK1に制御されて、第1薄膜トランジスタM1及び第3薄膜トランジスタM3はオフになる。第1ノードN1にとって、第3キャパシタC3の他端の第2クロック信号CK2の電圧が変化しないため、第1ノードN1は第1段階t1でのローレベルを維持する。第2薄膜トランジスタM2、第8薄膜トランジスタM8及び第10薄膜トランジスタM10は依然としてオン状態である。第1クロック信号CK1は第2薄膜トランジスタM2を介して、第2ノードN2がハイレベルになるように第2ノードN2を制御し、第4薄膜トランジスタM4及び第6薄膜トランジスタM6はオフになる。
第2クロック信号CK2に制御されて、第5薄膜トランジスタM5及び第7薄膜トランジスタM7は依然としてオフである。第8薄膜トランジスタM8がオンであるため、第3ノードN3は、第2電源VGHに制御されてハイレベルを維持し、第9薄膜トランジスタM9は依然としてオフである。
このように、第2段階t2では、第9薄膜トランジスタM9がオフになり、第10薄膜トランジスタM10がオンになるため、第1電源VGLは、第10薄膜トランジスタM10を介して出力されることができ、即ち、発光制御信号EMはローレベルを出力する。
第3段階t3では、
開始信号EINがローレベルを出力し、第1クロック信号CK1がハイレベルを出力し、第2クロック信号CK2がローレベルを出力してからさらにローレベルからハイレベルになる。
この時、第1クロック信号CK1に制御されて、第1薄膜トランジスタM1及び第3薄膜トランジスタM3はオフになる。第2クロック信号CK2がローレベルを出力すると、第5薄膜トランジスタM5及び第7薄膜トランジスタM7はオンになる。第3キャパシタC3のブートストラップ機能により、第1ノードN1の電圧が降下し、レベルが第2段階t2でのレベルよりさらに低くなり、第2薄膜トランジスタM2、第8薄膜トランジスタM8及び第10薄膜トランジスタM10はオンになる。第1クロック信号CK1は第2薄膜トランジスタM2を介して、第2ノードN2がハイレベルになるように第2ノードN2を制御し、第4薄膜トランジスタM4及び第6薄膜トランジスタM6はオフになる。第8薄膜トランジスタM8はオンであるため、第2電源VGHは第8薄膜トランジスタM8を介して、第3ノードN3がハイレベルになるように第3ノードN3を制御し、第9薄膜トランジスタM9はオフになる。
このように、第9薄膜トランジスタM9がオフになるため、第10薄膜トランジスタM10はオンになる。従って、第1電源VGLは、第10薄膜トランジスタM10を介して出力してもよく、即ち発光制御信号EMがローレベルを出力する。
第2クロック信号CK2がローレベルからハイレベルになると、第5薄膜トランジスタM5及び第7薄膜トランジスタM7はオフになる。この場合、第3キャパシタC3のブートストラップ機能により、第1ノードN1の電圧は引き上げられるが、依然としてローレベルである。第2薄膜トランジスタM2、第8薄膜トランジスタM8及び第10薄膜トランジスタM10は第1ノードN1に制御されて、依然としてオンである。第1クロック信号CK1に制御されて、第1薄膜トランジスタM1及び第3薄膜トランジスタM3は依然としてオフ状態であり、第1クロック信号CK1は第2薄膜トランジスタM2を介して、第2ノードN2がハイレベルになるように第2ノードN2を制御し、第4薄膜トランジスタM4及び第6薄膜トランジスタM6はオフになる。第2電源VGHは第8薄膜トランジスタM8を介して、第3ノードN3がハイレベルになるように第3ノードN3を制御し、第9薄膜トランジスタM9は依然としてオフである。
このように、第9薄膜トランジスタM9はオフであり、第10薄膜トランジスタM10はオンであるため、第1電源VGLは、第10薄膜トランジスタM10を介して出力でき、即ち発光制御信号EMはローレベルを出力する。
以上により、第3段階t3では、発光制御信号EMがローレベルを出力する。
第4段階t4では、
開始信号EINがハイレベルを出力し、第1クロック信号CK1がローレベルを出力してからさらにローレベルからハイレベルに変化し、第2クロック信号CK2がハイレベルを出力する。
この時、第1クロック信号CK1がローレベルを出力すると、第1薄膜トランジスタM1及び第3薄膜トランジスタM3はオンになり、開始信号EINは第1薄膜トランジスタM1を介して、第1ノードN1がハイレベルになるように第1ノードN1を制御し、第2薄膜トランジスタM2、第8薄膜トランジスタM8及び第10薄膜トランジスタM10はオフになる。第1電源VGLは第3薄膜トランジスタM3を介して、第2ノードN2がローレベルになるように第2ノードN2を制御し、第4薄膜トランジスタM4及び第6薄膜トランジスタM6はオンになる。
第2クロック信号CK2に制御されて、第5薄膜トランジスタM5及び第7薄膜トランジスタM7はオフになる。第8薄膜トランジスタM8はオフであるため、第2キャパシタC2の蓄積機能により、第3ノードN3は、第3段階t3でのハイレベルを維持し、第9薄膜トランジスタM9はオフになる。
このように、第9薄膜トランジスタM9及び第10薄膜トランジスタM10は、いずれもオフであるため、発光制御信号EMは、第3段階t3でのローレベルを維持する。
第1クロック信号CK1がハイレベルを出力すると、第1薄膜トランジスタM1及び第3薄膜トランジスタM3はオフになり、第1ノードN1はハイレベルを維持し、第2ノードN2はローレベルを維持し、第3ノードN3はハイレベルを維持する。この場合、依然として、第2薄膜トランジスタM2、第8薄膜トランジスタM8及び第10薄膜トランジスタM10はオフであり、第4薄膜トランジスタM4及び第6薄膜トランジスタM6はオンであり、第9薄膜トランジスタM9はオフである。第2クロック信号CK2に制御されて、第5薄膜トランジスタM5及び第7薄膜トランジスタM7はオフになる。
このように、第9薄膜トランジスタM9及び第10薄膜トランジスタM10はオフであるため、発光制御信号EMは、第3段階t3でのローレベルを保持する。
以上により、第4段階t4では、発光制御信号EMがローレベルを出力する。
第5段階t5では、
開始信号EINがハイレベルを出力し、第1クロック信号CK1がハイレベルを出力してから、またハイレベルからローレベルに変化して、さらにローレベルからハイレベルに変化し、第2クロック信号CK2がローレベルを出力してから、またローレベルからハイレベルに変化して、さらにハイレベルからローレベルに変化して、さらに再びローレベルからハイレベルに変化する。
第1クロック信号CK1がハイレベルを出力し、かつ第2クロック信号CK2がローレベルを出力すると、第1薄膜トランジスタM1及び第3薄膜トランジスタM3はオフになり、第5薄膜トランジスタM5及び第7薄膜トランジスタM7はオンになる。第1キャパシタC1のブートストラップ機能により、第2ノードN2は電圧が降下し、レベルが第4段階t4でのレベルよりも低くなり、第4薄膜トランジスタM4及び第6薄膜トランジスタM6はオンになる。第6薄膜トランジスタM6及び第7薄膜トランジスタM7はオンであるため、第2クロック信号CK2は、第6薄膜トランジスタM6及び第7薄膜トランジスタM7を介して、第3ノードN3がローレベルになるように第3ノードN3を制御することができ、第9薄膜トランジスタM9はオンになる。さらに、第4薄膜トランジスタM4及び第5薄膜トランジスタM5はオンであるため、第2電源VGHは、第4薄膜トランジスタM4及び第5薄膜トランジスタM5を介して、第1ノードN1がハイレベルになるように第1ノードN1を制御し、第2薄膜トランジスタM2、第8薄膜トランジスタM8及び第10薄膜トランジスタM10はオフになる。
第9薄膜トランジスタM9はオンであるため、第10薄膜トランジスタM10はオフになる。したがって、第2電源VGHは、第9薄膜トランジスタM9を介して出力でき、即ち、即発光制御信号EMはハイレベルを出力する。
第2クロック信号CK2がローレベルからハイレベルに変化し、かつ第1クロック信号CK1がハイレベルを出力すると、上記第4段階t4の説明によれば、第1ノードN1はハイレベルを維持し、第3ノードN3はローレベルを維持する。第1クロック信号CK1はハイレベルからローレベルに変化し、かつ第2クロック信号CK2は依然としてハイレベルを出力する場合、上記第4段階t4の説明によれば、第1ノードN1はハイレベルを維持し、第3ノードN3はローレベルを維持する。同様に、第1クロック信号CK1がローレベルからハイレベルに変化し、第2クロック信号CK2がハイレベルからローレベルに変化してからまたローレベルからハイレベルに変化する場合、第1ノードN1はハイレベルを維持し、第3ノードN3はローレベルを保持する。
以上により、第5段階t5では、第1クロック信号CK1のレベル及び第2クロック信号CK2のレベルの両方とも変化する場合、第1ノードN1はハイレベルを維持し、第3ノードN3はローレベルを維持する。したがって、第9薄膜トランジスタM9はオンになり、第10薄膜トランジスタM10はオフになり、第2電源VGHは第9薄膜トランジスタM9を介して出力でき、即ち、発光制御信号EMはハイレベルを出力する。
第6段階t6では、
開始信号EINがローレベルを出力し、第1クロック信号CK1がローレベルを出力し、第2クロック信号CK2がハイレベルを出力する。
第6段階t6における前記発光制御回路の稼動原理は、上記の第1段階t1の内容を参照すればよいため、ここでは説明を省略する。
第6段階t6では、発光制御信号EMがローレベルを出力する。
以上により、前記発光制御回路が一つの稼動周期内に出力する発光制御信号EMの波形は、図3に示される。
図2に示す発光制御回路は、10個の薄膜トランジスタ及び3つのキャパシタを備え、従来技術における発光制御回路と比べると、薄膜トランジスタ及びキャパシタの数が少なく、回路構成が簡単である。
<実施例2>
図4は、本開示に係る発光制御ドライバーの構成を示す模式図である。前記発光制御ドライバーは、少なくとも2段の実施例1に記載の前記発光制御回路を備えてもよい。
図4に示す発光制御ドライバーにおいては、発光制御回路1、発光制御回路2、発光制御回路3、……、発光制御回路nのn段の前記発光制御回路を備えてもよい。ここで、発光制御回路1は1段目の発光制御回路であり、発光制御回路2は2段目の発光制御回路であり、発光制御回路3は3段目の発光制御回路であり、……、発光制御回路nはn段目の発光制御回路であり、nは1より大きい整数である。
図4において、前記発光制御回路1の入力信号は開始信号EINであり、発光制御回路1から出力される発光制御信号EM1を発光制御回路2の開始信号とし、発光制御回路2から出力される発光制御信号を発光制御回路3の開始信号とし、このように、発光制御回路(n−1)から出力される発光制御信号EM(n−1)を発光制御回路nの開始信号としてもよい、nは1より大きい整数である。
発光制御回路1の第1クロック信号を発光制御回路2の第2クロック信号とし、発光制御回路1の第2クロック信号を発光制御回路2の第1クロック信号としてもよい。発光制御回路2の第1クロック信号を発光制御回路3の第2クロック信号とし、発光制御回路2の第2クロック信号を発光制御回路3の第1クロック信号としてもよい。このように、発光制御回路(n−1)の第1クロック信号を発光制御回路nの第2クロック信号とし、発光制御回路(n−1)の第2クロック信号を発光制御回路nの第1クロック信号としてもよい。ここで、nは1より大きい整数である。
図5は、本開示の実施例に係る発光制御ドライバーのシーケンス図である。
図5において、EINは1段目の発光制御回路により入力される開始信号であり、CK1−1は発光制御回路1の第1クロック信号であり、CK2−1は発光制御回路1の第2クロック信号である。発光制御回路1は、開始信号EIN、第1クロック信号CK1−1及び第2クロック信号CK2−1により、発光制御信号EM1を出力することができる。ただし、発光制御信号EM1を発光制御回路2の開始信号としてもよい。
CK1−2は発光制御回路2の第1クロック信号であり、CK2−2は発光制御回路2の第2クロック信号である。発光制御回路2は、開始信号EM1、第1クロック信号CK1−2及び第2クロック信号CK2−2により、発光制御信号EM2を出力する。ただし、図5から分かるように、発光制御回路2の第1クロック信号CK1−2と発光制御回路1の第2クロック信号CK2−1とは同一であり、発光制御回路2の第2クロック信号CK2−2と発光制御回路1の第1クロック信号CK1−1とは同一であり、発光制御回路2から出力される発光制御信号EM2は、発光制御回路1から出力される発光制御信号EM1に対して時間が遅延する。
このように、発光制御回路(n−1)から出力される発光制御信号EM(n−1)を発光制御回路nの開始信号としてもよい、CK1−nは発光制御回路nの第1クロック信号であり、CK2−nは発光制御回路nの第2クロック信号である。第1クロック信号CK1−nと第2クロック信号CK2−1とは同一であってもよく、第2クロック信号CK2−nと第1クロック信号CK1−1とは同一であってもよく、発光制御回路nは、開始信号EM(n−1)、第1クロック信号CK1−n及び第2クロック信号CK2−nにより、発光制御信号EMnを出力する。ただし、開始信号EM(n−1)、第1クロック信号CK1−n及び第2クロック信号CK2−nは、図5に示されていない。
<実施例3>
本開示の実施例は、さらに、前記の発光制御ドライバーを備える表示装置を提供する。
本開示の好適な実施例を説明したが、基本的な進歩的概念があれば、これらの実施例に対して変化及び修正を加えることができることは、当業者にとっては明らかであろう。したがって、本出願の請求の範囲は、好適な実施例及び本開示の範囲に含まれるすべての変化及び修正を含むと解釈されることを意図している。
本発明の範囲から逸脱することなく、本発明において様々な修正および変形をなし得ることが当業者には明らかであろう。したがって、本開示のそのような修正および変形が本開示請求項およびその等価物の範囲内にある場合、本開示はそのような修正および変形を含むことを意図している。

Claims (8)

  1. 第1制御部、第2制御部及び発光制御部を備える発光制御回路であって、
    前記第1制御部は、入力端が開始信号線、第1クロック信号線及び第1電源にそれぞれ接続され、第1制御信号を出力し、
    前記第2制御部は、入力端が前記第1制御部、第2クロック信号線及び第2電源にそれぞれ接続され、第2制御信号を出力し、
    前記発光制御部は、入力端が前記第1制御部、前記第2制御部、前記第1電源及び前記第2電源にそれぞれ接続され、前記第1制御信号及び前記第2制御信号に基づいて発光制御信号を出力し、
    前記第1制御部は、第1薄膜トランジスタ、第2薄膜トランジスタ及び第3薄膜トランジスタを備え、
    前記第1薄膜トランジスタのゲートは、前記第2薄膜トランジスタのソース、前記第3薄膜トランジスタのゲート及び前記第1クロック信号線にそれぞれ接続され、前記第1薄膜トランジスタのドレインは、前記開始信号線に接続され、前記第1薄膜トランジスタのソースは、前記第2薄膜トランジスタのゲートに接続され、
    前記第2薄膜トランジスタのドレインは、前記第3薄膜トランジスタのソースに接続され、
    前記第3薄膜トランジスタのドレインは、前記第1電源に接続され、
    前記第1薄膜トランジスタのソースは前記第1制御部の出力端であり、出力される信号が前記第1制御信号であり、
    前記第2制御部は、第4薄膜トランジスタ、第5薄膜トランジスタ、第6薄膜トランジスタ、第7薄膜トランジスタ、第8薄膜トランジスタ及び第1キャパシタを備え、
    前記第4薄膜トランジスタのゲートは、前記第6薄膜トランジスタのゲート及び前記第1キャパシタの一端にそれぞれ接続され、前記第4薄膜トランジスタのソースは、前記第5薄膜トランジスタのソースに接続され、前記第4薄膜トランジスタのドレインは、前記第8薄膜トランジスタのドレイン及び前記第2電源にそれぞれ接続され、
    前記第5薄膜トランジスタのゲートは、前記第2クロック信号線、前記第6薄膜トランジスタのドレイン、前記第7薄膜トランジスタのゲート及び前記第1キャパシタの他端にそれぞれ接続され、前記第5薄膜トランジスタのドレインは、前記第8薄膜トランジスタのゲート及び前記第1薄膜トランジスタのソースにそれぞれ接続され、
    前記第6薄膜トランジスタのソースは前記第7薄膜トランジスタのソースに接続され、前記第7薄膜トランジスタのドレインは前記第8薄膜トランジスタのソースに接続され、
    前記第8薄膜トランジスタのソースは前記第2制御部の出力端であり、出力する信号が、前記第2制御信号である
    ことを特徴とする発光制御回路。
  2. 前記発光制御部は、第9薄膜トランジスタ、第10薄膜トランジスタ、第2キャパシタ及び第3キャパシタを備え、
    前記第9薄膜トランジスタのソースは前記第2電源に接続され、前記第9薄膜トランジスタのドレインは前記第10薄膜トランジスタのソースに接続され、前記第9薄膜トランジスタのゲートは前記第2制御部における第2制御信号を出力する出力端に接続され、
    前記第10薄膜トランジスタのドレインは前記第1電源に接続され、前記第10薄膜トランジスタのゲートは前記第1制御部における第1制御信号を出力する出力端に接続され、
    前記第2キャパシタの一端は、前記第2制御部における第2制御信号を出力する出力端に接続され、前記第2キャパシタの他端は前記第2電源に接続され、
    前記第3キャパシタの一端は前記第2クロック信号線に接続され、前記第3キャパシタの他端は、前記第1制御部における第1制御信号を出力する出力端に接続され、
    前記第9薄膜トランジスタのドレイン又は前記第10薄膜トランジスタのソースは前記発光制御部の出力端であり、前記第9薄膜トランジスタのドレイン又は前記第10薄膜トランジスタのソースから出力される信号は、前記発光制御信号である
    ことを特徴とする請求項1に記載の発光制御回路。
  3. 前記第1制御信号は、前記第10薄膜トランジスタがオン又はオフ状態になるように制御を行い、前記第2制御信号は、前記第9薄膜トランジスタがオン又はオフ状態になるように制御を行い、
    前記第1制御信号の制御によって前記第10薄膜トランジスタがオン状態になる場合、前記第2制御信号は前記第9薄膜トランジスタがオフ状態になるように制御し、
    前記第1制御信号の制御によって前記第10薄膜トランジスタがオフ状態になる場合、前記第2制御信号は前記第9薄膜トランジスタがオン状態になるように制御する
    ことを特徴とする請求項2に記載の発光制御回路。
  4. 前記第10薄膜トランジスタが前記第1制御信号により制御されてオン状態になり、かつ前記第9薄膜トランジスタが前記第2制御信号により制御されてオフ状態になる場合、前記発光制御信号は前記第1電源から出力される電圧であり、
    前記第10薄膜トランジスタが前記第1制御信号により制御されてオフ状態になり、かつ前記第9薄膜トランジスタが前記第2制御信号により制御されてオン状態になる場合、前記発光制御信号は前記第2電源から出力される電圧である
    ことを特徴とする請求項3に記載の発光制御回路。
  5. 前記開始信号線は開始信号を提供し、前記第1クロック信号線は第1クロック信号を提供し、前記第2クロック信号線は第2クロック信号を提供し、
    前記第1電源から出力される電圧は負電圧であり、前記第2電源から出力される電圧は正電圧である
    ことを特徴とする請求項1〜4のいずれか一項に記載の発光制御回路。
  6. 前記第1薄膜トランジスタ、前記第2薄膜トランジスタ、前記第3薄膜トランジスタ、前記第4薄膜トランジスタ、前記第5薄膜トランジスタ、前記第6薄膜トランジスタ、前記第7薄膜トランジスタ、前記第8薄膜トランジスタ、前記第9薄膜トランジスタ及び前記第10薄膜トランジスタは、いずれもP型薄膜トランジスタであるか、又は
    前記第1薄膜トランジスタ、前記第2薄膜トランジスタ、前記第3薄膜トランジスタ、前記第4薄膜トランジスタ、前記第5薄膜トランジスタ、前記第6薄膜トランジスタ、前記第7薄膜トランジスタ、前記第8薄膜トランジスタ、前記第9薄膜トランジスタ及び前記第10薄膜トランジスタのうち、少なくとも一つはN型薄膜トランジスタである
    ことを特徴とする請求項に記載の発光制御回路。
  7. 請求項1〜のいずれか一項に記載の発光制御回路を少なくとも2段備える発光制御ドライバーであって、
    1段目の前記発光制御回路の入力信号は開始信号であり、(n−1)段目の前記発光制御回路から出力される前記発光制御信号は、n段目の前記発光制御回路の開始信号であり、
    (n−1)段目の前記発光制御回路の第1クロック信号は、n段目の前記発光制御回路の第2クロック信号であり、(n−1)段目の前記発光制御回路の前記第2クロック信号は、n段目の前記発光制御回路の前記第1クロック信号であり、nは1より大きい整数である
    ことを特徴とする発光制御ドライバー。
  8. 請求項に記載の発光制御ドライバーを備えることを特徴とする表示装置。
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