CN107437399A - 一种像素补偿电路 - Google Patents

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Abstract

本发明提供一种像素补偿电路，其包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、存储电容以及发光器件。发明的像素补偿电路，首先在复位阶段对存储电容进行充电，随后在补偿阶段对存储电容进行放电并抓取第七晶体管的阈值电压，接着在电容耦合阶段通过电容耦合作用将电源电压端输出的电源电压传至存储电容的第二端，进而在发光阶段可以将电源电压消除，从而可以消除晶体管的阈值电压以及电源电压的压降造成的画面显示不良，进而提高画面显示对比度，延缓发光器件老化。

Description

一种像素补偿电路
技术领域
本发明涉及显示技术领域，尤其涉及一种像素补偿电路
背景技术
有机发光二极管(OLED，Organic Light Emitting Display)色域广、对比度高、节能、并具有可折叠型，因而在现有的显示装置中具有强有力的竞争力。但是，由于OLED的发光亮度与流经OLED的电流大小有关，所以作为驱动的晶体管的电学性能会直接影响显示效果，尤其是晶体管的阈值电压经常会发生漂移，使得整个OLED显示装置出现亮度不均匀的问题。另外，作为驱动OLED发光的电源电压，在像素电源线尺寸较长时，会产生较大的电压下降，同样会造成OLED亮度不均。
故，有必要提供一种像素补偿电路及显示装置，以解决现有技术所存在的问题。
发明内容
本发明的在于提供一种像素补偿电路，可以消除晶体管的阈值电压以及电源电压的压降造成的画面显示不良，进而提高画面显示对比度，延缓发光器件老化。
本发明提供一种像素补偿电路，其包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、存储电容以及发光器件；其中，
所述第一晶体管的栅极电性连接于第一控制信号端，所述第一晶体管的源极电性连接于参考电压端以及所述第三晶体管的源极，所述第一晶体管的漏极电性连接于所述存储电容的第一端以及所述第五晶体管的源极；
所述第二晶体管的栅极电性连接于所述第一控制信号端，所述第二晶体管的源极电性连接于数据电压端，所述第二晶体管的漏极电性连接于所述第五晶体管的漏极以及所述第七晶体管的栅极；
所述第三晶体管的栅极电性连接于所述第一控制信号端，所述第三晶体管的漏极电性连接于所述第六晶体管的源极以及所述第七晶体管的漏极；
所述第四晶体管的栅极电性连接于第二控制信号端，所述第四晶体管的源极电性连接于第一电压端，所述第四晶体管的漏极电性连接于所述存储电容的第二端以及所述第七晶体管的源极；
所述第五晶体管的栅极电性连接于第三控制信号端；
所述第六晶体管的栅极电性连接于第四控制信号端，所述第六晶体管的漏极电性连接于所述发光器件的阳极；所述发光器件的阴极电性连接于第二电压端。
在本发明的像素补偿电路中，所述第一晶体管至所述第七晶体管均为P型晶体管。
在本发明的像素补偿电路中，所述第一晶体管至所述第三晶体管均为N型晶体管，所述第四晶体管至所述第七晶体管为P型晶体管。
在本发明的像素补偿电路中，所述第一控制信号端电性连接于所述第三控制信号端。
在本发明的像素补偿电路中，流经所述发光器件的发光电流与薄膜晶体管的阈值电压以及所述第一电压端输出的第一电压无关。
在本发明的像素补偿电路中，所述第一控制信号端输出的第一控制信号、所述第二控制信号端输出的第二控制信号、所述第三控制信号端输出的第三控制信号和所述第四控制信号端输出的第三控制信号的组合依次对应于一复位阶段、一补偿阶段、一耦合阶段以及以及一发光阶段。
在本发明的像素补偿电路中，在所述复位阶段，所述第一晶体管至所述第四晶体管处于导通状态，所述第五晶体管至所述第六晶体管处于关断状态。
在本发明的像素补偿电路中，在所述补偿阶段，所述第一晶体管至所述第三晶体管处于导通状态，所述第四晶体管至所述第六晶体管处于关断状态。
在本发明的像素补偿电路中，在所述耦合阶段，所述第四晶体管和所述第五晶体管处于导通状态，所述第一至所述第三晶体管以及所述第六晶体管处于关断状态。
在本发明的像素补偿电路中，在所述发光阶段，所述第四晶体管至所述第六晶体管处于导通状态，所述第一晶体管至所述第三晶体管处于关断状态。
本发明的像素补偿电路，首先在复位阶段对存储电容进行充电，随后在补偿阶段对存储电容进行放电并抓取第七晶体管的阈值电压，接着在电容耦合阶段通过电容耦合作用将电源电压端输出的电源电压传至存储电容的第二端，进而在发光阶段可以将电源电压消除，从而可以消除晶体管的阈值电压以及电源电压的压降造成的画面显示不良，进而提高画面显示对比度，延缓发光器件老化。
为让本发明的上述内容能更明显易懂，下文特举优选实施例，并配合所附图式，作详细说明如下：
附图说明
下面结合附图，通过对本发明的具体实施方式详细描述，将使本发明的技术方案及其它有益效果显而易见。
图1为本发明第一优选实施例提供的像素补偿电路的示意图；
图2为本发明第一优选实施例提供的像素补偿电路的时序图；
图3为本发明第二优选实施例提供的像素补偿电路的示意图；
图4为本发明第二优选实施例提供的像素补偿电路的时序图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。
参阅图1，图1为本发明第一优选实施例提供的像素补偿电路的示意图。如图1所示，本优选实施例提供的像素补偿电路，包括：第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、存储电容Cst以及发光器件OLED。
需要说明的是，在本优选实施例中，第一控制信号端和第三控制端用于输出第一控制信号Scan1，第二控制信号端用于输出第二控制信号Scan2，第三控制信号端用于输出第三控制信号Scan3，第四控制信号端用于输出第四控制信号Scan4，数据电压端用于输出数据电压Vdata，参考电压端用于输出参考电压Vref，第一电压端用于输出第一电压VDD，第二电压端用于输出第二电压VSS。
具体地，第一晶体管T1的栅极电性连接于第一控制信号端，第一晶体管T1的源极电性连接于参考电压端以及所述TT第三晶体管T3的源极，第一晶体管T1的漏极电性连接于存储电容Cst的第一端以及第五晶体管T5的源极；
第二晶体管T2的栅极电性连接于第一控制信号端，第二晶体管T2的源极电性连接于数据电压端，第二晶体管T2的漏极电性连接于第五晶体管T5的漏极以及第七晶体管T7的栅极；
第三晶体管T3的栅极电性连接于第一控制信号端，第三晶体管T3的漏极电性连接于第六晶体管T6的源极以及第七晶体管T7的漏极；
第四晶体管T4的栅极电性连接于第二控制信号端，第四晶体管T4的源极电性连接于第一电压端，第四晶体管T4的漏极电性连接于存储电容Cst的第二端以及第七晶体管T7的源极；
第五晶体管T5的栅极电性连接于第三控制信号端；
第六晶体管T6的栅极电性连接于第四控制信号端，第六晶体管T6的漏极电性连接于发光器件OLED的阳极；发光器件OLED的阴极电性连接于第二电压端。
在本优选实施例中，第一晶体管T1至第七晶体管T7均为P型晶体管。本优选实施例通过将第一晶体管T1至第七晶体管T7制作成同一种晶体管，可以简化制作工艺，提高效率。
下面结合图2对图1所示的像素补偿电路驱动发光器件OLED发光的过程进行详细的描述。图2为本发明第一优选实施例提供的像素补偿电路的时序图。如图2所示，该像素补偿电路的工作时段可分为四个阶段，分别为：一复位阶段t0、一补偿阶段t1、一耦合阶段t2以及一发光阶段t3。需要说明的是，第一控制信号Scan1、第二控制信号Scan2、第三控制信号Scan3和第四控制信号Scan4的组合依次对应于复位阶段t0、补偿阶段t1、耦合阶段t2以及发光阶段t3。
在复位阶段t0，第一晶体管T1至第四晶体管T4处于导通状态，第五晶体管T5至第七晶体管T7处于关断状态。具体地，第三控制信号Scan3和第四控制信号Scan4为高电平，第一控制信号Scan1和第二控制信号Scan2为低电平，使得第一晶体管T1至第四晶体管T4导通，第五晶体管T5至第六晶体管T6关断，参考电压Vref经第一晶体管T1传至存储电容Cst的第一端，第一电压VDD经第四晶体管T4传至存储电容Cst的第二端；同时数据电压Vdata经第二晶体管T2传至第七晶体管T7的栅极，参考电压Vref经第三晶体管T3传至第七晶体管T7的漏极。
随后，在补偿阶段t1，第一晶体管T1至第三晶体管T3处于导通状态，第四晶体管T4至第六晶体管T6处于关断状态。具体地，第二控制信号Scan2、第三控制信号Scan3以及第四控制信号Scan4为高电平，第一控制信号Scan1为低电平，使得第一晶体管至T1第三晶体管T3导通，第四晶体管T4至第六晶体管T6关断，存储电容Cst、第一晶体管T1、第三晶体管T3、第七晶体管T7形成一放电回路，直到存储电容Cst的第二端的电位为Vdata-Vth1时截止，其中，Vth1为第七晶体管T7的阈值电压。
接着，在电容耦合t2阶段，第四晶体管T4和第五晶体管T5处于导通状态，第一晶体管T1至第三晶体管T3以及第六晶体管T6处于关断状态。具体地，第一控制信号Scan1和第四控制信号Scan4为高电平，第二控制信号Scan2和第三控制信号Scan3为低电平，使得第四晶体管T4和第五晶体管T5导通，第一晶体管T1至第三晶体管T3以及第六晶体管T6关断，第一电压VDD传至存储电容Cst的第二端，从而使得存储电容Cst的第二端从补偿阶段t1的电位Vdata-Vth1到耦合阶段t2的第一电压VDD的瞬时跳变，使得存储电容Cst的第一端的电位变为Vref+VDD-Vdata-Vth1；同时，此时第五晶体管T5导通，存储电容Cst第一端的电位传至第七晶体管T7的栅极，使得第七晶体管T7的栅极的电位为Vref+VDD-Vdata-Vth1。
最后，在发光阶段t3，第四晶体管T4至第六晶体管处于导通状态，第一晶体管T1至第三晶体管T3处于关断状态。具体地，第一控制信号Scan1为高电平，第二控制信号Scan2、第三控制信号Scan3以及第四控制信号Scan4为低电平，使得第四晶体管T4至第六晶体管T6导通，第一晶体管T1至第三晶体管T3关断，流经第七晶体管T7的电流满足以下函数关系：
I＝K(Vgs-lVth1)2
＝K(Vs-Vg-lVth1)2
＝K(VDD-Vref-VDD+Vdata+lVth1-lVth1)2
＝K(Vdata-Vref)2
从该函数关系的计算结果来看，该流经发光器件OLED的电流只与数据电压Vdata以及参考电压Vrefs有关，而与第七晶体管T7的阈值电压Vth1和容易产生压降的电源电压VDD无关。该像素补偿电路不仅具有阈值电压补偿功能，同时还具有像素电源线上的压降补偿功能。
本优选实施例的像素补偿电路，首先在复位阶段对存储电容进行充电，随后在补偿阶段对存储电容进行放电并抓取第七晶体管的阈值电压，接着在电容耦合阶段通过电容耦合作用将电源电压端输出的电源电压传至存储电容的第二端，进而在发光阶段可以将电源电压消除，从而可以消除晶体管的阈值电压以及电源电压的压降造成的画面显示不良，进而提高画面显示对比度，延缓发光器件老化。
参阅图3，图3为本发明第二优选实施例提供的像素补偿电路的示意图。如图3所示，本优选实施例提供的像素补偿电路，包括：第一晶体管D1、第二晶体管D2、第三晶体管D3、第四晶体管D4、第五晶体管D5、第六晶体管D6、第七晶体管D7、存储电容Cst以及发光器件OLED。
需要说明的是，在本优选实施例中，第一控制信号端和第三控制信号端用于输出第一控制信号Scan1，第二控制信号端用于输出第二控制信号Scan2，第四控制信号端用于输出第四控制信号Scan4，数据电压端用于输出数据电压Vdata，参考电压端用于输出参考电压Vref，第一电压端用于输出第一电压VDD，第二电压端用于输出第二电压VSS。
具体地，第一晶体管D1的栅极电性连接于第一控制信号端，第一晶体管D1的源极电性连接于参考电压端以及所述TT第三晶体管D3的源极，第一晶体管D1的漏极电性连接于存储电容Cst的第一端以及第五晶体管D5的源极；
第二晶体管D2的栅极电性连接于第一控制信号端，第二晶体管D2的源极电性连接于数据电压端，第二晶体管D2的漏极电性连接于第五晶体管D5的漏极以及第七晶体管D7的栅极；
第三晶体管D3的栅极电性连接于第一控制信号端，第三晶体管D3的漏极电性连接于第六晶体管D6的源极以及第七晶体管D7的漏极；
第四晶体管D4的栅极电性连接于第二控制信号端，第四晶体管D4的源极电性连接于第一电压端，第四晶体管D4的漏极电性连接于存储电容Cst的第二端以及第七晶体管D7的源极；
第五晶体管D5的栅极电性连接于第三控制信号端；
第六晶体管D6的栅极电性连接于第四控制信号端，第六晶体管D6的漏极电性连接于发光器件OLED的阳极；发光器件OLED的阴极电性连接于第二电压端。
在本优选实施例中，第一晶体管D1至第三晶体管D3均为N型晶体管，第四晶体管D4至第七晶体管D7为P型晶体管：并且第一控制信号端电性连接于第三控制信号端。这样可以减少一个控制信号，节约布线空间。
下面结合图4对图3所示的像素补偿电路驱动发光器件OLED发光的过程进行详细的描述。图4为本发明第二优选实施例提供的像素补偿电路的时序图。如图4所示，该像素补偿电路的工作时段可分为四个阶段，分别为：一复位阶段t0、一补偿阶段t1、一耦合阶段t2以及一发光阶段t3。需要说明的是，第一控制信号Scan1、第二控制信号Scan2和第四控制信号Scan4的组合依次对应于复位阶段t0、补偿阶段t1、耦合阶段t2以及发光阶段t3。
在复位阶段t0，第一晶体管D1至第四晶体管D4处于导通状态，第五晶体管D5至第七晶体管D7处于关断状态。具体地，第一控制信号Scan1和第四控制信号Scan4为高电平，第二控制信号Scan2为低电平，使得第一晶体管D1至第四晶体管D4导通，第五晶体管D5至第六晶体管D6关断，参考电压Vref经第一晶体管D1传至存储电容Cst的第一端，第一电压VDD经第四晶体管D4传至存储电容Cst的第二端；同时数据电压Vdata经第二晶体管D2传至第七晶体管D7的栅极，参考电压Vref经第三晶体管D3传至第七晶体管D7的漏极。
随后，在补偿阶段t1，第一晶体管D1至第三晶体管D3处于导通状态，第四晶体管D4至第六晶体管D6处于关断状态。具体地，第一控制信号Scan2、第二控制信号Scan2以及第四控制信号Scan4为高电平，使得第一晶体管至D1第三晶体管D3导通，第四晶体管D4至第六晶体管D6关断，存储电容Cst、第一晶体管D1、第三晶体管D3、第七晶体管D7形成一放电回路，直到存储电容Cst的第二端的电位为Vdata-Vth1时截止，其中，Vth1为第七晶体管D7的阈值电压。
接着，在电容耦合t2阶段，第四晶体管D4和第五晶体管D5处于导通状态，第一晶体管D1至第三晶体管D3以及第六晶体管D6处于关断状态。具体地，第四控制信号Scan4为高电平，第一控制信号Scan1第二控制信号Scan2为低电平，使得第四晶体管D4和第五晶体管D5导通，第一晶体管D1至第三晶体管D3以及第六晶体管D6关断，第一电压VDD传至存储电容Cst的第二端，从而使得存储电容Cst的第二端从补偿阶段D1的电位Vdata-Vth1到耦合阶段D2的第一电压VDD的瞬时跳变，使得存储电容Cst的第一端的电位变为Vref+VDD-Vdata-Vth1；同时，此时第五晶体管D5导通，存储电容Cst第一端的电位传至第七晶体管D7的栅极，使得第七晶体管D7的栅极的电位为Vref+VDD-Vdata-Vth1。
最后，在发光阶段t3，第四晶体管D4至第六晶体管处于导通状态，第一晶体管D1至第三晶体管D3处于关断状态。具体地，第一控制信号Scan1、第二控制信号Scan2以及第四控制信号Scan4为低电平，使得第四晶体管D4至第六晶体管D6导通，第一晶体管D1至第三晶体管D3关断，流经第七晶体管D7的电流满足以下函数关系：
I＝K(Vgs-lVth1)2
＝K(Vs-Vg-lVth1)2
＝K(VDD-Vref-VDD+Vdata+lVth1-lVth1)2
＝K(Vdata-Vref)2
从该函数关系的计算结果来看，该流经发光器件OLED的电流只与数据电压Vdata以及参考电压Vrefs有关，而与第七晶体管D7的阈值电压Vth1和容易产生压降的电源电压VDD无关。该像素补偿电路不仅具有阈值电压补偿功能，同时还具有像素电源线上的压降补偿功能。
本发明的像素补偿电路，首先在复位阶段对存储电容进行充电，随后在补偿阶段对存储电容进行放电并抓取第七晶体管的阈值电压，接着在电容耦合阶段通过电容耦合作用将电源电压端输出的电源电压传至存储电容的第二端，进而在发光阶段可以将电源电压消除，从而可以消除晶体管的阈值电压以及电源电压的压降造成的画面显示不良，进而提高画面显示对比度，延缓发光器件老化。
综上，虽然本发明已以优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。

Claims (10)

1.一种像素补偿电路，其特征在于，包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、存储电容以及发光器件；其中，
所述第一晶体管的栅极电性连接于第一控制信号端，所述第一晶体管的源极电性连接于参考电压端以及所述第三晶体管的源极，所述第一晶体管的漏极电性连接于所述存储电容的第一端以及所述第五晶体管的源极；
所述第二晶体管的栅极电性连接于所述第一控制信号端，所述第二晶体管的源极电性连接于数据电压端，所述第二晶体管的漏极电性连接于所述第五晶体管的漏极以及所述第七晶体管的栅极；
所述第三晶体管的栅极电性连接于所述第一控制信号端，所述第三晶体管的漏极电性连接于所述第六晶体管的源极以及所述第七晶体管的漏极；
所述第四晶体管的栅极电性连接于第二控制信号端，所述第四晶体管的源极电性连接于第一电压端，所述第四晶体管的漏极电性连接于所述存储电容的第二端以及所述第七晶体管的源极；
所述第五晶体管的栅极电性连接于第三控制信号端；
所述第六晶体管的栅极电性连接于第四控制信号端，所述第六晶体管的漏极电性连接于所述发光器件的阳极；所述发光器件的阴极电性连接于第二电压端。
2.根据权利要求1所述的像素补偿电路，其特征在于，所述第一晶体管至所述第七晶体管均为P型晶体管。
3.根据权利要求1所述的像素补偿电路，其特征在于，所述第一晶体管至所述第三晶体管均为N型晶体管，所述第四晶体管至所述第七晶体管为P型晶体管。
4.根据权利要求3所述的像素补偿电路，其特征在于，所述第一控制信号端电性连接于所述第三控制信号端。
5.根据权利要求1所述的像素补偿电路，其特征在于，流经所述发光器件的发光电流与薄膜晶体管的阈值电压以及所述第一电压端输出的第一电压无关。
6.根据权利要求1所述的像素补偿电路，其特征在于，所述第一控制信号端输出的第一控制信号、所述第二控制信号端输出的第二控制信号、所述第三控制信号端输出的第三控制信号和所述第四控制信号端输出的第三控制信号的组合依次对应于一复位阶段、一补偿阶段、一耦合阶段以及以及一发光阶段。
7.根据权利要求6所述的像素补偿电路，其特征在于，在所述复位阶段，所述第一晶体管至所述第四晶体管处于导通状态，所述第五晶体管至所述第六晶体管处于关断状态。
8.根据权利要求6所述的像素补偿电路，其特征在于，在所述补偿阶段，所述第一晶体管至所述第三晶体管处于导通状态，所述第四晶体管至所述第六晶体管处于关断状态。
9.根据权利要求6所述的像素补偿电路，其特征在于，在所述耦合阶段，所述第四晶体管和所述第五晶体管处于导通状态，所述第一至所述第三晶体管以及所述第六晶体管处于关断状态。
10.根据权利要求6所述的像素补偿电路，其特征在于，在所述发光阶段，所述第四晶体管至所述第六晶体管处于导通状态，所述第一晶体管至所述第三晶体管处于关断状态。
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