CN112582465A - 薄膜晶体管、像素电路及显示面板 - Google Patents
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Abstract
本申请公开了一种薄膜晶体管、像素电路及显示面板，薄膜晶体管包括第一有源层、第一栅极绝缘层、第二栅极绝缘层、栅极层、金属层以及第二有源层；通过在薄膜晶体管中设置含有氧化物的第一有源层和第二有源层，既保持了其漏电流较小的良好性能，同时提高了其电子迁移率；进而降低了像素电路的漏电流及功耗。
Description
技术领域
本申请涉及显示技术领域，尤其涉及薄膜晶体管技术领域，具体涉及一种薄膜晶体管、像素电路及显示面板。
背景技术
对于OLED(Organic Light-Emitting Diode，有机发光半导体)器件而言，LTPS(Low Temperature Poly-Silicon，低温多晶硅)驱动是必不可少的。OLED作为电流器件，必须由高迁移率的TFT器件才能更好的驱动。也正是因为它的电流驱动特性，使得每一个OLED的像素需要进行内部补偿，才能避免因为LTPS器件的均匀性问题导致的发光不一致性。所以每一个OLED的像素内部，必须要有6-7个TFT器件做补偿电路设计。作为自发光器件D1，OLED的全白模式必须让所有的像素全部开启，这也就增加了逻辑功耗和因亮度而引起的功耗。而LTPS的漏电问题，也使得正常工作的LTPS器件要不断充电，才能维持住电容中的电位，避免面板的画质不良。这就意味着LTPS无法实现低频驱动，这对面板功耗的节省也是大大不利的，特别是对于OLED所倡导的Always on Display(息屏显示)的友好交互模式。
随着显示面板刷新率要求的不断提高和其分辨率的不断提高，这也就意味着OLED面板中每一行的充电时间在不断缩短，而每一行的像素个数却又在不断提高。所以，OLED面板的驱动能力必须要达到在一个更短的时间内，为每一行中更多的像素进行充电的水平。这就必须进一步提高LTPS的充电能力，才能满足在有限的时间内为每一行中的每个像素进行充电，这些都是需要增加额外且很大的功耗。
考虑到以上问题点，氧化物半导体TFT(Thin Film Transistor，薄膜晶体管)有助于解决这些问题。
发明内容
本申请提供一种薄膜晶体管、像素电路及显示面板，解决了氧化物薄膜晶体管的电子迁移率低的的问题。
第一方面，本申请提供一种薄膜晶体管，其包括第一有源层、第一栅极绝缘层、第二栅极绝缘层、栅极层、金属层以及第二有源层；第一栅极绝缘层形成于第一有源层的一侧；第二栅极绝缘层形成于第一栅极绝缘层的一侧，且远离第一有源层；栅极层位于第一栅极绝缘层与第二栅极绝缘层之间；金属层形成于第二栅极绝缘层的一侧，且远离第一栅极绝缘层；第二有源层位于第二栅极绝缘层与金属层之间，且与第一有源层部分连接；其中，第一有源层、第二有源层的材料相同且均含有氧化物。
基于第一方面，在第一方面的第一种实施方式中，第一有源层与第二有源层内包形成梯形结构，栅极层位于梯形结构的中心。
基于第一方面，在第一方面的第二种实施方式中，第一有源层与栅极层相平行，且均为平面状结构。
基于第一方面的第二种实施方式，在第一方面的第三种实施方式中，金属层包括源极和漏极；源极与第二有源层的一侧连接，漏极与第二有源层的另一侧连接。
基于第一方面，在第一方面的第四种实施方式中，第二有源层为类梯形结构，类梯形结构的下底边未形成封口且向外侧延伸形成有第一下底子边和第二下底子边。
基于第一方面的第四种实施方式，在第一方面的第五种实施方式中，第二有源层的结构与漏极的结构和源极的结构相同，且漏极、源极均为倒置的类梯形结构。
基于第一方面的第五种实施方式，在第一方面的第六种实施方式中，漏极的上底边与第二有源层的第一下底子边连接；漏极的第二下底子边与第二有源层的上底边中的一部分连接；漏极的一腰与第二有源层的一腰连接。
第二方面，本申请提供一种像素电路，其包括驱动晶体管、存储电容以及初始化晶体管；存储电容串接于第一电源线与驱动晶体管的栅极之间；初始化晶体管与驱动晶体管的栅极连接，用于根据第一控制信号复位驱动晶体管的栅极电位至初始信号线所具有的电位；其中，初始化晶体管为上述任一实施方式中的薄膜晶体管。
基于第二方面，在第二方面的第一种实施方式中，像素电路还包括补偿晶体管；补偿晶体管与驱动晶体管的栅极连接，用于根据第二控制信号补偿驱动晶体管的栅极电位；其中，补偿晶体管为上述任一实施方式中的薄膜晶体管。
第三方面，本申请提供一种显示面板，其包括上述任一实施方式中的薄膜晶体管，或者上述任一实施方式中的像素电路。
本申请提供的薄膜晶体管、像素电路及显示面板，通过在薄膜晶体管中设置含有氧化物的第一有源层和第二有源层，既保持了其漏电流较小的良好性能，同时提高了其电子迁移率；进而降低了像素电路的漏电流及功耗，有利于实现低频高刷新率的显示需求。
附图说明
下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其它有益效果显而易见。
图1为本申请实施例提供的薄膜晶体管的制造过程种的第一结构示意图。
图2为本申请实施例提供的薄膜晶体管的制造过程种的第二结构示意图。
图3为本申请实施例提供的薄膜晶体管的制造过程种的第三结构示意图。
图4为本申请实施例提供的薄膜晶体管的结构示意图。
图5为本申请实施例提供的像素电路的电路原理图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
请参阅图1至图4，本实施例提供了一种薄膜晶体管，其制作过程包括以下步骤：
如图1所示，步骤一、提供一玻璃基板10，该玻璃基板10具有一定的刚度或者柔性，其材料可以但不限于为聚酰亚胺(PI)。
步骤二、在玻璃基板10的上表面形成缓冲层20，该缓冲层20可以阻止玻璃基板10侧的碎屑或者残渣通过。
步骤三、在远离玻璃基板10的缓冲层20的上表面通过化学气相沉积(CVD，Chemical Vapor Deposition)和/或物理气相沉积(PVD，Physical Vapor Deposition)工艺以及蚀刻工艺形成第一有源层30，并通过离子植入工艺来调制第一有源层30中氧化物的掺杂浓度。
如图2所示的步骤四、在远离缓冲层20的第一有源层30的上表面形成第一栅极绝缘层40。
步骤五、在远离第一有源层30的第一栅极绝缘层40的上表面通过化学气相沉积(CVD，Chemical Vapor Deposition)和/或物理气相沉积(PVD，Physical VaporDeposition)工艺以及蚀刻工艺形成栅极层50。
步骤六、在栅极层50的上表面，即远离第一栅极绝缘层40的栅极层50表面，形成第二栅极绝缘层60；并同时对第一栅极绝缘层40和第二栅极绝缘层60进行蚀刻，以形成具有一定凹陷形状的凹槽。
如图3所示的步骤七、在远离栅极层50的第二栅极绝缘层60的上表面形成第二有源层70，其可以通过化学气相沉积(CVD，Chemical Vapor Deposition)和/或物理气相沉积(PVD，Physical Vapor Deposition)工艺以及蚀刻工艺成型。其中，第二有源层70覆盖相邻两个凹槽的一部分。
如图4所示的步骤八、在远离第二栅极绝缘层60的第二有源层70的上表面通过物理气相沉积(PVD，Physical Vapor Deposition)工艺形成金属层80，以及通过蚀刻工艺形成对应的源极82和漏极81。其中，源极82位于其中一个凹槽及其周围，漏极81位于其中另一个相邻的凹槽及其周围。
步骤九、在远离第二有源层70的金属层80的上表面即源极82和漏极81之上形成绝缘层90。
如图4所示，在其中一个实施例中，薄膜晶体管的结构可以包括依次层叠设置的第一有源层30、第一栅极绝缘层40、栅极层50、第二栅极绝缘层60、第二有源层70以及金属层80；第一栅极绝缘层40形成于第一有源层30的一侧；第二栅极绝缘层60形成于第一栅极绝缘层40的一侧，且远离第一有源层30；栅极层50位于第一栅极绝缘层40与第二栅极绝缘层60之间；金属层80形成于第二栅极绝缘层60的一侧，且远离第一栅极绝缘层40；第二有源层70位于第二栅极绝缘层60与金属层80之间，且与第一有源层30部分连接；其中，第一有源层30、第二有源层70的材料相同且均含有氧化物。
其中，氧化物可以为金属氧化物，例如，金属氧化物的材料可以为含有铟、镓以及锌中至少一种的氧化物。
可以理解的是，通过在薄膜晶体管中设置含有氧化物的第一有源层30和第二有源层70，既保持了其漏电流较小的良好性能，同时提高了其电子迁移率。
在其中一个实施例中，薄膜晶体管的结构还可以包括玻璃基板10，第一有源层30设置于玻璃基板10的一表面，且第一栅极绝缘层40远离玻璃基板10。
在其中一个实施例中，薄膜晶体管的结构还可以包括缓冲层20，该缓冲层20位于玻璃基板10与第一有源层30之间。
在其中一个实施例中，薄膜晶体管的结构还可以包括绝缘层90，该绝缘层90设置于金属层80的上表面，且远离第二有源层70。其中，金属层80中形成的源极82和漏极81之间的不连接处由该绝缘层90进行填充。
在其中一个实施例中，第一有源层30与第二有源层70的相互连接形成了一个包围圈，该包围圈的结构类似于梯形结构，栅极层50位于梯形结构的中心。栅极层50与第一有源层30和第二有源层70之间以第一栅极绝缘层40和/或第二栅极绝缘层60进行隔绝。其中，第一有源层30为具有一定厚度的平面状结构，栅极层50也为具有一定厚度的平面状结构，第一有源层30可以与栅极层50相平行或者近似平行。
在其中一个实施例中，金属层80包括源极82和漏极81；源极82与第二有源层70的一侧连接，漏极81与第二有源层70的另一侧连接。
具体地，第二有源层70可以为类梯形结构，类梯形结构的下底边缺失，并未形成封口结构，而是向外侧水平延伸形成有第一下底子边和第二下底子边，其中，第一下底子边与类梯形结构的其中一腰连接，第二下底子边与类梯形结构的其中另一腰连接。
在其中一个实施例中，第二有源层70的结构与漏极81的结构和源极82的结构相同，且漏极81、源极82均为倒置的类梯形结构。
其中，漏极81的上底边可以但不限于与第二有源层70的第一下底子边连接；漏极81的第二下底子边可以但不限于与第二有源层70的上底边中的一部分连接；漏极81的一腰与第二有源层70的一腰连接。
可以理解的是，第一有源层30与第二有源层70的并联设置，可以提升薄膜晶体管的电子迁移率；在此基础上，第二有源层70与漏极81和源极82之间可以形成较大的接触面积。
如图5所示，在其中一个实施例中，本申请提供一种像素电路，其包括驱动晶体管T1、存储电容Cst以及初始化晶体管T4；存储电容Cst串接于第一电源线与驱动晶体管T1的栅极之间；初始化晶体管T4的漏极/源极中的一个与驱动晶体管T1的栅极连接，初始化晶体管T4的漏极/源极中的另一个用于连接初始信号线以接入初始信号Vint，初始化晶体管T4的栅极用于接入第一控制信号，初始化晶体管T4用于根据第一控制信号对存储电容Cst进行放电，以复位驱动晶体管T1的栅极电位至初始信号Vint的电位；其中，初始化晶体管T4为上述任一实施例中的薄膜晶体管。
第一控制信号可以但不限于为第N-1级扫描信号SCAN(N-1)，也可以是其它级的扫描信号，例如，可以为第N-4级扫描信号。
可以理解的是，由于本实例中初始化晶体管T4采用了两个有源层，其既保持了原有的低漏电性能，有提升了其电子迁移率，因此，在该像素电路中存储电容Cst中电荷以及驱动晶体管T1的栅极中的电荷不易通过初始化晶体管T4流出，有利于降低驱动晶体管T1的栅极漏电流，以及保持存储电容Cst中电荷以满足像素电路在发光阶段驱动晶体管T1的栅极对电位的高低和/或维持时间的需求。基于此，本实施例提供的像素电路有利于降低漏电流及功耗，以及有利于低频高刷新率的实现。
在其中一个实施例中，像素电路还包括补偿晶体管T3；补偿晶体管T3的漏极/源极中的一个与驱动晶体管T1的栅极连接，补偿晶体管T3的栅极用于接入第二控制信号，补偿晶体管T3的漏极/源极中的另一个与发光控制信号EM(N)连接，补偿晶体管T3用于根据第二控制信号补偿驱动晶体管T1的栅极电位；其中，补偿晶体管T3为上述任一实施例中的薄膜晶体管。
其中，第二控制信号可以但不限于为第N级扫描信号SCAN(N)，也可以是其它的方波信号。
可以理解的是，补偿晶体管T3对驱动晶体管T1的栅极电位的保持即可以降低漏电流，以及对存储电容Cst中电荷的保持与补偿晶体管T3具有相类似的作用，因此，当补偿晶体管T3也采用上述任一实施例中的薄膜晶体管时，同理可知，补偿晶体管T3在该像素电路中存储电容Cst中电荷以及驱动晶体管T1的栅极中的电荷不易通过初始化晶体管T4流出，有利于降低驱动晶体管T1的栅极漏电流，以及保持存储电容Cst中电荷以满足像素电路在发光阶段驱动晶体管T1的栅极对电位的高低和/或维持时间的需求。基于此，本实施例提供的像素电路有利于降低漏电流及功耗，以及有利于低频高刷新率的实现。
在其中一个实施例中，像素电路还包括第一发光控制晶体管T5；第一发光控制晶体管T5的源极/漏极中的一个与第一电源线连接；第一发光控制晶体管T5的源极/漏极中的另一个与驱动晶体管T1的源极/漏极中的一个连接；第一发光控制晶体管T5的栅极与发光控制信号EM(N)连接。
在其中一个实施例中，像素电路还包括第二发光控制晶体管T6；第二发光控制晶体管T6的源极/漏极中的一个与驱动晶体管T1的源极/漏极中的另一个连接；第二发光控制晶体管T6的栅极与发光控制信号EM(N)连接。
在其中一个实施例中，像素电路还包括发光器件D1；第二发光控制晶体管T6的源极/漏极中的另一个与发光器件D1的阳极连接；发光器件D1的阴极与第二电源线连接。
其中，第一电源线中传输的为第一电源信号VDD，第二电源线中传输的为第二电源信号VSS，第一电源信号VDD、第二电源信号VSS可以均为恒压信号，且第一电源信号VDD的电位高于第二电源信号VSS的电位。
其中，发光器件D1可以但不限于为OLED，也可以是mini-led或者micro-led。
在其中一个实施例中，像素电路还包括写入晶体管T2；写入晶体管T2的栅极用于接入第二控制信号；写入晶体管T2的源极/漏极中的一个用于接入数据信号data；写入晶体管T2的源极/漏极中的另一个与驱动晶体管T1的源极/漏极中的一个连接。
其中，对应像素电路中的驱动晶体管T1、初始化晶体管T4、补偿晶体管T3、第一发光控制晶体管T5、第二发光控制晶体管T6以及写入晶体管T2均为P沟道型薄膜晶体管，即对应薄膜晶体管的栅极接入低电位信号时，对应薄膜晶体管将会打开。
其中，驱动晶体管T1、第一发光控制晶体管T5、第二发光控制晶体管T6以及写入晶体管T2可以但不限于为多晶硅薄膜晶体管，具体地，还可以为低温多晶硅薄膜晶体管。
在其中一个实施例中，上述像素电路的工作过程包括以下几个阶段：
复位阶段：第一控制信号为低电位，初始化晶体管T4打开，存储电容Cst进行放电，并复位驱动晶体管T1的栅极电位。
补偿阶段：第二控制信号为低电位，写入晶体管T2、补偿晶体管T3均打开，此时驱动晶体管T1处于二极管的连接状态，数据信号data得以写入，并经过写入晶体管T2、补偿晶体管T3在a点累积，当a点电位满足驱动晶体管T1的截止条件，即Va-Vdata＝Vth，驱动晶体管T1截止，a点电位即Vdata+Vth写入至存储电容Cst中。其中，Va为a点的电位；Vdata为数据信号data的电位；Vth为驱动晶体管T1的阈值电压。
发光阶段：发光控制信号EM(N)处于低电位，第一发光控制晶体管T5、第二发光控制晶体管T6均打开，驱动晶体管T1处于导通状态，第一电源信号VDD写入至驱动晶体管T1的源极，当驱动晶体管T1处于饱和状态时，驱动晶体管T1中的电流值即源漏电流值是Vgs-Vth的函数，其中，Vgs为驱动晶体管T1的栅极与其源极之间的电位差，即驱动晶体管T1的栅极电位Vg与驱动晶体管T1的源极电位Vs之差。此时，驱动晶体管T1的栅极电位Vg为补偿阶段中写入至存储电容Cst的a点电位，驱动晶体管T1的源极电位Vs为第一电源信号VDD的电位，因此，将各对应值带入之后，驱动晶体管T1的源漏电流值即为Vdata-Vdd的函数，由此可见，驱动晶体管T1中流过的电流与其阈值电压Vth无关。
综上所述，本实施例中的像素补偿电路在补偿阶段就已经将驱动晶体管T1的阈值电压Vth提前写入到存储电容Cst中，这样即便一个像素的驱动晶体管T1的阈值电压Vth与另一像素的不同，也不会影响这两个像素发光亮度的均匀性。那么这其中最重要的一个环节就是将a点电位写入存储电容Cst，且一直在存储电容Cst中保存，直到发光阶段才被释放，这才真正的实现了补偿电路的设计意义。所以，本设计思路是把与存储电容Cst相连接且与驱动晶体管T1的栅极连接的初始化晶体管T4、补偿晶体管T3换成氧化物薄膜晶体管，就可以极大程度地降低漏电流，将补偿控制在存储电容Cst中，以避免存储电容Cst中的电位信号从初始化晶体管T4、补偿晶体管T3漏掉。
基于此，虽然低温多晶硅(LTPS，Low Temperature Poly-Silicon)薄膜晶体管、氧化物半导体(LTPO，Hybird TFT Technology contains LTPS TFT and Oxide TFT)薄膜晶体管相比较非晶硅(a-Si)薄膜晶体管而言，电子迁移率均有几十倍甚至上百倍的提升，但LTPO相比LTPS电子迁移率相对较弱，考虑到像素电路中不同TFT(Thin Film Transistor，薄膜晶体管)需要紧密配合，协同工作，通俗来讲，需要步调一致。那么初始化晶体管、补偿晶体管在极大程度上减少漏电流的同时提高电子迁移率，则可以达到最佳的驱动效果。故本方案提供一种多通道型的LTPO—TFT，在实现上述效果的同时可以提高电子迁移率。
在其中一个实施例中，本申请提供一种显示面板，其包括上述任一实施例中的薄膜晶体管，或者上述任一实施例中的像素电路。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
以上对本申请实施例所提供的薄膜晶体管、像素电路以及显示面板进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例的技术方案的范围。
Claims (10)
1.一种薄膜晶体管，其特征在于，包括：
第一有源层；
第一栅极绝缘层，所述第一栅极绝缘层形成于所述第一有源层的一侧；
第二栅极绝缘层，所述第二栅极绝缘层形成于所述第一栅极绝缘层的一侧，且远离所述第一有源层；
栅极层，所述栅极层位于所述第一栅极绝缘层与所述第二栅极绝缘层之间；
金属层，所述金属层形成于所述第二栅极绝缘层的一侧，且远离所述第一栅极绝缘层；以及
第二有源层，所述第二有源层位于所述第二栅极绝缘层与所述金属层之间，且与所述第一有源层部分连接；
其中，所述第一有源层、所述第二有源层的材料相同且均含有氧化物。
2.根据权利要求1所述的薄膜晶体管，其特征在于，所述第一有源层与所述第二有源层内包形成梯形结构，所述栅极层位于所述梯形结构的中心。
3.根据权利要求1所述的薄膜晶体管，其特征在于，所述第一有源层与所述栅极层相平行，且均为平面状结构。
4.根据权利要求3所述的薄膜晶体管，其特征在于，所述金属层包括源极和漏极；所述源极与所述第二有源层的一侧连接，所述漏极与所述第二有源层的另一侧连接。
5.根据权利要求1所述的薄膜晶体管，其特征在于，所述第二有源层为类梯形结构，所述类梯形结构的下底边未形成封口且向外侧延伸形成有第一下底子边和第二下底子边。
6.根据权利要求5所述的薄膜晶体管，其特征在于，所述第二有源层的结构与所述漏极的结构和所述源极的结构相同，且所述漏极、所述源极均为倒置的类梯形结构。
7.根据权利要求6所述的薄膜晶体管，其特征在于，所述漏极的上底边与所述第二有源层的第一下底子边连接；所述漏极的第二下底子边与所述第二有源层的上底边中的一部分连接；所述漏极的一腰与所述第二有源层的一腰连接。
8.一种像素电路，其特征在于，包括:
驱动晶体管；
存储电容，串接于第一电源线与所述驱动晶体管的栅极之间；以及
初始化晶体管，与所述驱动晶体管的栅极连接，用于根据第一控制信号复位所述驱动晶体管的栅极电位至初始信号线所具有的电位；
其中，所述初始化晶体管为如权利要求1至7中任一项所述的薄膜晶体管。
9.根据权利要求8所述的像素电路，其特征在于，所述像素电路还包括补偿晶体管；
所述补偿晶体管与所述驱动晶体管的栅极连接，用于根据第二控制信号补偿所述驱动晶体管的栅极电位；
其中，所述补偿晶体管为如权利要求1至7中任一项所述的薄膜晶体管。
10.一种显示面板，其特征在于，包括如权利要求1至7中任一项所述的薄膜晶体管，或者如权利要求8至9中任一项所述的像素电路。
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Cited By (1)
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|---|---|---|---|---|
| CN113724647A (zh) * | 2021-09-09 | 2021-11-30 | 武汉华星光电半导体显示技术有限公司 | 显示面板及显示装置 |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102386209A (zh) * | 2011-06-10 | 2012-03-21 | 友达光电股份有限公司 | 像素结构 |
| CN102651194A (zh) * | 2011-09-06 | 2012-08-29 | 京东方科技集团股份有限公司 | 电压驱动像素电路及其驱动方法、显示面板 |
| US20150161944A1 (en) * | 2013-04-24 | 2015-06-11 | Boe Technology Group Co., Ltd. | Pixel driving circuit, array substrate and display apparatus |
| CN107154407A (zh) * | 2017-05-17 | 2017-09-12 | 厦门天马微电子有限公司 | 复合薄膜晶体管器件及其制造方法、显示面板和显示装置 |
| CN107437399A (zh) * | 2017-07-25 | 2017-12-05 | 武汉华星光电半导体显示技术有限公司 | 一种像素补偿电路 |
| CN108122519A (zh) * | 2017-12-15 | 2018-06-05 | 武汉华星光电半导体显示技术有限公司 | Amoled像素修补方法 |
| CN109037343A (zh) * | 2018-06-08 | 2018-12-18 | 武汉华星光电半导体显示技术有限公司 | 一种双层沟道薄膜晶体管及其制备方法、显示面板 |
| CN110930918A (zh) * | 2019-11-19 | 2020-03-27 | 深圳市华星光电半导体显示技术有限公司 | Goa电路以及显示面板 |
-
2020
- 2020-12-09 CN CN202011445784.0A patent/CN112582465A/zh active Pending
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102386209A (zh) * | 2011-06-10 | 2012-03-21 | 友达光电股份有限公司 | 像素结构 |
| CN102651194A (zh) * | 2011-09-06 | 2012-08-29 | 京东方科技集团股份有限公司 | 电压驱动像素电路及其驱动方法、显示面板 |
| US20150161944A1 (en) * | 2013-04-24 | 2015-06-11 | Boe Technology Group Co., Ltd. | Pixel driving circuit, array substrate and display apparatus |
| CN107154407A (zh) * | 2017-05-17 | 2017-09-12 | 厦门天马微电子有限公司 | 复合薄膜晶体管器件及其制造方法、显示面板和显示装置 |
| CN107437399A (zh) * | 2017-07-25 | 2017-12-05 | 武汉华星光电半导体显示技术有限公司 | 一种像素补偿电路 |
| CN108122519A (zh) * | 2017-12-15 | 2018-06-05 | 武汉华星光电半导体显示技术有限公司 | Amoled像素修补方法 |
| CN109037343A (zh) * | 2018-06-08 | 2018-12-18 | 武汉华星光电半导体显示技术有限公司 | 一种双层沟道薄膜晶体管及其制备方法、显示面板 |
| CN110930918A (zh) * | 2019-11-19 | 2020-03-27 | 深圳市华星光电半导体显示技术有限公司 | Goa电路以及显示面板 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113724647A (zh) * | 2021-09-09 | 2021-11-30 | 武汉华星光电半导体显示技术有限公司 | 显示面板及显示装置 |
| CN113724647B (zh) * | 2021-09-09 | 2022-08-05 | 武汉华星光电半导体显示技术有限公司 | 显示面板及显示装置 |
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