KR20200036976A - 표시 장치 - Google Patents

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Abstract

일 실시예에 따른 표시 장치는 기판, 상기 기판 위에 위치하는 반도체층, 상기 반도체층 위에 위치하는 제1 게이트 전극을 포함하는 제1 트랜지스터, 상기 제1 트랜지스터와 연결되는 발광 소자, 그리고 상기 기판과 상기 반도체층 사이에 위치하는 제1층를 포함하고, 상기 반도체층은, 제1 전극, 제2 전극, 상기 제1 전극과 상기 제2 전극 사이에 위치하는 채널을 포함하고, 상기 채널은 불순물을 포함하며, 상기 제1층은 상기 제1 트랜지스터와 중첩한다.

Description

표시 장치{DISPLAY DEVICE}
본 개시는 표시 장치에 관한 것이다.
표시 장치는 이미지를 표시하는 장치로서, 최근 자발광 표시 장치로서 발광 표시 장치(light emitting diode display)가 주목 받고 있다.
발광 표시 장치는 자체 발광 특성을 가지며, 액정 표시 장치(liquid crystal display device)와 달리 별도의 광원을 필요로 하지 않으므로 두께와 무게를 줄일 수 있다. 또한, 발광 표시 장치는 낮은 소비 전력, 높은 휘도 및 높은 반응 속도 등의 고품위 특성을 나타낸다.
일반적으로 발광 표시 장치는 기판, 기판 상에 위치하는 복수의 박막 트랜지스터, 박막 트랜지스터를 구성하는 배선들 사이에 배치되는 복수의 절연층 및 박막 트랜지스터에 연결된 발광 소자를 포함한다.
본 실시예는 표시 장치의 잔상 특성 및 표시 특성을 개선하기 위한 것이다.
일 실시예에 따른 표시 장치는 기판, 상기 기판 위에 위치하는 반도체층, 상기 반도체층 위에 위치하는 제1 게이트 전극을 포함하는 제1 트랜지스터, 상기 제1 트랜지스터와 연결되는 발광 소자, 그리고 상기 기판과 상기 반도체층 사이에 위치하는 제1층를 포함하고, 상기 반도체층은, 제1 전극, 제2 전극, 상기 제1 전극과 상기 제2 전극 사이에 위치하는 채널을 포함하고, 상기 채널은 불순물을 포함하며, 상기 제1층은 상기 제1 트랜지스터와 중첩한다.
상기 제1층은 상기 제1 전극 및 상기 제2 전극 중 어느 하나와 연결될 수 있다.
상기 표시 장치는, 상기 제1 트랜지스터 위에 위치하는 절연층, 상기 절연층 위에 위치하는 데이터 연결 부재를 포함하고, 상기 데이터 연결 부재에 의해 상기 제1 전극과 상기 제1층이 연결될 수 있다.
상기 불순물은 붕소, 알루미늄, 인듐 및 갈륨 중 어느 하나를 포함할 수 있다.
상기 제1층은 도전 특성을 가지는 금속 및 금속에 준하는 도전 특성을 가지는 반도체 물질 중 어느 하나를 포함할 수 있다.
상기 반도체층은 돌기를 포함할 수 있다.
상기 채널은 공핍 영역 및 캐리어 전달 영역을 포함하고, 상기 공핍 영역은 상기 채널의 하단에 위치하며 상기 캐리어 전달 영역은 상기 채널의 상단에 위치할 수 있다.
상기 공핍 영역 및 상기 캐리어 전달 영역의 단면은 상기 기판에 대해 기울어진 형태를 가질 수 있다.
일 실시예에 따른 표시 장치는 기판, 상기 기판 위에 위치하는 반도체층, 상기 반도체층 위에 위치하는 제1 게이트 전극을 포함하는 제1 트랜지스터, 상기 제1 트랜지스터와 연결되는 발광 소자, 그리고 상기 기판과 상기 반도체층 사이에 위치하는 제1층를 포함하고, 상기 반도체층은 제1 전극, 제2 전극, 상기 제1 전극과 상기 제2 전극 사이에 위치하는 채널을 포함하며, 상기 채널은 불순물을 포함하고, 상기 제1층은 일정한 전압을 인가 받는다.
상기 제1층은 구동 전압을 인가 받을 수 있다.
상기 표시 장치는 상기 제1 게이트 전극과 중첩하는 유지선을 더 포함하고, 상기 유지선과 상기 제1층이 연결될 수 있다.
상기 유지선은 구동 전압을 인가 받을 수 있다.
상기 표시 장치는 상기 유지선과 상기 제1 게이트 전극 사이에 위치하는 게이트 절연막을 더 포함하고, 상기 유지선과 상기 제1 게이트 전극은 유지 축전기를 이룰 수 있다.
상기 표시 장치는, 상기 유지선 위에 위치하는 절연막, 그리고 상기 보호막 위에 위치하는 구동 전압선을 더 포함하며, 상기 구동 전압선은 접촉 구멍을 통해 상기 유지선과 연결될 수 있다.
상기 제1 트랜지스터와 연결된 제2 트랜지스터 및 제3 트랜지스터를 포함하고, 상기 제1층은 제3 트랜지스터와 중첩할 수 있다.
실시예들에 따르면 표시 장치의 잔상 특성 및 표시 특성이 개선될 수 있다.
도 1은 일 실시예에 따른 표시 장치의 일 화소에 대한 회로도이다.
도 2는 일 실시예에 따른 표시 장치의 일부 영역에 대한 개략적인 평면도이다.
도 3은 도 2의 III-III'선을 따라 자른 단면도이다.
도 4는 도 3의 일부 구성요소에 대한 개략적인 확대 단면도이다.
도 5는 일 실시예에 따른 표시 장치의 제조 공정 중의 개략적인 단면도이다.
도 6은 비교예에 따른 표시 장치의 제조 공정 중의 개략적인 단면도이다.
도 7은 일 실시예에 따른 표시 장치의 일 화소에 대한 회로도이다.
도 8은 일 실시예에 따른 표시 장치의 일부 영역에 대한 개략적인 평면도이다.
도 9는 도 8의 IX-IX'선을 따라 자른 단면도이다.
도 10은 비교예 및 실시예에 대한 히스테레시스(Hysteresis) 특성을 나타낸 그래프이다.
도 11은 비교예 및 실시예에 대한 잔상 특성을 나타낸 그래프이다.
도 12는 비교예 및 실시예에 대한 S-Factor를 나타낸 그래프이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
이하에서는 도 1을 참조하여 일 실시예에 따른 일 화소의 구동에 대해 설명한다. 도 1은 일 실시예에 따른 표시 장치의 일 화소에 대한 회로도이다.
도 1을 참조하면, 일 실시예에 따른 표시 장치의 화소(PX)는 복수의 신호선들(151, 152, 153, 154, 171, 172) 및 이에 연결되어 있는 복수의 트랜지스터들(T1, T2, T3, T4, T5, T6, T7), 커패시터(Cst), 그리고 적어도 하나의 발광 소자(light emitting diode)(LED)를 포함할 수 있다. 본 실시예에서는 하나의 화소(PX)가 하나의 발광 소자(LED)를 포함하는 예를 주로 하여 설명한다.
신호선(151, 152, 153, 154, 171, 172)들은 복수의 스캔선들(151, 152, 154), 제어선(153), 데이터선(171), 그리고 구동 전압선(172)을 포함할 수 있다.
스캔선들(151, 152, 154)은 각각 스캔 신호(GWn, GIn, GI(n+1))를 전달할 수 있다. 스캔 신호(GWn, GIn, GI(n+1))는 화소(PX)가 포함하는 트랜지스터(T2, T3, T4, T7)를 턴온/턴오프할 수 있는 게이트 온 전압 및 게이트 오프 전압을 전달할 수 있다.
한 화소(PX)에 연결되어 있는 스캔선들(151, 152, 154)은 스캔 신호(GWn)를 전달할 수 있는 제1 스캔선(151), 제1 스캔선(151)과 다른 타이밍에 게이트 온 전압을 가지는 스캔 신호(GIn)를 전달할 수 있는 제2 스캔선(152), 그리고 스캔 신호(GI(n+1))를 전달할 수 있는 제3 스캔선(154)을 포함할 수 있다. 제2 스캔선(152)이 제1 스캔선(151)보다 이전 타이밍에 게이트 온 전압을 전달할 수 있다. 예를 들어, 스캔 신호(GWn)가 한 프레임 동안 인가되는 스캔 신호들 중 n번째 스캔 신호(Sn)(n은 1 이상의 자연수)인 경우, 스캔 신호(GIn)는 (n-1)번째 스캔 신호(S(n-1)) 등과 같은 전단 스캔 신호일 수 있고, 스캔 신호(GI(n+1))는 n번째 스캔 신호(Sn)일 수 있다. 그러나 본 실시예는 이에 한정되는 것은 아니고, 스캔 신호(GI(n+1))는 n번째 스캔 신호(Sn)와 다른 스캔 신호일 수도 있다.
제어선(153)은 발광 제어 신호(EM)를 전달할 수 있고, 특히 화소(PX)가 포함하는 발광 소자(LED)의 발광을 제어할 수 있는 발광 제어 신호를 전달할 수 있다.
데이터선(171)은 데이터 신호(Dm)를 전달하고, 구동 전압선(172)은 구동 전압(ELVDD)을 전달할 수 있다. 데이터 신호(Dm)는 표시 장치에 입력되는 영상 신호에 따라 다른 전압 레벨을 가질 수 있고, 구동 전압(ELVDD)은 실질적으로 일정한 레벨을 가질 수 있다.
한 화소(PX)가 포함하는 복수의 트랜지스터들(T1, T2, T3, T4, T5, T6, T7)은 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)를 포함할 수 있다.
제1 스캔선(151)은 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)에 스캔 신호(GWn)를 전달할 수 있고, 제2 스캔선(152)은 제4 트랜지스터(T4)에 스캔 신호(GIn)를 전달할 수 있고, 제3 스캔선(154)은 제7 트랜지스터(T7)에 스캔 신호(GI(n+1))를 전달할 수 있으며, 제어선(153)은 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)에 발광 제어 신호(EM)를 전달할 수 있다.
제1 트랜지스터(T1)의 게이트 전극(G1)은 구동 게이트 노드(GN)를 통해 커패시터(Cst)의 일단과 연결되어 있고, 제1 트랜지스터(T1)의 제1 전극(S1)은 제5 트랜지스터(T5)를 경유하여 구동 전압선(172)과 연결되어 있고, 제1 트랜지스터(T1)의 제2 전극(D1)은 제6 트랜지스터(T6)를 경유하여 발광 소자(LED)의 애노드와 연결되어 있다. 일 실시예에 따라 제1 트랜지스터(T1)의 제1 전극(S1)은 후술할 제1층(31)과도 연결될 수 있다. 제1 트랜지스터(T1)는 제2 트랜지스터(T2)의 스위칭 동작에 따라 데이터선(171)이 전달하는 데이터 신호(Dm)를 전달받아 발광 소자(LED)에 구동 전류를 공급할 수 있다.
제2 트랜지스터(T2)의 게이트 전극(G2)은 제1 스캔선(151)과 연결되어 있고, 제2 트랜지스터(T2)의 제1 전극(S2)은 데이터선(171)과 연결되어 있으며, 제2 트랜지스터(T2)의 제2 전극(D2)은 제1 트랜지스터(T1)의 제1 전극(S1)과 연결되어 있으면서 제5 트랜지스터(T5)를 경유하여 구동 전압선(172)과 연결되어 있다. 제2 트랜지스터(T2)는 제1 스캔선(151)을 통해 전달받은 스캔 신호(GWn)에 따라 턴온되어 데이터선(171)으로부터 전달된 데이터 신호(Dm)를 제1 트랜지스터(T1)의 제1 전극(S1)으로 전달할 수 있다.
제3 트랜지스터(T3)의 게이트 전극(G3)은 제1 스캔선(151)에 연결되어 있고, 제3 트랜지스터(T3)의 제1 전극(S3)은 제1 트랜지스터(T1)의 제2 전극(D1)과 연결되어 있으면서 제6 트랜지스터(T6)를 경유하여 발광 소자(LED)의 애노드와 연결되어 있다. 제3 트랜지스터(T3)의 제2 전극(D3)은 제4 트랜지스터(T4)의 제2 전극(D4), 커패시터(Cst)의 일단 및 제1 트랜지스터(T1)의 게이트 전극(G1)에 연결되어 있다. 제3 트랜지스터(T3)는 제1 스캔선(151)을 통해 전달받은 스캔 신호(GWn)에 따라 턴온되어 제1 트랜지스터(T1)의 게이트 전극(G1)과 제2 전극(D1)을 서로 연결하여 제1 트랜지스터(T1)를 다이오드 연결시킬 수 있다.
제4 트랜지스터(T4)의 게이트 전극(G4)은 제2 스캔선(152)과 연결되어 있고, 제4 트랜지스터(T4)의 제1 전극(S4)은 초기화 전압(Vint) 단자와 연결되어 있으며, 제4 트랜지스터(T4)의 제2 전극(D4)은 제3 트랜지스터(T3)의 제2 전극(D3)을 거쳐 커패시터(Cst)의 일단 및 제1 트랜지스터(T1)의 게이트 전극(G1)에 연결되어 있다. 제4 트랜지스터(T4)는 제2 스캔선(152)을 통해 전달받은 스캔 신호(GIn)에 따라 턴온되어 초기화 전압(Vint)을 제1 트랜지스터(T1)의 게이트 전극(G1)에 전달하여 제1 트랜지스터(T1)의 게이트 전극(G1)의 전압을 초기화시키는 초기화 동작을 수행할 수 있다.
제5 트랜지스터(T5)의 게이트 전극(G5)은 제어선(153)과 연결되어 있으며, 제5 트랜지스터(T5)의 제1 전극(S5)은 구동 전압선(172)과 연결되어 있고, 제5 트랜지스터(T5)의 제2 전극(D5)은 제1 트랜지스터(T1)의 제1 전극(S1) 및 제2 트랜지스터(T2)의 제2 전극(D2)에 연결되어 있다.
제6 트랜지스터(T6)의 게이트 전극(G6)은 제어선(153)과 연결되어 있으며, 제6 트랜지스터(T6)의 제1 전극(S6)은 제1 트랜지스터(T1)의 제2 전극(D1) 및 제3 트랜지스터(T3)의 제1 전극(S3)과 연결되어 있고, 제6 트랜지스터(T6)의 제2 전극(D6)은 발광 소자(LED)의 애노드와 전기적으로 연결되어 있다. 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)는 제어선(153)을 통해 전달받은 발광 제어 신호(EM)에 따라 동시에 턴온되고 이를 통해 구동 전압(ELVDD)이 다이오드 연결된 제1 트랜지스터(T1)를 통해 보상되어 발광 소자(LED)에 전달될 수 있다.
제7 트랜지스터(T7)의 게이트 전극(G7)은 제3 스캔선(154)과 연결되어 있고, 제7 트랜지스터(T7)의 제1 전극(S7)은 제6 트랜지스터(T6)의 제2 전극(D6) 및 발광 소자(LED)의 애노드에 연결되어 있고, 제7 트랜지스터(T7)의 제2 전극(D7)은 초기화 전압(Vint) 단자 및 제4 트랜지스터(T4)의 제1 전극(S4)에 연결되어 있다.
트랜지스터들(T1, T2, T3, T4, T5, T6, T7)은 PMOS 등의 P형 채널 트랜지스터일 수 있으나 이에 한정되는 것은 아니고, 트랜지스터(T1, T2, T3, T4, T5, T6, T7) 중 적어도 하나가 N형 채널 트랜지스터일 수도 있다. 또한, 앞에서 설명한 제1 전극 제2 전극은 채널의 양쪽에 위치하는 두 전극을 구분하기 위한 것으로 용어가 서로 바뀔 수도 있다.
커패시터(Cst)의 일단(E2)은 앞에서 설명한 바와 같이 제1 트랜지스터(T1)의 게이트 전극(G1)과 연결되어 있고, 타단(E1)은 구동 전압선(172)과 연결되어 있다. 발광 소자(LED)의 캐소드는 공통 전압(ELVSS)을 전달하는 공통 전압(ELVSS) 단자와 연결되어 있다.
일 실시예에 따른 화소(PX)의 구조는 도 1에 도시한 구조에 한정되는 것은 아니고 일 화소(PX)가 포함하는 트랜지스터의 수와 커패시터의 수 및 연결 관계는 다양하게 변형 가능하다.
일 실시예에 따른 표시 장치의 화소(PX)는 트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 중 적어도 하나와 평면상 중첩하는 제1층(31)을 더 포함한다. 일 예로 제1층(31)은 제1 트랜지스터(T1)와 중첩할 수 있다. 특히 제1층(31)은 제1 트랜지스터(T1)의 채널과 중첩할 수 있다.
도 1은 일 화소에 대한 회로도이나 이해를 돕기 위해 제1 트랜지스터(T1)와 중첩하는 제1층(31)을 점선으로 표시하였다.
제1층(31)은 제1 전극(S1)과 전기적으로 연결되어 제1 전극(S1)과 동일한 전압을 인가 받을 수 있다. 제1층(31)은 차광층으로 기능할 뿐만 아니라 듀얼 게이트 구조의 바텀 게이트로 작용할 수도 있다. 제1층(31)에 의해 제1 트랜지스터(T1)는 바텀 게이트 구조를 가짐으로써 트랜지스터의 신뢰성이 향상되어 누설 전류가 감소하고 구동 능력이 강해져 표시 장치의 소비 전력이 감소될 수 있다.
이하에서는 도 1에 도 2 내지 도 3을 참조하여 일 실시예에 따른 표시 장치의 적층 구조에 대해 설명한다. 도 2는 일 실시예에 따른 표시 장치의 일부 영역에 대한 개략적인 평면도이고, 도 3는 도 2의 III-III'선을 따라 자른 단면도이다.
우선 도 1에 도 2를 참고하면, 일 실시예에 따른 표시 장치는 제1 방향(d1)을 따라 연장되고 스캔 신호(Sn)를 전달하는 스캔선(151), 전단 스캔 신호(Sn-1)를 전달하는 전단 스캔선(152), 발광 제어 신호(EM)를 전달하는 발광 제어선(153) 및 초기화 전압(Vint)을 전달하는 초기화 전압선(127)을 포함한다. 바이패스 신호(GB)는 전단 스캔선(152)을 통해 전달된다.
발광 표시 장치는 제1 방향(d1)과 직교하는 제2 방향(d2)을 따라 연장되며 데이터 전압(Dm)을 전달하는 데이터선(171) 및 구동 전압(ELVDD)을 전달하는 구동 전압선(172)을 포함한다.
발광 표시 장치는 구동 트랜지스터인 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7), 유지 축전기(Cst) 및 발광 소자(LED)를 포함한다.
반도체층(130)은 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7) 각각의 채널(C1, C2, C3, C4, C5, C6, C7)을 포함할 수 있다. 채널(C1, C2, C3, C4, C5, C6, C7)은 반도체층(130)의 일부 영역일 수 있다. 채널(C1, C2, C3, C4, C5, C6, C7)은 반도체층(130)에서 제1 전극(S1, S2, S3, S4, S5, S6, S7)과 제2 전극(D1, D2, D3, D4, D5, D6, D7) 사이의 영역을 나타낼 수 있다.
복수의 트랜지스터(T1, T2, T3, T4, T5, T6, T7)의 제1 전극(S1, S2, S3, S4, S5, S6, S7) 및 제2 전극(D1, D2, D3, D4, D5, D6, D7)도 반도체층(130) 내에 위치한다. 제1 전극(S1, S2, S3, S4, S5, S6, S7) 및 제2 전극(D1, D2, D3, D4, D5, D6, D7)은 반도체층(130)의 일부 영역을 지칭할 수 있다. 전술한 채널(C1, C2, C3, C4, C5, C6, C7)을 중심으로 양 옆에 제1 전극(S1, S2, S3, S4, S5, S6, S7) 및 제2 전극(D1, D2, D3, D4, D5, D6, D7)이 위치할 수 있다.
채널(C1, C2, C3, C4, C5, C6, C7)은 구체적으로 반도체층(130)에서 반도체층(130)과 제1 게이트 전극(155)이 중첩하는 영역(C1)을 포함하고, 반도체층(130)과 스캔선(151)이 중첩하는 영역(C2, C3), 반도체층(130)과 전단 스캔선(152)이 중첩하는 영역(C4, C7), 반도체층(130)과 발광 제어선(153)이 중첩하는 영역(C5, C6)을 포함할 수 있다.
반도체층(130; 도 2에서 음영이 추가된 부분)은 다양한 형상으로 굴곡되어 형성될 수 있다. 반도체층(130)은 폴리 실리콘 같은 다결정 반도체 또는 산화물 반도체를 포함할 수 있다.
반도체층(130)은 n형 불순물 또는 p형 불순물로 채널 도핑이 되어 있는 채널(C1, C2, C3, C4, C5, C6, C7)과, 채널(C1, C2, C3, C4, C5, C6, C7)의 양측에 위치하며 채널(C1, C2, C3, C4, C5, C6, C7)에 도핑된 불순물보다 도핑 농도가 높은 제1 도핑 영역 및 제2 도핑 영역을 포함한다. 제1 도핑 영역 및 제2 도핑 영역은 각각 복수의 트랜지스터(T1, T2, T3, T4, T5, T6, T7)의 제1 전극(S1, S2, S3, S4, S5, S6, S7) 및 제2 전극(D1, D2, D3, D4, D5, D6, D7)에 대응한다. 제1 도핑 영역 및 제2 도핑 영역 중 하나가 소스 영역이면, 나머지 하나는 드레인 영역일 수 있다. 또한, 반도체층(130)에서 서로 다른 트랜지스터의 제1 전극과 제2 전극의 사이 영역도 도핑되어 두 트랜지스터가 서로 전기적으로 연결될 수 있다.
채널(C1, C2, C3, C4, C5, C6, C7)에 도핑되는 불순물은 일 예로, 인(P), 비소(As), 안티몬(Sb)이거나 붕소(B), 알루미늄(Al), 인듐(In) 또는 갈륨(Ga)일 수 있다. 상기 불순물이 인, 비소, 안티몬 등을 포함하는 경우 트랜지스터는 전자가 캐리어인 n형 TFT일 수 있으며, 불순물이 붕소, 알루미늄, 인듐 또는 갈륨을 포함하는 경우 트랜지스터는 정공이 캐리어인 p형 TFT일 수 있다.
복수의 트랜지스터(T1, T2, T3, T4, T5, T6, T7)의 채널 각각은 각 트랜지스터(T1, T2, T3, T4, T5, T6, T7)의 게이트 전극과 중첩하고, 각 트랜지스터(T1, T2, T3, T4, T5, T6, T7)의 제1 전극(S1, S2, S3, S4, S5, S6, S7)과 제2 전극(D1, D2, D3, D4, D5, D6, D7) 사이에 위치한다. 복수의 트랜지스터(T1, T2, T3, T4, T5, T6, T7)는 실질적으로 동일한 적층 구조를 가질 수 있다. 이하에서는 구동 트랜지스터(T1)를 위주로 상세하게 설명하고, 나머지 트랜지스터(T2, T3, T4, T5, T6, T7)는 간략하게 설명한다.
구동 트랜지스터인 제1 트랜지스터(T1)는 제1 게이트 전극(155), 제1 전극(S1), 제2 전극(D1) 및 제1 전극(S1)과 제2 전극(D1) 사이에 위치하는 채널(C1)을 포함한다. 구동 트랜지스터(T1)의 채널(C1)은 제1 전극(S1)과 제2 전극(D1) 사이이며, 제1 게이트 전극(155)과 평면상 중첩한다. 채널(C1)은 굴곡되어 있는데, 이는 제한된 영역 내에서 채널(C1)의 길이를 길게 형성하기 위함이다. 채널(C1)의 길이가 길어짐에 따라 구동 트랜지스터(T1)의 제1 게이트 전극(155)에 인가되는 게이트 전압(Vg)의 구동 범위(driving range)가 넓어지며, 게이트 전압(Vg)에 따라 구동 전류(Id)가 일정하게 증가하게 된다. 그 결과, 게이트 전압(Vg)의 크기를 변화시켜 발광 소자(LED)에서 방출되는 광의 계조를 보다 세밀하게 제어할 수 있으며, 발광 표시 장치의 표시 품질도 향상시킬 수 있다. 또한, 채널이 한 방향으로 연장되지 않고 여러 방향으로 연장되므로, 제조 공정에서 방향성에 따른 영향이 상쇄되어 공정 산포 영향이 줄어드는 장점도 있다. 따라서 공정 산포로 인해 구동 트랜지스터(T1)의 특성이 표시 장치의 영역에 따라 달라짐으로 인해 발생할 수 있는 얼룩 불량(예컨대, 동일한 데이터 전압(Dm)이 인가되더라도 화소에 따라 휘도 차가 발생) 같은 화질 저하를 방지할 수 있다. 이러한 채널의 형상은 도시된 형태에 제한되지 않고 다양할 수 있다.
제1 게이트 전극(155)은 제1 트랜지스터(T1)의 채널(C1)과 평면상 중첩한다. 제1 전극(S1) 및 제2 전극(D1)은 채널(C1)의 양측에 각각 위치한다. 제1 게이트 전극(155)의 위에는 유지선(126)의 확장된 부분이 절연되어 위치한다. 유지선(126)의 확장된 부분은 게이트 전극(155)과 제2 게이트 절연막(142)을 사이에 두고 평면상 중첩하여 유지 축전기(Cst)를 구성한다. 유지선(126)의 확장된 부분은 유지 축전기(Cst)의 제1 유지 전극(도 1의 E1)이며, 제1 게이트 전극(155)은 제2 유지 전극(도 1의 E2)을 이룬다. 유지선(126)의 확장된 부분은 제1 게이트 전극(155)이 제1 데이터 연결 부재(71)와 연결될 수 있도록 개구부(56)를 가진다. 개구부(56) 내에서 제1 게이트 전극(155)의 상부면과 제1 데이터 연결 부재(71)가 접촉 구멍(61)을 통하여 전기적으로 연결된다. 제1 데이터 연결 부재(71)는 제3 트랜지스터(T3)의 제2 전극(D3)과 연결되어 구동 트랜지스터(T1)의 게이트 전극(155)과 제3 트랜지스터(T3)의 제2 전극(D3)을 연결시킨다. 후술할 제1층(31)은 제1 트랜지스터(T1)와 중첩할 수 있다.
제2 트랜지스터(T2)의 게이트 전극은 스캔선(151)의 일부일 수 있다. 제2 트랜지스터(T2)의 제1 전극(S2)에는 데이터선(171)이 접촉 구멍(62)을 통해 연결되어 있다. 제1 전극(S2) 및 제2 전극(D2)은 반도체층(130)의 일부 영역일 수 있다. 제2 트랜지스터(T2)의 채널(C2)은 반도체층(130) 내에서 제1 전극(S2)과 제2 전극(D2) 사이에 위치할 수 있다.
제3 트랜지스터(T3)는 서로 인접하는 두 개의 트랜지스터로 구성될 수 있다. 도 2의 화소(PX) 내에는 C3 표시가 반도체층(130)이 꺾이는 부분을 기준으로 좌측 및 아래측에 도시되어 있다. 이 두 부분이 각각 제3 트랜지스터(T3)의 채널(C3) 역할을 수행한다. 하나의 제3 트랜지스터(T3)의 제1 전극(S3)이 다른 하나의 제3 트랜지스터(T3)의 제2 전극(D3)과 연결되는 구조를 가진다. 두 트랜지스터(T3)의 게이트 전극은 스캔선(151)의 일부 또는 스캔선(151)에서 상측으로 돌출된 부분일 수 있다. 이와 같은 구조를 듀얼 게이트(dual gate) 구조라 할 수 있으며, 누설 전류가 흐르는 것을 차단하는 역할을 수행할 수 있다. 제3 트랜지스터(T3)의 제1 전극(S3)은 제6 트랜지스터(T6)의 제1 전극(S6) 및 구동 트랜지스터(T1)의 제2 전극(D1)과 연결되어 있다. 제3 트랜지스터(T3)의 제2 전극(D3)은 접촉 구멍(63)을 통해 제1 데이터 연결 부재(71)와 연결되어 있다.
제4 트랜지스터(T4)도 두 개의 제4 트랜지스터(T4)로 이루어져 있으며, 두 개의 제4 트랜지스터(T4)는 전단 스캔선(152)과 반도체층(130)이 만나는 부분에 형성되어 있다. 제4 트랜지스터(T4)의 게이트 전극은 전단 스캔선(152)의 일부일 수 있다. 하나의 제4 트랜지스터(T4)의 제1 전극(S4)이 다른 하나의 제3 트랜지스터(T3)의 제2 전극(D4)과 연결되는 구조를 가진다. 이와 같은 구조를 듀얼 게이트(dual gate) 구조라 할 수 있으며, 누설 전류를 차단하는 역할을 수행할 수 있다. 제4 트랜지스터(T4)의 제1 전극(S4)에는 제2 데이터 연결 부재(72)가 접촉 구멍(65)을 통해 연결되어 있으며, 제4 트랜지스터(T4)의 제2 전극(D2)에는 제1 데이터 연결 부재(71)가 접촉 구멍(63)을 통해 연결되어 있다.
이와 같이, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)로 듀얼 게이트 구조를 사용함으로써, 오프 상태에서 채널의 전자 이동 경로를 차단하여 누설 전류가 발생하는 것을 효과적으로 방지할 수 있다.
제5 트랜지스터(T5)의 게이트 전극은 발광 제어선(153)의 일부일 수 있다. 제5 트랜지스터(T5)의 제1 전극(S5)에는 구동 전압선(172)이 접촉 구멍(67)을 통해 연결되어 있으며, 제2 전극(D5)는 반도체층(130)을 통하여 구동 트랜지스터(T1)의 제1 전극(S1)과 연결되어 있다.
제6 트랜지스터(T6)의 게이트 전극은 발광 제어선(153)의 일부일 수 있다. 제6 트랜지스터(T6)의 제2 전극(D6)에는 제3 데이터 연결 부재(73)가 접촉 구멍(69)을 통해 연결되어 있으며, 제1 전극(S6)은 반도체층(130)을 통하여 구동 트랜지스터의 제2 전극(D1)과 연결되어 있다.
제7 트랜지스터(T7)의 게이트 전극은 전단 스캔선(152)의 일부일 수 있다. 제7 트랜지스터(T7)의 제1 전극(S7)은 제6 트랜지스터(T6)의 제2 전극(D6)과 연결되고, 제2 전극(D7)은 제4 트랜지스터(T4)의 제1 전극(S4)과 연결되어 있다.
유지 축전기(Cst)는 제2 게이트 절연막(142)을 사이에 두고 중첩하는 제1 유지 전극(E1)과 제2 유지 전극(E2)을 포함한다. 제2 유지 전극(E2)은 구동 트랜지스터(T1)의 제1 게이트 전극(155)에 해당하고, 제1 유지 전극(E1)은 유지선(126)의 확장된 부분일 수 있다. 여기서, 제2 게이트 절연막(142)은 유전체가 되며, 유지 축전기(Cst)에서 축전된 전하와 제1 및 제2 유지 전극들(E1, E2) 사이의 전압에 의해 정전 용량(capacitance)이 결정된다. 제1 게이트 전극(155)을 제2 유지 전극(E2)으로 사용함으로써, 화소 내에서 큰 면적을 차지하는 구동 트랜지스터(T1)의 채널에 의해 좁아진 공간에서 유지 축전기(Cst)를 형성할 수 있는 공간을 확보할 수 있다.
제1 유지 전극(E1, 126)에는 구동 전압선(172)이 접촉 구멍(68)을 통해 연결되어 있다. 따라서 유지 축전기(Cst)는 구동 전압선(172)을 통해 제1 유지 전극(E1)에 전달된 구동 전압(ELVDD)과 게이트 전극(155)의 게이트 전압(Vg) 간의 차에 대응하는 전하를 저장한다.
제2 데이터 연결 부재(72)는 접촉 구멍(64)을 통해 초기화 전압선(127)과 연결되어 있다. 제3 데이터 연결 부재(73)에는 후술할 화소 전극이 접촉 구멍(81)을 통해 연결될 수 있다.
제3 트랜지스터(T3)의 듀얼 게이트 전극 사이에는 기생 축전기 제어 패턴(79)이 위치할 수 있다. 화소 내에는 기생 축전기가 존재하는데, 기생 축전기에 인가되는 전압이 변하면 화질 특성이 바뀔 수 있다. 기생 축전기 제어 패턴(79)에는 구동 전압선(172)이 접촉 구멍(66)을 통해 연결되어 있다. 이로 인해, 기생 축전기에 일정한 직류 전압인 구동 전압(ELVDD)을 인가됨으로써 화질 특성이 바뀌는 것을 방지할 수 있다. 기생 축전기 제어 패턴(79)은 도시된 것과 다른 영역에 위치할 수도 있고, 구동 전압(ELVDD) 외의 전압이 인가될 수도 있다.
제1 데이터 연결 부재(71)의 일단은 접촉 구멍(61)을 통하여 게이트 전극(155)과 연결되어 있으며, 타단은 접촉 구멍(63)을 통해 제3 트랜지스터(T3)의 제2 전극(D3) 및 제4 트랜지스터(T4)의 제2 전극(D4)과 연결되어 있다.
제2 데이터 연결 부재(72)의 일단은 접촉 구멍(65)을 통해 제4 트랜지스터(T4)의 제1 전극(S4)과 연결되어 있고, 타단은 접촉 구멍(64)을 통해 초기화 전압선(127)에 연결되어 있다.
제3 데이터 연결 부재(73)는 접촉 구멍(69)을 통해 제6 트랜지스터(T6)의 제2 전극(D6)과 연결되어 있다.
제4 데이터 연결 부재(74)는 접촉 구멍(A)을 통해 제1 트랜지스터(T1)의 제1 전극(S1)으로부터 연장된 반도체층(130)과 연결되고, 접촉 구멍(B)을 통해 제1층(31)과 연결될 수 있다.
이하에서는 도 2에 도 3을 추가적으로 참고하여 일 실시예에 따른 표시 장치의 단면상 구조에 대해 적층 순서에 따라 설명한다. 도 2에서 설명한 내용과 동일한 내용에 대한 설명은 생략하기로 한다.
일 실시예에 따른 표시 장치는 기판(110)을 포함한다. 기판(110)은 플라스틱층 및 배리어층을 포함할 수 있다. 플라스틱층과 배리어층은 교번하여 적층된 형태를 가질 수 있다.
플라스틱층은 폴리에테르술폰(PES, polyethersulphone), 폴리아크릴레이트(PAR, polyacrylate), 폴리에테르 이미드(PEI, polyetherimide), 폴리에틸렌 나프탈레이트(PEN, polyethyelenen napthalate), 폴리에틸렌 테레프탈레이드(PET, polyethyeleneterepthalate), 폴리페닐렌설파이드(polyphenylene sulfide: PPS), 폴리아릴레이트(polyallylate), 폴리이미드(polyimide: PI), 폴리카보네이트(PC), 폴리아릴렌에테르술폰(poly(aryleneether sulfone)) 및 이들의 조합으로 이루어진 그룹에서 선택된 어느 하나를 포함할 수 있다
배리어층은 산화규소, 질화규소 및 산화알루미늄 중 적어도 하나를 포함할 수 있으며, 이에 제한되지 않고 어떠한 무기 물질도 포함할 수 있다.
기판(110) 위에는 제1 버퍼층(111)이 위치한다. 제1 버퍼층(111)은 산화규소, 질화규소, 산화알루미늄 등의 무기 절연 물질을 포함하거나 폴리이미드 아크릴 등의 유기 절연 물질을 포함할 수 있다.
제1 버퍼층(111)은 불순물이 트랜지스터로 유입되는 것을 방지하고 기판(110) 일면을 평탄하게 할 수 있다. 실시예에 따라 제1 버퍼층(111)은 생략될 수 있다.
제1 버퍼층(111) 위에 제1층(31)이 위치한다. 제1층(31)은 도전성을 가질 수 있다. 제1층(31)은 도전성을 가지는 금속, 또는 이에 준하는 도전 특성을 가지는 반도체 물질을 포함할 수 있다. 상기 금속은 일 예로 몰리브덴, 크롬, 탄탈륨, 티타늄, 구리 또는 이들의 합금 등을 포함할 수 있다. 제1층(31)은 단일막이거나 다중막일 수 있다.
제1층(31)은 실시예에 따라 제1 트랜지스터(T1), 특히 제1 트랜지스터(T1)의 채널(C1)과 중첩할 수 있다. 제1층(31)은 제1 트랜지스터(T1)의 채널(C1)뿐만 아니라 채널(C1) 양 옆에 위치하는 제1 전극(S1) 및 제2 전극(D1)과도 중첩할 수 있다.
제1층(31)은 평면상 게이트 전극(155)과 완전히 중첩할 수 있으며 다른 층과 연결되기 위해 돌출된 영역을 포함할 수 있다. 제1층(31)은 제1 트랜지스터(T1)와 중첩하는 어떠한 형태로 가질 수 있으며 전술한 내용에 제한되는 것은 이다.
제1층(31)은 제1 트랜지스터(T1)에 광이 도달하는 것을 막아 누설 전류와 같은 트랜지스터의 채널 특성 저하를 방지할 수 있다. 또한 제1층(31)은 소정의 전압을 인가 받아 제1 트랜지스터(T1)의 바텀 게이트로 작용할 수도 있다. 제1층(31)에 의해 바텀 게이트 구조를 형성함으로써 트랜지스터의 신뢰성이 향상되어 누설 전류가 감소하고 구동 능력이 강해져 표시 장치의 소비 전력이 감소될 수 있다.
제1층(31) 위에 제2 버퍼층(112)이 위치한다. 제2 버퍼층(112)은 산화규소, 질화규소, 산화알루미늄 등의 무기 절연 물질을 포함하거나 폴리이미드 아크릴 등의 유기 절연 물질을 포함할 수 있다.
제2 버퍼층(112) 위에는 복수의 트랜지스터(T1, T2, T3, T4, T5, T6, T7)의 채널(C1, C2, C3, C4, C5, C6, C7), 제1 전극(S1, S2, S3, S4, S5, S6, S7) 및 제2 전극(D1, D2, D3, D4, D5, D6, D7)을 포함하는 반도체층(130)이 위치한다. 구체적인 내용은 전술한 바 여기서는 생략하기로 한다.
반도체층(130)의 일부는 제1층(31)과 연결될 수 있다. 일 예로 제1 트랜지스터(T1)의 제1 전극(S1)은 제1 방향(d1)으로 연장되는 영역을 포함하고, 상기 영역과 제1층(31)이 전기적으로 연결될 수 있다. 제1 트랜지스터(T1)의 제1 전극(S1)으로부터 연장된 상기 영역은 제1 전극(S1)과 동일한 전압을 인가 받을 수 있다.
반도체층(130) 위에는 이를 덮는 제1 게이트 절연막(141)이 위치한다. 제1 게이트 절연막(141) 위에는 제1 게이트 전극(155), 스캔선(151), 전단 스캔선(152) 및 발광 제어선(153)을 포함하는 제1 게이트 도전체가 위치한다.
제1 게이트 도전체 위에는 이를 덮는 제2 게이트 절연막(142)이 위치한다. 제1 게이트 절연막(141) 및 제2 게이트 절연막(142)은 질화규소, 산화규소, 및 산화알루미늄 등과 같은 무기 절연 물질 또는 유기 절연 물질을 포함할 수 있다.
제2 게이트 절연막(142) 위에는 개구부(56)를 포함하는 유지선(126), 초기화 전압선(127) 및 기생 축전기 제어 패턴(79)을 포함하는 제2 게이트 도전체가 위치한다.
제2 게이트 도전체 위에는 제2 게이트 도전체를 덮는 제1 절연막(160)이 위치한다. 제1 절연막(160)은 질화규소, 산화규소, 및 산화알루미늄 등의 무기 절연 물질을 포함하거나 유기 절연 물질을 포함할 수 있다.
제1 절연막(160) 위에는 데이터선(171), 구동 전압선(172), 제1 데이터 연결 부재(71), 제2 데이터 연결 부재(72), 제3 데이터 연결 부재(73) 및 제4 데이터 연결 부재(74)를 포함하는 데이터 도전체가 위치한다.
일 실시예에 따라 제4 데이터 연결 부재(74)는 접촉 구멍(A)을 통해 반도체층(130)의 일부와 연결될 수 있다. 특히 도 2를 참조하면 제4 데이터 연결 부재(74)는 제1 트랜지스터(T1)의 제1 전극(S1)의 끝단으로부터 제1 방향(d1)으로 연장된 반도체층(130)과 연결될 수 있다.
또한 제4 데이터 연결 부재(74)는 접촉 구멍(B)을 통해 제1층(31)과 연결될 수 있다. 제1층(31)과 반도체층(130)은 제4 데이터 연결 부재(74)를 통해 서로 연결될 수 있다.
제1층(31)은 반도체층(130)에 인가되는 전압, 일 예로 제1 전극(S1)에 인가되는 전압을 제4 데이터 연결 부재(74)를 통해 전달받을 수 있다.
데이터 도전체 위에는 이를 덮는 제2 절연막(180)이 위치한다. 제2 절연막(180)은 평탄화막일 수 있으며, 유기 절연 물질 또는 무기 절연 물질을 포함할 수 있다.
제2 절연막(180) 위에는 화소 전극(191)이 위치한다. 화소 전극(191)은 도 2에 도시된 바와 같은 접촉 구멍(81)을 통하여 제3 데이터 연결 부재(73)와 연결되어 있다.
제2 절연막(180) 및 화소 전극(191) 위에는 격벽(360)이 위치한다. 격벽(360)은 화소 전극(191)과 중첩하는 개구부(361)를 가진다. 개구부(361)에 발광층(370)이 위치한다. 발광층(370) 및 격벽(360) 위에 기판(110) 전면과 중첩하는 공통 전극(270)이 위치한다. 화소 전극(191), 발광층(370) 및 공통 전극(270)은 발광 소자(LED)를 이룬다.
실시예에 따라서는 화소 전극이 정공 주입 전극인 애노드일 수 있고, 공통 전극이 전자 주입 전극인 캐소드일 수 있다. 이와 반대로, 화소 전극이 캐소드일 수 있고, 공통 전극이 애노드일 수도 있다. 화소 전극 및 공통 전극으로부터 각각 정공과 전자가 발광층 내부로 주입되면, 주입된 정공과 전자가 결합한 엑시톤이 여기 상태로부터 기저 상태로 떨어질 때 발광하게 된다.
공통 전극(270) 위에는 발광 소자(LED)를 보호하는 봉지층(400)이 위치한다. 봉지층(400)은 도시된 바와 같이 공통 전극(270)과 접할 수 있고, 실시예에 따라 공통 전극(270)과 이격되어 있을 수도 있다.
봉지층(400)은 무기막과 유기막이 적층된 박막 봉지층일 수 있으며, 무기막, 유기막, 무기막으로 구성된 3중층을 포함할 수 있다. 실시예에 따라 공통 전극(270)과 봉지층(400) 사이에는 캐핑층 및 기능층이 위치할 수도 있다.
이하에서는 도 4를 참조하여 일 실시예에 따른 반도체층(130)에 대해 보다 구체적으로 설명한다. 도 4는 도 3의 일부 구성요소에 대한 개략적인 확대 단면도이다.
우선 도 4를 참조하면, 제1층(31)과 중첩하는 반도체층(130)의 채널(C1)은 공핍 영역(R1) 및 캐리어 전달 영역(R2)을 포함할 수 있다. 공핍 영역(R1)은 반도체층(130)의 하단부에 위치할 수 있으며, 캐리어 전달 영역(R2)은 반도체층(130)의 상단부에 위치할 수 있다.
공핍 영역(R1)은 상대적으로 캐리어의 전달이 이루어지지 않는 영역이며, 캐리어 전달 영역(R2)은 상대적으로 캐리어의 전달이 활발하게 이루어지는 영역을 지칭할 수 있다.
공핍 영역(R1) 및 캐리어 전달 영역(R2)의 단면은 기판(110)을 향해 기울어진 형태를 가질 수 있다. 공핍 영역(R1)의 두께는 상이할 수 있다. 일 예로 제1 전극(S1)에 가까운 공핍 영역(R1)은 얇고, 제2 전극(D1)에 가까운 공핍 영역(R1)은 두꺼울 수 있다. 캐리어 전달 영역(R2)의 두께는 상이할 수 있다. 일 예로 제1 전극(S1)에 가까운 캐리어 전달 영역(R2)은 두껍고, 제2 전극(D1)에 가까운 캐리어 전달 영역(R2)은 얇을 수 있다.
반도체층(130)에서 공핍 영역(R1)이 차지하는 면적이 증가할수록 반도체층(130)의 채널(C1)에서 캐리어가 이동 가능한 면적이 감소된다. 이때 채널(C1) 상에 트랩되는 캐리어의 수가 감소하며 제1 전극(S1)에서 제2 전극(D1)으로 이동하는 단위 면적 당 캐리어 수가 증가할 수 있다. 즉, 캐리어 전달 효과가 향상될 수 있다.
또한 제1층(31)에 소정의 전압이 걸리면, 제1층(31)은 반도체층(130)이 가지는 제1 전극(S1) 및 제2 전극(D1)과 전기장을 형성하고, 이를 통해 누설 전류를 감소시킬 수 있다.
이하에서는 도 5 및 도 6을 참조하여 일 실시예에 따른 반도체층의 제조 방법에 대해 설명한다. 도 5는 일 실시예에 따른 표시 장치의 제조 공정 중의 개략적인 단면도이고, 도 6은 비교예에 따른 표시 장치의 제조 공정 중의 개략적인 단면도이다.
도 5를 참조하면 제2 버퍼층(112) 상에 비정질 실리콘층(a-Si)을 형성한다.
일 실시예에 따른 채널은 불순물을 포함하므로, 비정질 실리콘층(a-Si) 상에 불순물 도핑 공정을 실시할 수 있다.
비정질 실리콘층(a-Si)에 도핑되는 불순물은 일 예로, 인(P), 비소(As), 안티몬(Sb)이거나 붕소(B), 알루미늄(Al), 인듐(In) 또는 갈륨(Ga)일 수 있다. 상기 불순물이 인, 비소, 안티몬 등을 포함하는 경우 트랜지스터는 전자가 캐리어인 n형 TFT일 수 있으며, 불순물이 붕소, 알루미늄, 인듐 또는 갈륨을 포함하는 경우 트랜지스터는 정공이 캐리어인 p형 TFT일 수 있다.
이후 불순물이 도핑된 비정질 실리콘층(a-Si)에 레이저를 조사하여 결정화 공정을 진행한다. 레이저의 종류는 엑시머 레이저일 수 있다. 엑시머 레이저는 ArF, KrF, XeCl 등 엑시머로 불리우는 분자를 이용한 기체 레이저로 단파장이며 고출력일 수 있다.
불순물을 도핑하는 과정에서 비정질 실리콘층(a-Si)의 일면은 손상될 수 있다. 그러나 불순물을 도핑한 이후 레이저 결정화 공정을 실시함으로써 결정화 공정에 의해 반도체층이 포함하는 결함(defect)이 치유될 수 있다. 또한 불순물들이 반도체층 상에 안정적으로 주입된 상태에서 결정화 공정이 실시되므로 반도체층이 포함하는 캐리어 농도가 증가될 수 있으며, 이에 따라 반도체층 성질이 향상될 수 있다.
비교예에 따른 도 6을 설명하면, 비정질 실리콘층을 형성한 이후 레이저 결정화 공정을 진행하여 다결정 실리콘층(p-Si)을 형성한다. 이후 다결정 실리콘층(p-Si) 상에 불순물 도핑 공정을 실시한다. 이러한 불순물 도핑 공정에 따르면 반도체층의 표면 손상이 발생하여 반도체층의 신뢰성이 저하되는 문제가 있을 수 있다.
이하에서는 도 7을 참조하여 일 실시예에 따른 일 화소의 구동에 대해 설명한다. 도 7은 일 실시예에 따른 표시 장치의 일 화소에 대한 회로도이다. 앞서 설명한 구성요소와 동일 유사한 구성에 대한 설명은 생략하기로 한다.
일 실시예에 따른 제1층(31)은 일정 전압을 인가 받을 수 있으며, 일 예로 구동 전압(ELVDD)을 전달받을 수 있다.
제1층(31)은 중첩하는 적어도 하나의 트랜지스터(T1, T2, T3, T4, T5, T6, T7)의 채널에 대해 광차단 기능을 가져 트랜지스터(T1, T2, T3, T4, T5, T6, T7)의 누설 전류 및 특성 저하를 방지할 수 있다. 일 예로 제1층(31)에 구동 전압(ELVDD)이 일정하게 인가되면, 제1층(31)의 전위가 일정하게 유지되어 주변의 전극에 영향을 주는 것을 막을 수 있다. 제1층(31)이 제1 트랜지스터(T1)와 중첩하면 제1 트랜지스터(T1)가 큰 데이터 범위(high Data range)를 가지게 되어 게이트-소스간의 전압(Vgs)의 변화 및 특성 편차에 따른 출력 변화의 편차가 적어져 표시 장치의 표시 특성을 좋게 할 수 있다.
이하에서는 도 8 및 도 9를 참조하여 일 실시예에 따른 표시 장치에 대해 설명한다. 도 8은 일 실시예에 따른 표시 장치의 일부 영역에 대한 개략적인 평면도이고, 도 9는 도 8의 IX-IX'선을 따라 자른 단면도이다. 도 8 및 도 9의 실시예에서 앞서 설명한 구성요소와 동일 유사한 구성요소에 대한 설명은 생략하기로 한다.
도 8을 참조하면 일 실시예에 따른 제1층(31)은 제1 트랜지스터(T1)와 중첩할 수 있다. 특히 제1층(31)은 제1 트랜지스터(T1)의 채널(C1), 제1 전극(S1) 및 제2 전극(D1)과 중첩할 수 있다.
또한 제1층(31)은 실시예에 따라 제3 트랜지스터(T3)와도 중첩할 수 있다. 특히, 제1층(31)은 제3 트랜지스터(T3)의 채널(C3)과 중첩할 수 있다. 그러나 이러한 실시예에 제한되지 않고 제1층(31)은 도 2의 실시예와 같이 제1 트랜지스터(T1)에만 중첩하는 형태를 가질 수 있음은 물론이다.
제1층(31)은 유지선(126)의 확장된 영역과 접촉 구멍(A)을 통해 연결될 수 있다. 유지선(126)에는 접촉 구멍(68)을 통해 구동 전압선(172)이 연결되어 있다. 유지선(126)에는 구동 전압(ELVDD)이 인가될 수 있다. 제1층(31)에는 유지선(126)을 통해 구동 전압(ELVDD)이 인가될 수 있다.
제1층(31)에 구동 전압(ELVDD)이 일정하게 인가되면, 제1층(31)의 전위가 일정하게 유지되어 주변의 전극에 영향을 주는 것을 막을 수 있다. 일 실시예에 따라 제1층(31)이 제1 트랜지스터(T1)와 중첩하면 제1 트랜지스터(T1)가 큰 데이터 범위(high Data range)를 가지게 되어 게이트-소스간의 전압(Vgs)의 변화 및 특성 편차에 따른 출력 변화의 편차가 적어져 표시 장치의 표시 특성을 좋게 할 수 있다.
이하에서는 도 10 내지 도 12를 참조하여 실시예 및 비교예에 따른 특성을 살펴본다. 도 10은 비교예 및 실시예에 대한 히스테레시스(Hysteresis) 특성을 나타낸 그래프이고, 도 11은 비교예 및 실시예에 대한 잔상 특성을 나타낸 그래프이고, 도 12는 비교예 및 실시예에 대한 S-Factor를 나타낸 그래프이다.
도 10 내지 도 12에서, 실시예 1은 제1층과, 불순물을 포함하는 채널을 포함하는 구조를 가지는 표시 장치이고, 비교예 1은 제1층 및 불순물을 포함하는 채널을 모두 포함하지 않는 표시 장치이며, 비교예 2는 채널이 불순물을 포함하는 구조를 포함하는 표시 장치이며, 비교예 3은 제1층을 포함하는 표시 장치이다.
우선 도 10을 살펴보면, 비교예 1은 약 0.22 값을 가지고, 비교예 2는 약 0.19의 값을 가지고, 비교예 3은 약 0.19의 값을 가지고 실시예 1은 약 0.16 값을 가짐을 확인하였다. 실시예 1은 비교예 1 대비 0.06 값이 감소하면서 히스테레시스 특성이 향상됨을 확인하였고, 실시예 1은 비교예 2 및 비교예 3 대비해서도 낮은 수준의 히스테레시스 특성을 가짐을 확인하였다.
다음 도 11을 통해 순간 잔상이 측정되는 시간을 살펴보면, 비교예 1은 약 7.66 s를 나타냈고, 비교예 2는 약 6.52 s를 나타냈으며, 비교예 3은 약 5.64 s를 나타냈고, 실시예 1은 약 3.75 s를 나타냈다. 실시예에 따른 경우 순간 잔상 효과가 가장 우수함을 확인하였다.
도 10 및 도 11을 참조하면 히스테레시스 특성이 향상되면서 순간 잔상이 개선되기 위해서는 제1층 및 불순물을 포함하는 채널을 가지는 표시 장치가 제공되어야 함을 확인하였다. 히스테레리스 특성은 값이 작을수록 전류 컨트롤이 용이함을 나타낸다.
또한 표 1을 참조하여 채널에 도핑하는 불순물의 도핑 농도에 따른 순간 잔상과 문턱 전압 값을 살펴본다. 조건 1은 채널에 불순물이 도핑되지 않은 경우이고, 조건 2는 불순물을 5 * 1011 농도로 도핑한 경우이고, 조건 3은 7.5 * 1011 농도로 도핑한 경우이며, 조건 4는 1 * 1012 농도로 도핑한 경우이며, 조건 5는 1.5 * 1012 농도로 도핑한 경우이고, 조건 6은 2 * 1012 농도로 도핑한 경우이다.
이때 순간 잔상이 관측되는 시간이 6s 이하이면서 표시 장치에 요구되는 문턱 전압 값을 만족시키는 경우는 조건 4 및 조건 5인 것으로 확인되었다. 하기 조건들을 바탕으로 일 실시예에 따라 채널에 도핑되는 불순물 도핑 농도는 7.5 * 1011 초과 2 * 1012 미만일 수 있음을 확인하였다.
순간 잔상(s) Vth (V)
조건 1 7.5 -3.30
조건 2 8.0 -3.83
조건 3 6.4 -3.45
조건 4 5.7 -3.30
조건 5 4.7 -2.80
조건 6 6.4 -2.6
다음 S-Factor를 나타낸 도 12를 살펴보면, 실시예 1의 경우 약 0.60의 값을 가지고, 비교예 1은 약 0.57의 값을 가지며, 비교예 2는 약 0.56의 값을 가지고, 비교예 3은 약 0.61의 값을 가짐을 확인하였다. 구동 트랜지스터는 게이트 전압 산포에 따른 휘도 편차를 줄이기 위해서 S-factor가 상대적으로 큰 것이 유리할 수 있다. 여기서 용어 "S-factor"란 트랜지스터의 전류-전압 특성으로, 문턱 전압 이하의 게이트 전압이 인가될 때 드레인 전류를 10배 증가시키기 위하여 필요한 게이트 전압의 크기를 의미한다. S-factor는 "부-문턱 기울기(sub-threshold slope)"로 흔히 불린다.
실시예 1에 따라 제1층과 불순물이 도핑된 채널을 포함하는 경우, 채널의 공핍 영역 증가, 그리고 캐리어 농도 증가에 따라 S-factor가 우수함을 확인하였다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
110: 기판
130: 반도체층
LED: 발광 소자
31: 제1층

Claims (20)

  1. 기판,
    상기 기판 위에 위치하는 반도체층,
    상기 반도체층 위에 위치하는 제1 게이트 전극을 포함하는 제1 트랜지스터,
    상기 제1 트랜지스터와 연결되는 발광 소자, 그리고
    상기 기판과 상기 반도체층 사이에 위치하는 제1층를 포함하고,
    상기 반도체층은,
    제1 전극, 제2 전극, 상기 제1 전극과 상기 제2 전극 사이에 위치하는 채널을 포함하고,
    상기 채널은 불순물을 포함하며,
    상기 제1층은 상기 제1 트랜지스터와 중첩하는 표시 장치.
  2. 제1항에서,
    상기 제1층은 상기 제1 전극 및 상기 제2 전극 중 어느 하나와 연결되는 표시 장치.
  3. 제1항에서,
    상기 표시 장치는,
    상기 제1 트랜지스터 위에 위치하는 절연층, 그리고
    상기 절연층 위에 위치하는 데이터 연결 부재를 포함하고,
    상기 데이터 연결 부재에 의해 상기 제1 전극과 상기 제1층이 연결되는 표시 장치.
  4. 제1항에서,
    상기 불순물은 붕소, 알루미늄, 인듐 및 갈륨 중 어느 하나를 포함하는 표시 장치.
  5. 제1항에서,
    상기 제1층은 도전 특성을 가지는 금속 및 금속에 준하는 도전 특성을 가지는 반도체 물질 중 어느 하나를 포함하는 표시 장치.
  6. 제1항에서,
    상기 반도체층은 돌기를 포함하는 표시 장치.
  7. 제1항에서,
    상기 채널은 공핍 영역 및 캐리어 전달 영역을 포함하고,
    상기 공핍 영역은 상기 채널의 하단에 위치하며 상기 캐리어 전달 영역은 상기 채널의 상단에 위치하는 표시 장치.
  8. 제7항에서,
    상기 공핍 영역 및 상기 캐리어 전달 영역의 단면은 상기 기판에 대해 기울어진 형태를 가지는 표시 장치.
  9. 기판,
    상기 기판 위에 위치하는 반도체층,
    상기 반도체층 위에 위치하는 제1 게이트 전극을 포함하는 제1 트랜지스터,
    상기 제1 트랜지스터와 연결되는 발광 소자, 그리고
    상기 기판과 상기 반도체층 사이에 위치하는 제1층를 포함하고,
    상기 반도체층은 제1 전극, 제2 전극, 상기 제1 전극과 상기 제2 전극 사이에 위치하는 채널을 포함하며,
    상기 채널은 불순물을 포함하고,
    상기 제1층은 일정한 전압을 인가 받는 표시 장치.
  10. 제9항에서,
    상기 제1층은 구동 전압을 인가 받는 표시 장치.
  11. 제9항에서,
    상기 표시 장치는 상기 제1 게이트 전극과 중첩하는 유지선을 더 포함하고,
    상기 유지선과 상기 제1층이 연결된 표시 장치.
  12. 제11항에서,
    상기 유지선은 구동 전압을 인가 받는 표시 장치.
  13. 제9항에서,
    상기 표시 장치는 상기 유지선과 상기 제1 게이트 전극 사이에 위치하는 게이트 절연막을 더 포함하고,
    상기 유지선과 상기 제1 게이트 전극은 유지 축전기를 이루는 표시 장치.
  14. 제9항에서,
    상기 표시 장치는,
    상기 유지선 위에 위치하는 절연막, 그리고
    상기 보호막 위에 위치하는 구동 전압선을 더 포함하며,
    상기 구동 전압선은 접촉 구멍을 통해 상기 유지선과 연결되는 표시 장치.
  15. 제9항에서,
    상기 제1 트랜지스터와 연결된 제2 트랜지스터 및 제3 트랜지스터를 포함하고,
    상기 제1층은 제3 트랜지스터와 중첩하는 표시 장치.
  16. 제9항에서,
    상기 불순물은 붕소, 알루미늄, 인듐 및 갈륨 중 적어도 어느 하나를 포함하는 표시 장치.
  17. 제9항에서,
    상기 제1층은 도전 특성을 가지는 금속 및 금속에 준하는 도전 특성을 가지는 반도체 물질 중 어느 하나를 포함하는 표시 장치.
  18. 제9항에서,
    상기 반도체층은 돌기를 포함하는 표시 장치.
  19. 제9항에서,
    상기 채널은 공핍 영역 및 캐리어 전달 영역을 포함하고,
    상기 공핍 영역은 상기 채널의 하단에 위치하며 상기 캐리어 전달 영역은 상기 채널의 상단에 위치하는 표시 장치.
  20. 제19항에서,
    상기 공핍 영역 및 상기 캐리어 전달 영역의 단면은 상기 기판에 대해 기울어진 형태를 가지는 표시 장치.
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