CN113724647B - 显示面板及显示装置 - Google Patents

Abstract

本公开公开了一种显示面板及显示装置，该显示面板包括第2N+1行像素电路、第2N+2行像素电路以及第一布线，第2N+1行像素电路包括至少一个沿第一方向排列的第一像素电路，第一像素电路包括第一薄膜晶体管，第2N+2行像素电路包括至少一个沿第一方向排列的第二像素电路，第二像素电路包括第二薄膜晶体管，第一布线与第一薄膜晶体管的源极/漏极中的一个、第二薄膜晶体管的源极/漏极中的一个电性连接，通过相邻两行的像素电路共用同一第一布线和/第二布线，减少了像素电路所需要的输入信号线，可以减小像素电路的占用空间，缩小相邻行像素电路之间的距离，进而有利于提升像素密度。

Description

显示面板及显示装置

技术领域

本公开涉及显示技术领域，具体涉及一种显示面板及显示装置。

背景技术

随着多媒体的发展，显示装置变得越来越重要。相应地，对各种类型的显示装置的要求越来越高，尤其是智能手机领域，超高频驱动显示、低功耗驱动显示、以及低频驱动显示都是现阶段和未来的发展需求方向。

但是，传统技术方案中像素电路所需要的输入信号线的数量越来越多，这些输入信号线不仅需要占用面板空间，同时也增加了相邻行像素电路之间的距离，影响了显示面板的像素密度，进而影响了显示品质。

发明内容

本公开提供一种显示面板及显示装置，以缓解像素电路需要较多的输入信号线的技术问题。

第一方面，本公开提供一种显示面板，其包括第2N+1行像素电路、第2N+2行像素电路以及第一布线，第2N+1行像素电路包括至少一个沿第一方向排列的第一像素电路，第一像素电路包括第一薄膜晶体管和第一发光器件，N为大于或者等于零的整数；第2N+2行像素电路包括至少一个沿第一方向排列的第二像素电路，第二像素电路包括第二薄膜晶体管和第二发光器件，第2N+1行像素电路、第2N+2行像素电路沿第二方向依次排列；第一布线与第一薄膜晶体管的源极/漏极中的一个、第二薄膜晶体管的源极/漏极中的一个电性连接，在第二方向上，第2N+1行像素电路的版图结构、第2N+2行像素电路的版图结构对称分布于第一布线的两侧；其中，第一薄膜晶体管的源极/漏极中的另一个与第一发光器件的阳极电性连接，第二薄膜晶体管的源极/漏极中的另一个与第二发光器件的阳极电性连接，第一薄膜晶体管的沟道类型与第二薄膜晶体管的沟道类型相同。

在其中一些实施方式中，第一布线沿第一方向延伸；其中一个第一像素电路的版图结构与对应的一个第二像素电路的版图结构对称分布于第一布线的两侧。

在其中一些实施方式中，显示面板还包括基板和第一有源层，第一有源层位于基板的一侧，第一有源层包括第一薄膜晶体管的源极/漏极中的一个、第二薄膜晶体管的源极/漏极中的一个以及第一布线；其中，在第二方向上，第一薄膜晶体管的源极、第二薄膜晶体管的源极对称分布于第一布线的两侧，且第一薄膜晶体管的漏极、第二薄膜晶体管的漏极对称分布于第一布线的两侧。

在其中一些实施方式中，第一薄膜晶体管的沟道材料与第二薄膜晶体管的沟道材料相同；且第一有源层的材料为多晶硅材料。

在其中一些实施方式中，第二像素电路还包括第三薄膜晶体管和第一驱动晶体管，第三薄膜晶体管用于初始化第一驱动晶体管的栅极电位并防止第一驱动晶体管的栅极漏电流；显示面板还包括第2N+3行像素电路和第二布线，第2N+3行像素电路包括至少一个沿第一方向排列的第三像素电路，第三像素电路包括第四薄膜晶体管和第二驱动晶体管，第四薄膜晶体管用于初始化第二驱动晶体管的栅极电位并防止第二驱动晶体管的栅极漏电流，第2N+1行像素电路、第2N+2行像素电路以及第2N+3行像素电路沿第二方向依次排列；第二布线与第三薄膜晶体管的源极/漏极中的一个、第四薄膜晶体管的源极/漏极中的一个以及第一布线电性连接，且在第二方向上，第三薄膜晶体管与第四薄膜晶体管分别位于第二布线的两侧；其中，第三薄膜晶体管的沟道类型与第四薄膜晶体管的沟道类型相同。

在其中一些实施方式中，显示面板还包括第二有源层和第二金属层，第二有源层包括第三薄膜晶体管的源极/漏极中的一个和第四薄膜晶体管的源极/漏极中的一个；第二金属层包括第二布线。

在其中一些实施方式中，第三薄膜晶体管的沟道类型与第四薄膜晶体管的沟道类型相同；第二有源层的材料为氧化物。

在其中一些实施方式中，第二像素电路还包括第二驱动晶体管，第三像素电路还包括第三驱动晶体管；第三薄膜晶体管的源极/漏极中的另一个与第二驱动晶体管的栅极电性连接；第四薄膜晶体管的源极/漏极中的另一个与第三驱动晶体管的栅极电性连接。

第二方面，本申请提供一种显示面板，其包括第2N+2行像素电路、第2N+3行像素电路以及第二布线，第2N+2行像素电路包括至少一个沿第一方向排列的第二像素电路，第二像素电路包括第三薄膜晶体管和第一驱动晶体管，第三薄膜晶体管用于初始化第一驱动晶体管的栅极电位并防止第一驱动晶体管的栅极漏电流，N为大于或者等于零的整数；第2N+3行像素电路包括至少一个沿第一方向排列的第三像素电路，第三像素电路包括第四薄膜晶体管和第二驱动晶体管，第四薄膜晶体管用于初始化第二驱动晶体管的栅极电位并防止第二驱动晶体管的栅极漏电流，第2N+2行像素电路、第2N+3行像素电路沿第二方向依次排列；第二布线与第三薄膜晶体管的源极/漏极中的一个、第四薄膜晶体管的源极/漏极中的一个以及第一布线电性连接，且在第二方向上，第2N+2行像素电路与第2N+3行像素电路分别位于第二布线的两侧；其中，第三薄膜晶体管的沟道类型与第四薄膜晶体管的沟道类型相同。

在其中一些实施方式中，显示面板还包括基板、第二有源层以及第二金属层，第二有源层，位于基板的一侧，第二有源层包括第三薄膜晶体管的源极/漏极中的一个和第四薄膜晶体管的源极/漏极中的一个；第二金属层，位于基板与第二有源层之间，第二金属层包括第二布线。

第三方面，本申请提供一种显示装置，其包括上述任一实施方式中的显示面板，其中，第一方向异于第二方向。

本公开提供的显示面板及显示装置，通过相邻两行的像素电路共用同一第一布线和/第二布线，减少了像素电路所需要的输入信号线，可以减小像素电路的占用空间，缩小相邻行像素电路之间的距离，进而有利于提升像素密度。

进一步地，经过长期复杂且艰苦的探索得知，在像素电路中，不同作用且不同沟道类型的薄膜晶体管在共用同一信号时，由于薄膜晶体管的传输效率以及作用的区别，容易导致信号在传输过程中受到影响或者干扰，例如，毛刺或者尖刺等，这些增加了像素电路的工作不稳定性。有鉴于此，本申请采用具有相同作用且相同沟道类型的薄膜晶体管共用同一布线可以减少或者降低信号在传输过程中受到影响或者干扰，提高了像素电路的工作稳定性。

进一步地，不同沟道类型的薄膜晶体管共用同一布线，不同沟道类型的薄膜晶体管的源极/漏极需要与同一布线产生电性连接，这在薄膜晶体管的制作工艺中，多晶硅有源层中的氢元素容易扩散到氧化物有源层，进而与氧化物有源层中的氧元素结合，恶化了氧化物薄膜晶体管的阈值电压漂移范围。有鉴于此，本申请采用具有相同沟道类型的薄膜晶体管共用同一布线可以减少或者避免氧化物薄膜晶体管受到氢元素的影响而降低像素电路的工作稳定性。

附图说明

下面结合附图，通过对本公开的具体实施方式详细描述，将使本公开的技术方案及其它有益效果显而易见。

图1为本公开实施例提供的相邻两行像素电路的电路原理图。

图2为图1中相邻两行像素电路的时序示意图。

图3为图1中相邻两行像素电路的版图结构。

图4为图3中第一有源层的结构示意图。

图5为图3中第一金属层的结构示意图。

图6为图3中第二金属层的结构示意图。

图7为图3中第三金属层的结构示意图。

图8为图3中第二有源层的结构示意图。

图9为图3中第四金属层的结构示意图。

图10为图3中第五金属层的结构示意图。

图11为本公开实施例提供的显示面板的截面结构示意图。

图12为本公开实施例提供的显示装置的结构示意图。

具体实施方式

下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。

请参阅图1至图11，如图1所示，本实施例提供了一种显示面板，该显示面板包括多行的像素电路，其中两个相邻行的像素电路，例如，第2N+1行像素电路10、第2N+2行像素电路20，N为大于或者等于零的整数。

第2N+1行像素电路10包括至少一个沿第一方向DR1排列的第一像素电路11，第一像素电路11包括第一薄膜晶体管和第一发光器件。第2N+2行像素电路20包括至少一个沿第一方向DR1排列的第二像素电路21和第二发光器件，第二像素电路21包括第二薄膜晶体管。其中，多行的像素电路沿第二方向DR2依次排列，例如，第2N+1行像素电路10、第2N+2行像素电路20沿第二方向DR2依次排列。

第一像素电路11的电路拓扑结构可以但不限于与第二像素电路21的电路拓扑结构相同，也可以不同。

第一像素电路11电路可以包括晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、电容C1以及发光器件LED1，电源正信号与电容C1的一端、晶体管T5的源极/漏极中的一个电性连接，晶体管T5的源极/漏极中的另一个与晶体管T1的源极/漏极中的一个、晶体管T2的源极/漏极中的一个电性连接，晶体管T1的源极/漏极中的另一个与晶体管T6的源极/漏极中的一个、晶体管T3的源极/漏极中的一个电性连接，晶体管T6的源极/漏极中的另一个与晶体管T7的源极/漏极中的一个、发光器件LED1的阳极电性连接，发光器件LED1的阴极接入电源负信号，晶体管T5的栅极、晶体管T6的栅极用于接入发光控制信号EM1，晶体管T1的栅极与电容C1的另一端、晶体管T3的源极/漏极中的另一个以及晶体管T4的源极/漏极中的一个电性连接，晶体管T2的源极/漏极中的另一个用于接入数据信号DATA，晶体管T2的栅极用于接入控制信号PSCAN1，晶体管T3的栅极用于接入控制信号NSCAN2，晶体管T4的栅极用于接入控制信号NSCAN1，晶体管T72的栅极用于接入控制信号PSCAN2，晶体管T4的源极/漏极中的另一个、晶体管T7的源极/漏极中的另一个均用于接入控制信号VI，其中，流向晶体管T4的信号为与控制信号VI相同的控制信号VI2，流向晶体管T7的信号为与控制信号VI相同的控制信号VI1。

与第一像素电路11不同的是，第二像素电路21电路可以包括晶体管T8、晶体管T9、晶体管T10、晶体管T11、晶体管T12、晶体管T13、晶体管T14、电容C2以及发光器件LED2，晶体管T12的栅极、晶体管T13的栅极均用于接入发光控制信号EM2，晶体管T9的栅极用于接入控制信号PSCAN4，晶体管T12的栅极用于接入控制信号NSCAN3，晶体管T11的栅极用于接入控制信号NSCAN4，晶体管T14的栅极用于接入控制信号PSCAN3，流向晶体管T11的信号为与控制信号VI相同的控制信号VI3，流向晶体管T14的信号为与控制信号VI相同的控制信号VI1。

其中，晶体管T1、晶体管T2、晶体管T5、晶体管T6、晶体管T7可以但不限于为P沟道型晶体管，具体可以为多晶硅薄膜晶体管，具体还可以为低温多晶硅薄膜晶体管。晶体管T3、晶体管T4可以但不限于为N沟道型晶体管，具体可以为氧化物薄膜晶体管，具体还可以为金属氧化物薄膜晶体管。

第一发光器件可以为发光器件LED1。第二发光器件可以为发光器件LED2。

可以理解的是，晶体管T3、晶体管T4中的至少一个为氧化物薄膜晶体管，可以降低晶体管T1的栅极漏电流。

如图2所示，第一像素电路11的工作过程可以包括：

第一阶段：控制信号NSCAN1为高电位、控制信号PSCAN2为低电位，晶体管T4、晶体管T4导通以分别对晶体管T1的栅极电位、发光器件LED1的阳极电位进行初始化/复位。

第二阶段：控制信号PSCAN1为低电位，控制信号NSCAN2为高电位，晶体管T2、晶体管T1以及晶体管T3导通以写入数据信号DATA至电容C1。

第三阶段：发光控制信号EM1为低电位，晶体管T5、晶体管T1、晶体管T6导通以驱动发光器件LED1发光。

同理，于第一像素电路11的工作过程之后，第二像素电路21的工作过程可以包括：

第一阶段：控制信号NSCAN3为高电位、控制信号PSCAN4为低电位，晶体管T11、晶体管T14导通以分别对晶体管T8的栅极电位、发光器件LED2的阳极电位进行初始化/复位。

第二阶段：控制信号PSCAN3为低电位，控制信号NSCAN4为高电位，晶体管T9、晶体管T8以及晶体管T10导通以写入数据信号DATA至电容C2。

第三阶段：发光控制信号EM2为低电位，晶体管T12、晶体管T8、晶体管T13导通以驱动发光器件LED2发光。

如图3所示，其为图1所示像素电路的版图结构，第2N+1行像素电路10、第2N+2行像素电路20沿第二方向DR2依次排列；第一布线与第一薄膜晶体管的源极/漏极中的一个、第二薄膜晶体管的源极/漏极中的一个电性连接，在第二方向DR2上，第2N+1行像素电路10的版图结构、第2N+2行像素电路20的版图结构对称分布于第一布线的两侧。

其中，第一薄膜晶体管可以为晶体管T7。第二薄膜晶体管可以为晶体管T14。第一驱动晶体管可以为晶体管T1。第二驱动晶体管可以为晶体管T8。

可以理解的是，通过相邻两行的像素电路共用同一第一布线，减少了像素电路所需要的输入信号线，可以减小像素电路的占用空间，缩小相邻行像素电路之间的距离，进而有利于提升像素密度。

其中，第一像素电路11、第二像素电路21属于同一列的像素电路。在所述第一方向DR1上，用于传输数据信号DATA的走线DL、用于传输电源正信号VDD的走线VDDL依次排列。在第二方向DR2上，用于传输控制信号VI1的走线VI1L、用于传输控制信号NSCAN1的走线NSCAN1L、用于传输控制信号PSCAN1的走线PSCAN1L、用于传输控制信号NSCAN2的走线NSCAN2L、用于传输发光控制信号EM1的走线EM1L、用于传输控制信号PSCAN2的走线PSCAN2L、用于传输控制信号VI2的走线VI2L、用于传输控制信号PSCAN3的走线PSCAN3L、用于传输发光控制信号EM2的走线EM2L、用于传输控制信号NSCAN3的走线NSCAN3L、用于传输控制信号PSCAN4的走线PSCAN4L、用于传输控制信号NSCAN4的走线NSCAN4L、用于传输控制信号VI3的走线VI3L依次排列。

第一布线可以为走线VI2L。在所述第二方向DR2上，晶体管T1的版图结构与晶体管T8的版图结构对称分布于第一布线的两侧；晶体管T2的版图结构与晶体管T9的版图结构对称分布于第一布线的两侧；晶体管T3的版图结构与晶体管T10的版图结构对称分布于第一布线的两侧；晶体管T4的版图结构与晶体管T11的版图结构对称分布于第一布线的两侧；晶体管T5的版图结构与晶体管T12的版图结构对称分布于第一布线的两侧；晶体管T6的版图结构与晶体管T13的版图结构对称分布于第一布线的两侧；晶体管T7的版图结构与晶体管T14的版图结构对称分布于第一布线的两侧。

可以理解的是，如此构造各晶体管的版图结构有利于实现第一布线的共用，并减小相邻两行像素电路之间的距离。

如图4所示为图3所示版图结构的第一有源层POLY1的版图结构，第一有源层POLY1包括依次连接的晶体管T2的源极T2S、晶体管T2的漏极T2D、晶体管T1的源极T1S、晶体管T1的漏极T1D、晶体管T6的源极T6S、晶体管T6的漏极T6D、晶体管T7的源极T7S、晶体管T7的漏极T7D、走线VI2L、晶体管T14的漏极T14D、晶体管T14的源极T14S、晶体管T13的漏极T13D、晶体管T13的源极T13S、晶体管T8的漏极T8D、晶体管T8的源极T8S、晶体管T9的漏极T9D、晶体管T9的源极T9S。

其中，走线VI2L沿第一方向DR1延伸。晶体管T1的源极T1S、晶体管T1的漏极T1D沿第一方向DR1依次排列。晶体管T8的漏极T8D、晶体管T8的源极T8S沿第一方向DR1依次排列。晶体管T2的源极T2S、晶体管T2的漏极T2D沿第二方向DR2依次排列。晶体管T9的漏极T9D、晶体管T9的源极T9S沿第二方向DR2依次排列。晶体管T6的源极T6S、晶体管T6的漏极T6D、晶体管T7的源极T7S、晶体管T7的漏极T7D沿第二方向DR2依次排列。晶体管T14的漏极T14D、晶体管T14的源极T14S、晶体管T13的漏极T13D、晶体管T13的源极T13S沿第二方向DR2依次排列。

如图5所示为图3所示版图结构的第一金属层GE1的版图结构，第一金属层GE1包括沿第一方向DR1延伸且沿第二方向DR2依次排列的走线PSCAN1L、走线EM1L、走线PSCAN2L、走线PSCAN3L、走线EM2L、走线PSCAN4L。

如图6所示为图3所示版图结构的第二金属层GE2的版图结构，第二金属层GE2包括沿第一方向DR1延伸且沿第二方向DR2依次排列的走线VI1L、走线NSCAN1L、走线NSCAN2L、走线NSCAN3L、走线NSCAN4L、走线VI3L。

如图7所示为图3所示版图结构的第三金属层GE3的版图结构，第三金属层GE3包括沿第一方向DR1延伸且沿第二方向DR2依次排列的走线NSCAN1L、走线NSCAN2L、走线NSCAN3L、走线NSCAN4L。

可以理解的是，第二金属层GE2与第三金属层GE3中的任一相同走线可以通过对应的不同过孔实现在第二金属层GE2、第三金属层GE3中进行延伸。其中，在显示面板的厚度方向上，第三金属层GE3中的走线NSCAN1L可以位于第二金属层GE2中的走线NSCAN1L的正上方，第三金属层GE3中的走线NSCAN2L可以位于第二金属层GE2中的走线NSCAN2L的正上方，第三金属层GE3中的走线NSCAN3L可以位于第二金属层GE2中的走线NSCAN3L的正上方，第三金属层GE3中的走线NSCAN4L可以位于第二金属层GE2中的走线NSCAN4L的正上方。

如图8所示为图3所示版图结构的第二有源层IGZO1的版图结构，第二有源层IGZO1包括依次连接的晶体管T4的源极T4S、晶体管T4的漏极T4D、晶体管T3的源极T3S、晶体管T3的漏极T3D和依次连接的晶体管T10的漏极T10D、晶体管T10的源极T10S、晶体管T11的漏极T11D、晶体管T11的源极T11S。其中，晶体管T4的源极T4S、晶体管T4的漏极T4D沿第二方向DR2依次排列。晶体管T3的源极T3S、晶体管T3的漏极T3D沿第二方向DR2依次排列。晶体管T10的漏极T10D、晶体管T10的源极T10S沿第二方向DR2依次排列。晶体管T11的漏极T11D、晶体管T11的源极T11S沿第二方向DR2依次排列。

如图9所示为图3所示版图结构的第四金属层SD1的版图结构，第四金属层SD1包括沿第一方向DR1排列且沿第二方向DR2延伸的走线DL、走线VDDL。其中，在第一方向DR1上，走线VDDL的宽度大于走线DL的宽度。

如图10所示为图3所示版图结构的第五金属层SD2的版图结构，第五金属层SD2包括沿第二方向DR2延伸的走线VDDL。其中，位于第五金属层SD2中的走线VDDL与位于第四金属层SD1中的走线VDDL可以通过对应的过孔进行电性连接。在第一方向DR1上，位于第五金属层SD2中走线VDDL的宽度大于或者等于位于第四金属层SD1中走线VDDL的宽度。

如图11所示的显示面板为有机电致发光显示面板，该显示面板具有显示区AA和非显示区NA。该显示面板包括依次叠置的第一聚酰亚胺层PI1、阻挡层BA1、第二聚酰亚胺层PI1、遮光层、缓冲层BU1、第一有源层POLY1、第一栅极绝缘层GI1、第一金属层GE1、第二栅极绝缘层GI2、第二金属层GE2、第一层间绝缘层ILD1、第二有源层IGZO1、第三栅极绝缘层GI3、第三金属层GE3、第二层间绝缘层ILD2、第四金属层SD1、保护层PV1、第一平坦层PLN1、第五金属层SD2、第二平坦层PLN2、阳极层AND1、像素定义层PDL1以及位于像素定义层PDL1上的立柱PS1。

其中，在显示区AA中，遮光层包括遮光金属块LS1。

在显示区AA中，第一有源层POLY1包括依次排列的晶体管T1的源极T1S、晶体管T1的沟道区T1Z、晶体管T1的漏极T1D以及金属块POLYM，晶体管T1为多晶硅薄膜晶体管，在显示面板的厚度方向上晶体管T1的沟道区T1Z与遮光金属块LS1的投影至少部分重叠。

在显示区AA中，第一金属层GE1包括晶体管T1的栅极T1G，在显示面板的厚度方向上，晶体管T1的栅极T1G与晶体管T1的沟道区T1Z的投影至少部分重叠。

在显示区AA中，第二金属层GE2包括金属块GE21和金属块GE22，在显示面板的厚度方向上，金属块GE21与晶体管T1的栅极T1G的投影至少部分重叠。

在显示区AA中，第二有源层IGZO1包括依次排列的晶体管T4的源极T4S、晶体管T4的沟道区T4Z以及晶体管T4的漏极T4D。在显示面板的厚度方向上，金属块GE22与晶体管T4的沟道区T4Z的投影至少部分重叠，晶体管T4的源极T4S与金属块POLYM的投影至少部分重叠。

在显示区AA中，第三金属层GE3包括晶体管T4的栅极T4G。在显示面板的厚度方向上，晶体管T4的栅极T4G与晶体管T4的沟道区T4Z的投影至少部分重叠。

在显示区AA中，第四金属层SD1包括依次排列的金属块SD11、金属块SD12、金属块SD13以及金属块SD14。其中，在显示面板的厚度方向上，金属块SD11与晶体管T1的源极T1S的投影至少部分重叠且通过过孔电性连接。在显示面板的厚度方向上，金属块SD12与晶体管T1的漏极T1D和/或金属块GE21的投影至少部分重叠，且金属块SD12与晶体管T1的漏极T1D通过过孔电性连接。在显示面板的厚度方向上，金属块SD13与金属块POLYM、晶体管T4的源极T4S以及晶体管T4的栅极T4G中的至少一个至少部分重叠，且金属块SD13通过不同过孔分别与金属块POLYM、晶体管T4的源极T4S电性连接。在显示面板的厚度方向上，金属块SD14与晶体管T4的漏极T4D的投影至少部分重叠，且金属块SD14与晶体管T4的漏极T4D通过过孔电性连接。

第五金属层SD2包括位于显示区AA的金属块SD21和位于非显示区NA的多个金属块SD22。其中，在显示面板的厚度方向上，金属块SD21与金属块SD12、金属块SD13以及金属块SD14的投影至少部分重叠，且金属块SD21与金属块SD12通过过孔电性连接。

在显示区AA中，阳极层AND1包括阳极AN1，在显示面板的厚度方向上，阳极AN1与金属块SD21的投影至少部分重叠。

在显示区AA中，像素定义层PDL1包括开口，在显示面板的厚度方向上，开口与阳极AN1的投影至少部分重叠。

立柱PS1位于开口的两侧且位于显示区AA。

在非显示区NA中，缓冲层BU1、第一有源层POLY1、第一栅极绝缘层GI1、第一金属层GE1、第二栅极绝缘层GI2、第二金属层GE2、第一层间绝缘层ILD1、第二有源层IGZO1、第三栅极绝缘层GI3、第三金属层GE3、第二层间绝缘层ILD2、第四金属层SD1以及保护层PV1中的至少一个形成有挖空区域，第一平坦层PLN1的有机材料填充至该挖空区域，以形成第一平坦层PLN1的延伸部分。

其中，非显示区NA可以为显示面板的下边框区。

第三薄膜晶体管可以为晶体管T11。第四薄膜晶体管可以为第三像素电路中与晶体管T11构造相当的一晶体管。第二布线可以为走线VI3L。

如图12所示，在其中一个实施例中，本公开提供一种显示装置200，其包括如上述任一实施例中的显示面板100。其中，第一方向DR1异于第二方向DR2，具体还可以为第一方向DR1垂直于第二方向DR2。

可以理解的是，本公开提供的显示装置，通过相邻两行的像素电路共用同一第一布线和/第二布线，减少了像素电路所需要的输入信号线，可以减小像素电路的占用空间，缩小相邻行像素电路之间的距离，进而有利于提升像素密度。

进一步地，经过长期复杂且艰苦的探索得知，在像素电路中，不同作用且不同沟道类型的薄膜晶体管在共用同一信号时，由于薄膜晶体管的传输效率以及作用的区别，容易导致信号在传输过程中受到影响或者干扰，例如，毛刺或者尖刺等，这些增加了像素电路的工作不稳定性。有鉴于此，本申请采用具有相同作用且相同沟道类型的薄膜晶体管共用同一布线可以减少或者降低信号在传输过程中受到影响或者干扰，提高了像素电路的工作稳定性。

进一步地，不同沟道类型的薄膜晶体管共用同一布线，不同沟道类型的薄膜晶体管的源极/漏极需要与同一布线产生电性连接，这在薄膜晶体管的制作工艺中，多晶硅有源层中的氢元素容易扩散到氧化物有源层，进而与氧化物有源层中的氧元素结合，恶化了氧化物薄膜晶体管的阈值电压漂移范围。有鉴于此，本申请采用具有相同沟道类型的薄膜晶体管共用同一布线可以减少或者避免氧化物薄膜晶体管受到氢元素的影响而降低像素电路的工作稳定性。

在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。

以上对本公开实施例所提供的显示面板及显示装置进行了详细介绍，本文中应用了具体个例对本公开的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本公开的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本公开各实施例的技术方案的范围。

Claims (13)

1.一种显示面板，其特征在于，包括：

第2N+1行像素电路，所述第2N+1行像素电路包括至少一个沿第一方向排列的第一像素电路，所述第一像素电路包括第一薄膜晶体管和第一发光器件，N为大于或者等于零的整数；

第2N+2行像素电路，所述第2N+2行像素电路包括至少一个沿所述第一方向排列的第二像素电路，所述第二像素电路包括第二薄膜晶体管和第二发光器件，所述第2N+1行像素电路、所述第2N+2行像素电路沿第二方向依次排列；以及

第一布线，与所述第一薄膜晶体管的源极/漏极中的一个、所述第二薄膜晶体管的源极/漏极中的一个电性连接，在所述第二方向上，所述第2N+1行像素电路的版图结构、所述第2N+2行像素电路的版图结构对称分布于所述第一布线的两侧；

其中，所述第一薄膜晶体管的源极/漏极中的另一个与所述第一发光器件的阳极电性连接，所述第二薄膜晶体管的源极/漏极中的另一个与所述第二发光器件的阳极电性连接，所述第一薄膜晶体管的沟道类型与所述第二薄膜晶体管的沟道类型相同。

2.根据权利要求1所述的显示面板，其特征在于，所述第一布线沿所述第一方向延伸；其中一个第一像素电路的版图结构与对应的一个第二像素电路的版图结构对称分布于所述第一布线的两侧。

3.根据权利要求2所述的显示面板，其特征在于，所述显示面板还包括：

基板；

第一有源层，位于所述基板的一侧，所述第一有源层包括所述第一薄膜晶体管的源极/漏极中的一个、所述第二薄膜晶体管的源极/漏极中的一个以及所述第一布线；

其中，在所述第二方向上，所述第一薄膜晶体管的源极、所述第二薄膜晶体管的源极对称分布于所述第一布线的两侧，且所述第一薄膜晶体管的漏极、所述第二薄膜晶体管的漏极对称分布于所述第一布线的两侧。

4.根据权利要求3所述的显示面板，其特征在于，所述第一薄膜晶体管的沟道材料与所述第二薄膜晶体管的沟道材料相同；且第一有源层的材料为多晶硅材料。

5.根据权利要求1所述的显示面板，其特征在于，所述第二像素电路还包括第三薄膜晶体管和第一驱动晶体管，所述第三薄膜晶体管用于初始化所述第一驱动晶体管的栅极电位并防止所述第一驱动晶体管的栅极漏电流；

所述显示面板还包括：

第2N+3行像素电路，所述第2N+3行像素电路包括至少一个沿所述第一方向排列的第三像素电路，所述第三像素电路包括第四薄膜晶体管和第二驱动晶体管，所述第四薄膜晶体管用于初始化所述第二驱动晶体管的栅极电位并防止所述第二驱动晶体管的栅极漏电流，所述第2N+1行像素电路、所述第2N+2行像素电路以及所述第2N+3行像素电路沿第二方向依次排列；和

第二布线，与所述第三薄膜晶体管的源极/漏极中的一个、所述第四薄膜晶体管的源极/漏极中的一个以及所述第一布线电性连接，且在所述第二方向上，所述第三薄膜晶体管与所述第四薄膜晶体管分别位于所述第二布线的两侧；

其中，所述第三薄膜晶体管的沟道类型与所述第四薄膜晶体管的沟道类型相同。

6.根据权利要求5所述的显示面板，其特征在于，所述显示面板还包括：

第二有源层，所述第二有源层包括所述第三薄膜晶体管的源极/漏极中的一个和所述第四薄膜晶体管的源极/漏极中的一个；和

第二金属层，所述第二金属层包括所述第二布线。

7.根据权利要求6所述的显示面板，其特征在于，所述第三薄膜晶体管的沟道类型与所述第四薄膜晶体管的沟道类型相同；所述第二有源层的材料为氧化物。

8.根据权利要求7所述的显示面板，其特征在于，所述第二像素电路还包括第二驱动晶体管，所述第三像素电路还包括第三驱动晶体管；

所述第三薄膜晶体管的源极/漏极中的另一个与所述第二驱动晶体管的栅极电性连接；所述第四薄膜晶体管的源极/漏极中的另一个与所述第三驱动晶体管的栅极电性连接。

9.一种显示面板，其特征在于，包括：

第2N+2行像素电路，所述第2N+2行像素电路包括至少一个沿第一方向排列的第二像素电路，所述第二像素电路包括第三薄膜晶体管和第一驱动晶体管，所述第三薄膜晶体管用于初始化所述第一驱动晶体管的栅极电位并防止所述第一驱动晶体管的栅极漏电流，N为大于或者等于零的整数；

第2N+3行像素电路，所述第2N+3行像素电路包括至少一个沿所述第一方向排列的第三像素电路，所述第三像素电路包括第四薄膜晶体管和第二驱动晶体管，所述第四薄膜晶体管用于初始化所述第二驱动晶体管的栅极电位并防止所述第二驱动晶体管的栅极漏电流，所述第2N+2行像素电路、所述第2N+3行像素电路沿第二方向依次排列；以及

第二布线，与所述第三薄膜晶体管的源极/漏极中的一个、所述第四薄膜晶体管的源极/漏极中的一个以及所述第一布线电性连接，且在所述第二方向上，所述第2N+2行像素电路与所述第2N+3行像素电路分别位于所述第二布线的两侧；

其中，所述第三薄膜晶体管的沟道类型与所述第四薄膜晶体管的沟道类型相同。

10.根据权利要求9所述的显示面板，其特征在于，所述显示面板还包括：

基板；

第二有源层，位于所述基板的一侧，所述第二有源层包括所述第三薄膜晶体管的源极/漏极中的一个和所述第四薄膜晶体管的源极/漏极中的一个；以及

第二金属层，位于所述基板与所述第二有源层之间，所述第二金属层包括所述第二布线。

11.根据权利要求10所述的显示面板，其特征在于，所述第三薄膜晶体管的沟道类型与所述第四薄膜晶体管的沟道类型相同；所述第二有源层的材料为氧化物。

12.根据权利要求11所述的显示面板，其特征在于，所述第二像素电路还包括第二驱动晶体管，所述第三像素电路还包括第三驱动晶体管；

所述第三薄膜晶体管的源极/漏极中的另一个与所述第二驱动晶体管的栅极电性连接；所述第四薄膜晶体管的源极/漏极中的另一个与所述第三驱动晶体管的栅极电性连接。

13.一种显示装置，其特征在于，包括如权利要求1至12任一项所述的显示面板，其中，所述第一方向异于所述第二方向。

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