CN112863586A - 移位寄存器及其控制方法、栅极驱动电路和显示面板 - Google Patents

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Chengdu BOE Optoelectronics Technology Co Ltd
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Abstract

本申请公开了一种移位寄存器及其控制方法、栅极驱动电路和显示面板。移位寄存器包括输入电路、中间电路和输出电路。输入电路用于向中间电路输出中间输入信号，中间电路用于向输出电路输出第一节点信号，输出电路用于根据第一节点信号输出第一输出信号和第二输出信号，第一输出信号和第二输出信号电位相反。本申请实施方式的移位寄存器及其控制方法、栅极驱动电路和显示面板中，能够在不占用过多布局空间的情况下，同时提供第一输出信号和第二输出信号两种电位相反的信号，且能够避免第一输出信号和第二输出信号受到时钟信号延迟的影响，从而使第一输出信号和第二输出信号更加稳定。

Description

移位寄存器及其控制方法、栅极驱动电路和显示面板
技术领域
本申请涉及显示技术领域，特别涉及一种移位寄存器及其控制方法、栅极驱动电路和显示面板。
背景技术
相关技术中，采用低温多晶氧化物(Low Temperature Polycrystalline Oxide，LTPO)工艺，将像素电路中对驱动晶体管的栅极漏电敏感的薄膜晶体管换成氧化物薄膜晶体管，其他晶体管仍采用低温多晶硅(Low Temperature Poly-silicon，LTPS)的薄膜晶体管，以减少像素电路的漏流情况，改善像素电路低频驱动下的频闪现象。然而，上述方案需要同时采用正相栅极驱动信号和反相栅极驱动信号两种电位相反的信号，现有的栅极驱动电路不能方便地同时提供两种电位相反的信号。
发明内容
本申请的实施方式提供了一种移位寄存器及其控制方法、栅极驱动电路和显示面板。
本申请实施方式的移位寄存器包括：输入电路、中间电路和输出电路，所述中间电路分别与所述输入电路和所述输出电路连接，其中，
所述输入电路分别与第一电源端、第二电源端、输入电压端和第一时钟信号端连接，所述输入电路用于根据所述输入电压端提供的输入电压信号和所述第一时钟信号端提供的第一时钟信号向所述中间电路输出中间输入信号；
所述中间电路分别与第一电源端、第二电源端和第二时钟信号端连接，所述中间电路用于根据所述第二时钟信号端提供的第二时钟信号和所述中间输入信号向所述输出电路输出第一节点信号；
所述输出电路分别与所述第一电源端、所述第二电源端、第一输出端和第二输出端连接，所述输出电路用于根据第一节点信号输出第一输出信号和第二输出信号，所述第一输出信号和所述第二输出信号电位相反。
在某些实施方式中，所述输入电路包括第一与非门和第二与非门，
所述第一与非门的第一输入端与所述输入电压端连接，所述第一与非门的第二输入端与所述第二与非门的输出端连接；
所述第二与非门的第一输入端与所述第一与非门的输出端连接，所述第二与非门的第二输入端与所述第一时钟信号端连接。
在某些实施方式中，所述中间电路包括反相电路和控制电路，
所述反相电路分别与所述第一电源端和所述第二电源端连接，所述反相电路用于根据所述中间输入信号向所述控制电路输出第二节点信号和第三节点信号，所述第二节点信号和所述第三节点信号电位相反；
所述控制电路分别与所述第二时钟信号端、所述第一电源端和所述第二电源端连接，所述控制电路用于根据所述第二时钟信号端提供的第二时钟信号、所述第二节点信号和所述第三节点信号向所述输出电路输出所述第一节点信号。
在某些实施方式中，所述反相电路包括第一反相器和第二反相器，
所述第一反相器的输入端与所述输入电路的输出端连接，所述第一反相器用于根据所述中间输入信号输出所述第二节点信号；
所述第二反相器的输入端与所述第一反相器的输出端连接，所述第二反相器用于根据所述第二节点信号输出所述第三节点信号。
在某些实施方式中，所述控制电路包括控制晶体管和传输门，
所述控制晶体管的栅极与所述第一反相器的输出端连接，所述控制晶体管的第一极与所述第一电源端连接，所述控制晶体管的第二极与所述中间电路的输出端连接；
所述传输门的输入端与所述第二时钟信号端连接，所述传输门的第一控制端与第二节点连接，所述传输门的第二控制端与第三节点连接，所述传输门的输出端与所述中间电路的输出端连接。
在某些实施方式中，所述输出电路包括分别与所述第一电源端和所述第二电源端连接的第一输出子电路，所述第一输出子电路包括第三反相器和第四反相器，
所述第三反相器的输入端与第一节点连接，所述第三反相器的输出端与所述第四反相器的输入端连接，所述第四反相器的输出端与所述第一输出端连接。
在某些实施方式中，所述输出电路还包括分别与所述第一电源端和所述第二电源端连接的第二输出子电路，所述第二输出子电路包括第五反相器、第六反相器和第七反相器，所述第五反相器的输入端与第一节点连接，所述第五反相器的输出端与所述第六反相器的输入端连接，所述第六反相器的输出端与所述第七反相器的输入端连接，所述第七反相器的输出端与所述第二输出端连接。
在某些实施方式中，所述输入电路包括第一输入晶体管、第二输入晶体管、第三输入晶体管、第四输入晶体管、第五输入晶体管、第六输入晶体管、第七输入晶体管和第八输入晶体管；
所述第一输入晶体管为P型晶体管，所述第一输入晶体管的第一极与所述第一电源端连接，所述第一输入晶体管的第二极与第一输出节点连接，所述第一输入晶体管的栅极与第二输出节点连接；
所述第二输入晶体管为P型晶体管，所述第二输入晶体管的第一极与所述第一电源端连接，所述第二输入晶体管的第二极与所述第一输出节点连接，所述第二输入晶体管的栅极与所述输入电压端连接；
所述第三输入晶体管为N型晶体管，所述第三输入晶体管的第一极与所述第一输出节点连接，所述第三输入晶体管的第二极与所述第四输入晶体管的第一极连接，所述第三输入晶体管的栅极与所述输入电压端连接；
所述第四输入晶体管为N型晶体管，所述第四输入晶体管的第二极与所述第二电源端连接，所述第四输入晶体管的栅极与所述第二输出节点连接；
所述第五输入晶体管为P型晶体管，所述第五输入晶体管的第一极与所述第一电源端连接，所述第五输入晶体管的第二极与所述第二输出节点连接，所述第五输入晶体管的栅极与所述第一输出节点连接；
所述第六输入晶体管为P型晶体管，所述第六输入晶体管的第一极与所述第一电源端连接，所述第六输入晶体管的第二极与所述第二输出节点连接，所述第六输入晶体管的栅极与所述第一时钟信号端连接；
所述第七输入晶体管为N型晶体管，所述第七输入晶体管的第一极与所述第二输出节点连接，所述第七输入晶体管的第二极与所述第八输入晶体管的第一极连接，所述第七输入晶体管的栅极与所述第一时钟信号端连接；
所述第八输入晶体管为N型晶体管，所述第八输入晶体管的第二极与所述第二电源端连接，所述第八输入晶体管的栅极与所述第一输出节点连接；
所述中间电路包括第一中间晶体管、第二中间晶体管、第三中间晶体管、第四中间晶体管、控制晶体管、第五中间晶体管和第六中间晶体管；
所述第一中间晶体管为P型晶体管，所述第一中间晶体管的第一极与所述第一电源端连接，所述第一中间晶体管的第二极与第二节点连接，所述第一中间晶体管的栅极与所述第二输出节点连接；
所述第二中间晶体管为N型晶体管，所述第二中间晶体管的第一极与所述第二节点连接，所述第二中间晶体管的第二极与所述第二电源端连接，所述第二中间晶体管的栅极与所述第二输出节点连接；
所述第三中间晶体管为P型晶体管，所述第三中间晶体管的第一极与所述第一电源端连接，所述第三中间晶体管的第二极与第三节点连接，所述第三中间晶体管的栅极与所述第二节点连接；
所述第四中间晶体管为N型晶体管，所述第四中间晶体管的第一极与所述第三节点连接，所述第四中间晶体管的第二极与所述第二电源端连接，所述第四中间晶体管的栅极与所述第二节点连接；
所述控制晶体管为P型晶体管，所述控制晶体管的第一极与所述第一电源端连接，所述控制晶体管的第二极与第一节点连接，所述控制晶体管的栅极与所述第二节点连接；
所述第五中间晶体管为N型晶体管，所述第五中间晶体管的第一极与所述第一节点连接，所述第五中间晶体管的第二极与所述第二时钟信号端连接，所述第五中间晶体管的栅极与所述第二节点连接；
所述第六中间晶体管为P型晶体管，所述第六中间晶体管的第一极与所述第一节点连接，所述第六中间晶体管的第二极与所述第二时钟信号端连接，所述第六中间晶体管的栅极与所述第三节点连接；
所述输出电路包括第一输出晶体管、第二输出晶体管、第三输出晶体管、第四输出晶体管、第五输出晶体管、第六输出晶体管、第七输出晶体管、第八输出晶体管、第九输出晶体管和第十输出晶体管；
所述第一输出晶体管为P型晶体管，所述第一输出晶体管的第一极与所述第一电源端连接，所述第一输出晶体管的第二极与第三输出节点连接，所述第一输出晶体管的栅极与所述第一节点连接；
所述第二输出晶体管为N型晶体管，所述第二输出晶体管的第一极与所述第三输出节点连接，所述第二输出晶体管的第二极与所述第二电源端连接，所述第二输出晶体管的栅极与所述第一节点连接；
所述第三输出晶体管为P型晶体管，所述第三输出晶体管的第一极与所述第一电源端连接，所述第三输出晶体管的第二极与所述第一输出端连接，所述第三输出晶体管的栅极与所述第三输出节点连接；
所述第四输出晶体管为N型晶体管，所述第四输出晶体管的第一极与所述第一输出端连接，所述第四输出晶体管的第二极与所述第二电源端连接，所述第四输出晶体管的栅极与所述第三输出节点连接；
所述第五输出晶体管为P型晶体管，所述第五输出晶体管的第一极与所述第一电源端连接，所述第五输出晶体管的第二极与第四输出节点连接，所述第五输出晶体管的栅极与所述第一节点连接；
所述第六输出晶体管为N型晶体管，所述第六输出晶体管的第一极与所述第四输出节点连接，所述第六输出晶体管的第二极与所述第二电源端连接，所述第六输出晶体管的栅极与所述第一节点连接；
所述第七输出晶体管为P型晶体管，所述第七输出晶体管的第一极与所述第一电源端连接，所述第七输出晶体管的第二极与第五输出节点连接，所述第七输出晶体管的栅极与所述第四输出节点连接；
所述第八输出晶体管为N型晶体管，所述第八输出晶体管的第一极与所述第五输出节点连接，所述第八输出晶体管的第二极与所述第二电源端连接，所述第八输出晶体管的栅极与所述第四输出节点连接；
所述第九输出晶体管为P型晶体管，所述第九输出晶体管的第一极与所述第一电源端连接，所述第九输出晶体管的第二极与所述第二输出端连接，所述第九输出晶体管的栅极与所述第五输出节点连接；
所述第十输出晶体管为N型晶体管，所述第十输出晶体管的第一极与所述第二输出端连接，所述第十输出晶体管的第二极与所述第二电源端连接，所述第十输出晶体管的栅极与所述第五输出节点连接。
本申请实施方式的移位寄存器的控制方法，用于上述任一实施方式所述的移位寄存器，显示周期包括依次设置的输入阶段、输出阶段和复位阶段，所述移位寄存器的控制方法包括：
在输入阶段，所述输入电路根据所述输入电压端提供的第一电平和所述第一时钟信号端提供的第二电平向所述中间电路提供第一电平，所述中间电路根据所述第二时钟信号端提供的第二电平和所述输入电路提供的第一电平向所述输出电路输出第二电平，所述输出电路根据所述中间电路提供的第二电平向所述第一输出端输出第二电平和向所述第二输出端输出第一电平；
在输出阶段，所述输入电路根据所述输入电压端提供的第二电平和所述第一时钟信号端提供的第二电平向所述中间电路提供第一电平，所述中间电路根据所述第二时钟信号端提供的第一电平和所述输入电路提供的第一电平向所述输出电路输出第一电平，所述输出电路根据所述中间电路提供的第一电平向所述第一输出端输出第一电平和向所述第二输出端输出第二电平；
在复位阶段，所述输入电路根据所述输入电压端提供的第二电平和所述第一时钟信号端提供的第一电平向所述中间电路提供第二电平，所述中间电路根据所述第二时钟信号端提供的第二电平和所述输入电路提供的第二电平向所述输出电路输出第二电平，所述输出电路根据所述中间电路提供的第二电平向所述第一输出端输出第二电平和向所述第二输出端输出第一电平。
本申请实施方式的栅极驱动电路包括上述任一实施方式所述的移位寄存器。
在某些实施方式中，所述栅极驱动电路包括级联的多个所述移位寄存器，其中，除第一级移位寄存器之外，本级移位寄存器的输入电压端与上一级移位寄存器的第一输出端连接。
在某些实施方式中，所述栅极驱动电路包括第一时钟信号线、第二时钟信号线、第三时钟信号线以及依次级联的第一移位寄存器、第二移位寄存器和第三移位寄存器，
所述第一时钟信号线连接所述第一移位寄存器的第一时钟信号端，所述第三时钟信号线连接所述第一移位寄存器的第二时钟信号端；
所述第二时钟信号线连接所述第二移位寄存器的第一时钟信号端，所述第一时钟信号线连接所述第二移位寄存器的第二时钟信号端；
所述第三时钟信号线连接所述第三移位寄存器的第一时钟信号端，所述第二时钟信号线连接所述第三移位寄存器的第二时钟信号端。
本申请实施方式的显示面板包括像素电路和上述任一实施方式中的栅极驱动电路，所述像素电路和所述栅极驱动电路连接以使得所述栅极驱动电路为所述像素电路提供所述第一输出信号和所述第二输出信号。
在某些实施方式中，所述像素电路包括第一晶体管、第二晶体管、第三晶体管、存储电容、第四晶体管、第五晶体管、第六晶体管、第七晶体管和发光元件，
所述第一晶体管的第一极连接第一数据线，所述第一晶体管的第二极连接所述第二晶体管的第一极，所述第一晶体管的栅极连接第一栅线，所述第一栅线用于接收所述移位寄存器提供的所述第一输出信号；
所述存储电容的一端连接第一电源线，所述存储电容的另一端连接所述第二晶体管的栅极；
所述第三晶体管的第一极连接所述第二晶体管的栅极，所述第三晶体管的第二极连接所述第二晶体管的第二极，所述第三晶体管的栅极连接第二栅线，所述第二栅线用于接收所述移位寄存器提供的所述第二输出信号；
所述第四晶体管的第一极连接初始电源线，所述第四晶体管的第二极连接所述第二晶体管的栅极，所述第四晶体管的栅极连接复位控制线，所述复位控制线用于接收所述移位寄存器提供的所述第二输出信号；
所述第五晶体管的栅极连接发光控制线，所述第五晶体管的第一极连接所述第一电源线，所述第五晶体管的第二极连接所述第二晶体管的第一极；
所述第六晶体管的栅极连接所述发光控制线，所述第六晶体管的第一极连接所述第二晶体管的第二极，所述第六晶体管的第二极连接所述发光元件的一端，所述发光元件的另一端连接所述第二电源线；
所述第七晶体管的第一极连接初始电源线，所述第七晶体管的第二极连接所述第六晶体管的第二极，所述第七晶体管的栅极连接所述第一栅线，所述第一栅线用于接收所述移位寄存器提供的所述第一输出信号。
在某些实施方式中，所述第一晶体管、所述第二晶体管、所述第五晶体管、所述第六晶体管和所述第七晶体管为P型晶体管，所述第三晶体管和所述第四晶体管为N型晶体管。
本申请实施方式的移位寄存器及其控制方法、栅极驱动电路和显示面板中，通过输入电路提供的中间输入信号和中间电路提供的第一节点信号，由输出电路输出第一输出信号和第二输出信号，能够在不占用过多布局空间的情况下同时提供第一输出信号和第二输出信号两种电位相反的信号，且能够避免第一输出信号和第二输出信号受到时钟信号延迟的影响，从而使第一输出信号和第二输出信号更加稳定。
本申请的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本申请的实践了解到。
附图说明
本申请的上述和/或附加的方面和优点从结合下面附图对实施方式的描述中将变得明显和容易理解，其中：
图1是本申请某些实施方式的移位寄存器的模块示意图。
图2是本申请某些实施方式的移位寄存器的电路图。
图3是本申请某些实施方式的移位寄存器的控制方法的流程示意图。
图4是本申请某些实施方式的移位寄存器的信号时序图。
图5是本申请某些实施方式的栅极驱动电路的结构示意图。
图6是本申请某些实施方式的栅极驱动电路的信号时序图。
图7是本申请某些实施方式的第一移位寄存器的信号时序图。
图8是本申请某些实施方式的像素电路的电路图。
主要元件符号说明：
栅极驱动电路10、移位寄存器100、第一移位寄存器101、第二移位寄存器102、第三移位寄存器103、输入电路110、第一与非门111、第二与非门112、第一输入晶体管T11、第二输入晶体管T12、第三输入晶体管T13、第四输入晶体管T14、第五输入晶体管T15、第六输入晶体管T16、第七输入晶体管T17、第八输入晶体管T18、中间电路120、反相电路121、第一反相器1211、第二反相器1212、控制电路122、控制晶体管1221、传输门1222、第一中间晶体管T21、第二中间晶体管T22、第三中间晶体管T23、第四中间晶体管T24、第五中间晶体管T25、第六中间晶体管T26、输出电路130、第一输出子电路131、第三反相器1311、第四反相器1312、第二输出子电路132、第五反相器1321、第六反相器1322、第七反相器1323、第一输出晶体管T31、第二输出晶体管T32、第三输出晶体管T33、第四输出晶体管T34、第五输出晶体管T35、第六输出晶体管T36、第七输出晶体管T37、第八输出晶体管T38、第九输出晶体管T39、第十输出晶体管T310、第一输出节点N4、第二输出节点N5、第三输出节点N6、第四输出节点N7、第五输出节点N8、第一电源端VGH、第二电源端VGL、输入电压端STV、第一时钟信号端CKV1、第二时钟信号端CKV2、中间输入信号V1、第一与非门的输出信号V2、第一节点N1、第二节点N2、第三节点N3、第一输出信号GP_out、第二输出信号GN_out、第一时钟信号线CK1、第二时钟信号线CK2、第三时钟信号线CK3、第一移位寄存器的第一时钟信号端CKV11、第一移位寄存器的第二时钟信号端CKV12、第二移位寄存器的第一时钟信号端CKV21、第二移位寄存器的第二时钟信号端CKV22、第三移位寄存器的第一时钟信号端CKV31、第三移位寄存器的第二时钟信号端CKV32、像素电路20、存储电容Cst、第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、发光元件L1、第一栅线Gate、第二栅线Gaten、复位控制线Resetn、第一数据线Data、初始电源线Vinit、发光控制线EM、第一电源线VDD、第二电源线VSS。
具体实施方式
下面详细描述本申请的实施方式，所述实施方式的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施方式是示例性的，仅用于解释本申请，而不能理解为对本申请的限制。
在本申请的描述中，需要理解的是，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
下文的公开提供了许多不同的实施方式或例子用来实现本申请的不同结构。为了简化本申请的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本申请。此外，本申请可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本申请提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
请参阅图1和图2，移位寄存器100包括输入电路110、中间电路120和输出电路130。
输入电路110分别与第一电源端VGH、第二电源端VGL、输入电压端STV和第一时钟信号端CKV1连接，输入电路110用于根据输入电压端STV提供的输入电压信号和第一时钟信号端CKV1提供的第一时钟信号向中间电路120输出中间输入信号V1。
中间电路120分别与第一电源端VGH、第二电源端VGL和第二时钟信号端连接，中间电路120用于根据第二时钟信号端提供的第二时钟信号CKV2和中间输入信号V1向输出电路130输出第一节点信号。
输出电路130分别与第一电源端VGH、第二电源端VGL、第一输出端和第二输出端连接，输出电路130用于根据第一节点信号输出第一输出信号GP_out和第二输出信号GN_out，第一输出信号GP_out和第二输出信号GN_out电位相反。
本申请实施方式的移位寄存器100中，通过输入电路110提供的中间输入信号V1和中间电路120提供的第一节点信号，由输出电路130输出第一输出信号GP_out和第二输出信号GN_out，能够在不占用过多布局空间的情况下同时提供第一输出信号GP_out和第二输出信号GN_out两种电位相反的信号，即第一输出信号GP_out为低电平时，第二输出信号GN_out为高电平，第一输出信号GP_out为高电平时，第二输出信号GN_out为低电平。且能够避免第一输出信号GP_out和第二输出信号GN_out受到时钟信号延迟的影响，能够使第一输出信号GP_out和第二输出信号GN_out更加稳定。
可以理解地，第一电源端VGH提供的电压信号为高电平，第二电源端VGL提供的电压信号为低电平。输入电压端STV、第一时钟信号端CKV1和第二时钟信号CKV2提供的电压信号可以是高电平，也可以是低电平。低电平和高电平是相对而言的，低电平信号小于高电平信号。在不同的实施方式中，高电平信号的数值可能不同，低电平信号的数值也可能不同。
在某些实施方式中，输入电路110包括第一与非门111和第二与非门112。
第一与非门111的第一输入端与输入电压端STV连接，第一与非门111的第二输入端与第二与非门112的输出端连接。
第二与非门112的第一输入端与第一与非门111的输出端连接，第二与非门112的第二输入端与第一时钟信号端CKV1连接，第二与非门112的输出端与输入电路110的输出端连接。
具体地，对于第一与非门111：在输入电压端STV提供的输入电压信号STV为低电平，且第二与非门112的输出端即输入电路110的输出端提供的中间输入信号V1为低电平的情况下，即STV＝0，V1＝0，第一与非门111中栅极与输入电压端STV连接的P型晶体管导通，栅极与输入电压端STV连接的N型晶体管截止，栅极与输入电路110的输出端连接的P型晶体管导通，栅极与输入电路110的输出端连接的N型晶体管截止。因此第一电源端VGH的电压信号能够传输至第一与非门111的输出端，使得第一与非门111的输出信号V2为高电平，即V2＝1。
相类似地，在STV＝0，V1＝1的情况下，V2＝1。
在STV＝1，V1＝0的情况下，V2＝1。
在STV＝1，V1＝1的情况下，V2＝0。
对于第二与非门112：在V2＝0，CKV1＝0的情况下，V1＝1。
在V2＝0，CKV1＝1的情况下，V1＝1。
在V2＝1，CKV1＝0的情况下，V1＝1。
在V2＝1，CKV1＝1的情况下，V1＝0。
如此，输入电路110通过短接的两个与非门电路实现中间输入信号V1的输出，通过输入电路110提供的中间输入信号V1和中间电路120提供的第一节点信号，由输出电路130输出第一输出信号GP_out和第二输出信号GN_out，能够在不占用过多布局空间的情况下同时提供第一输出信号GP_out和第二输出信号GN_out两种电位相反的信号，且能够避免第一输出信号GP_out和第二输出信号GN_out受到时钟信号延迟的影响，从而使第一输出信号GP_out和第二输出信号GN_out更加稳定。
在某些实施方式中，中间电路120包括反相电路121和控制电路122。
反相电路121分别与第一电源端VGH和第二电源端VGL连接，反相电路121用于根据中间输入信号V1向控制电路122输出第二节点信号和第三节点信号，第二节点信号和第三节点信号电位相反。
控制电路122分别与第二时钟信号端、第一电源端VGH和第二电源端VGL连接，控制电路122用于根据第二时钟信号端提供的第二时钟信号、第二节点信号和第三节点信号向输出电路130输出第一节点信号。
在某些实施方式中，反相电路121包括第一反相器1211和第二反相器1212。
第一反相器1211的输入端与输入电路110的输出端连接，第一反相器1211用于根据中间输入信号V1输出第二节点信号。
第二反相器1212的输入端与第一反相器1211的输出端连接，第二反相器1212的输出端与反相电路121的输出端连接，第二反相器1212用于根据第二节点信号输出第三节点信号。
在某些实施方式中，控制电路122包括控制晶体管1221和传输门1222。
控制晶体管1221的栅极与第一反相器1211的输出端连接，控制晶体管1221的第一极与第一电源端VGH连接，控制晶体管1221的第二极与中间电路120的输出端连接。
传输门1222的输入端与第二时钟信号端连接，传输门1222的第一控制端与第二节点N2连接，传输门1222的第二控制端与第三节点N3连接，传输门1222的输出端与中间电路120的输出端连接。
具体地，对于第一反相器1211：在中间输入信号V1V1为高电平的情况下，即V1＝1，第一反相器1211中的P型晶体管截止，第一反相器1211中的N型晶体管导通，因此第二电源端VGL的电压信号传输至第二节点N2，使得第一反相器1211输出的第二节点信号为低电平，即N2＝0。
相类似地，在V1＝0的情况下，N2＝1。
对于第二反相器1212：在N2＝1的情况下，N3＝0。
在N2＝0的情况下，N3＝1。
如此，反相电路121通过串联的两个反相器实现第三节点信号的输出，并通过控制电路122向输出电路130输出第一节点信号，由输出电路130输出第一输出信号GP_out和第二输出信号GN_out，能够在不占用过多布局空间的情况下同时提供第一输出信号GP_out和第二输出信号GN_out两种电位相反的信号，且能够避免第一输出信号GP_out和第二输出信号GN_out受到时钟信号延迟的影响，从而使第一输出信号GP_out和第二输出信号GN_out更加稳定。
进一步地，对于控制电路122而言：控制晶体管1221可以是P型晶体管。在第一反相器1211输出的第二节点信号为高电平，且第二时钟信号端提供的第二时钟信号CKV2为低电平的情况下，即N2＝1，CKV2＝0。此时由于N2＝1，因此控制晶体管1221截止，传输门1222第一控制端的晶体管导通，N3＝0，也即是传输门1222的第二控制端接收的信号为低电平，故而传输门1222第二控制端的晶体管导通。由于控制晶体管1221处于截止状态，因此第一电源端VGH的电压信号无法传输至第一节点N1，而传输门1222第一控制端的晶体管和第二控制端的晶体管均处于导通状态，使得第二时钟信号端提供的第二时钟信号CKV2传输至第一节点N1。由于CKV2＝0，因此N1＝0，即第一节点信号为低电平。
相类似地，在N2＝0，CKV2＝1的情况下，N1＝1。
在N2＝1，CKV2＝0的情况下，N1＝1。
在N2＝1，CKV2＝1的情况下，N1＝1。
如此，通过反相电路121和控制电路122实现第一节点信号的输出，使得输出电路130根据第一节点信号输出第一输出信号GP_out和第二输出信号GN_out，能够在不占用过多布局空间的情况下同时提供第一输出信号GP_out和第二输出信号GN_out两种电位相反的信号，且能够避免第一输出信号GP_out和第二输出信号GN_out受到时钟信号延迟的影响，从而使第一输出信号GP_out和第二输出信号GN_out更加稳定。
在另一些实施例中，控制晶体管1221也可以是N型晶体管。当控制晶体管1221为N型晶体管时，控制晶体管1221的栅极与第二反相器1212的输出端连接，控制晶体管1221的第一极与第一电源端VGH连接，控制晶体管1221的第二极与中间电路120的输出端连接。传输门1222的输入端与第二时钟信号端连接，传输门1222的第一控制端与第二节点N2连接，传输门1222的第二控制端与第三节点N3连接，传输门1222的输出端与中间电路120的输出端连接。
在某些实施方式中，输出电路130包括分别与第一电源端VGH和第二电源端VGL连接的第一输出子电路131，第一输出子电路131包括第三反相器1311和第四反相器1312。
第三反相器1311的输入端与第一节点N1连接，第三反相器1311的输出端与第四反相器1312的输入端连接，第四反相器1312的输出端与第一输出端连接。
具体地，对于第三反相器1311：在第一节点信号为高电平的情况下，即N1＝1，第三反相器1311中的P型晶体管截止，第三反相器1311中的N型晶体管导通，因此第二电源端VGL的电压信号传输至第三反相器1311的输出端，使得第三反相器1311的输出信号为低电平。
相类似地，在N1＝0的情况下，第三反相器1311的输出信号为高电平。
对于第四反相器1312：在第三反相器1311的输出信号为高电平的情况下，第四反相器1312的输出信号即第一输出信号GP_out为低电平，GP_out＝0。
在第三反相器1311的输出信号为低电平的情况下，GP_out＝1。
综上，对于第一输出子电路131而言：在N1＝1的情况下，GP_out＝1。
在N1＝0的情况下，GP_out＝0。
如此，采用第一电源端VGH或第二电源端VGL的电压信号作为第一输出信号GP_out，避免第一输出信号GP_out受到时钟信号延迟的影响，能够使得第一输出信号GP_out更加稳定。
在某些实施方式中，输出电路130还包括分别与第一电源端VGH和第二电源端VGL连接的第二输出子电路132，第二输出子电路132包括第五反相器1321、第六反相器1322和第七反相器1323，第五反相器1321的输入端与第一节点N1连接，第五反相器1321的输出端与第六反相器1322的输入端连接，第六反相器1322的输出端与第七反相器1323的输入端连接，第七反相器1323的输出端与第二输出端连接。
具体地，对于第五反相器1321：在第一节点信号为高电平的情况下，即N1＝1，第五反相器1321中的P型晶体管截止，第五反相器1321中的N型晶体管导通，因此第二电源端VGL的电压信号传输至第五反相器1321的输出端，使得第五反相器1321的输出信号为低电平。
相类似地，在N1＝0的情况下，第五反相器1321的输出信号为高电平。
对于第六反相器1322：在第五反相器1321的输出信号为高电平的情况下，第六反相器1322的输出信号为低电平。
在第五反相器1321的输出信号为低电平的情况下，第六反相器1322的输出信号为高电平。
对于第七反相器1323：在第六反相器1322的输出信号为高电平的情况下，第七反相器1323的输出信号即第二输出信号GN_out为低电平，GN_out＝0。
在第六反相器1322的输出信号为低电平的情况下，GN_out＝1。
综上，对于第二输出子电路132而言：在N1＝1的情况下，GN_out＝0。
在N1＝0的情况下，GN_out＝1。
如此，采用第一电源端VGH或第二电源端VGL的电压信号作为第二输出信号GN_out，避免第二输出信号GN_out受到时钟信号延迟的影响，能够使得第二输出信号GN_out更加稳定。
需要说明地，在第二输出电路130中采用三个反相器，能够有效降低每一级反相器晶体管沟道宽度和长度的比值，进一步确保输出信号的稳定。
在某些实施方式中，输入电路110包括第一输入晶体管T11、第二输入晶体管T12、第三输入晶体管T13、第四输入晶体管T14、第五输入晶体管T15、第六输入晶体管T16、第七输入晶体管T17和第八输入晶体管T18。第一输入晶体管T11为P型晶体管，第一输入晶体管T11的第一极与第一电源端VGH连接，第一输入晶体管T11的第二极与第一输出节点N4连接，第一输入晶体管T11的栅极与第二输出节点N5连接。第二输入晶体管T12为P型晶体管，第二输入晶体管T12的第一极与第一电源端VGH连接，第二输入晶体管T12的第二极与第一输出节点N4连接，第二输入晶体管T12的栅极与输入电压端STV连接。第三输入晶体管T13为N型晶体管，第三输入晶体管T13的第一极与第一输出节点N4连接，第三输入晶体管T13的第二极与第四输入晶体管T14的第一极连接，第三输入晶体管T13的栅极与输入电压端STV连接。第四输入晶体管T14为N型晶体管，第四输入晶体管T14的第二极与第二电源端VGL连接，第四输入晶体管T14的栅极与第二输出节点N5连接。第五输入晶体管T15为P型晶体管，第五输入晶体管T15的第一极与第一电源端VGH连接，第五输入晶体管T15的第二极与第二输出节点N5连接，第五输入晶体管T15的栅极与第一输出节点N4连接。第六输入晶体管T16为P型晶体管，第六输入晶体管T16的第一极与第一电源端VGH连接，第六输入晶体管T16的第二极与第二输出节点N5连接，第六输入晶体管T16的栅极与第一时钟信号端CKV1连接。第七输入晶体管T17为N型晶体管，第七输入晶体管T17的第一极与第二输出节点N5连接，第七输入晶体管T17的第二极与第八输入晶体管T18的第一极连接，第七输入晶体管T17的栅极与第一时钟信号端CKV1连接。第八输入晶体管T18为N型晶体管，第八输入晶体管T18的第二极与第二电源端VGL连接，第八输入晶体管T18的栅极与第一输出节点N4连接。
中间电路120包括第一中间晶体管T21、第二中间晶体管T22、第三中间晶体管T23、第四中间晶体管T24、控制晶体管1221、第五中间晶体管T25和第六中间晶体管T26。第一中间晶体管T21为P型晶体管，第一中间晶体管T21的第一极与第一电源端VGH连接，第一中间晶体管T21的第二极与第二节点N2连接，第一中间晶体管T21的栅极与第二输出节点N5连接。第二中间晶体管T22为N型晶体管，第二中间晶体管T22的第一极与第二节点连接，第二中间晶体管T22的第二极与第二电源端VGL连接，第二中间晶体管T22的栅极与第二输出节点N5连接。第三中间晶体管T23为P型晶体管，第三中间晶体管T23的第一极与第一电源端VGH连接，第三中间晶体管T23的第二极与第三节点N3连接，第三中间晶体管T23的栅极与第二节点N2连接。第四中间晶体管T24为N型晶体管，第四中间晶体管T24的第一极与第三节点N3连接，第四中间晶体管T24的第二极与第二电源端VGL连接，第四中间晶体管T24的栅极与第二节点N2连接。控制晶体管1221为P型晶体管，控制晶体管1221的第一极与第一电源端VGH连接，控制晶体管1221的第二极与第一节点N1连接，控制晶体管1221的栅极与第二节点N2连接。第五中间晶体管T25为N型晶体管，第五中间晶体管T25的第一极与第一节点N1连接，第五中间晶体管T25的第二极与第二时钟信号端CKV2连接，第五中间晶体管T25的栅极与第二节点N2连接。第六中间晶体管T26为P型晶体管，第六中间晶体管T26的第一极与第一节点N1连接，第六中间晶体管T26的第二极与第二时钟信号端CKV2连接，第六中间晶体管T26的栅极与第三节点N3连接。
输出电路130包括第一输出晶体管T31、第二输出晶体管T32、第三输出晶体管T33、第四输出晶体管T34、第五输出晶体管T35、第六输出晶体管T36、第七输出晶体管T37、第八输出晶体管T38、第九输出晶体管T39和第十输出晶体管T310。第一输出晶体管T31为P型晶体管，第一输出晶体管T31的第一极与第一电源端VGH连接，第一输出晶体管T31的第二极与第三输出节点N6连接，第一输出晶体管T31的栅极与第一节点N1连接。第二输出晶体管T32为N型晶体管，第二输出晶体管T32的第一极与第三输出节点N6连接，第二输出晶体管T32的第二极与第二电源端VGL连接，第二输出晶体管T32的栅极与第一节点N1连接。第三输出晶体管T33为P型晶体管，第三输出晶体管T33的第一极与第一电源端VGH连接，第三输出晶体管T33的第二极与第一输出端连接，第三输出晶体管T33的栅极与第三输出节点N6连接。第四输出晶体管T34为N型晶体管，第四输出晶体管T34的第一极与第一输出端连接，第四输出晶体管T34的第二极与第二电源端VGL连接，第四输出晶体管T34的栅极与第三输出节点N6连接。第五输出晶体管T35为P型晶体管，第五输出晶体管T35的第一极与第一电源端VGH连接，第五输出晶体管T35的第二极与第四输出节点N7连接，第五输出晶体管T35的栅极与第一节点N1连接。第六输出晶体管T36为N型晶体管，第六输出晶体管T36的第一极与第四输出节点N7连接，第六输出晶体管T36的第二极与第二电源端VGL连接，第六输出晶体管T36的栅极与第一节点N1连接。第七输出晶体管T37为P型晶体管，第七输出晶体管T37的第一极与第一电源端VGH连接，第七输出晶体管T37的第二极与第五输出节点N8连接，第七输出晶体管T37的栅极与第四输出节点N7连接。第八输出晶体管T38为N型晶体管，第八输出晶体管T38的第一极与第五输出节点N8连接，第八输出晶体管T38的第二极与第二电源端VGL连接，第八输出晶体管T38的栅极与第四输出节点N7连接。第九输出晶体管T39为P型晶体管，第九输出晶体管T39的第一极与第一电源端VGH连接，第九输出晶体管T39的第二极与第二输出端连接，第九输出晶体管T39的栅极与第五输出节点N8连接。第十输出晶体管T310为N型晶体管，第十输出晶体管T310的第一极与第二输出端连接，第十输出晶体管T310的第二极与第二电源端VGL连接，第十输出晶体管T310的栅极与第五输出节点N8连接。
如此，通过输入电路110提供的中间输入信号V1和中间电路120提供的第一节点信号，由输出电路130输出第一输出信号GP_out和第二输出信号GN_out，能够在不占用过多布局空间的情况下同时提供第一输出信号GP_out和第二输出信号GN_out两种电位相反的信号，即第一输出信号GP_out为低电平时，第二输出信号GN_out为高电平，第一输出信号GP_out为高电平时，第二输出信号GN_out为低电平。且能够避免第一输出信号GP_out和第二输出信号GN_out受到时钟信号延迟的影响，能够使第一输出信号GP_out和第二输出信号GN_out更加稳定。
请参阅图3和图4，本申请实施方式的移位寄存器100的控制方法，用于上述的移位寄存器100，显示周期包括依次设置的输入阶段t1、输出阶段t2和复位阶段t3，控制方法包括：
S10：在输入阶段t1，输入电路110根据输入电压端STV提供的第一电平和第一时钟信号端CKV1提供的第二电平向中间电路120提供第一电平，中间电路120根据第二时钟信号端提供的第二电平和输入电路110提供的第一电平向输出电路130输出第二电平，输出电路130根据中间电路120提供的第二电平向第一输出端输出第二电平和向第二输出端输出第一电平；
S20：在输出阶段t2，输入电路110根据输入电压端STV提供的第二电平和第一时钟信号端CKV1提供的第二电平向中间电路120提供第一电平，中间电路120根据第二时钟信号端提供的第一电平和输入电路110提供的第一电平向输出电路130输出第一电平，输出电路130根据中间电路120提供的第一电平向第一输出端输出第一电平和向第二输出端输出第二电平；和
S30：在复位阶段t3，输入电路110根据输入电压端STV提供的第二电平和第一时钟信号端CKV1提供的第一电平向中间电路120提供第二电平，中间电路120根据第二时钟信号端提供的第二电平和输入电路110提供的第二电平向输出电路130输出第二电平，输出电路130根据中间电路120提供的第二电平向第一输出端输出第二电平和向第二输出端输出第一电平。
具体地，第一电平为低电平，第二电平为高电平。
请一并参阅图1、图2和图4，在输入阶段t1：输入电压端STV向第一与非门111提供第一电平，第一时钟信号端CKV1向第二与非门112提供第二电平，使得中间输入信号V1为第一电平。
输入电路110向第一反相器1211提供第一电平，使得第二节点信号为第二电平，第三节点信号为第一电平。第二时钟信号端向传输门1222的输入端提供第二电平，控制电路122根据第二节点信号、第三节点信号和第二时钟信号，输出第一节点信号，此时第一节点信号为第二电平。
输出电路130根据中间电路120提供的第二电平，输出第一输出信号GP_out和第二输出信号GN_out，此时第一输出信号GP_out为第二电平，第二输出信号GN_out为第一电平。
在输出阶段t2：输入电压端STV向第一与非门111提供第二电平，第一时钟信号端CKV1向第二与非门112提供第二电平，使得中间输入信号V1为第一电平。
输入电路110向第一反相器1211提供第一电平，使得第二节点信号为第二电平，第三节点信号为第一电平。第二时钟信号端向传输门1222的输入端提供第一电平，控制电路122根据第二节点信号、第三节点信号和第二时钟信号，输出第一节点信号，此时第一节点信号为第一电平。
输出电路130根据中间电路120提供的第一电平，输出第一输出信号GP_out和第二输出信号GN_out，此时第一输出信号GP_out为第一电平，第二输出信号GN_out为第二电平。
在复位阶段t3：输入电压端STV向第一与非门111提供第二电平，第一时钟信号端CKV1向第二与非门112提供第一电平，使得中间输入信号V1为第二电平。
输入电路110向第一反相器1211提供第二电平，使得第二节点信号为第一电平，第三节点信号为第二电平。第二时钟信号端向传输门1222的输入端提供第二电平，控制电路122根据第二节点信号、第三节点信号和第二时钟信号，输出第一节点信号，此时第一节点信号为第二电平。
输出电路130根据中间电路120提供的第二电平，输出第一输出信号GP_out和第二输出信号GN_out，此时第一输出信号GP_out为第二电平，第二输出信号GN_out为第一电平。
如此，能够实现第一节点信号的移位输出。且由输出电路130输出第一输出信号GP_out和第二输出信号GN_out，能够在不占用过多布局空间的情况下，使得移位寄存器100能够同时提供第一输出信号GP_out和第二输出信号GN_out两种电位相反的信号，且能够避免第一输出信号GP_out和第二输出信号GN_out受到时钟信号延迟的影响，从而使第一输出信号GP_out和第二输出信号GN_out更加稳定。
本申请实施方式的栅极驱动电路10包括上述任一实施方式所述的移位寄存器100。
请参阅图5，在某些实施方式中，栅极驱动电路10包括级联的多个移位寄存器100，其中，除第一级移位寄存器之外，本级移位寄存器的输入电压端STV与上一级移位寄存器的第一输出端连接。
具体地，请参阅图5和图6，除第一级移位寄存器之外，本级移位寄存器的输入电压端STV与上一级移位寄存器的第一输出端连接。也即是说，在p1阶段，第一级移位寄存器接收输入电压端STV提供的输入电压信号，在p2阶段，第一级移位寄存器输出第一级移位寄存器的第一输出信号GP_out1和第二输出信号GN_out1。其中，第一输出信号GP_out1作为第二级移位寄存器的输入电压信号，使得第二级移位寄存器在p3阶段输出第二级移位寄存器的第一输出信号GP_out2和第二输出信号GN_out2。以此类推，第n级移位寄存器在p(n+1)阶段输出第n级移位寄存器的第一输出信号GP_outn和第二输出信号GN_outn。
如此，能够实现各级移位寄存器第一节点信号的移位输出，从而实现对栅线的逐行扫描。
请再次参阅图5，在某些实施方式中，栅极驱动电路10包括第一时钟信号线CK1、第二时钟信号线CK2、第三时钟信号线CK3以及依次级联的第一移位寄存器101、第二移位寄存器102和第三移位寄存器103。其中，第一时钟信号线CK1连接第一移位寄存器101的第一时钟信号端CKV11，第三时钟信号线CK3连接第一移位寄存器101的第二时钟信号端CKV12。第二时钟信号线CK2连接第二移位寄存器102的第一时钟信号端CKV21，第一时钟信号线CK1连接第二移位寄存器102的第二时钟信号端CKV22。第三时钟信号线CK3连接第三移位寄存器103的第一时钟信号端CKV31，第二时钟信号线CK2连接第三移位寄存器103的第二时钟信号端CKV32。
具体地，请参阅图6和图7，由于第一移位寄存器101的第一时钟信号端CKV11与第一时钟信号线CK1连接，第一移位寄存器101的第二时钟信号端CKV12与第三时钟信号线CK3连接，故根据图6得到CK1和CK3的时序，并根据前述移位寄存器的实施方式说明，可得第一移位寄存器101的第一节点信号，从而得到第一移位寄存器101的第一输出信号GP_out1和第二输出信号GN_out1。第一输出信号GP_out1和第二输出信号GN_out1是两种电位相反的信号，即第一输出信号GP_out为低电平时，第二输出信号GN_out为高电平，第一输出信号GP_out为高电平时，第二输出信号GN_out为低电平。
第二移位寄存器102和第三移位寄存器103的时序与第一移位寄存器101的时序类似，此处不再赘述，具体可参阅前述移位寄存器100的实施方式说明以及第一移位寄存器101的时序说明。
如此，根据所连接的时钟信号线输入的时钟信号，各级移位寄存器能够在不同阶段生成相应的第一输出信号GP_outn和第二输出信号GN_outn，实现各级移位寄存器第一节点信号的移位输出，从而实现对栅线的逐行扫描。
本申请实施方式的显示面板包括像素电路20和如上所述的栅极驱动电路10，像素电路20和栅极驱动电路10连接以使得栅极驱动电路10为像素电路20提供第一输出信号GP_out和第二输出信号GN_out。
请一并参阅图8，在某些实施方式中，像素电路20包括第一晶体管T1、第二晶体管T2、第三晶体管T3和存储电容Cst。
第一晶体管T1的第一极连接第一数据线Data，第一晶体管T1的第二极连接第二晶体管T2的第一极，第一晶体管T1的栅极连接第一栅线Gate，第一栅线Gate用于接收移位寄存器100提供的第一输出信号GP_out。
存储电容Cst的一端连接第一电源线VDD，存储电容Cst的另一端连接第二晶体管T2的栅极。
第三晶体管T3的第一极连接第二晶体管T2的栅极，第三晶体管T3的第二极连接第二晶体管T2的第二极，第三晶体管T3的栅极连接第二栅线Gaten，第二栅线Gaten用于接收移位寄存器100提供的第二输出信号GN_out。
具体地，为了减少像素电路20的漏流情况，改善像素电路20低频驱动下的频闪现象，采用LTPO工艺，将像素电路20中对驱动晶体管的栅极漏电敏感的薄膜晶体管换成氧化物薄膜晶体管，其他晶体管仍使用LTPS晶体管。也即是说，第一晶体管T1和第二晶体管T2可以是P型晶体管，第三晶体管T3可以是N型晶体管。如此，能够与上述栅极驱动电路10配合，接收栅极驱动电路10提供的第一输出信号GP_out和第二输出信号GN_out，提升显示面板的显示效果。
进一步地，当第一晶体管T1和第二晶体管T2为P型晶体管，第三晶体管T3为N型晶体管时，像素电路20接收第n级栅极驱动电路提供的第一输出信号GP_outn和第二输出信号GN_outn，在第一栅线Gate接收的第一输出信号GP_outn为低电平时，第二栅线Gaten接收的第二输出信号GN_outn为高电平。此时，第一晶体管T1的第一极和第二极导通，使得第一数据信号写入第二晶体管T2的第一极。同时，根据第二输出信号GN_outn，第三晶体管T3的第一极和第二极导通，使得第二晶体管T2的第一极和第二极导通，将第一数据线Data写入的第一数据信号以及第二晶体管T2的阈值电压存储在存储电容Cst中。
如此，通过第二输出信号GN_outn控制第三晶体管T3的导通或截止，补偿第二晶体管T2的阈值电压，以及通过第一输出信号GP_outn控制第一晶体管T1的导通或截止，能够使得第二晶体管T2的驱动电流与第二晶体管T2的阈值电压无关。
需要说明地，晶体管可以是薄膜晶体管或场效应晶体管或其他特性相同的开关器件。这里采用的晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的。本申请实施方式为了区分晶体管除栅极之外的两极，直接描述了其中一极为第一极，另一极为第二极，所以本申请公开实施例中全部或部分晶体管的源极和漏极根据需要可以互换。
在某些实施方式中，像素电路20包括第四晶体管T4，第四晶体管T4的第一极连接初始电源线Vinit，第四晶体管T4的第二极连接第二晶体管T2的栅极，第四晶体管T4的栅极连接复位控制线Resetn，复位控制线Resetn用于接收移位寄存器100提供的第二输出信号GN_out。
具体地，第四晶体管T4可以是N型晶体管，第四晶体管T4可以使用LTPO晶体管。复位控制线Reset接收第n-1级移位寄存器提供的第二输出信号GN_outn-1，在复位控制线Reset接收的第二输出信号GN_outn-1为高电平时，第六晶体管T6的第一极和第二极导通，将初始电源线Vinit传输的初始电压信号写入第二晶体管T2的栅极，从而将第二晶体管T2的栅极电压复位为初始电压。
如此，能够在第一输出信号GP_outn为低电平和第二输出信号GN_outn为高电平之前，对第二晶体管T2的栅极进行复位，确保像素电路20的显示稳定。
在某些实施方式中，像素电路20包括第五晶体管T5、第六晶体管T6和发光元件L1，
第五晶体管T5的栅极连接发光控制线，第五晶体管T5的第一极连接第一电源线VDD，第五晶体管T5的第二极连接第二晶体管T2的第一极。
第六晶体管T6的栅极连接发光控制线，第六晶体管T6的第一极连接第二晶体管T2的第二极，第六晶体管T6的第二极连接发光元件L1的一端，发光元件L1的另一端连接第二电源线。
具体地，第五晶体管T5、第六晶体管T6可以是P型晶体管。第五晶体管T5的栅极与发光控制线EM连接，在发光控制线EM输入发光控制信号时，第五晶体管T5的第一极和第二极导通，使得发光控制信号写入第二晶体管T2的第一极。第六晶体管T6的栅极与发光控制线EM连接，在发光控制线EM输入发光控制信号时，第六晶体管T6的第一极和第二极导通，在第二晶体管T2导通时，能够将发光控制信号写入发光元件L1，使得发光元件L1发光。
可以理解地，发光元件L1可以是LED、OLED、MicroLED、MiniLED等具有发光功能的元件，具体不做限定。
在某些实施方式中，像素电路20包括第七晶体管T7，第七晶体管T7的第一极连接初始电源线Vinit，第七晶体管T7的第二极连接第六晶体管T6的第二极，第七晶体管T7的栅极连接第一栅线Gate，第一栅线Gate用于接收移位寄存器100提供的第一输出信号GP_out。
具体地，第七晶体管T7可以是P型晶体管。第一栅线Gate接收第n级移位寄存器提供的第一输出信号GP_outn，在第一栅线Gate接收的第一输出信号GP_outn为低电平时，第七晶体管T7的第一极和第二极导通，将初始电源线Vinit传输的初始电压信号写入第七晶体管T7的第二极。
在某些实施方式中，第一晶体管T1、第二晶体管T2、第五晶体管T5、第六晶体管T6和第七晶体管T7为P型晶体管，第三晶体管T3和第四晶体管T4为N型晶体管。
具体地，第一栅线Gate接收第n级栅极驱动电路提供的第一输出信号GP_outn，第二栅线Gaten接收第n级栅极驱动电路提供的第二输出信号GN_outn，复位控制线Resetn接收第n-1级移位寄存器提供的第二输出信号GN_outn-1。
在第一输出信号GP_outn为低电平和第二输出信号GN_outn为高电平之前，复位控制线Reset接收的第n-1级移位寄存器提供的第二输出信号GN_outn-1为高电平，第六晶体管T6的第一极和第二极导通，将初始电源线Vinit传输的初始电压信号写入第二晶体管T2的栅极，从而将第二晶体管T2的栅极电压复位为初始电压。
在第一输出信号GP_outn为低电平和第二输出信号GN_outn为高电平时，由于第一输出信号GP_outn为低电平，第一晶体管T1的第一极和第二极导通，使得第一数据信号写入第二晶体管T2的第一极。第七晶体管T7的第一极和第二极导通，将初始电源线Vinit传输的初始电压信号写入第七晶体管T7的第二极。同时，根据第二输出信号GN_outn，第三晶体管T3的第一极和第二极导通，使得第二晶体管T2的第一极和第二极导通，将第一数据线Data写入的第一数据信号以及第二晶体管T2的阈值电压存储在存储电容Cst中。
随后，在发光控制线EM输入发光控制信号时，第五晶体管T5的第一极和第二极导通，第六晶体管T6的第一极和第二极导通，使得发光控制信号写入发光元件L1，控制发光元件L1发光。
如此，能够根据栅极驱动电路10提供的电位相反的第一输出信号GP_out和第二输出信号GN_out，实现对像素电路20的控制。
在本说明书的描述中，参考术语“一个实施方式”、“一些实施方式”、“示意性实施方式”、“示例”、“具体示例”、或“一些示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施方式或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
尽管已经示出和描述了本申请的实施方式，本领域的普通技术人员可以理解：在不脱离本申请的原理和宗旨的情况下可以对这些实施方式进行多种变化、修改、替换和变型，本申请的范围由权利要求及其等同物限定。

Claims (15)

1.一种移位寄存器，其特征在于，所述移位寄存器包括：输入电路、中间电路和输出电路，所述中间电路分别与所述输入电路和所述输出电路连接，其中，
所述输入电路分别与第一电源端、第二电源端、输入电压端和第一时钟信号端连接，所述输入电路用于根据所述输入电压端提供的输入电压信号和所述第一时钟信号端提供的第一时钟信号向所述中间电路输出中间输入信号；
所述中间电路分别与第一电源端、第二电源端和第二时钟信号端连接，所述中间电路用于根据所述第二时钟信号端提供的第二时钟信号和所述中间输入信号向所述输出电路输出第一节点信号；
所述输出电路分别与所述第一电源端、所述第二电源端、第一输出端和第二输出端连接，所述输出电路用于根据第一节点信号输出第一输出信号和第二输出信号，所述第一输出信号和所述第二输出信号电位相反。
2.根据权利要求1所述的移位寄存器，其特征在于，所述输入电路包括第一与非门和第二与非门，
所述第一与非门的第一输入端与所述输入电压端连接，所述第一与非门的第二输入端与所述第二与非门的输出端连接；
所述第二与非门的第一输入端与所述第一与非门的输出端连接，所述第二与非门的第二输入端与所述第一时钟信号端连接。
3.根据权利要求1所述的移位寄存器，其特征在于，所述中间电路包括反相电路和控制电路，
所述反相电路分别与所述第一电源端和所述第二电源端连接，所述反相电路用于根据所述中间输入信号向所述控制电路输出第二节点信号和第三节点信号，所述第二节点信号和所述第三节点信号电位相反；
所述控制电路分别与所述第二时钟信号端、所述第一电源端和所述第二电源端连接，所述控制电路用于根据所述第二时钟信号端提供的第二时钟信号、所述第二节点信号和所述第三节点信号向所述输出电路输出所述第一节点信号。
4.根据权利要求3所述的移位寄存器，其特征在于，所述反相电路包括第一反相器和第二反相器，
所述第一反相器的输入端与所述输入电路的输出端连接，所述第一反相器用于根据所述中间输入信号输出所述第二节点信号；
所述第二反相器的输入端与所述第一反相器的输出端连接，所述第二反相器用于根据所述第二节点信号输出所述第三节点信号。
5.根据权利要求3所述的移位寄存器，其特征在于，所述控制电路包括控制晶体管和传输门，
所述控制晶体管的栅极与所述第一反相器的输出端连接，所述控制晶体管的第一极与所述第一电源端连接，所述控制晶体管的第二极与所述中间电路的输出端连接；
所述传输门的输入端与所述第二时钟信号端连接，所述传输门的第一控制端与第二节点连接，所述传输门的第二控制端与第三节点连接，所述传输门的输出端与所述中间电路的输出端连接。
6.根据权利要求1所述的移位寄存器，其特征在于，所述输出电路包括分别与所述第一电源端和所述第二电源端连接的第一输出子电路，所述第一输出子电路包括第三反相器和第四反相器，
所述第三反相器的输入端与第一节点连接，所述第三反相器的输出端与所述第四反相器的输入端连接，所述第四反相器的输出端与所述第一输出端连接。
7.根据权利要求1所述的移位寄存器，其特征在于，所述输出电路还包括分别与所述第一电源端和所述第二电源端连接的第二输出子电路，所述第二输出子电路包括第五反相器、第六反相器和第七反相器，所述第五反相器的输入端与第一节点连接，所述第五反相器的输出端与所述第六反相器的输入端连接，所述第六反相器的输出端与所述第七反相器的输入端连接，所述第七反相器的输出端与所述第二输出端连接。
8.根据权利要求1所述的移位寄存器，其特征在于，所述输入电路包括第一输入晶体管、第二输入晶体管、第三输入晶体管、第四输入晶体管、第五输入晶体管、第六输入晶体管、第七输入晶体管和第八输入晶体管；
所述第一输入晶体管为P型晶体管，所述第一输入晶体管的第一极与所述第一电源端连接，所述第一输入晶体管的第二极与第一输出节点连接，所述第一输入晶体管的栅极与第二输出节点连接；
所述第二输入晶体管为P型晶体管，所述第二输入晶体管的第一极与所述第一电源端连接，所述第二输入晶体管的第二极与所述第一输出节点连接，所述第二输入晶体管的栅极与所述输入电压端连接；
所述第三输入晶体管为N型晶体管，所述第三输入晶体管的第一极与所述第一输出节点连接，所述第三输入晶体管的第二极与所述第四输入晶体管的第一极连接，所述第三输入晶体管的栅极与所述输入电压端连接；
所述第四输入晶体管为N型晶体管，所述第四输入晶体管的第二极与所述第二电源端连接，所述第四输入晶体管的栅极与所述第二输出节点连接；
所述第五输入晶体管为P型晶体管，所述第五输入晶体管的第一极与所述第一电源端连接，所述第五输入晶体管的第二极与所述第二输出节点连接，所述第五输入晶体管的栅极与所述第一输出节点连接；
所述第六输入晶体管为P型晶体管，所述第六输入晶体管的第一极与所述第一电源端连接，所述第六输入晶体管的第二极与所述第二输出节点连接，所述第六输入晶体管的栅极与所述第一时钟信号端连接；
所述第七输入晶体管为N型晶体管，所述第七输入晶体管的第一极与所述第二输出节点连接，所述第七输入晶体管的第二极与所述第八输入晶体管的第一极连接，所述第七输入晶体管的栅极与所述第一时钟信号端连接；
所述第八输入晶体管为N型晶体管，所述第八输入晶体管的第二极与所述第二电源端连接，所述第八输入晶体管的栅极与所述第一输出节点连接；
所述中间电路包括第一中间晶体管、第二中间晶体管、第三中间晶体管、第四中间晶体管、控制晶体管、第五中间晶体管和第六中间晶体管；
所述第一中间晶体管为P型晶体管，所述第一中间晶体管的第一极与所述第一电源端连接，所述第一中间晶体管的第二极与第二节点连接，所述第一中间晶体管的栅极与所述第二输出节点连接；
所述第二中间晶体管为N型晶体管，所述第二中间晶体管的第一极与所述第二节点连接，所述第二中间晶体管的第二极与所述第二电源端连接，所述第二中间晶体管的栅极与所述第二输出节点连接；
所述第三中间晶体管为P型晶体管，所述第三中间晶体管的第一极与所述第一电源端连接，所述第三中间晶体管的第二极与第三节点连接，所述第三中间晶体管的栅极与所述第二节点连接；
所述第四中间晶体管为N型晶体管，所述第四中间晶体管的第一极与所述第三节点连接，所述第四中间晶体管的第二极与所述第二电源端连接，所述第四中间晶体管的栅极与所述第二节点连接；
所述控制晶体管为P型晶体管，所述控制晶体管的第一极与所述第一电源端连接，所述控制晶体管的第二极与第一节点连接，所述控制晶体管的栅极与所述第二节点连接；
所述第五中间晶体管为N型晶体管，所述第五中间晶体管的第一极与所述第一节点连接，所述第五中间晶体管的第二极与所述第二时钟信号端连接，所述第五中间晶体管的栅极与所述第二节点连接；
所述第六中间晶体管为P型晶体管，所述第六中间晶体管的第一极与所述第一节点连接，所述第六中间晶体管的第二极与所述第二时钟信号端连接，所述第六中间晶体管的栅极与所述第三节点连接；
所述输出电路包括第一输出晶体管、第二输出晶体管、第三输出晶体管、第四输出晶体管、第五输出晶体管、第六输出晶体管、第七输出晶体管、第八输出晶体管、第九输出晶体管和第十输出晶体管；
所述第一输出晶体管为P型晶体管，所述第一输出晶体管的第一极与所述第一电源端连接，所述第一输出晶体管的第二极与第三输出节点连接，所述第一输出晶体管的栅极与所述第一节点连接；
所述第二输出晶体管为N型晶体管，所述第二输出晶体管的第一极与所述第三输出节点连接，所述第二输出晶体管的第二极与所述第二电源端连接，所述第二输出晶体管的栅极与所述第一节点连接；
所述第三输出晶体管为P型晶体管，所述第三输出晶体管的第一极与所述第一电源端连接，所述第三输出晶体管的第二极与所述第一输出端连接，所述第三输出晶体管的栅极与所述第三输出节点连接；
所述第四输出晶体管为N型晶体管，所述第四输出晶体管的第一极与所述第一输出端连接，所述第四输出晶体管的第二极与所述第二电源端连接，所述第四输出晶体管的栅极与所述第三输出节点连接；
所述第五输出晶体管为P型晶体管，所述第五输出晶体管的第一极与所述第一电源端连接，所述第五输出晶体管的第二极与第四输出节点连接，所述第五输出晶体管的栅极与所述第一节点连接；
所述第六输出晶体管为N型晶体管，所述第六输出晶体管的第一极与所述第四输出节点连接，所述第六输出晶体管的第二极与所述第二电源端连接，所述第六输出晶体管的栅极与所述第一节点连接；
所述第七输出晶体管为P型晶体管，所述第七输出晶体管的第一极与所述第一电源端连接，所述第七输出晶体管的第二极与第五输出节点连接，所述第七输出晶体管的栅极与所述第四输出节点连接；
所述第八输出晶体管为N型晶体管，所述第八输出晶体管的第一极与所述第五输出节点连接，所述第八输出晶体管的第二极与所述第二电源端连接，所述第八输出晶体管的栅极与所述第四输出节点连接；
所述第九输出晶体管为P型晶体管，所述第九输出晶体管的第一极与所述第一电源端连接，所述第九输出晶体管的第二极与所述第二输出端连接，所述第九输出晶体管的栅极与所述第五输出节点连接；
所述第十输出晶体管为N型晶体管，所述第十输出晶体管的第一极与所述第二输出端连接，所述第十输出晶体管的第二极与所述第二电源端连接，所述第十输出晶体管的栅极与所述第五输出节点连接。
9.一种移位寄存器的控制方法，用于控制权利要求1-8所述的移位寄存器，其特征在于，显示周期包括依次设置的输入阶段、输出阶段和复位阶段，所述移位寄存器的控制方法包括：
在输入阶段，所述输入电路根据所述输入电压端提供的第一电平和所述第一时钟信号端提供的第二电平向所述中间电路提供第一电平，所述中间电路根据所述第二时钟信号端提供的第二电平和所述输入电路提供的第一电平向所述输出电路输出第二电平，所述输出电路根据所述中间电路提供的第二电平向所述第一输出端输出第二电平和向所述第二输出端输出第一电平；
在输出阶段，所述输入电路根据所述输入电压端提供的第二电平和所述第一时钟信号端提供的第二电平向所述中间电路提供第一电平，所述中间电路根据所述第二时钟信号端提供的第一电平和所述输入电路提供的第一电平向所述输出电路输出第一电平，所述输出电路根据所述中间电路提供的第一电平向所述第一输出端输出第一电平和向所述第二输出端输出第二电平；
在复位阶段，所述输入电路根据所述输入电压端提供的第二电平和所述第一时钟信号端提供的第一电平向所述中间电路提供第二电平，所述中间电路根据所述第二时钟信号端提供的第二电平和所述输入电路提供的第二电平向所述输出电路输出第二电平，所述输出电路根据所述中间电路提供的第二电平向所述第一输出端输出第二电平和向所述第二输出端输出第一电平。
10.一种栅极驱动电路，其特征在于，所述栅极驱动电路包括如权利要求1-8中任一项所述的移位寄存器。
11.根据权利要求10所述的栅极驱动电路，其特征在于，所述栅极驱动电路包括级联的多个所述移位寄存器，其中，除第一级移位寄存器之外，本级移位寄存器的输入电压端与上一级移位寄存器的第一输出端连接。
12.根据权利要求11所述的栅极驱动电路，其特征在于，所述栅极驱动电路包括第一时钟信号线、第二时钟信号线、第三时钟信号线以及依次级联的第一移位寄存器、第二移位寄存器和第三移位寄存器，
所述第一时钟信号线连接所述第一移位寄存器的第一时钟信号端，所述第三时钟信号线连接所述第一移位寄存器的第二时钟信号端；
所述第二时钟信号线连接所述第二移位寄存器的第一时钟信号端，所述第一时钟信号线连接所述第二移位寄存器的第二时钟信号端；
所述第三时钟信号线连接所述第三移位寄存器的第一时钟信号端，所述第二时钟信号线连接所述第三移位寄存器的第二时钟信号端。
13.一种显示面板，其特征在于，所述显示面板包括像素电路和如权利要求9所述的栅极驱动电路，所述像素电路和所述栅极驱动电路连接以使得所述栅极驱动电路为所述像素电路提供所述第一输出信号和所述第二输出信号。
14.根据权利要求13所述的显示面板，其特征在于，所述像素电路包括第一晶体管、第二晶体管、第三晶体管、存储电容、第四晶体管、第五晶体管、第六晶体管、第七晶体管和发光元件，
所述第一晶体管的第一极连接第一数据线，所述第一晶体管的第二极连接所述第二晶体管的第一极，所述第一晶体管的栅极连接第一栅线，所述第一栅线用于接收所述移位寄存器提供的所述第一输出信号；
所述存储电容的一端连接第一电源线，所述存储电容的另一端连接所述第二晶体管的栅极；
所述第三晶体管的第一极连接所述第二晶体管的栅极，所述第三晶体管的第二极连接所述第二晶体管的第二极，所述第三晶体管的栅极连接第二栅线，所述第二栅线用于接收所述移位寄存器提供的所述第二输出信号；
所述第四晶体管的第一极连接初始电源线，所述第四晶体管的第二极连接所述第二晶体管的栅极，所述第四晶体管的栅极连接复位控制线，所述复位控制线用于接收所述移位寄存器提供的所述第二输出信号；
所述第五晶体管的栅极连接发光控制线，所述第五晶体管的第一极连接所述第一电源线，所述第五晶体管的第二极连接所述第二晶体管的第一极；
所述第六晶体管的栅极连接所述发光控制线，所述第六晶体管的第一极连接所述第二晶体管的第二极，所述第六晶体管的第二极连接所述发光元件的一端，所述发光元件的另一端连接所述第二电源线；
所述第七晶体管的第一极连接初始电源线，所述第七晶体管的第二极连接所述第六晶体管的第二极，所述第七晶体管的栅极连接所述第一栅线，所述第一栅线用于接收所述移位寄存器提供的所述第一输出信号。
15.根据权利要求14所述的显示面板，其特征在于，所述第一晶体管、所述第二晶体管、所述第五晶体管、所述第六晶体管和所述第七晶体管为P型晶体管，所述第三晶体管和所述第四晶体管为N型晶体管。
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