CN116802736A - 移位寄存器单元、栅极驱动电路及显示装置 - Google Patents

移位寄存器单元、栅极驱动电路及显示装置 Download PDF

Info

Publication number
CN116802736A
CN116802736A CN202180003682.XA CN202180003682A CN116802736A CN 116802736 A CN116802736 A CN 116802736A CN 202180003682 A CN202180003682 A CN 202180003682A CN 116802736 A CN116802736 A CN 116802736A
Authority
CN
China
Prior art keywords
transistor
electrode
circuit
pull
sub
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202180003682.XA
Other languages
English (en)
Inventor
林允植
张舜航
李付强
李昌峰
刘立伟
胡合合
宁策
张慧
王洪润
李卓
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd filed Critical BOE Technology Group Co Ltd
Publication of CN116802736A publication Critical patent/CN116802736A/zh
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Logic Circuits (AREA)

Abstract

一种移位寄存器单元、栅极驱动电路及显示装置，属于显示技术领域，其可解决现有的移位寄存器单元中的薄膜晶体管的阈值电压不稳定，容易产生漏电流的问题。移位寄存器单元包括:输入子电路(101)、输出子电路(102)、至少一个下拉控制子电路(103)、至少一个下拉子电路(104)、至少一个第一降噪子电路(105)和反向偏置子电路(111)；反向偏置子电路(111)被配置为响应于上拉节点(PU)的电位，通过电源电压信号控制连接上拉节点(PU)的至少部分子电路中的晶体管处于反向偏置状态；或者，响应于级联信号端(Out‑C)的电位，通过级联信号控制连接上拉节点(PU)的至少部分子电路中的品体管处于反向偏置状态。

Description

移位寄存器单元、栅极驱动电路及显示装置 技术领域
本公开属于显示技术领域，具体涉及一种移位寄存器单元、栅极驱动电路及显示装置。
背景技术
GOA(Gate Driver on Array，集成栅极驱动电路)技术可以将栅极驱动电路集成在显示面板的阵列基板上，相比传统的COF(Chip On Film，覆晶薄膜)或COG(Chip On Glass，芯片直接固定在玻璃上)工艺，其不仅节约了成本，而且可以做到面板两边对称的美观设计，同时也可省去栅极驱动电路的Bonding(压焊)区域以及外围布线空间，从而实现了显示装置窄边框的设计，提高了显示装置的产能和良率。
GOA电路中所用的薄膜晶体管其有源层材料可选用a-Si(非晶硅)、LTPS(低温多晶硅)、金属氧化物半导体，如典型的材料IGZO(Indium Gallium Zinc Oxide，氧化铟镓锌)等。大尺寸显示屏通常选用金属氧化物晶体管(如有源层材料为IGZO的薄膜晶体管)作为GOA电路中的薄膜晶体管，但当显示器尺寸以及分辨率进一步增大时，需要选用具有更高迁移率的氧化物材料薄膜晶体管应用于GOA电路。当选用更高迁移率的薄膜晶体管时，薄膜晶体管的阈值电压不稳定，易发生负偏波动，造成薄膜晶体管产生漏电流，而影响GOA电路的工作性能，造成所驱动的显示面板容易发生显示不良问题。
发明内容
本公开旨在至少解决现有技术中存在的技术问题之一，提供一种移位寄 存器单元、栅极驱动电路及显示装置。
第一方面，本公开实施例提供一种移位寄存器单元，其中，所述移位寄存器单元包括：输入子电路、输出子电路、至少一个下拉控制子电路、至少一个下拉子电路、至少一个第一降噪子电路和反向偏置子电路；
所述输入子电路被配置为响应于信号输入端的输入信号，通过所述输入信号对上拉节点的电位进行拉高；所述上拉节点至少同时连接所述输入子电路、所述输出子电路、所述第一降噪子电路；
所述输出子电路被配置为响应于所述上拉节点被拉高后的电位，通过信号输出端输出信号及通过级联信号端输出信号；
所述下拉控制子电路被配置为响应于电源电压信号，利用所述电源电压信号控制下拉节点的电位；所述下拉节点至少同时连接所述下拉控制子电路、所述下拉子电路和所述第一降噪子电路；
所述下拉子电路被配置为响应于所述上拉节点和所述信号输入端的电位，通过第一参考电平信号下拉所述下拉节点的电位；
所述第一降噪子电路被配置为响应于所述下拉节点的电位，通过第一参考电平信号对所述上拉节点的电位进行降噪；
所述反向偏置子电路被配置为响应于所述上拉节点的电位，通过电源电压信号控制连接所述上拉节点的至少部分子电路中的晶体管处于反向偏置状态；或者，响应于级联信号端的电位，通过级联信号控制连接所述上拉节点的至少部分子电路中的晶体管处于反向偏置状态。
可选地，所述反向偏置子电路包括：反向偏置控制晶体管；
所述反向偏置控制晶体管的控制极连接所述上拉节点，第一极连接电源电压端，第二极连接所述输入子电路和所述第一降噪子电路。
可选地，所述反向偏置子电路包括：反向偏置控制晶体管；
所述反向偏置控制晶体管的控制极和第一极均连接所述级联信号端，第 二极连接所述输入子电路和所述第一降噪子电路。
可选地，所述输入子电路包括：至少两个第一晶体管；
两个所述第一晶体管的控制极均连接所述信号输入端，其中一个所述第一晶体管的第一极连接所述信号输入端，第二极连接另一个所述第一晶体管的第一极和所述反向偏置子电路，另一个所述第一晶体管的第二极连接所述上拉节点。
可选地，所述第一降噪子电路包括：至少两个第八晶体管；
两个所述第八晶体管的控制极均连接所述下拉节点，其中一个所述第八晶体管的第一极连接第一参考电平端，第二极连接另一个所述第八晶体管的第一极和所述反向偏置子电路，另一个所述第八晶体管的第二极连接所述上拉节点。
可选地，所述移位寄存器单元还包括：第一复位子电路；
所述第一复位子电路被配置为响应于复位信号，通过第一参考电平信号对所述上拉节点的电位进行复位。
可选地，所述第一复位子电路包括：至少两个第二晶体管；
两个所述第二晶体管的控制极均连接复位信号端，其中一个所述第二晶体管的第一极连接第一参考电平端，第二极连接另一个所述第二晶体管的第一极和所述反向偏置子电路，另一个所述第二晶体管的第二极连接所述上拉节点。
可选地，所述移位寄存器单元还包括：移位重置子电路；
所述移位重置子电路被配置为响应于移位重置信号，通过第一参考电平信号对所述上拉节点的电位进行重置。
可选地，所述移位重置子电路包括：至少两个第十五晶体管；
两个所述第十五晶体管的控制极均连接移位重置信号端，其中一个所述第十五晶体管的第一极连接第一参考电平端，第二极连接另一个所述第十五 晶体管的第一极和所述反向偏置子电路，另一个所述第十五晶体管的第二极连接所述上拉节点。
可选地，所述移位寄存器单元还包括：第二复位子电路；
所述第二复位子电路被配置为响应于所述复位信号，通过第二参考电平信号对所述信号输出端的电位进行复位。
可选地，所述第二复位子电路包括：第四晶体管；
所述第四晶体管的控制极连接复位信号端，第一极连接第二参考电平端，第二极连接所述信号输出端。
可选地，所述移位寄存器单元还包括：至少一个第二降噪子电路；
所述第二降噪子电路被配置为响应于所述下拉节点的电位，通过第二参考电平信号对所述信号输出端的电位进行降噪。
可选地，所述第二降噪子电路包括：第十三晶体管；
所述第十三晶体管的控制极连接所述下拉节点，第一极连接第二参考电平端，第二极连接所述信号输出端。
可选地，所述移位寄存器单元还包括：至少一个第三降噪子电路：
所述第三降噪子电路被配置为响应于所述下拉节点的电位，通过第一参考电平信号对所述级联信号端的电位进行降噪。
可选地，所述第三降噪子电路包括：第十二晶体管；
所述第十二晶体管的控制极连接所述下拉节点，第一极连接第一参考电平端，第二极连接所述级联信号端。
可选地，所述输出子电路包括：第三晶体管、第十一晶体管和存储电容；
所述第三晶体管的控制极连接所述上拉节点，第一极连接时钟信号端，第二极连接信号输出端；
所述第十一晶体管的控制极连接所述上拉节点，第一极连接时钟信号端，第二极连接级联信号端；
所述存储电容的一端连接所述上拉节点，另一端连接信号输出端。
可选地，所述下拉控制子电路包括：第五晶体管；
所述第五晶体管的控制极和第一极均连接电源电压端，第二极连接所述下拉节点。
可选地，所述下拉子电路包括：第六晶体管和第七晶体管；
所述第六晶体管的控制极连接所述上拉节点，第一极连接第一参考电平端，第二极连接所述下拉节点；
所述第七晶体管的控制极连接所述信号输入端，第一极连接第一参考电平端，第二极连接所述下拉节点。
第二方面本公开实施例提供一种移位寄存器单元，其中，所述移位寄存器单元包括：输入子电路、输出子电路、至少一个下拉控制子电路、至少一个下拉子电路、至少一个第一降噪子电路、至少一个第二降噪子电路、至少一个第三降噪子电路、第一复位子电路、第二复位子电路、移位重置子电路和反向偏置子电路；上拉节点至少同时连接所述输入子电路、所述输出子电路、所述第一降噪子电路；下拉节点至少同时连接所述下拉控制子电路、所述下拉子电路和所述第一降噪子电路；
所述输入子电路包括：至少两个第一晶体管；所述输出子电路包括：第三晶体管、第十一晶体管和存储电容；所述下拉控制子电路包括：第五晶体管；所述下拉子电路包括：第六晶体管和第七晶体管；所述第一降噪子电路包括：至少两个第八晶体管；所述第二降噪子电路包括：第十三晶体管；所述第三降噪子电路包括：第十二晶体管；所述第一复位子电路包括：至少两个第二晶体管；所述第二复位子电路包括：第四晶体管；所述移位重置子电路包括：至少两个第十五晶体管；所述反向偏置子电路包括：反向偏置控制晶体管；
两个所述第一晶体管的控制极均连接信号输入端，其中一个所述第一晶 体管的第一极连接所述信号输入端，第二极连接另一个所述第一晶体管的第一极和所述反向偏置控制晶体管的第二极，另一个所述第一晶体管的第二极连接所述上拉节点；
所述第三晶体管的控制极连接所述上拉节点，第一极连接时钟信号端，第二极连接信号输出端；
所述第十一晶体管的控制极连接所述上拉节点，第一极连接时钟信号端，第二极连接级联信号端；
所述存储电容的一端连接所述上拉节点，另一端连接信号输出端；
所述第五晶体管的控制极和第一极均连接电源电压端，第二极连接所述下拉节点；
所述第六晶体管的控制极连接所述上拉节点，第一极连接第一参考电平端，第二极连接所述下拉节点；
所述第七晶体管的控制极连接所述信号输入端，第一极连接第一参考电平端，第二极连接所述下拉节点；
两个所述第八晶体管的控制极均连接所述下拉节点，其中一个所述第八晶体管的第一极连接第一参考电平端，第二极连接另一个所述第八晶体管的第一极和所述反向偏置控制晶体管的第二极，另一个所述第八晶体管的第二极连接所述上拉节点；
所述第十三晶体管的控制极连接所述下拉节点，第一极连接第二参考电平端，第二极连接所述信号输出端；
所述第十二晶体管的控制极连接所述下拉节点，第一极连接第一参考电平端，第二极连接所述级联信号端；
两个所述第二晶体管的控制极均连接复位信号端，其中一个所述第二晶体管的第一极连接第一参考电平端，第二极连接另一个所述第二晶体管的第一极和所述反向偏置子电路，另一个所述第二晶体管的第二极连接所述上拉 节点；
所述第四晶体管的控制极连接复位信号端，第一极连接第二参考电平端，第二极连接所述信号输出端；
两个所述第十五晶体管的控制极均连接移位重置信号端，其中一个所述第十五晶体管的第一极连接第一参考电平端，第二极连接另一个所述第十五晶体管的第一极和所述反向偏置控制晶体管的第二极，另一个所述第十五晶体管的第二极连接所述上拉节点；
所述反向偏置控制晶体管的控制极连接所述上拉节点，第一极连接电源电压端，第二极连接一个所述第一晶体管的第二极、一个所述第八晶体管的第二极、一个所述第二晶体管的第二极和一个所述第十五晶体管的第二极。
第三方面本公开实施例提供一种移位寄存器单元，其中，所述移位寄存器单元包括：输入子电路、输出子电路、至少一个下拉控制子电路、至少一个下拉子电路、至少一个第一降噪子电路、至少一个第二降噪子电路、至少一个第三降噪子电路、第一复位子电路、第二复位子电路、移位重置子电路和反向偏置子电路；上拉节点至少同时连接所述输入子电路、所述输出子电路、所述第一降噪子电路；下拉节点至少同时连接所述下拉控制子电路、所述下拉子电路和所述第一降噪子电路；
所述输入子电路包括：至少两个第一晶体管；所述输出子电路包括：第三晶体管、第十一晶体管和存储电容；所述下拉控制子电路包括：第五晶体管；所述下拉子电路包括：第六晶体管和第七晶体管；所述第一降噪子电路包括：至少两个第八晶体管；所述第二降噪子电路包括：第十三晶体管；所述第三降噪子电路包括：第十二晶体管；所述第一复位子电路包括：至少两个第二晶体管；所述第二复位子电路包括：第四晶体管；所述移位重置子电路包括：至少两个第十五晶体管；所述反向偏置子电路包括：反向偏置控制晶体管；
两个所述第一晶体管的控制极均连接信号输入端，其中一个所述第一晶体管的第一极连接所述信号输入端，第二极连接另一个所述第一晶体管的第一极和所述反向偏置控制晶体管的第二极，另一个所述第一晶体管的第二极连接所述上拉节点；
所述第三晶体管的控制极连接所述上拉节点，第一极连接时钟信号端，第二极连接信号输出端；
所述第十一晶体管的控制极连接所述上拉节点，第一极连接时钟信号端，第二极连接级联信号端；
所述存储电容的一端连接所述上拉节点，另一端连接信号输出端；
所述第五晶体管的控制极和第一极均连接电源电压端，第二极连接所述下拉节点；
所述第六晶体管的控制极连接所述上拉节点，第一极连接第一参考电平端，第二极连接所述下拉节点；
所述第七晶体管的控制极连接所述信号输入端，第一极连接第一参考电平端，第二极连接所述下拉节点；
两个所述第八晶体管的控制极均连接所述下拉节点，其中一个所述第八晶体管的第一极连接第一参考电平端，第二极连接另一个所述第八晶体管的第一极和所述反向偏置控制晶体管的第二极，另一个所述第八晶体管的第二极连接所述上拉节点；
所述第十三晶体管的控制极连接所述下拉节点，第一极连接第二参考电平端，第二极连接所述信号输出端；
所述第十二晶体管的控制极连接所述下拉节点，第一极连接第一参考电平端，第二极连接所述级联信号端；
两个所述第二晶体管的控制极均连接复位信号端，其中一个所述第二晶体管的第一极连接第一参考电平端，第二极连接另一个所述第二晶体管的第 一极和所述反向偏置子电路，另一个所述第二晶体管的第二极连接所述上拉节点；
所述第四晶体管的控制极连接复位信号端，第一极连接第二参考电平端，第二极连接所述信号输出端；
两个所述第十五晶体管的控制极均连接移位重置信号端，其中一个所述第十五晶体管的第一极连接第一参考电平端，第二极连接另一个所述第十五晶体管的第一极和所述反向偏置控制晶体管的第二极，另一个所述第十五晶体管的第二极连接所述上拉节点；
所述反向偏置控制晶体管的控制极和第一极连接级联信号端，第二极连接一个所述第一晶体管的第二极、一个所述第八晶体管的第二极、一个所述第二晶体管的第二极和一个所述第十五晶体管的第二极。
第四方面本公开实施例提供一种栅极驱动电路，其中，所述栅极驱动电路包括多个相互级联的如上述提供地移位寄存器单元。
第五方面本公开实施例提供一种显示装置，其中，所述显示装置包括如上述提供的栅极驱动电路。
第六方面本公开实施例提供一种移位寄存器单元的驱动方法，用于驱动如上述提供的移位寄存器单元，其中，所述移位寄存器单元的驱动方法包括：
当上拉节点的电位为第三参考电平时，利用反向偏置子电路将电源电压信号或级联信号写入输入子电路和第一降噪子电路，使得所述输入子电路和所述第一降噪子电路中的晶体管处于反向偏置状态。
附图说明
图1为一种示例性的移位寄存器单元的电路结构示意图；
图2为本公开实施例提供的一种移位寄存器单元的电路结构示意图；
图3为本公开实施例提供的另一种移位寄存器单元的电路结构示意图。
具体实施方式
为使本领域技术人员更好地理解本公开的技术方案，下面结合附图和具体实施方式对本公开作进一步详细描述。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
本公开实施例中所采用的晶体管可以为薄膜晶体管或场效应管或其他特性的相同器件，由于采用的晶体管的源极和漏极是对称的，所以其源极、漏极功能上是没有区别的。在本公开实施例中，为区分晶体管的源极和漏极，将其中一极称为第一极，另一极称为第二极，栅极称为控制极。此外按照晶体管的特性区分可以将晶体管分为N型和P型，以下实施例中是以N型晶体管进行说明的，当采用N型晶体管时，第一极为N型晶体管的漏极，第二极为N型晶体管的源极，栅极输入高电平时，源漏极导通，P型相反。可以想到的是采用P型晶体管实现是本领域技术人员可以在没有付出创造性劳动前提下轻易想到的，因此也是在本发明实施例的保护范围内的。
在此需要说明的是，本实施例中第三参考电平信号是指高电平信号，第一参考电平信号和第二参考电平信号均是指低电平信号；相应的，电源电压端是指信号端VDD；第一参考电平端是指第一低电平端LVGL，第一参考电 平信号是指第一低电平信号；第二参考电平端是指第二低电平端VGL，第二参考电平信号是指第二低电平信号，其中，第一低电平信号的电压低于第二低电平信号的电压。
图1为一种示例性的移位寄存器单元的电路结构示意图，如图1所示，该移位寄存器单元包括：输入子电路101、输出子电路102、至少一个下拉控制子电路103、至少一个下拉子电路104、至少一个第一降噪子电路105、至少一个第二降噪子电路106、至少一个第三降噪子电路107、第一复位子电路108、第二复位子电路109和移位重置子电路110。上拉节点PU至少同时连接输入子电路101、输出子电路102、第一降噪子电路105、第一复位子电路108和移位重置子电路110；下拉节点PD至少同时连接下拉控制子电路103、下拉子电路104和第一降噪子电路105、第二降噪子电路106和第三降噪子电路107。
具体地，输入子电路101包括：第一晶体管M1。输出子电路102包括：第三晶体管M3、第十一晶体管M11和存储电容C。下拉控制子电路103包括：第五晶体管M5。下拉子电路104包括：第六晶体管M6和第七晶体管M7。第一降噪子电路105包括：第八晶体管M8。第二降噪子电路106包括：第十三晶体管M13。第三降噪子电路107包括：第十二晶体管M12。第一复位子电路108包括：第二晶体管M2。第二复位子电路109包括：第四晶体管M4。移位重置子电路110包括：第十五晶体管M15。其中，第一晶体管M1的栅极和源极均连接信号输入端Input，漏极连接上拉节点PU。第三晶体管M3的栅极连接上拉节点PU，源极连接时钟信号端CLK，漏极连接信号输出端Output。第十一晶体管M11的栅极连接上拉节点PU，源极连接时钟信号端CLK，漏极连接级联信号端Out-C。存储电容C的一端连接上拉节点PU，另一端连接信号输出端Output。第五晶体管M5A的栅极连接和源极均连接电源电压端VDD，漏极连接第一下拉节点PD1。第五晶体管M5B的 栅极连接和源极均连接电源电压端VDD，漏极连接第二下拉节点PD2。第六晶体管M6A的栅极连接上拉节点PU，源极连接第一低电平电平端LVGL，漏极连接第一下拉节点PD1。第六晶体管M6B的栅极连接上拉节点PU，源极连接第一低电平电平端LVGL，漏极连接第二下拉节点PD2。第七晶体管M7的栅极连接信号输入端Input，源极连接第一低电平电平端LVGL，漏极连接下拉节点PD。第八晶体管M8的栅极连接下拉节点PD，源极连接第一低电平电平端LVGL，漏极连接上拉节点PU。第十三晶体管M13的栅极连接下拉节点PD，源极连接第二低电平电平端VGL，漏极连接信号输出端Output。第十二晶体管M12的栅极连接下拉节点PD，源极连接第一低电平电平端LVGL，漏极连接级联信号端Out-C。第二晶体管M2的栅极连接复位信号端Reset，源极连接第一低电平电平端LVGL，漏极连接上拉节点PU。第四晶体管M4的栅极连接复位信号端Reset，源极连接第二低电平电平端VGL，漏极连接信号输出端Output。第十五晶体管M15的栅极连接移位重置信号端T-RST，源极连接第一低电平电平端LVGL，漏极连接上拉节点PU。
在此需要说明的是，图1所示的移位寄存器以及之后的本公开实施例提供的移位寄存器中可以包括至少一个下拉控制子电路103、至少一个下拉子电路104、至少一个第一降噪子电路105、至少一个第二降噪子电路106、至少一个第三降噪子电路107。下面将以两个下拉控制子电路103、两个下拉子电路104、两个第一降噪子电路105、两个第二降噪子电路106、两个第三降噪子电路107为例进行说明。其中的两个功能相同的子电路的工作原理是相同的，例如两个下拉控制子电路103的工作原理是相同的，二者可以在不同的时间进行工作，以减少下拉控制子电路103中的晶体管的工作负荷，从而提高其中的晶体管的使用寿命。同样地，可以提高下拉子电路104、第一降噪子电路105、第二降噪子电路106、第三降噪子电路107中的晶体管的使用寿命。
相应地，下拉节点PD的数量为两个，即PD1和PD2；第五晶体管M5为两个，第一个第五晶体管M5用M5A表示，第二个第五晶体管M5用M5B表示，其对应连接的电源电压端VDD分别用VDDo和VDDe表示；第六晶体管M6为两个，第一个第六晶体管M6用M6A表示，第二个第六晶体管M6用M6B表示；第六晶体管M6为两个，第一个第六晶体管M6用M6A表示，第二个第六晶体管M6用M6B表示；第七晶体管M7为两个，第一个第七晶体管M7用M7A表示，第二个第七晶体管M7用M7B表示；第八晶体管M8为两个，第一个第八晶体管M8用M8A表示，第二个第八晶体管M8用M8B表示；第十三晶体管M13为两个，第一个第十三晶体管M13用M13A表示，第二个第十三晶体管M13用M13B表示；第十二晶体管M12为两个，第一个第十二晶体管M12用M12A表示，第二个第十二晶体管M12用M12B表示。
对于图1所示的移位寄存器单元，其具体的工作过程可以包括如下阶段：
预充阶段：信号输入端Input输入高电平信号，第一晶体管M1打开，此时信号输入端Input输入的高电平信号拉高上拉节点PU的电位，并通过存储电容C进行存储。
输出阶段：信号输入端Input输入低电平信号，第一晶体管M1关闭。此时由于在预充阶段存储电容C被充电，上拉节点PU的电位被进一步拉高；由于第三晶体管M3和第十一晶体管M11的栅极均连接上拉节点PU，第三晶体管M3和第十一晶体管M11被打开，输出信号端Output将时钟信号端CLK的时钟信号作为输出信号输出，级联信号端Out-C将时钟信号作为级联信号输出。此时时钟信号为高电平信号，输出信号也为高电平信号。
复位阶段：信号输入端Input输入低电平信号，第一晶体管M1关闭。此时复位信号端Reset输入高电平信号，第二晶体管M2和第四晶体管M4被打开，上拉节点PU被写入第一低电平端LVGL的第一低电平信号，信号 输出端Output被写入第二低电平信号端VGL的第二低电平信号，上拉节点PU和信号输出端Output的电位被复位。
降噪阶段：信号输入端Input输入低电平信号，第一晶体管M1关闭。复位信号端Reset输入低电平信号，第二晶体管M2和第四晶体管M4被关闭。此时上拉节点PU的电位保持复位阶段的电位，为第一低电平电位，信号输出端Output的电位保持复位阶段的电位，为第二低电平电位。此时，下拉节点PD(第一下拉节点PD1和第二下拉节点PD2)为高电平电位，第八晶体管M8和第十三晶体管M13、第十二晶体管M12被打开，上拉节点PU、信号输出端Output和级联信号端Out-C被持续降噪。
结束阶段：移位重置信号端T-RST写入高电平信号，第十五晶体管M15被打开，上拉节点被写入第一低电平信号端LVGL的第一电平信号，对上拉节点PU的电位进行重置。
在大尺寸及高分辨率的显示器中，当选用了具有更高迁移率的氧化物薄膜晶体管时，薄膜晶体管的Vth(阈值电压)不稳定，并且迁移率越高，薄膜晶体管的阈值电压越容易发生负偏波动，导致上拉节点PU的电压越不容易保持。例如，当第八晶体管M8发生负偏波动时，造成上拉节点PU通过第八晶体管M8发生漏电，使得信号输出端Output输出的信号不稳定，而影响移位寄存器单元电路的工作性能，造成所驱动的显示面板容易发生显示不良问题。
为了至少解决上述的技术问题之一，本公开实施例提供了一种移位寄存器单元、栅极驱动电路及显示装置，下面将对本公开实施例提供的移位寄存器单元、栅极驱动电路及显示装置进行进一步详细描述。
本公开实施例提供了一种移位寄存器单元，图2为本公开实施例提供的一种移位寄存器单元的电路结构示意图，图3为本公开实施例提供的另一种移位寄存器单元的电路结构示意图，如图2和图3所示，本公开实施例提供 的移位寄存器单元包括：输入子电路101、输出子电路102、至少一个下拉控制子电路103、至少一个下拉子电路104、至少一个第一降噪子电路105和反向偏置子电路111。输入子电路101被配置为响应于信号输入端Input的输入信号，通过输入信号对上拉节点PU的电位进行拉高；上拉节点PU至少同时连接输入子电路101、输出子电路102、第一降噪子电路105。输出子电路102被配置为响应于上拉节点PU被拉高后的电位，通过信号输出端Output输出信号及通过级联信号端Out-C输出信号。下拉控制子电路103被配置为响应于电源电压信号，利用电源电压信号控制下拉节点PD的电位；下拉节点PD至少同时连接下拉控制子电路103、下拉子电路104和第一降噪子电路105。下拉子电路104被配置为响应于上拉节点PU和信号输入端Input的电位，通过第一低电平信号下拉下拉节点PD的电位。第一降噪子电路105被配置为响应于下拉节点PD的电位，通过第一低电平信号对上拉节点PU的电位进行降噪。反向偏置子电路111被配置为响应于上拉节点PU的电位，通过电源电压信号控制连接上拉节点PU的至少部分子电路中的晶体管处于反向偏置状态；或者，响应于级联信号端Out-C的电位，通过级联信号控制连接上拉节点PU的至少部分子电路中的晶体管处于反向偏置状态。
本公开实施例提供的移位寄存器单元中，由于在移位寄存器单元中增加了反向偏置子电路111，反向偏置子电路111可以控制连接上拉节点PU的子电路中的晶体管处于反向偏置状态，例如，在上拉节点PU的电位为高电平电位时，反向偏置子电路111可以将电源电压信号或者级联信号输入至输入子电路101，控制输入子电路101中的晶体管处于反向偏置状态，使得输入信号端Input的输入信号可以有效输入上拉节点PU，保证上拉节点PU的电位可以稳定保持。同时，反向偏置子电路111可以将电源电压信号或级联信号输入至第一降噪子电路105，控制第一降噪子电路105中的晶体管处于反 向偏置状态，避免上拉节点PU发生漏电。可以看出，本公开实施例提供的移位寄存器单元中连接上拉节点PU的各个子电路(输入子电路101和第一降噪子电路105等)在反向偏置子电路111的配合下，可以保证上拉节点PU的电位可以达到预设电位，避免各个子电路中的晶体管的阈值电压发生负向偏移对上拉节点PU的电位造成影响，从而可以保证信号输出端Output的输出信号的稳定，进而可以保证所驱动的显示面板良好的显示效果。
在一些实施例中，如图2所示，反向偏置子电路111包括：反向偏置控制晶体管M0；反向偏置控制晶体管M0的栅极连接上拉节点PU，源极连接电源电压端VDD，漏极连接输入子电路101和第一降噪子电路105。
当上拉节点PU的电位为高电平电位时，反向偏置控制晶体管M0被打开，电源电压信号输入至输入子电路101，可以控制输入子电路101中的晶体管处于反向偏置状态，使得输入信号端Input的输入信号可以有效输入上拉节点PU，保证上拉节点PU的电位可以稳定保持。同时，电源电压信号输入至第一降噪子电路105，控制第一降噪子电路105中的晶体管处于反向偏置状态，避免上拉节点PU发生漏电。
在一些实施例中，如图3所示，反向偏置子电路111包括：反向偏置控制晶体管M0；反向偏置控制晶体管M0的栅极和源极均连接级联信号端Out-C，漏极连接输入子电路101和第一降噪子电路105。
当上拉节点PU的电位为高电平电位时，反向偏置控制晶体管M0被打开，此时级联信号为高电平信号，级联信号输入至输入子电路101，可以控制输入子电路101中的晶体管处于反向偏置状态，使得输入信号端Input的输入信号可以有效输入上拉节点PU，保证上拉节点PU的电位可以稳定保持。同时，级联信号输入至第一降噪子电路105，控制第一降噪子电路105中的晶体管处于反向偏置状态，避免上拉节点PU发生漏电。与上述的图2所示的移位寄存器单元不同之处在于，图3所示的移位寄存器单元中的反向 偏置控制晶体管M0的源极连接级联信号端Out-C，可以不必将反向偏置控制晶体管M0单独连接至电源电压端VDD，这样可以节约移位寄存器单元的能耗。
在一些实施例中，如图2和图3所示，输入子电路101包括：至少两个第一晶体管M1(两个第一晶体管M1分别用M1A和M1B表示)；两个第一晶体管M1A和M1B的栅极均连接信号输入端Input，其中一个第一晶体管M1A的源极连接信号输入端Input，漏极连接另一个第一晶体管M1B的源极和反向偏置子电路111，另一个第一晶体管M1B的漏极连接上拉节点PU。
在输入阶段，信号输入端Input写入高电平信号，第一晶体管M1A和M1B被打开，可以通过信号输入端Input写入的高电平信号对上拉节点进行预充电。在本公开实施例中，采用第一晶体管M1A和M1B的双晶体管，两个第一晶体管M1A和M1B可以同时工作，这样可以缓解两个第一晶体管M1A和M1B的阈值电压发生偏移，同时配合反向偏置子电路111，可以使得输入信号端Input的输入信号可以有效输入上拉节点PU，保证上拉节点PU的电位可以稳定保持。
在一些实施例中，如图2和图3所示，一个第一降噪子电路105包括：至少两个第八晶体管M8(两个第八晶体管M8分别用M8A1和M8A表示)；两个第八晶体管M8A1和M8A的栅极均连接第一下拉节点PD，即第八晶体管M8A1的栅极连接第一下拉节点PD1，第八晶体管M8A的栅极连接第二下拉节点PD2，其中一个第八晶体管M8A1的源极连接第一低电平端LVGL，漏极连接另一个第八晶体管M8A的源极和反向偏置子电路111，另一个第八晶体管M8A的漏极连接上拉节点PU。另一个第一降噪子电路105也采用同样的设置方式，其中的两个第八晶体管M8分别用M8B1和M8B表示，其连接方式与上述相同，在此不再赘述。
在降噪阶段，以其中一个第一降噪子电路105为例，第一下拉节点PD1 为高电平电位时，第八晶体管M8A1和M8A均被打开，此时可以通过第一低电平信号对拉节点PU进行降噪。在本公开实施例中，采用第八晶体管M8A1和M8A的双晶体管，两个第第八晶体管M8A1和M8A可以同时工作，这样可以缓解两个第八晶体管M8A1和M8A的阈值电压发生偏移，同时配合反向偏置子电路111，可以避免第八晶体管M8A1和M8A发生不完全打开，从而可以避免上拉节点PU发生漏电。另一个第一降噪子电路105的实现原理与上述类似，在此不再赘述。
在一些实施例中，如图2和图3所示，移位寄存器单元还包括：第一复位子电路108；第一复位子电路108被配置为响应于复位信号，通过第一低电平信号对上拉节点PU的电位进行复位。具体地，第一复位子电路108包括：至少两个第二晶体管M2(两个第二晶体管M2分别用M2A和M2B表示)；两个第二晶体管M2A和M2B的栅极均连接复位信号端Reset，其中一个第二晶体管M2A的源极连接第一低电平端LVGL，漏极连接另一个第二晶体管M2B的源极和反向偏置子电路111，另一个第二晶体管M2B的漏极连接上拉节点PU。
在复位阶段，复位信号端Reset输入高电平信号，第二晶体管M2A和M2B被打开，此时可以通过第二低电平信号对上拉节点PU进行复位。在本公开实施例中，采用第二晶体管M2A和M2B的双晶体管，两个第二晶体管M2A和M2B可以同时工作，这样可以缓解两个第二晶体管M2A和M2B的阈值电压发生偏移，同时配合反向偏置子电路111，可以避免第二晶体管M2A和M2B发生不完全打开，可以避免上拉节点PU发生漏电。
在一些实施例中，如图2和图3所示，移位寄存器单元还包括：移位重置子电路110；移位重置子电路110被配置为响应于移位重置信号，通过第一低电平信号对上拉节点PU的电位进行重置。具体地，移位重置子电路110包括：至少两个第十五晶体管M15(两个第十五晶体管M15分别用M15A 和M15B表示)；两个第十五晶体管M15A和M15B的栅极极均连接移位重置信号端T-RST，其中一个第十五晶体管M15A的源极连接第一低电平端LVGL，漏极连接另一个第十五晶体管M15B的源极和反向偏置子电路111，另一个第十五晶体管M15B的漏极连接上拉节点PU。
在结束阶段，移位重置信号端T-RST写入高电平信号，第十五晶体管M15A和M15B被打开，上拉节点PU被写入第一低电平信号端LVGL的第一电平信号，对上拉节点PU的电位进行重置。在本公开实施例中，采用第十五晶体管M15A和M15B的双晶体管，两个第十五晶体管M15A和M15B可以同时工作，这样可以缓解两个第十五晶体管M15A和M15B的阈值电压发生偏移，同时配合反向偏置子电路111，可以避免第十五晶体管M15A和M15B发生不完全打开，可以避免上拉节点PU发生漏电。
在一些实施例中，如图2和图3所示，移位寄存器单元还包括：第二复位子电路109；第二复位子电路109被配置为响应于复位信号，通过第二参考电平信号对信号输出端Output的电位进行复位。具体地，第二复位子电路109包括：第四晶体管M4；第四晶体管M4的栅极连接复位信号端Reset，源极连接第二低电平端VGL，漏极连接信号输出端Output。
在复位阶段，复位信号端Reset输入高电平信号，第四晶体管M4被打开，此时可以通过第一低电平信号对信号输出端Output进行复位。
在一些实施例中，如图2和图3所示，移位寄存器单元还包括：至少一个第二降噪子电路106；第二降噪子电路106被配置为响应于下拉节点PD的电位，通过第二低电平信号对信号输出端Output的电位进行降噪。具体地，一个第二降噪子电路106包括：第十三晶体管M13A；第十三晶体管M13A的栅极连接第一下拉节点PD1，源极连接第二低电平端VGL，漏极连接信号输出端Output。另一个第二降噪子电路106包括：第十三晶体管M13B，其连接方式与上述的第十三晶体管M13A的连接方式类似，在此不再赘述。
在降噪阶段，第一下拉节点PD1为高电平电位时，第十三晶体管M13A被打开，此时可以通过第二低电平信号对信号输出端Output进行降噪。第二下拉节点PD2为高电平时，第十三晶体管M13B被打开，此时可以通过第二低电平信号对信号输出端Output进行降噪。两个第十三晶体管M13A和M13B分时开启，以提高第十三晶体管M13A和M13B的使用寿命。
在一些实施例中，如图2和图3所示，移位寄存器单元还包括：至少一个第三降噪子电路107：第三降噪子电路107被配置为响应于下拉节点PD的电位，通过第一低电平信号对级联信号端Out-C的电位进行降噪。具体地，一个第三降噪子电路107包括：第十二晶体管M12A；第十二晶体管M12A的栅极连接第一下拉节点PD1，源极连接第一低电平端，漏极连接级联信号端Out-C。另一个第三降噪子电路107包括：第十二晶体管M12B；其连接方式与上述的第十二晶体管M12A的连接方式类似，在此不再赘述。
在降噪阶段，第一下拉节点PD1为高电平电位时，第十二晶体管M12A被打开，此时可以通过第一低电平信号对级联信号端Out-C进行降噪。第二下拉节点PD2为高电平时，第十二晶体管M12B被打开，此时可以通过第一低电平信号对级联信号端Out-C进行降噪。两个第十二晶体管M12A和M12B分时开启，以提高第十二晶体管M12A和M12B的使用寿命。
在一些实施例中，如图2和图3所示，输出子电路102包括：第三晶体管M3、第十一晶体管M11和存储电容C；第三晶体管M3的栅极连接上拉节点PU，源极连接时钟信号端CLK，漏极连接信号输出端Output；第十一晶体管M11的栅极连接上拉节点PU，源极连接时钟信号端CLK，漏极连接级联信号端Out-C；存储电容C的一端连接上拉节点PU，另一端连接信号输出端Output。
输出阶段：信号输入端Input输入低电平信号，第一晶体管M1关闭。此时由于在预充阶段存储电容C被充电，上拉节点PU的电位被进一步拉高； 由于第三晶体管M3和第十一晶体管M11的栅极均连接上拉节点PU，第三晶体管M3和第十一晶体管M11被打开，输出信号端Output将时钟信号端CLK的时钟信号作为输出信号输出，级联信号端Out-C将时钟信号作为级联信号输出。此时时钟信号为高电平信号，输出信号也为高电平信号。
在一些实施例中，如图2和图3所示，一个下拉控制子电路103包括：第五晶体管M5A；第五晶体管M5A的栅极和源极均连接电源电压端VDDo，漏极连接第一下拉节点PD1。另一个下拉控制子电路103包括：第五晶体管M5B；第五晶体管M5B的连接方式与上述类似，在此不在赘述。
第五晶体管M5A的栅极和源极连接电源电压端VDDo，也即被写入电源电压信号时，此时第五晶体管M5A打开，第一下拉节点PD1的电位则为电源电压的电位，也即第一下拉节点PD的电位为高电平。第五晶体管M5B的栅极和源极连接电源电压端VDDe，也即被写入电源电压信号时，此时第五晶体管M5B打开，第二下拉节点PD2的电位则为电源电压的电位，也即第二下拉节点PD2的电位为高电平。
在一些实施例中，如图2和图3所示，一个下拉子电路104包括：第六晶体管M6A和第七晶体管M7A；第六晶体管M6A的栅极连接上拉节点PU，源极连接第一低电平端LVGL，漏极连接第一下拉节点PD1；第七晶体管M7A的栅极连接信号输入端Output，源极连接第一低电平端LVGL，漏极连接第一下拉节点PD1。另一个下拉子电路104包括：第六晶体管M6B和第七晶体管M7B；第六晶体管M6B和第七晶体管M7B的连接方式与上述类似，在此不再赘述。
信号输入端Input写入高电平信号时，第七晶体管M7A打开，第一下拉节点PD1被写入第一低电平信号，同时上拉节点PU写入高电平信号，第六晶体管M6A打开，第一下拉节点PD1可以持续被写入第一低电平信号，保证第一下拉节点PD1的电位被持续拉低。同理，第六晶体管M6B和第七晶 体管M7B可以保证第二下拉节点PD2的电位持续被拉低。
本公开实施例还提供了一种移位寄存器单元，如图2所示，移位寄存器单元包括：输入子电路101、输出子电路102、至少一个下拉控制子电路103、至少一个下拉子电路104、至少一个第一降噪子电路105、至少一个第二降噪子电路106、至少一个第三降噪子电路107、第一复位子电路108、第二复位子电路109、移位重置子电路110和反向偏置子电路111；上拉节点PU至少同时连接输入子电路101、输出子电路102、第一降噪子电路105；下拉节点PD至少同时连接下拉控制子电路103、下拉子电路104和第一降噪子电路105。
输入子电路101包括：至少两个第一晶体管M1A和M1B；输出子电路102包括：第三晶体管Mmhg3、第十一晶体管M11和存储电容C；下拉控制子电路103包括：第五晶体管M5A和M5B；下拉子电路104包括：第六晶体管M6A和M6B、第七晶体管M7A和M7B；第一降噪子电路105包括：至少两个第八晶体管M8A1、M8A、M8B1和M8B；第二降噪子电路106包括：第十三晶体管M13A和M13B；第三降噪子电路107包括：第十二晶体管M12A和M12B；第一复位子电路108包括：至少两个第二晶体管M2A和M2B；第二复位子电路109包括：第四晶体管M4；移位重置子电路110包括：至少两个第十五晶体管M15A和M15B；反向偏置子电路111包括：反向偏置控制晶体管M0。其中，反向偏置控制晶体管M0的栅极连接上拉节点PU，源极连接电源电压端VDD，漏极连接一个第一晶体管M1A的漏极、一个第八晶体管M8A的漏极、一个第二晶体管M2A的漏极和一个第十五晶体管M15A的漏极。其他各个晶体管的连接方式及实现原理与上述类似，在此不再赘述。
本公开实施例还提供了另一种移位寄存器单元，如图3所示，移位寄存器单元包括：输入子电路101、输出子电路102、至少一个下拉控制子电路 103、至少一个下拉子电路104、至少一个第一降噪子电路105、至少一个第二降噪子电路106、至少一个第三降噪子电路107、第一复位子电路108、第二复位子电路109、移位重置子电路110和反向偏置子电路111；上拉节点PU至少同时连接输入子电路101、输出子电路102、第一降噪子电路105；下拉节点PD至少同时连接下拉控制子电路103、下拉子电路104和第一降噪子电路105。
输入子电路101包括：至少两个第一晶体管M1A和M1B；输出子电路102包括：第三晶体管M3、第十一晶体管M11和存储电容C；下拉控制子电路103包括：第五晶体管M5A和M5B；下拉子电路104包括：第六晶体管M6A和M6B、第七晶体管M7A和M7B；第一降噪子电路105包括：至少两个第八晶体管M8A1、M8A、M8B1和M8B；第二降噪子电路106包括：第十三晶体管M13A和M13B；第三降噪子电路107包括：第十二晶体管M12A和M12B；第一复位子电路108包括：至少两个第二晶体管M2A和M2B；第二复位子电路109包括：第四晶体管M4；移位重置子电路110包括：至少两个第十五晶体管M15A和M15B；反向偏置子电路111包括：反向偏置控制晶体管M0。其中，反向偏置控制晶体管M0的栅极和源极连接级联信号端Out-C，漏极连接一个第一晶体管M1A的漏极、一个第八晶体管M8A的漏极、一个第二晶体管M2A的漏极和一个第十五晶体管M15A的漏极。其他各个晶体管的连接方式及实现原理与上述类似，在此不再赘述。
与上述的图2所示的移位寄存器单元不同之处在于，图3所示的移位寄存器单元中的反向偏置控制晶体管M0的源极连接级联信号端Out-C，可以不必将反向偏置控制晶体管M0单独连接至电源电压端VDD，这样可以节约移位寄存器单元的能耗。
本公开实施例还提供了一种栅极驱动电路，该栅极驱动电路包括多个相互级联的如上述任一实施例提供的移位寄存器单元。
本公开实施例提供的栅极驱动电路可以逐级输出扫描信号，以驱动显示面板进行逐行扫描，以实现显示功能。栅极驱动电路的移位寄存器单元中，由于在移位寄存器单元中增加了反向偏置子电路111，反向偏置子电路111可以控制连接上拉节点PU的子电路中的晶体管处于反向偏置状态，另外连接上拉节点PU的各个子电路采用双晶体管的结构。例如，在上拉节点PU的电位为高电平电位时，反向偏置子电路111可以将电源电压信号或者级联信号输入至输入子电路101，控制输入子电路101中的晶体管处于反向偏置状态，同时输入子电路101采用双晶体管的结构，使得输入信号端Input的输入信号可以有效输入上拉节点PU，保证上拉节点PU的电位可以稳定保持。同时，反向偏置子电路111可以将电源电压信号或级联信号输入至第一降噪子电路105，控制第一降噪子电路105中的晶体管处于反向偏置状态，同时第一降噪子电路105采用双晶体管的结构，避免上拉节点PU发生漏电。可以看出，本公开实施例提供的移位寄存器单元中连接上拉节点PU的各个子电路(例如输入子电路101和第一降噪子电路105等)在反向偏置子电路111的配合下，可以保证上拉节点PU的电位可以达到预设电位，避免各个子电路中的晶体管的阈值电压发生负向偏移对上拉节点PU的电位造成影响，从而可以保证信号输出端Output的输出信号的稳定，进而可以保证所驱动的显示面板良好的显示效果。
本公开实施例还提供了一种显示装置，该显示装置包括如上述任一实施例提供的栅极驱动电路，该显示装置可以为大尺寸电视、显示器、车载导航等显示设备，其实现原理及技术效果与上述任一实施例提供的栅极驱动电路的实现原理及技术效果相同，在此不在赘述。
本公开实施例还提供了一种移位寄存器单元的驱动方法，用于驱动如上述任一实施例提供的移位寄存器单元，其中，移位寄存器单元的驱动方法包括：当上拉节点的电位为高电平时，利用反向偏置子电路将电源电压信号或 级联信号写入输入子电路和第一降噪子电路，使得输入子电路和第一降噪子电路中的晶体管处于反向偏置状态。
本公开实施例提供的移位寄存器单元的驱动方法中，可以将电源电压信号或级联信号写入输入子电路或第一降噪子电路，使得输入子电路和第一降噪子电路中的晶体管处于反向偏置状态，可以保证上拉节点PU的电位可以达到预设电位，避免各个子电路中的晶体管的阈值电压发生负向偏移对上拉节点PU的电位造成影响，从而可以保证信号输出端Output的输出信号的稳定，进而可以保证所驱动的显示面板良好的显示效果。
可以理解的是，以上实施方式仅仅是为了说明本公开的原理而采用的示例性实施方式，然而本公开并不局限于此。对于本领域内的普通技术人员而言，在不脱离本公开的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本公开的保护范围。

Claims (23)

  1. 一种移位寄存器单元，其中，所述移位寄存器单元包括：输入子电路、输出子电路、至少一个下拉控制子电路、至少一个下拉子电路、至少一个第一降噪子电路和反向偏置子电路；
    所述输入子电路被配置为响应于信号输入端的输入信号，通过所述输入信号对上拉节点的电位进行拉高；所述上拉节点至少同时连接所述输入子电路、所述输出子电路、所述第一降噪子电路；
    所述输出子电路被配置为响应于所述上拉节点被拉高后的电位，通过信号输出端输出信号及通过级联信号端输出信号；
    所述下拉控制子电路被配置为响应于电源电压信号，利用所述电源电压信号控制下拉节点的电位；所述下拉节点至少同时连接所述下拉控制子电路、所述下拉子电路和所述第一降噪子电路；
    所述下拉子电路被配置为响应于所述上拉节点和所述信号输入端的电位，通过第一参考电平信号下拉所述下拉节点的电位；
    所述第一降噪子电路被配置为响应于所述下拉节点的电位，通过第一参考电平信号对所述上拉节点的电位进行降噪；
    所述反向偏置子电路被配置为响应于所述上拉节点的电位，通过电源电压信号控制连接所述上拉节点的至少部分子电路中的晶体管处于反向偏置状态；或者，响应于级联信号端的电位，通过级联信号控制连接所述上拉节点的至少部分子电路中的晶体管处于反向偏置状态。
  2. 根据权利要求1所述的移位寄存器单元，其中，所述反向偏置子电路包括：反向偏置控制晶体管；
    所述反向偏置控制晶体管的控制极连接所述上拉节点，第一极连接电源电压端，第二极连接所述输入子电路和所述第一降噪子电路。
  3. 根据权利要求1所述的移位寄存器单元，其中，所述反向偏置子电路包括：反向偏置控制晶体管；
    所述反向偏置控制晶体管的控制极和第一极均连接所述级联信号端，第二极连接所述输入子电路和所述第一降噪子电路。
  4. 根据权利要求1所述的移位寄存器单元，其中，所述输入子电路包括：至少两个第一晶体管；
    两个所述第一晶体管的控制极均连接所述信号输入端，其中一个所述第一晶体管的第一极连接所述信号输入端，第二极连接另一个所述第一晶体管的第一极和所述反向偏置子电路，另一个所述第一晶体管的第二极连接所述上拉节点。
  5. 根据权利要求1所述的移位寄存器单元，其中，所述第一降噪子电路包括：至少两个第八晶体管；
    两个所述第八晶体管的控制极均连接所述下拉节点，其中一个所述第八晶体管的第一极连接第一参考电平端，第二极连接另一个所述第八晶体管的第一极和所述反向偏置子电路，另一个所述第八晶体管的第二极连接所述上拉节点。
  6. 根据权利要求1所述的移位寄存器单元，其中，所述移位寄存器单元还包括：第一复位子电路；
    所述第一复位子电路被配置为响应于复位信号，通过第一参考电平信号对所述上拉节点的电位进行复位。
  7. 根据权利要求6所述的移位寄存器单元，其中，所述第一复位子电路包括：至少两个第二晶体管；
    两个所述第二晶体管的控制极均连接复位信号端，其中一个所述第二晶体管的第一极连接第一参考电平端，第二极连接另一个所述第二晶体管的第一极和所述反向偏置子电路，另一个所述第二晶体管的第二极连接所述上拉节点。
  8. 根据权利要求1所述的移位寄存器单元，其中，所述移位寄存器单元还包括：移位重置子电路；
    所述移位重置子电路被配置为响应于移位重置信号，通过第一参考电平信号对所述上拉节点的电位进行重置。
  9. 根据权利要求8所述的移位寄存器单元，其中，所述移位重置子电路包括：至少两个第十五晶体管；
    两个所述第十五晶体管的控制极均连接移位重置信号端，其中一个所述第十五晶体管的第一极连接第一参考电平端，第二极连接另一个所述第十五晶体管的第一极和所述反向偏置子电路，另一个所述第十五晶体管的第二极连接所述上拉节点。
  10. 根据权利要求1所述的移位寄存器单元，其中，所述移位寄存器单元还包括：第二复位子电路；
    所述第二复位子电路被配置为响应于所述复位信号，通过第二参考电平信号对所述信号输出端的电位进行复位。
  11. 根据权利要求10所述的移位寄存器单元，其中，所述第二复位子电路包括：第四晶体管；
    所述第四晶体管的控制极连接复位信号端，第一极连接第二参考电平端，第二极连接所述信号输出端。
  12. 根据权利要求1所述的移位寄存器单元，其中，所述移位寄存器单元还包括：至少一个第二降噪子电路；
    所述第二降噪子电路被配置为响应于所述下拉节点的电位，通过第二参考电平信号对所述信号输出端的电位进行降噪。
  13. 根据权利要求12所述的移位寄存器单元，其中，所述第二降噪子电路包括：第十三晶体管；
    所述第十三晶体管的控制极连接所述下拉节点，第一极连接第二参考电平端，第二极连接所述信号输出端。
  14. 根据权利要求1所述的移位寄存器单元，其中，所述移位寄存器单元还包括：至少一个第三降噪子电路：
    所述第三降噪子电路被配置为响应于所述下拉节点的电位，通过第一参考电平信号对所述级联信号端的电位进行降噪。
  15. 根据权利要求14所述的移位寄存器单元，其中，所述第三降噪子电路包括：第十二晶体管；
    所述第十二晶体管的控制极连接所述下拉节点，第一极连接第一参考电平端，第二极连接所述级联信号端。
  16. 根据权利要求1所述的移位寄存器单元，其中，所述输出子电路包括：第三晶体管、第十一晶体管和存储电容；
    所述第三晶体管的控制极连接所述上拉节点，第一极连接时钟信号端，第二极连接信号输出端；
    所述第十一晶体管的控制极连接所述上拉节点，第一极连接时钟信号端，第二极连接级联信号端；
    所述存储电容的一端连接所述上拉节点，另一端连接信号输出端。
  17. 根据权利要求1所述的移位寄存器单元，其中，所述下拉控制子电路包括：第五晶体管；
    所述第五晶体管的控制极和第一极均连接电源电压端，第二极连接所述下拉节点。
  18. 根据权利要求1所述的移位寄存器单元，其中，所述下拉子电路包括：第六晶体管和第七晶体管；
    所述第六晶体管的控制极连接所述上拉节点，第一极连接第一参考电平端，第二极连接所述下拉节点；
    所述第七晶体管的控制极连接信号输入端，第一极连接第一参考电平端，第二极连接所述下拉节点。
  19. 一种移位寄存器单元，其中，所述移位寄存器单元包括：输入子电路、输出子电路、至少一个下拉控制子电路、至少一个下拉子电路、至少一个第一降噪子电路、至少一个第二降噪子电路、至少一个第三降噪子电路、 第一复位子电路、第二复位子电路、移位重置子电路和反向偏置子电路；上拉节点至少同时连接所述输入子电路、所述输出子电路、所述第一降噪子电路；下拉节点至少同时连接所述下拉控制子电路、所述下拉子电路和所述第一降噪子电路；
    所述输入子电路包括：至少两个第一晶体管；所述输出子电路包括：第三晶体管、第十一晶体管和存储电容；所述下拉控制子电路包括：第五晶体管；所述下拉子电路包括：第六晶体管和第七晶体管；所述第一降噪子电路包括：至少两个第八晶体管；所述第二降噪子电路包括：第十三晶体管；所述第三降噪子电路包括：第十二晶体管；所述第一复位子电路包括：至少两个第二晶体管；所述第二复位子电路包括：第四晶体管；所述移位重置子电路包括：至少两个第十五晶体管；所述反向偏置子电路包括：反向偏置控制晶体管；
    两个所述第一晶体管的控制极均连接所述信号输入端，其中一个所述第一晶体管的第一极连接所述信号输入端，第二极连接另一个所述第一晶体管的第一极和所述反向偏置控制晶体管的第二极，另一个所述第一晶体管的第二极连接所述上拉节点；
    所述第三晶体管的控制极连接所述上拉节点，第一极连接时钟信号端，第二极连接信号输出端；
    所述第十一晶体管的控制极连接所述上拉节点，第一极连接时钟信号端，第二极连接级联信号端；
    所述存储电容的一端连接所述上拉节点，另一端连接信号输出端；
    所述第五晶体管的控制极和第一极均连接电源电压端，第二极连接所述下拉节点；
    所述第六晶体管的控制极连接所述上拉节点，第一极连接第一参考电平端，第二极连接所述下拉节点；
    所述第七晶体管的控制极连接所述信号输入端，第一极连接第一参考电 平端，第二极连接所述下拉节点；
    两个所述第八晶体管的控制极均连接所述下拉节点，其中一个所述第八晶体管的第一极连接第一参考电平端，第二极连接另一个所述第八晶体管的第一极和所述反向偏置控制晶体管的第二极，另一个所述第八晶体管的第二极连接所述上拉节点；
    所述第十三晶体管的控制极连接所述下拉节点，第一极连接第二参考电平端，第二极连接所述信号输出端；
    所述第十二晶体管的控制极连接所述下拉节点，第一极连接第一参考电平端，第二极连接所述级联信号端；
    两个所述第二晶体管的控制极均连接复位信号端，其中一个所述第二晶体管的第一极连接第一参考电平端，第二极连接另一个所述第二晶体管的第一极和所述反向偏置子电路，另一个所述第二晶体管的第二极连接所述上拉节点；
    所述第四晶体管的控制极连接复位信号端，第一极连接第二参考电平端，第二极连接所述信号输出端；
    两个所述第十五晶体管的控制极均连接移位重置信号端，其中一个所述第十五晶体管的第一极连接第一参考电平端，第二极连接另一个所述第十五晶体管的第一极和所述反向偏置控制晶体管的第二极，另一个所述第十五晶体管的第二极连接所述上拉节点；
    所述反向偏置控制晶体管的控制极连接所述上拉节点，第一极连接电源电压端，第二极连接一个所述第一晶体管的第二极、一个所述第八晶体管的第二极、一个所述第二晶体管的第二极和一个所述第十五晶体管的第二极。
  20. 一种移位寄存器单元，其中，所述移位寄存器单元包括：输入子电路、输出子电路、至少一个下拉控制子电路、至少一个下拉子电路、至少一个第一降噪子电路、至少一个第二降噪子电路、至少一个第三降噪子电路、第一复位子电路、第二复位子电路、移位重置子电路和反向偏置子电路；上 拉节点至少同时连接所述输入子电路、所述输出子电路、所述第一降噪子电路；下拉节点至少同时连接所述下拉控制子电路、所述下拉子电路和所述第一降噪子电路；
    所述输入子电路包括：至少两个第一晶体管；所述输出子电路包括：第三晶体管、第十一晶体管和存储电容；所述下拉控制子电路包括：第五晶体管；所述下拉子电路包括：第六晶体管和第七晶体管；所述第一降噪子电路包括：至少两个第八晶体管；所述第二降噪子电路包括：第十三晶体管；所述第三降噪子电路包括：第十二晶体管；所述第一复位子电路包括：至少两个第二晶体管；所述第二复位子电路包括：第四晶体管；所述移位重置子电路包括：至少两个第十五晶体管；所述反向偏置子电路包括：反向偏置控制晶体管；
    两个所述第一晶体管的控制极均连接信号输入端，其中一个所述第一晶体管的第一极连接所述信号输入端，第二极连接另一个所述第一晶体管的第一极和所述反向偏置控制晶体管的第二极，另一个所述第一晶体管的第二极连接所述上拉节点；
    所述第三晶体管的控制极连接所述上拉节点，第一极连接时钟信号端，第二极连接信号输出端；
    所述第十一晶体管的控制极连接所述上拉节点，第一极连接时钟信号端，第二极连接级联信号端；
    所述存储电容的一端连接所述上拉节点，另一端连接信号输出端；
    所述第五晶体管的控制极和第一极均连接电源电压端，第二极连接所述下拉节点；
    所述第六晶体管的控制极连接所述上拉节点，第一极连接第一参考电平端，第二极连接所述下拉节点；
    所述第七晶体管的控制极连接所述信号输入端，第一极连接第一参考电平端，第二极连接所述下拉节点；
    两个所述第八晶体管的控制极均连接所述下拉节点，其中一个所述第八晶体管的第一极连接第一参考电平端，第二极连接另一个所述第八晶体管的第一极和所述反向偏置控制晶体管的第二极，另一个所述第八晶体管的第二极连接所述上拉节点；
    所述第十三晶体管的控制极连接所述下拉节点，第一极连接第二参考电平端，第二极连接所述信号输出端；
    所述第十二晶体管的控制极连接所述下拉节点，第一极连接第一参考电平端，第二极连接所述级联信号端；
    两个所述第二晶体管的控制极均连接复位信号端，其中一个所述第二晶体管的第一极连接第一参考电平端，第二极连接另一个所述第二晶体管的第一极和所述反向偏置子电路，另一个所述第二晶体管的第二极连接所述上拉节点；
    所述第四晶体管的控制极连接复位信号端，第一极连接第二参考电平端，第二极连接所述信号输出端；
    两个所述第十五晶体管的控制极均连接移位重置信号端，其中一个所述第十五晶体管的第一极连接第一参考电平端，第二极连接另一个所述第十五晶体管的第一极和所述反向偏置控制晶体管的第二极，另一个所述第十五晶体管的第二极连接所述上拉节点；
    所述反向偏置控制晶体管的控制极和第一极连接级联信号端，第二极连接一个所述第一晶体管的第二极、一个所述第八晶体管的第二极、一个所述第二晶体管的第二极和一个所述第十五晶体管的第二极。
  21. 一种栅极驱动电路，其中，所述栅极驱动电路包括多个相互级联的如权利要求1-20任一项所述的移位寄存器单元。
  22. 一种显示装置，其中，所述显示装置包括如权利要求21所述的栅极驱动电路。
  23. 一种移位寄存器单元的驱动方法，用于驱动如权利要求1-20任一 项所述的移位寄存器单元，其中，所述移位寄存器单元的驱动方法包括：
    当上拉节点的电位为第三参考电平时，利用反向偏置子电路将电源电压信号或级联信号写入输入子电路和第一降噪子电路，使得所述输入子电路和所述第一降噪子电路中的晶体管处于反向偏置状态。
CN202180003682.XA 2021-11-30 2021-11-30 移位寄存器单元、栅极驱动电路及显示装置 Pending CN116802736A (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2021/134504 WO2023097477A1 (zh) 2021-11-30 2021-11-30 移位寄存器单元、栅极驱动电路及显示装置

Publications (1)

Publication Number Publication Date
CN116802736A true CN116802736A (zh) 2023-09-22

Family

ID=86611329

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202180003682.XA Pending CN116802736A (zh) 2021-11-30 2021-11-30 移位寄存器单元、栅极驱动电路及显示装置

Country Status (2)

Country Link
CN (1) CN116802736A (zh)
WO (1) WO2023097477A1 (zh)

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI459368B (zh) * 2012-09-14 2014-11-01 Au Optronics Corp 顯示裝置及其閘極信號產生方法
CN105047119B (zh) * 2014-05-02 2018-01-30 乐金显示有限公司 移位寄存器及使用该移位寄存器的显示装置
CN109935208B (zh) * 2018-02-14 2021-03-02 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路、显示装置以及驱动方法
CN109935196B (zh) * 2018-02-14 2020-12-01 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路、显示装置以及驱动方法
CN109935200B (zh) * 2018-07-27 2022-06-03 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路、显示装置以及驱动方法
CN109285496B (zh) * 2018-12-07 2021-11-12 合肥鑫晟光电科技有限公司 移位寄存器单元、栅极驱动电路及其驱动方法、显示装置
CN110189694B (zh) * 2019-06-19 2022-04-15 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法以及栅极驱动电路
CN110148383B (zh) * 2019-06-19 2021-01-26 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法以及栅极驱动电路
KR20210086294A (ko) * 2019-12-31 2021-07-08 엘지디스플레이 주식회사 게이트 구동 회로 및 이를 포함하는 발광 표시 장치
CN113113070A (zh) * 2021-04-12 2021-07-13 京东方科技集团股份有限公司 一种移位寄存器、栅极驱动电路及显示装置

Also Published As

Publication number Publication date
WO2023097477A1 (zh) 2023-06-08

Similar Documents

Publication Publication Date Title
US11081058B2 (en) Shift register unit, gate drive circuit, display device and driving method
US10997936B2 (en) Shift register unit, gate drive circuit and display device
CN109285505B (zh) 一种移位寄存器单元、栅极驱动电路和显示装置
US9396813B2 (en) Shift register cell, shift register, gate driver and display panel
CN110689858B (zh) 一种移位寄存器及其驱动方法、栅极驱动电路
US20220343840A1 (en) Charge Sharing Circuit and Method, Display Driving Module and Display Device
CN109616041A (zh) 移位寄存器单元、驱动方法、栅极驱动电路及显示装置
CN113327537B (zh) 移位寄存器、栅极驱动电路及显示装置
CN113035258A (zh) 移位寄存器、栅极驱动电路及显示面板
CN110880301B (zh) 一种移位寄存器及其驱动方法、栅极驱动电路
US11915655B2 (en) Shift register unit, method for driving shift register unit, gate driving circuit, and display device
CN113889020B (zh) Goa电路及显示面板
US11955084B2 (en) Gate driver circuit and display panel
WO2021258888A1 (zh) 一种移位寄存器、栅极驱动电路及显示面板
CN113421518B (zh) 移位寄存器单元、驱动方法、驱动电路和显示装置
CN116802736A (zh) 移位寄存器单元、栅极驱动电路及显示装置
US11127336B2 (en) Gate on array (GOA) unit, gate driver circuit and display device
US11763724B2 (en) Shift register unit and method for driving shift register unit, gate drive circuit, and display device
CN116830202A (zh) 移位寄存器单元、栅极驱动电路及显示装置
US11710435B2 (en) Shift register unit and driving method thereof, gate driving circuit, and display device
CN114255701B (zh) 移位寄存器单元及驱动方法、驱动电路和显示装置
CN110444177B (zh) 移位寄存器、栅极驱动电路及显示装置
CN116312707A (zh) 移位寄存器单元及其驱动方法、面板驱动电路、显示装置
CN117672325A (zh) 移位寄存器单元、栅极驱动电路、显示面板和显示装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination