CN112635488A - 三维存储器件及其形成方法 - Google Patents

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Abstract

公开了三维(3D)存储器件及其形成方法的实施例。在示例中，一种3D存储器件包括衬底、衬底上方的具有双面阶梯形的栅电极、栅电极上的阻隔层、在阻隔层上各自横向延伸的多个分立的电荷捕获层、多个电荷捕获层上的隧穿层、以及在隧穿层上各自横向延伸的多个分立的沟道层。多个电荷捕获层分别对应于栅电极的双面阶梯形的阶梯设置。多个沟道层分别对应于所述双面阶梯形的阶梯设置。

Description

三维存储器件及其形成方法
本申请是申请日为2019年09月29日，发明名称为“三维存储器件及其形成方法”，申请号为201980002337.7的专利申请的分案申请。
技术领域
本公开的实施例涉及三维(3D)存储器件及其制造方法。
背景技术
通过改进工艺技术、电路设计、编程算法和制造工艺，将平面存储单元缩放到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本昂贵。因此，平面存储单元的存储密度接近上限。
3D存储器架构可以解决平面存储单元中的密度限制。3D存储器架构包括存储器阵列和用于控制进出存储器阵列的信号的外围器件。
发明内容
本文公开了3D存储器件及其制造方法的实施例。
在一个示例中，一种3D存储器件包括衬底、衬底上方的具有双面阶梯形的栅电极、栅电极上的阻隔层、在阻隔层上各自横向延伸的多个分立的电荷捕获层、多个电荷捕获层上的隧穿层、以及各自在隧穿层上横向延伸的多个分立的沟道层。多个电荷捕获层分别对应于栅电极的双面阶梯形的阶梯设置。多个沟道层分别对应于所述双面阶梯形的阶梯设置。
在另一个示例中，一种3D存储器件包括衬底、衬底上方的具有双面阶梯形的栅电极、栅电极上的阻隔层、在阻隔层上各自横向延伸的多个分立的电荷捕获层、多个电荷捕获层上的隧穿层、以及隧穿层上的沟道层。多个电荷捕获层分别对应于栅电极的双面阶梯形的阶梯设置。
在又一个示例中，公开了一种用于形成3D存储器件的方法。在衬底上方形成具有具有双面阶梯形的栅电极。在栅电极上形成连续的阻隔层。在阻隔层上形成连续的电荷捕获层。电荷捕获层的横向延伸的第一部分的第一厚度大于电荷捕获层的竖直延伸的第二部分的第二厚度。去除电荷捕获层的竖直延伸的第二部分，以从电荷捕获层的横向延伸的第一部分形成设置在阻隔层上的多个分立的电荷捕获层。多个分立的电荷捕获层分别对应于栅电极的双面阶梯形的阶梯设置。在多个电荷捕获层上形成连续的隧穿层。在隧穿层上形成连续的沟道层。
附图说明
并入本文中并形成说明书的一部分的附图示出了本公开的实施例，并且与文字描述一起进一步用于解释本公开的原理并且使相关领域的技术人员能够实现和利用本公开。
图1示出了根据本公开的一些实施例的具有单个存储器堆栈(memory deck)的示例性3D存储器件的横截面。
图2示出了根据本公开的一些实施例的具有单个存储器堆栈的另一示例性3D存储器件的横截面。
图3示出了根据本公开的一些实施例的具有单个存储器堆栈的又一示例性3D存储器件的横截面。
图4示出了根据本公开的一些实施例的具有单个存储器堆栈的再一示例性3D存储器件的横截面。
图5A示出了根据本公开的一些实施例的具有多个存储器堆栈的示例性3D存储器件的横截面。
图5B示出了根据本公开的一些实施例的具有多个存储器堆栈的另一示例性3D存储器件的横截面。
图6A示出了根据本公开的一些实施例的具有多个存储器堆栈的又一示例性3D存储器件的横截面。
图6B示出了根据本公开的一些实施例的具有多个存储器堆栈的再一示例性3D存储器件的横截面。
图7示出了根据本公开的一些实施例的具有多条栅极线的示例性3D存储器件的平面图。
图8A-8H示出了根据本公开的一些实施例的用于形成具有单个存储器堆栈的3D存储器件的示例性制造过程。
图9A-9G示出了根据本公开的一些实施例的用于形成具有单个存储器堆栈的另一3D存储器件的示例性制造过程。
图10A和图10B示出了根据本公开的一些实施例的用于形成具有多个存储器堆栈的3D存储器件的示例性制造过程。
图11A-11D示出了根据本公开的一些实施例的用于形成具有多个存储器堆栈的另一3D存储器件的示例性制造过程。
图12是根据一些实施例的用于形成具有单个存储器堆栈的3D存储器件的示例性方法的流程图。
图13是根据一些实施例的用于形成具有单个存储器堆栈的3D存储器件的另一示例性方法的流程图。
图14是根据一些实施例的用于形成具有多个存储器堆栈的3D存储器件的示例性方法的流程图。
图15是根据一些实施例的用于形成具有多个存储器堆栈的3D存储器件的另一示例性方法的流程图。
将参考附图描述本公开的实施例。
具体实施方式
尽管讨论了具体的配置和布置，但应该理解，这仅仅是为了说明的目的而进行的。相关领域的技术人员将认识到，在不脱离本公开的精神和范围的情况下，可以使用其它配置和布置。对于相关领域的技术人员而言显而易见的是，本公开还可以用于各种其它应用中。
应注意到，在说明书中对“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等的引用指示所描述的实施例可以包括特定的特征、结构或特性，但是每个实施例可能不一定包括该特定的特征、结构或特性。而且，这样的短语不一定指代相同的实施例。此外，当结合实施例描述特定的特征、结构或特性时，无论是否明确描述，结合其它实施例来实现这样的特征、结构或特性都在相关领域的技术人员的知识范围内。
通常，可以至少部分地从上下文中的用法理解术语。例如，如在本文中所使用的术语“一个或多个”至少部分取决于上下文，可以用于以单数意义描述任何特征、结构或特性，或可以用于以复数意义描述特征、结构或特征的组合。类似地，至少部分取决于上下文，诸如“一”、“某一”或“该”的术语同样可以被理解为表达单数用法或表达复数用法。另外，术语“基于”可以被理解为不一定旨在表达一组排他性的因素，而是可以替代地，同样至少部分地取决于上下文，允许存在不一定明确描述的其它因素。
应当容易理解的是，本公开中的“在...上”、“在...上方”和“在...之上”的含义应以最宽泛的方式来解释，从而“在......上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义，并且“在......上方”或“在......之上”不仅意味着“在某物上方”或“在某物之上”的含义，而且还可以包括其间没有中间特征或层的“在某物上方”或“在某物之上”的含义(即，直接在某物上)。
此外，为了便于描述，可以在本文中使用诸如“在...之下”、“在...下方”、“下”、“在...上方”、“上”等的空间相对术语来描述如附图所示的一个元件或特征与另一个(另一些)元件或特征的关系。除了附图中所示的取向之外，空间相对术语旨在涵盖器件在使用或操作中的不同取向。装置可以以其它方式定向(旋转90度或在其它取向)并且同样可以相应地解释本文中使用的空间相关描述词。
如在本文中所使用的，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。添加在衬底的顶部上的材料可以被图案化或可以保持未被图案化。此外，衬底可以包括多种半导体材料，例如硅、锗、砷化镓、磷化铟等。或者，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆。
如在本文中所使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个下层或上层结构上延伸，或者可以具有小于下层或上层结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均匀或不均匀连续结构的区域。例如，层可以位于连续结构的顶表面和底表面之间或其处的任何一对水平平面之间。层可以水平地、竖直地和/或沿着锥形表面延伸。衬底可以是层，其中可以包括一层或多层，和/或可以在其上、其上方和/或其下方具有一层或多层。层可以包括多个层。例如，互连层可以包括一个或多个导体和触点层(其中形成有互连线和/或过孔触点)以及一个或多个电介质层。
如在本文中所使用的，术语“标称/标称地”是指在产品或工艺的设计阶段期间设定的部件或工艺操作的特性或参数的期望值或目标值，以及高于和/或低于期望值的值的范围。值的范围可以是由于制造工艺或公差的轻微变化而引起的。如在本文中所使用的，术语“约”表示可以基于与所涉及的半导体器件相关联的特定技术节点而变化的给定量的值。基于特定的技术节点，术语“约”可以表示给定量的值，该给定量例如在该值的10-30％内变化(例如，值的±10％、±20％或±30％)。
如在本文中所使用的，术语“3D存储器件”是指在横向取向的衬底上具有可以竖直布置的存储单元从而可以相对于衬底在竖直方向上扩大存储单元的数量的半导体器件。如在本文中所用的，术语“竖直/竖直地”表示标称垂直于衬底的侧表面。
在一些3D NAND闪速存储器件中，由于电荷捕获层(例如，氮化硅层)是同一存储器串中多个存储单元共享的连续层，因此器件的性能可能由于耦合效应和电荷扩散/损耗效应而降低，这通过减小栅极到栅极电介质层的厚度而限制了3D NAND闪存器件的竖直扩大。为了减轻由连续的电荷捕获层引起的问题，在一些3D NAND闪速存储器件中，将连续的电荷捕获层切断以使其成为每个存储单元中的分离的电荷捕获层。然而，由于较小的临界尺寸，这种结构增加了制造复杂性，从而降低了产量。
根据本公开的各种实施例提供了具有处于不同层级的分立电荷捕获层的3D存储器件及其制造方法，以在不增加制造复杂性的情况下减轻电荷扩散效应。可以先在衬底上方形成具有倒“T”形或双面阶梯形的栅电极，然后在栅电极上形成具有多个电介质层的存储膜，包括阻隔层、电荷捕获层和隧穿层。通过利用倒“T”形或双面阶梯形栅电极的顶表面上方的电荷捕获层的不均匀厚度分布，可以形成处于不同层级的多个分立电荷捕获层，以在不增加制造复杂性的情况下减轻扩散效应。类似地，可以在存储膜上形成与分立电荷捕获层或连续沟道层相对应的多个分立沟道层，以在存储器堆栈中形成一个或多个存储单元。通过堆叠多个存储器堆栈，可以进一步竖直地扩大3D存储器件。
图1示出了根据本公开的一些实施例的具有单个存储器堆栈的示例性3D存储器件100的横截面。3D存储器件100可以包括衬底102，其可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)或任何其他适当的材料。在一些实施例中，衬底102是减薄的衬底(例如，半导体层)，其通过研磨、湿法/干法蚀刻、化学机械抛光(CMP)或其任何组合从正常厚度减薄。注意，在图1中包括x轴和z轴以进一步示出3D存储器件100中的部件的空间关系。x轴和y轴在平行于晶圆表面的x-y平面中正交(例如，如图7所示)。衬底102包括在x-y平面中横向(即，在横向方向上)延伸的两个横向表面：晶圆正面上的顶表面，以及与晶圆正面相对的背面上的底表面。z轴垂直于x轴和y轴。如在本文中所使用的，当衬底在z方向上位于半导体器件的最低平面中时，在z方向(垂直于x-y平面的竖直方向)上相对于半导体器件的衬底(例如，衬底102)确定一个部件(例如，层或器件)是在半导体器件(例如，3D存储器件100)的另一部件(例如，层或器件)的“上面”、“上方”还是“下方”。在本公开全文中应用了用于描述空间关系的相同概念。
3D存储器件100可以包括衬底102上方的栅电极104。在一些实施例中，在衬底102(例如，硅衬底)和栅电极104之间形成诸如原位蒸汽生成(ISSG)氧化硅的焊盘层(未示出)。如图1所示，栅电极104在横截面图中可以具有倒“T”形。在一些实施例中，倒“T”形包括两个“肩部”和在“x”方向上横向地位于两个肩部之间的“头部”。在一些实施例中，倒“T”形的两个肩部处于同一水平面，该水平面低于倒“T”形的头部所在的水平面。栅电极104的顶表面可以包括横向延伸的第一部分和竖直延伸的第二部分。例如，栅电极104的倒“T”形的头部和肩部的上侧可以标称平行于衬底102的横向表面，而连接栅电极104的倒“T”形的头部和每个肩部的侧壁可以标称垂直于衬底102的横向表面。
栅电极104可以包括导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。在一些实施例中，栅电极104包括金属层，例如钨层。在一些实施例中，栅电极104包括掺杂多晶硅层。可以使用任何适当的掺杂剂将多晶硅掺杂到所需的掺杂浓度，以使其成为可以用作栅电极104的材料的导电材料。栅电极104可以横向(例如，在垂直于图1中的x轴和z轴的y方向上)延伸作为3D存储器件100的字线。
3D存储器件100还可以包括栅电极104上的阻隔层106(也被称为“阻隔氧化物”)。在一些实施例中，栅极电介质层(未示出)设置在阻隔层106与栅电极104之间，或者是栅电极104的部分(例如，作为栅电极104与阻隔层106接触的上部)。例如，栅极电介质层可以包括高介电常数(高k)电介质，包括但不限于氧化铝(Al2O3)、氧化铪(HfO2)、氧化锆(ZnO2)、氧化钽(Ta2O5)等。如图1所示，根据一些实施例，阻隔层106是连续的并且至少沿着栅电极104的顶表面设置。即，阻隔层106可以是连续层，其覆盖栅电极104的倒“T”形的头部和肩部的上侧以及连接栅电极104的倒“T”形的头部和每个肩部的侧壁。在一些实施例中，阻隔层106的每一端还可以竖直延伸以覆盖连接衬底102与栅电极104的倒“T”形的每个肩部的侧壁，即在x方向上完全覆盖栅电极104。阻隔层106可以包括氧化硅、氮氧化硅、高k电介质或其任何组合。在一些实施例中，阻隔层106是复合电介质层，其包括多个子阻隔层，例如自下而上顺序的高k电介质层、第一氧化硅层、氮氧化硅层和第二氧化硅层。
3D存储器件100还可以包括阻隔层106上的多个电荷捕获层108a、108b和108c(也被称为“存储氮化物”)。如图1所示，阻隔层106上的电荷捕获层108a、108b和108c是分立的(与连续层相反)，并且设置在不同的层级(即，在竖直方向上与衬底102的横向表面具有不同的距离，与在同一层级相反)。在一些实施例中，三个分立的电荷捕获层：第一电荷捕获层108a横向设置在第二电荷捕获层108b和第三电荷捕获层108c之间。根据一些实施例，第二电荷捕获层108b和第三电荷捕获层108c设置在相同层级处，其位于设置第一电荷捕获层108a的层级下方。例如，第一电荷捕获层108a、第二电荷捕获层108b和第三电荷捕获层108c中的每一个可以横向延伸，但不竖直延伸，即，在阻隔层106的侧壁处断开。换言之，根据一些实施例，每个第一电荷捕获层108a、第二电荷捕获层108b或第三电荷捕获层108c不包括沿着下面的阻隔层106的侧壁竖直延伸的部分。在一些实施例中，第一电荷捕获层108a对应于栅电极104的倒“T”形的头部设置。例如，第一电荷捕获层108a可以在栅电极104的倒“T”形的头部的正上方或覆盖栅电极104的倒“T”形的头部。在一些实施例中，第二电荷捕获层108b和第三电荷捕获层108c分别对应于栅电极104的倒“T”形的两个肩部设置。例如，第二电荷捕获层108b和第三电荷捕获层108c中的每一个可以在栅电极104的倒“T”形的相应肩部正上方或覆盖栅电极104的倒“T”形相应肩部。
每个电荷捕获层108a、108b或108c可以存储电荷，例如来自半导体沟道(例如，图1中的沟道层112a、112b和112c)的电子或空穴。电荷捕获层108a、108b和108c中电荷的存储或去除会影响半导体沟道的导通/截止状态和/或导电性。电荷捕获层108a、108b和108c可以包括氮化硅、氮氧化硅、硅或其任何组合。在一些实施例中，每个电荷捕获层108a、108b或108c是包括多个子电荷捕获层的复合电介质层，例如自下而上顺序的第一氮化硅层、第一氮氧化硅层、第二氮化硅层、第二氮氧化硅层和第三氮化硅层。
3D存储器件100还可以包括电荷捕获层108a、108b和108c上的隧穿层110(也被称为“隧道氧化物”)。如图1所示，根据一些实施例，隧穿层110是连续的并且至少沿着电荷捕获层108a、108b和108c的顶表面设置。即，隧穿层110可以是覆盖每个电荷捕获层108a、108b或108c的连续层。在一些实施例中，隧穿层110的竖直延伸的部分与阻隔层106的竖直延伸的部分(例如，阻隔层106的侧壁)接触。结果，根据一些实施例，隧穿层110在x方向上完全覆盖电荷捕获层108a、108b和108c以及阻隔层106。电荷捕获层108a、108b和108c可以在z方向上夹置在两个连续层之间：隧穿层110和阻隔层106。电荷，例如来自半导体沟道(例如，图1中的沟道层112a、112b和112c)的电子或空穴，可以通过隧穿层110隧穿到电荷捕获层108a、108b和108c。隧穿层110可以包括氧化硅、氮氧化硅或其任何组合。在一些实施例中，隧穿层110是包括多个子隧穿层的复合电介质层，例如自下而上顺序的第一氧化硅层、第一氮氧化硅层、第二氮氧化硅层、第三氮氧化硅层和第二氧化硅层。阻隔层106、电荷捕获层108a、108b和108c以及隧穿层110可以被统称为“存储膜”。在一些实施例中，阻隔层106包括氧化硅，每个电荷捕获层108a、108b或108c包括氮化硅，隧穿层110包括氧化硅，并且存储膜被称为电荷捕获型闪速存储器的“ONO”存储膜。
3D存储器件100还可以包括隧穿层110上的多个沟道层112a、112b和112c(也被称为“半导体沟道”)。如图1所示，隧穿层110上的沟道层112a、112b和112c是分立的(与连续层相反)，并且设置在不同层级处(即，在竖直方向上与衬底102的横向表面具有不同的距离，与在同一层级相反)。在一些实施例中，三个分立的沟道层：第一沟道层112a横向地设置在第二沟道层112b和第三沟道层112c之间。根据一些实施例，第二沟道层112b和第三沟道层112c设置在相同层级处，其位于设置第一沟道层112a的层级下方。例如，第一沟道层112a、第二沟道层112b和第三沟道层112c中的每一个可以横向延伸，但是不竖直延伸，即，在隧穿层110的侧壁处断开。换言之，根据一些实施例，每个第一沟道层112a、第二沟道层112b和第三沟道层112c不包括沿着下面的隧穿层110的侧壁竖直延伸的部分。在一些实施例中，第一沟道层112a对应于栅电极104的倒“T”形的头部设置。例如，第一沟道层112a可以在栅电极104的倒“T”形的头部正上方或覆盖栅电极104的倒“T”形的头部。在一些实施例中，第二沟道层112b和第三沟道层112c分别对应于栅电极104的倒“T”形的两个肩部设置。例如，第二沟道层112b和第三沟道层112c中的每一个可以在栅电极104的倒“T”形的相应肩部正上方或覆盖栅电极104的倒“T”形的相应肩部。
在一些实施例中，每个沟道层112a、112b或112c对应于相应的电荷捕获层108a、108b或108c。例如，第一沟道层112a、第二沟道层112b和第三沟道层112c可以分别对应于第一电荷捕获层108a、第二电荷捕获层108b和第三电荷捕获层108c(例如，在其正上方或覆盖其)。每个沟道层112a、112b或112c可以隧穿通过隧穿层110向相应的第一电荷捕获层108a、第二电荷捕获层108b和第三电荷捕获层108c提供电荷，例如电子或空穴。沟道层112a、112b和112c可以包括硅，例如非晶硅、多晶硅或单晶硅。在一些实施例中，每个沟道层112a、112b或112c包括多晶硅。
倒“T”形栅电极104与存储膜(包括阻隔层106，电荷捕获层108a、108b和108c以及隧穿层110)以及设置在其上的沟道层112a、112b和112c的结合在本文中可以被称为“存储器堆栈”，其为用于扩大储存容量的基本单元，如下详述。根据一些实施例，3D存储器件100的单个存储器堆栈包括分别与栅电极104的倒“T”形的头部和肩部相对应的两个层级101和103。如上所述，第一电荷捕获和沟道层108a和112a可以设置在第一层级101处，并且第二电荷捕获和沟道层108b和112b以及第三电荷捕获和沟道层108c和112c可以设置在第一层级101下方的第二层级103处。
在一些实施例中，通过将电荷捕获层和沟道层二者分为对应于栅电极104的倒“T”形的头部和肩部的不同层级(例如，在存储器堆栈的第一层级101和第二层级103)处的三个分立层，图1中的3D存储器件100包括三个存储单元：第一存储单元101a、第二存储单元103b和第三存储单元103c。在一些实施例中，第一存储单元101a设置在第一层级101处，并且第二存储单元103b和第三存储单元103c设置在存储器堆栈的第二层级103处。例如，第一存储单元101a可以包括阻隔层106的部分、第一电荷捕获层108a、隧穿层110的部分和第一沟道层112a。类似地，第二存储单元103b可以包括阻隔层106的部分、第二电荷捕获层108b、隧穿层110的部分和第二沟道层112b；第三存储单元103c可以包括阻隔层106的部分、第三电荷捕获层108c、隧穿层110的部分以及第三沟道层112c。第一存储单元101a、第二存储单元103b和第三存储单元103c可以共享同一栅电极104。3D存储器件100的第一存储单元101a、第二存储单元103b和第三存储单元103c可以由栅电极104来控制。
尽管未在图1中示出，但应理解，可以包括任何其他适当的部件作为3D存储器件100的部分。例如，可以在3D存储器件100中包括诸如位线触点、字线触点和源极线触点的本地触点用于焊盘引出，即电连接存储单元101a、103b和103c用于金属布线到互连(例如，中段制程(MEOL)互连和后段制程(BEOL)互连)。在一个示例中，可以使用字线触点穿过存储膜的侧壁来焊盘引出栅电极104。在另一个示例中，可以使用位线触点从相应的顶表面焊盘引出每个沟道层112a、112b或112c。在一些实施例中，3D存储器件100还包括外围电路，例如用于促进3D存储器件100的操作的任何适当的数字、模拟和/或混合信号外围电路。例如，外围电路可以包括页缓冲器、解码器(例如，行解码器和列解码器)、读出放大器、驱动器、电荷泵、电流或电压参考或电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)中的一个或多个。
图2示出了根据本公开的一些实施例的具有单个存储器堆栈的另一示例性3D存储器件200的横截面。除沟道层外，3D存储器件200类似于图1中的3D存储器件100。为了便于描述，不再重复上面已经相对于图1中的3D存储器件100描述的相同部件的结构、功能和材料。3D存储器件200不是具有分立的沟道层(例如，3D存储器件100中的第一沟道层112a、第二沟道层112b和第三沟道层112c)，而是包括隧穿层110上的连续沟道层202。如图2所示，根据一些实施例，沟道层202是连续的并且至少沿着隧穿层110的顶表面设置。即，沟道层202可以是覆盖下面的隧穿层110的连续层。沟道层202可以隧穿通过隧穿层110向每个第一电荷捕获层108a、第二电荷捕获层108b和第三电荷捕获层108c提供电荷，例如电子或空穴。沟道层202可以包括硅，例如非晶硅、多晶硅或单晶硅。在一些实施例中，沟道层202包括多晶硅。
由于沟道层的不同设计，与图1中的3D存储器件100的单个存储器堆栈中的三个存储单元101a、103b和103c相反，3D存储器件200的单个存储器堆栈包括单个存储单元。即，3D存储器件200可以具有一个存储单元，其包括阻隔层106、第一电荷捕获层108a、第二电荷捕获层108b和第三电荷捕获层108c、隧穿层110和沟道层202。3D存储器件200的存储单元可以由栅电极104来控制。
扩大本文公开的3D存储器件中的存储单元的一种方式是增加单个存储器堆栈中的层级的数量。图3示出了根据本公开的一些实施例的具有单个存储器堆栈的又一示例性3D存储器件300的横截面。类似于图1中的3D存储器件100，3D存储器件300是具有带有多个存储单元的单个存储器堆栈的3D存储器件的另一示例。与图1中包括倒“T”形栅电极104的3D存储器件100不同，3D存储器件300包括双面阶梯形栅电极304。在一些实施例中，栅电极304的双面阶梯形至少包括位于三个层级处的五个阶梯，在此可以至少设置五个存储单元。与具有可以设置三个存储单元101a、103b和103c的两个层级101和103处的一个头部和两个肩部的栅电极104的倒“T”形相比，在图3中的3D存储器件300中可以增加单个存储器堆栈中的存储单元的数量。
3D存储器件300可以包括衬底302上方的栅电极304。衬底302可以包括硅(例如，单晶硅)、SiGe、GaA、Ge、SOI或任何其他适当的材料。在一些实施例中，在衬底302(例如，硅衬底)和栅电极304之间形成诸如ISSG氧化硅的焊盘层(未示出)。栅电极304可以包括导电材料，包括但不限于W、Co、Cu、Al、多晶硅、掺杂硅、硅化物或其任何组合。在一些实施例中，栅电极304包括金属层，例如钨层。在一些实施例中，栅电极304包括掺杂多晶硅层。可以使用任何适当的掺杂剂将多晶硅掺杂到所需的掺杂浓度，以使其成为可以用作栅电极304的材料的导电材料。栅电极304可以横向(例如，在垂直于图3中的x轴和z轴的y方向上)延伸作为3D存储器件300的字线。
如图3所示，栅电极304在横截面图中可以具有双面阶梯形。在一些实施例中，双面阶梯形包括至少三个层级，例如如图3所示的五个层级301、303、305、307和309。除了具有一个阶梯的顶层外，双面阶梯形的每一其他层级都可以在每一侧有两个阶梯，使得双面阶梯形中的阶梯总数为2L-1，其中L是层级数。因此，栅电极304的双面阶梯形至少具有三个层级处的五个阶梯。在一些实施例中，每个层级303、305、307或309处的两个阶梯都位于顶层301处的顶部阶梯下方。栅电极304的双面阶梯形的阶梯可以在横向方向(例如，x方向)上对称。在一些实施例中，在栅电极304的双面阶梯形的相邻层级处的同一侧上的两个阶梯在竖直方向(z方向)上偏移标称上相同的距离，而在横向方向(例如，x方向)上偏移标称上相同的距离。对于双面阶梯形的每两个相邻层级，更靠近衬底302的第一层级可以比第二层级横向延伸得更远，从而形成两个平台(类似于图1中的3D存储器件100的栅电极104的倒“T”形的两个肩部)，在此可以形成存储单元。栅电极304的顶表面可以包括横向延伸的第一部分和竖直延伸的第二部分。例如，栅电极304的双面阶梯形的每个阶梯的上侧可以标称地平行于衬底302的横向表面，而连接栅电极304的双面阶梯形的相邻层级处的阶梯的侧壁可以标称地垂直于衬底302的横向表面。根据一些实施例，横向延伸的栅电极304的顶表面的第一部分对应于可以形成存储单元的平台。
3D存储器件300还可以包括栅电极304上的阻隔层306。在一些实施例中，栅极电介质层(未示出)设置在阻隔层306和栅电极304之间，或者是栅电极304的部分(例如，作为栅电极304与阻隔层306接触的上部)。例如，栅极电介质层可以包括高k电介质，包括但不限于Al2O3、HfO2、ZnO2、Ta2O5等。如图3所示，根据一些实施例，阻隔层306是连续的并且至少沿着栅电极304的顶表面设置。即，阻隔层306可以是连续层，其覆盖栅电极304的双面阶梯形的阶梯的上侧以及连接栅电极304的双面阶梯形的阶梯的侧壁。在一些实施例中，阻隔层306的每一端还可以竖直延伸以覆盖连接衬底302和最低层级(例如，309)处的阶梯的侧壁，即，在x方向上完全覆盖栅电极304。阻隔层306可以包括氧化硅、氮氧化硅、高k电介质或其任何组合。在一些实施例中，阻隔层306是复合电介质层，包括多个子阻隔层，例如自下而上顺序的高k电介质层、第一氧化硅层、氮氧化硅层和第二氧化硅层。
3D存储器件300还可以包括阻隔层306上的多个电荷捕获层308a、310b、310c、312b、312c、314b、314c、316b和316c。如图3所示，阻隔层306上的电荷捕获层308a、310b、310c、312b、312c、314b、314c、316b和316c是分立的(与连续层相反)，并且设置在不同的层级301、303、305、307、309和309处(即，在竖直方向上与衬底302的横向表面具有不同的距离，与在同一层级相反)。在一些实施例中，九个分立的电荷捕获层：顶部电荷捕获层308a横向设置在一组左侧电荷捕获层310c、312c、314c和316c与一组右侧电荷捕获层310b、312b、314b和316b之间。根据一些实施例，每对左侧和右侧电荷捕获层310b和310c、312b和312c、314b和314b或316b和316c设置在相同层级处，其位于设置顶部电荷捕获层308a的顶层301下方。例如，电荷捕获层308a、310b、310c、312b、312c、314b、314c、316b和316c中的每一个可以横向延伸，但不竖直延伸，即在阻隔层306的侧壁处断开。换言之，根据一些实施例，每个电荷捕获层308a、310b、310c、312b、312c、314b、314c、316b或316c不包括沿着下面的阻隔层306的侧壁竖直延伸的部分。在一些实施例中，顶部电荷捕获层308a对应于栅电极304的双面阶梯形的顶层301处的顶部阶梯设置。例如，顶部电荷捕获层308a可以在栅电极304的双面阶梯形的顶部阶梯的正上方或覆盖栅电极304的双面阶梯形的顶部阶梯。在一些实施例中，左侧和右侧电荷捕获层310b、310c、312b、312c、314b、314c、316b和316c分别对应于栅电极304的双面阶梯形的其他层级303、305、307和309处的其他阶梯设置。例如，左侧和右侧电荷捕获层310b、310c、312b、312c、314b、314c、316b和316c中的每一个可以在栅电极304的双面阶梯形的相应阶梯的正上方或覆盖栅电极304的双面阶梯形的相应阶梯。
每个电荷捕获层308a、310b、310c、312b、312c、314b、314c、316b或316c可以存储电荷，例如来自半导体沟道(例如，图3中的沟道层318a、320b、320c、322b、322c、324b、324c、326b和326c)的电子或空穴。电荷捕获层308a、310b、310c、312b、312c、314b、314c、316b和316c中电荷的存储或去除会影响半导体沟道的导通/截止状态和/或导电性。电荷捕获层308a、310b、310c、312b、312c、314b、314c、316b和316c可以包括氮化硅、氮氧化硅、硅或其任何组合。在一些实施例中，每个电荷捕获层308a、310b、310c、312b、312c、314b、314c、316b或316c是包括多个子电荷捕获层的复合电介质层，例如自下而上顺序的第一氮化硅层、第一氧氮化硅层、第二氮化硅层、第二氧氮化硅层和第三氮化硅层。可以理解，尽管在图3中示出了九个电荷捕获层，但是可以理解，在其他实施例中3D存储器件300可以具有不同数量的电荷捕获层。电荷捕获层的数量可以对应于栅电极304的双面阶梯形的层级、阶梯和平台的数量，如上详述。在一些实施例中，3D存储器件300至少包括位于三个层级处的五个分立的电荷捕获层。
3D存储器件300还可以包括电荷捕获层308a、310b、310c、312b、312c、314b、314c、316b和316c上的隧穿层317。如图1所示，根据一些实施例，隧穿层317是连续的并且至少沿着电荷捕获层308a、310b、310c、312b、312c、314b、314c、316b和316c的顶表面设置。即，隧穿层317可以是覆盖每个电荷捕获层308a、310b、310c、312b、312c、314b、314c、316b或316c的连续层。在一些实施例中，隧穿层317的竖直延伸的部分与阻隔层306的竖直延伸的部分(例如，阻隔层306的侧壁)接触。结果，根据一些实施例，隧穿层317在x方向上完全覆盖电荷捕获层308a、310b、310c、312b、312c、314b、314c、316b和316c以及阻隔层306。电荷捕获层308a、310b、310c、312b、312c、314b、314c、316b和316c可以在z方向上夹置在两个连续层之间：隧穿层317和阻隔层306。电荷，例如来自半导体沟道(例如，图3中的沟道层318a、320b、320c、322b、322c、324b、324c、326b和326c)的电子或空穴，可以通过隧穿层317隧穿到电荷捕获层308a、310b、310c、312b、312c、314b、314c、316b和316c。隧穿层317可以包括氧化硅、氮氧化硅或其任何组合。在一些实施例中，隧穿层317是包括多个子隧穿层的复合电介质层，例如自下而上顺序的第一氧化硅层、第一氮氧化硅层、第二氮氧化硅层、第三氮氧化硅层和第二氧化硅层。阻隔层306、电荷捕获层308a、310b、310c、312b、312c、314b、314c、316b和316c以及隧穿层317可以被统称为“存储膜”。在一些实施例中，阻隔层306包括氧化硅，每个电荷捕获层308a、310b、310c、312b、312c、314b、314c、316b或316c包括氮化硅，隧穿层317包括氧化硅，并且存储膜被称为电荷捕获型闪速存储器的“ONO”存储膜。
3D存储器件300还可以包括隧穿层317上的多个沟道层318a、320b、320c、322b、322c、324b、324c、326b和326c。如图3所示，隧穿层317上的沟道层318a、320b、320c、322b、322c、324b、324c、326b和326c是分立的(与连续层相反)并且设置在不同的层级处(即，在竖直方向上与衬底302的横向表面具有不同的距离，与在同一层级相反)。在一些实施例中，九个分立的沟道层：顶部沟道层318a横向设置在一组左侧沟道层320c、322c、324c和326c与一组右侧沟道层320b、322b、324b和326b之间。根据一些实施例，每对左侧和右侧沟道层320b和320c、322b和322c、324b和324c或326b和326c设置在相同层级处，其位于设置顶部沟道层318a的顶层301下方。例如，顶部、左侧和右侧沟道层318a、320b、320c、322b、322c、324b、324c、326b和326c中的每一个可以横向延伸，但不竖直延伸，即在隧穿层317的侧壁处断开。换言之，根据一些实施例，每个顶部、左侧和右侧沟道层318a、320b、320c、322b、322c、324b、324c、326b和326c不包括沿着下面的隧穿层317的侧壁竖直延伸的部分。在一些实施例中，顶部沟道层318a对应于栅电极304的双面阶梯形的顶层301处的顶部阶梯设置。例如，顶部沟道层318a可以在栅电极304的双面阶梯形的顶部阶梯的正上方或覆盖栅电极304的双面阶梯形的顶部阶梯。在一些实施例中，左侧和右侧沟道层320b、320c、322b、322c、324b、324c、326b和326c分别对应于栅电极304的双面阶梯形的其他层级303、305、307和309处的其他阶梯设置。例如，左侧和右侧沟道层320b、320c、322b、322c、324b、324c、326b和326c中的每一个可以在栅电极304的双面阶梯形的相应阶梯的正上方或覆盖栅电极304的双面阶梯形的相应阶梯。
在一些实施例中，每个沟道层318a、320b、320c、322b、322c、324b、324c、326b或326c对应于相应的电荷捕获层308a、310b、310c、312b、312c、314b、314c、316b或316c。例如，顶部、左侧和右侧沟道层318a、320b、320c、322b、322c、324b、324c、326b和326c可以分别对应于第一、左侧和右侧电荷捕获层308a、310b、310c、312b、312c、314b、314c、316b和316c(例如，在其正上方或覆盖其)。每个沟道层318a、320b、320c、322b、322c、324b、324c、326b或326c可以隧穿通过沟道层317向相应的电荷捕获层308a、310b、310c、312b、312c、314b、314c、316b或316c提供电荷，例如电子或空穴。沟道层318a、320b、320c、322b、322c、324b、324c、326b和326c可以包括硅，例如非晶硅、多晶硅或单晶硅。在一些实施例中，每个沟道层318a、320b、320c、322b、322c、324b、324c、326b或326c包括多晶硅。可以理解，尽管在图3中示出了九个沟道层，但可以理解，在其他实施例中3D存储器件300可以具有不同数量的沟道层。沟道层的数量可以对应于栅电极304的双面阶梯形的层级、阶梯和平台的数量，如上详述。在一些实施例中，3D存储器件300至少包括位于三个层级处的五个分立的沟道层。
双面阶梯形栅电极304与存储膜(包括阻隔层306、电荷捕获层308a、310b、310c、312b、312c、314b、314c、316b和316c以及隧穿层317)和设置在其上的沟道层318a、320b、320c、322b、322c、324b、324c、326b和326c的结合在本文中可以被称为单个存储器堆栈，其与图1中的3D存储器件中的单个存储器堆栈相比，具有更多的存储单元。在一些实施例中，通过将电荷捕获层和沟道层两者分为对应于栅电极304的双面阶梯形的阶梯的五个层级301、303、305、307和309处的九个分立层，图3中的3D存储器件300包括九个存储单元：顶部存储单元301a、一组左侧存储单元303c、305c、307c和309c以及一组右侧存储单元303b、305b、307b和309b。顶部存储单元301a设置在顶层301，并且每一对左侧和右侧存储单元303b和303c、305b和305c、307b和307c或309b和309c设置在存储器堆栈的相应层级303、305、307或309处。例如，顶部存储单元301a可以包括阻隔层306的部分、顶部电荷捕获层308a、隧穿层317的部分以及顶部沟道层318a。类似地，每个左侧存储单元303c、305c、307c或309c可以包括阻隔层306的部分、相应的左侧电荷捕获层310c、312c、314c或316c、隧穿层317的部分以及相应的左侧沟道层320c、322c、324c或326c。类似地，每个右侧存储单元303b、305b、307b或309b可以包括阻隔层306的部分、相应的右侧电荷捕获层310b、312b、314b或316b、隧穿层317的部分以及相应的右侧沟道层320b、322b、324b或326b。顶部、左侧和右侧存储单元301a、303b、303c、305b、305c、307b、307c、309b和309c可以共享同一栅电极304。3D存储器件300的顶部、左侧和右侧存储单元301a、303b、303c、305b、305c、307b、307c、309b和309c可以由栅电极304来控制。
可以理解，尽管在图3中示出了九个存储单元，但是可以理解，在其他实施例中3D存储器件300可以具有不同数量的存储单元。存储单元的数量可以对应于栅电极304的双面阶梯形的层级、阶梯和平台的数量，如上详述。在一些实施例中，3D存储器件300至少包括位于三个层级处的五个存储单元。尽管未在图3中示出，但应理解，可以包括任何其他适当的部件作为3D存储器件300的部分。例如，可以在3D存储器件300中包括诸如位线触点、字线触点和源极线触点的本地触点用于焊盘引出，即电连接存储单元301a、303b、303c、305b、305c、307b、307c、309b和309c用于金属布线到互连(例如，MEOL互连和BEOL互连)。在一个示例中，可使用字线触点穿过存储膜的侧壁来焊盘引出栅电极304。在另一个示例中，可以使用位线触点从相应的顶表面焊盘引出每个沟道层318a、320b、320c、322b、322c、324b、324c、326b或326c。在一些实施例中，3D存储器件300还包括外围电路，例如用于促进3D存储器件300的操作的任何适当的数字、模拟和/或混合信号外围电路。例如，外围电路可以包括页缓冲器、解码器(例如，行解码器和列解码器)、读出放大器、驱动器、电荷泵、电流或电压参考或电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)中的一个或多个。
图4示出了根据本公开的一些实施例的具有单个存储器堆栈的再一示例性3D存储器件400的横截面。除沟道层外，3D存储器件400类似于图3中的3D存储器件300。为了便于描述，不再重复上面已经相对于图3中的3D存储器件300描述的相同部件的结构、功能和材料。3D存储器件400不是具有分立的沟道层(例如，3D存储器件300中的顶部、左侧和右侧沟道层318a、320b、320c、322b、322c、324b、324c、326b和326c)，而是包括隧穿层317上的连续沟道层402。如图4所示，根据一些实施例，沟道层402是连续的并且至少沿着隧穿层317的顶表面设置。即，沟道层402可以是覆盖下面的隧穿层317的连续层。沟道层402可以隧穿通过隧穿层317向顶部、左侧和右侧电荷捕获层308a、310b、310c、312b、312c、314b、314c、316b和316c提供电荷，例如电子或空穴。沟道层402可以包括硅，例如非晶硅、多晶硅或单晶硅。在一些实施例中，沟道层402包括多晶硅。
由于沟道层的不同设计，与图3中的3D存储器件300的单个存储器堆栈中的九个存储单元301a、303b、303c、305b、305c、307b、307c、309b和309c相反，3D存储器件400的单个存储器堆栈包括单个存储单元。即，3D存储器件400可以具有一个存储单元，其包括阻隔层306、顶部、左侧和右侧电荷捕获层308a、310b、310c、312b、312c、314b、314c、316b和316c、隧穿层317和沟道层402。3D存储器件400的存储单元可以由栅电极304来控制。
扩大本文公开的3D存储器件中的存储单元的另一种方式是例如通过堆叠多个存储器堆栈来增加存储器堆栈的数量。本文公开的任何存储器堆栈(例如，3D存储器件100、200、300和400中的单个存储器堆栈)都可以用作基本单元，用于例如通过相互堆叠来扩大储存容量。图5A示出了根据本公开的一些实施例的具有多个存储器堆栈的示例性3D存储器件500的横截面。3D存储器件500可以包括堆叠在衬底502上方的多个存储器堆栈504、506和508，以增大存储密度而不占用更多的芯片面积。两个相邻的存储器堆栈(例如，504和506)可以由堆栈间电介质层(例如，526)分隔开(例如，绝缘)。每个存储器堆栈504、506或508基本上类似于图1中的3D存储器件100中的单个存储器堆栈(具有附加的堆栈间电介质层)。因此，每个存储器堆栈504、506或508的部件与图1中的3D存储器件100中的对应部件基本相似，由此本文不再赘述。
如图5A所示，3D存储器件500的存储器堆栈504可以包括栅电极514、栅电极514上的阻隔层516、阻隔层516上的多个电荷捕获层518a、518b和518c、电荷捕获层518a、518b和518c上的隧穿层520、隧穿层520上的多个沟道层522a、522b和522c。栅电极514可以具有倒“T”形，其包括第一层级510处的头部以及第一层级510下方的第二层级512处的两个肩部。根据一些实施例，电荷捕获层518a、518b和518c是分立的，并且设置在不同的层级510和512处。在一些实施例中，第一电荷捕获层518a横向设置在第二电荷捕获层518b和第三电荷捕获层518c之间。在一些实施例中，第二电荷捕获层518b和第三电荷捕获层518c设置在相同的第二层级512处，其位于设置第一电荷捕获层518a的第一层级510下方。例如，第二电荷捕获层518b和第三电荷捕获层518c可以分别对应于栅电极514的倒“T”形的两个肩部设置，并且第一电荷捕获层518a可以对应于栅电极514的倒“T”形的头部设置。类似地，根据一些实施例，沟道层522a、522b和522c是分立的，并且设置在不同的层级510和512处。每个沟道层522a、522b或522c可以对应于电荷捕获层518a、518b和518c中相应的一个。在一些实施例中，第一沟道层522a横向设置在第二沟道层522b和第三沟道层522c之间。在一些实施例中，第二沟道层522b和第三沟道层522c设置在相同的第二层级512处，其位于设置第一沟道层522a的第一层级510下方。例如，第二沟道层522b和第三沟道层522c可以分别对应于栅电极514的倒“T”形的两个肩部设置，并且第一沟道层522a对应于栅电极514的倒“T”形的头部设置。
在一些实施例中，阻隔层516是连续的并且至少沿着栅电极514的顶表面设置。在一些实施例中，隧穿层520是连续的并且至少沿着每个电荷捕获层518a、518b或518c的顶表面设置。根据一些实施例，阻隔层516包括氧化硅，每个电荷捕获层518a、518b或518c包括氮化硅，并且隧穿层520包括氧化硅。在一些实施例中，每个沟道层522a、522b或522c包括多晶硅。3D存储器件500的存储器堆栈504可以包括第一存储单元524a、第二存储单元524b和第三存储单元524c。在一些实施例中，第一存储单元524a、第二存储单元524b和第三存储单元524c分别包括第一电荷捕获层518a、第二电荷捕获层518b和第三电荷捕获层518c。在一些实施例中，第一存储单元524a、第二存储单元524b和第三存储单元524c分别包括第一沟道层522a、第二沟道层522b和第三沟道层522c。在一些实施例中，第一存储单元524a、第二存储单元524b和第三存储单元524c中的每一个包括阻隔层516的相应部分和隧穿层520的相应部分。
如图5A所示，存储器堆栈504还可以包括沟道层522a、522b和522c上的堆栈间电介质层526。在一些实施例中，堆栈间电介质层526的顶表面标称上是平坦的。例如，堆栈间电介质层526的顶表面可以标称上平行于衬底502的横向表面。根据一些实施例，紧挨在存储器堆栈504上方的存储器堆栈506的栅电极528设置在堆栈间电介质层526的顶表面上。在一些实施例中，栅电极528的底表面标称上是平坦的。例如，栅电极528的底表面也可以标称上平行于衬底502的横向表面。换言之，堆栈间电介质层526的顶表面可以适配在其上方的栅电极528的底表面。堆栈间电介质层526可以是单个电介质层或具有多个子电介质层的复合电介质层。在一些实施例中，堆栈间电介质层526包括氧化硅、氮化硅、氧氮化硅或其任何组合。
应该理解，存储器堆栈506和508与存储器堆栈504基本相似。因此，为了便于描述，本文不再重复存储器堆栈506和508的部件。通过堆栈间电介质层(例如，526)分隔开，可以单独寻址3D存储器件500的每个栅电极(例如，514或528)，以控制设置在其上的相应存储单元。还应理解，堆叠在衬底502上方的存储器堆栈的数量不限于相对于图5A描述的示例，可以是大于1的任何正整数。还应当理解，可以与3D存储器件500的任何适当的外围电路一起包括存储器堆栈504、506和508之间的用于电连接存储器堆栈504、506和508的任何适当的互连以及3D存储器件500的焊盘引出互连作为3D存储器件500的部分。
图5B示出了根据本公开的一些实施例的具有多个存储器堆栈503、505和507的另一示例性3D存储器件501的横截面。除了每个存储器堆栈503、505或507中的沟道层外，3D存储器件501类似于图5A中的3D存储器件500。为了便于描述，不再重复上面已经相对于图5A中的3D存储器件500描述的相同部件的结构、功能和材料。3D存储器件501不是具有分立的沟道层(例如，3D存储器件500中的第一沟道层522a、第二沟道层522b和第三沟道层522c)，而是包括隧穿层520上的连续沟道层509。如图5B所示，根据一些实施例，存储器堆栈503中的沟道层509是连续的并且至少沿着隧穿层520的顶表面设置。即，沟道层509可以是覆盖下面的隧穿层520的连续层。沟道层509可以隧穿通过隧穿层520向第一电荷捕获层518a、第二电荷捕获层518b和第三电荷捕获层518c提供电荷，例如电子或空穴。沟道层509可以包括硅，例如非晶硅、多晶硅或单晶硅。在一些实施例中，沟道层509包括多晶硅。
由于沟道层的不同设计，与图5A中的3D存储器件500的每个存储器堆栈504、506或508中的三个存储单元(例如，524a、524b和524c)相反，3D存储器件501的每个存储器堆栈503、505或507包括单个存储单元。即，3D存储器件501的每个存储器堆栈503、505或507可以具有一个存储单元，其包括阻隔层516、第一电荷捕获层518a、第二电荷捕获层518b和第三电荷捕获层518c、隧穿层520和沟道层509。3D存储器件501的每个存储器堆栈503、505或507中的存储单元可以由相应的栅电极(例如，514或528)来控制。通过堆栈间电介质层(例如，526)分隔开，可以单独寻址3D存储器件501的每个栅电极(例如，514或528)，以控制设置在其上的相应存储单元。应当理解，本文公开的任何其他存储器堆栈，例如图3和4中的3D存储器件300和400的存储器堆栈，可以以与以上关于图5A和5B所述的相同方式(具有堆栈间电介质层，例如526)堆叠在衬底502上方。
图6A示出了根据本公开的一些实施例的具有多个存储器堆栈的又一示例性3D存储器件600的横截面。3D存储器件600可以包括堆叠在衬底602上方的多个存储器堆栈604、606和608，以增大存储密度而不占用更多的芯片面积。可以通过堆栈间电介质层(例如，626)将两个相邻的存储器堆栈(例如，604和606)分隔开(例如，绝缘)。每个存储器堆栈604、606或608基本上类似于图1中的3D存储器件100中的单个存储器堆栈(具有附加的堆栈间电介质层)。因此，每个存储器堆栈604、606或608的部件基本上类似于图1中的3D存储器件100中的对应部件，因此本文不再赘述。
如图6A所示，3D存储器件600的底部存储器堆栈604是紧挨在衬底602上方的存储器堆栈。底部存储器堆栈604可以包括底部栅电极614、底部栅电极614上的阻隔层616、阻隔层616上的多个电荷捕获层618a、618b和618c、电荷捕获层618a、618b和618c上的隧穿层620、以及隧穿层620上的多个沟道层622a、622b和622c。底部栅电极614可以具有倒“T”形，其包括第一层级610处的头部和第一层级610下方的第二层级612处的两个肩部。根据一些实施例，电荷捕获层618a、618b和618c是分立的并且设置在不同的层级610和612处。在一些实施例中，第一电荷捕获层618a横向设置在第二电荷捕获层618b和第三电荷捕获层618c之间。在一些实施例中，第二电荷捕获层618b和第三电荷捕获层618c设置在相同的第二层级612处，其位于设置第一电荷捕获层618a的第一层级下方。例如，第二电荷捕获层618b和第三电荷捕获层618c可以分别对应于底部栅电极614的倒“T”形的两个肩部设置，并且第一电荷捕获层618a对应于底部栅电极614的倒“T”形的头部设置。类似地，根据一些实施例，沟道层622a、622b和622c是分立的并且设置在不同的层级610和612处。每个沟道层622a、622b或622c可以对应于电荷捕获层618a、618b和618c中相应的一个。在一些实施例中，第一沟道层622a横向设置在第二沟道层622b和第三沟道层622c之间。在一些实施例中，第二沟道层622b和第三沟道层622c设置在相同的第二层级612处，其位于设置第一沟道层622a的第一层级610下方。例如，第二沟道层622b和第三沟道层622c可以分别对应于底部栅电极614的倒“T”形的两个肩部设置，并且第一沟道层622a可以对应于底部栅电极614的倒“T”形的头部设置。
在一些实施例中，阻隔层616是连续的并且至少沿着底部栅电极614的顶表面设置。在一些实施例中，隧穿层620是连续的并且至少沿着每个电荷捕获层618a、618b或618c的顶表面设置。根据一些实施例，阻隔层616包括氧化硅，每个电荷捕获层618a、618b或618c包括氮化硅，并且隧穿层620包括氧化硅。在一些实施例中，每个沟道层622a、622b或622c包括多晶硅。3D存储器件600的底部存储器堆栈604可以包括第一存储单元624a、第二存储单元624b和第三存储单元624c。在一些实施例中，第一存储单元624a、第二存储单元624b和第三存储单元624c分别包括第一电荷捕获层618a、第二电荷捕获层618b和第三电荷捕获层618c。在一些实施例中，第一存储单元624a、第二存储单元624b和第三存储单元624c分别包括第一沟道层622a、第二沟道层622b和第三沟道层622c。在一些实施例中，第一存储单元624a、第二存储单元624b和第三存储单元624c中的每一个包括阻隔层616的相应部分和隧穿层620的相应部分。
如图6A所示，存储器堆栈604还可以包括沟道层622a、622b和622c上的堆栈间电介质层626。与具有标称上平坦的顶表面的堆栈间电介质层526不同，在一些实施例中，堆栈间电介质层626的顶表面适配底部栅电极614的顶表面。例如，堆栈间电介质层626的顶表面可以具有与底部栅电极614的顶表面的轮廓匹配的轮廓。根据一些实施例，紧挨在底部存储器堆栈604上方的存储器堆栈606的栅电极628设置在堆栈间电介质层626的顶表面上。在一些实施例中，底部栅电极614的底表面标称上是平坦的，并且其他存储器堆栈606和608(即，除了底部存储器堆栈604之外)的每个栅电极628或630的底表面适配相应栅电极628或630的顶表面。例如，底部栅电极614的底表面也可以标称上平行于衬底602的横向表面，并且每个其他的栅电极628或630的底表面可以具有与相应栅电极628或630的顶表面的轮廓匹配的轮廓。在一些实施例中，栅电极628或630的底表面具有凹形，而栅电极628或630的顶表面具有凸形。堆栈间电介质层626可以是单个电介质层或具有多个子电介质层的复合电介质层。在一些实施例中，堆栈间电介质层626包括氧化硅、氮化硅、氮氧化硅或其任何组合。
应当理解，除了如上所述的栅电极的形状之外，存储器堆栈606和608与存储器堆栈604基本相似。因此，为了便于描述，本文不再重复存储器堆栈606和608的部件。通过堆栈间电介质层(例如，626)分隔开，可以单独寻址3D存储器件600的每个栅电极614、628或630，以控制设置在其上的相应存储单元。还应理解，堆叠在衬底602上方的存储器堆栈的数量不限于相对于图6A描述的示例，可以是大于1的任何正整数。还应理解，可以与3D存储器件600的任何适当的外围电路一起包括存储器堆栈604、606和608之间的用于电连接存储器堆栈604、606和608的任何适当的互连以及3D存储器件600的焊盘引出互连作为3D存储器件600的部分。
图6B示出了根据本公开的一些实施例的具有多个存储器堆栈603、605和607的再一示例性3D存储器件601的横截面。除了每个存储器堆栈603、605或607中的沟道层外，3D存储器件601类似于图6A中的3D存储器件600。为了便于描述，不再重复上面已经相对于图6A中的3D存储器件600描述的相同部件的结构、功能和材料。3D存储器件601不是具有分立的沟道层(例如，3D存储器件600中的第一沟道层622a、第二沟道层622b和第三沟道层622c)，而是包括隧穿层620上的连续沟道层609。如图6B所示，根据一些实施例，存储器堆栈603中的沟道层609是连续的并且至少沿着隧穿层620的顶表面设置。即，沟道层609可以是覆盖下面的隧穿层620的连续层。沟道层609可以隧穿通过隧穿层620向第一电荷捕获层618a、第二电荷捕获层618b和第三电荷捕获层618c提供电荷，例如电子或空穴。沟道层609可以包括硅，例如非晶硅、多晶硅或单晶硅。在一些实施例中，沟道层609包括多晶硅。
由于沟道层的不同设计，与图6A中的3D存储器件600的每个存储器堆栈604、606或608中的三个存储单元(例如，624a、624b和624c)相反，3D存储器件601的每个存储器堆栈603、605或607包括单个存储单元。即，3D存储器件601的每个存储器堆栈603、605或607可以具有一个存储单元，其包括阻隔层616、第一电荷捕获层618a、第二电荷捕获层618b和第三电荷捕获层618c、隧穿层620和沟道层609。3D存储器件601的每个存储器堆栈603、605或607中的存储单元可以由相应的栅电极614、628或630控制。通过堆栈间电介质层(例如，626)分隔开，可以单独寻址3D存储器件601的每个栅电极614、628或630，以控制设置在其上的相应存储单元。应当理解，本文公开的任何其他存储器堆栈，例如图3和4中的3D存储器件300和400的存储器堆栈，可以以与以上相对于图6A和6B所述的相同方式(具有堆栈间电介质层，例如626)堆叠在衬底602上方。
扩大本文公开的3D存储器件中的存储单元的另一种方式是沿y方向(垂直于图1-4、5A、5B、6A和6B的横截面)具有多个存储膜，和/或沿x方向在同一平面中具有多个栅电极。图7示出了根据本公开的一些实施例的具有多个栅电极的示例性3D存储器件700的平面图。3D存储器件700可以在衬底702上方在同一平面中包括多个栅电极701和703。应当理解，可以沿x方向包括两个以上的栅电极701和703。可以单独寻址每个栅电极701或703，以控制形成在其上的存储单元。
在一些实施例中，在每个栅电极701或703上设置多个存储膜。如上所述，取决于沟道层是连续层还是三个分立的层，存储膜可以对应一个或三个存储单元。例如，可以在栅电极701上设置多个存储膜706a、706b、706c、706d、706e、706f和706g，并且每个存储膜706a、706b、706c、706d、706e、706f或706g可以对应于三个存储单元。应当理解，可以将图7的示例与图5A、5B、6A和6B的示例组合，使得可以在多个维度上扩大存储单元的数量。例如，图7中的每个栅电极701或703还可以具有堆叠在衬底702上方的多个存储器堆栈，如以上相对于图5A、5B、6A和6B详细描述的。
图8A-8H示出了根据本公开的一些实施例的用于形成具有单个存储器堆栈的3D存储器件的示例性制造过程。图12是根据一些实施例的用于形成具有单个存储器堆栈的3D存储器件的示例性方法的流程图。图8A-8H和12中所示的3D存储器件的示例包括分别在图1和2中示出的3D存储器件100和200。将一起描述图8A-8H和12。应当理解，方法1200中示出的操作不是穷举的，并且其他操作也可以在任何所示操作之前、之后或之间执行。此外，一些操作可以同时执行，或者以与图12所示不同的顺序执行。
参考图12，方法1200在操作1202开始，其中在衬底上方形成具有倒“T”形的栅电极。在一些实施例中，为了形成栅电极，在衬底上方沉积栅电极层，并且将栅电极层图案化为具有倒“T”形。在一些实施例中，为了形成栅电极，在衬底上方形成第一栅电极层，并且在第一栅电极层上形成第二栅电极层。根据一些实施例，第一栅电极层的横向尺寸大于第二栅电极层的横向尺寸。衬底可以是硅衬底。
如图8B所示，在硅衬底802上方形成具有倒“T”形的栅电极804。为了形成倒“T”形栅电极804，如图8A所示，首先在硅衬底802上方形成栅电极层801。在一些实施例中，在形成栅电极层801之前首先在硅衬底802上沉积焊盘层(未示出)。栅电极层801和焊盘层(如果有的话)可以通过一种或多种沉积工艺沉积，包括但不限于物理气相沉积(PVD)、化学气相沉积(CVD)、原子层沉积(ALD)、电镀、无电镀敷或其任何组合。在一些实施例中，通过包括光刻、显影、湿法蚀刻和/或干法蚀刻等的工艺，将栅电极层801进一步图案化为具有倒“T”形，即成为栅电极804(如图8B所示)。例如，可以蚀刻栅电极层801(在x方向上)的边缘处的两个凹陷以形成栅电极804的倒“T”形。在一些实施例中，不是图案化栅电极层801，而是将横向尺寸(在x方向上)小于栅电极层801的横向尺寸的另一栅电极层(例如，成为如图8B所示的栅电极804的倒“T”形的头部)进一步沉积在栅电极层801上以形成栅电极804的倒“T”形。另一栅电极层可以通过一种或多种沉积工艺沉积，包括但不限于PVD、CVD、ALD、电镀、无电镀敷或其任何组合。
方法1200进行到操作1204，如图12所示，其中在栅电极上形成连续的阻隔层。如图8C所示，在栅电极804上形成连续的阻隔层806。阻隔层806可以通过一种或多种薄膜沉积工艺沉积。包括但不限于PVD、CVD、ALD或其任何组合。在一些实施例中，使用ALD在栅电极804上沉积阻隔层806。在一些实施例中，通过随后使用ALD在栅电极804上依次沉积高k电介质层、第一氧化硅层、氮氧化硅层和第二氧化硅层来形成阻隔层806。
方法1200进行到操作1206，如图12所示，其中在阻隔层上沉积连续的电荷捕获层。电荷捕获层的横向延伸的第一部分的第一厚度可以大于电荷捕获层的竖直延伸的第二部分的第二厚度。在一些实施例中，为了形成连续电荷捕获层，使用诸如ALD的CVD在阻隔层上沉积电荷捕获层。
如图8D所示，在阻隔层806上形成连续的电荷捕获层808。电荷捕获层808可以通过一种或多种薄膜沉积工艺来沉积，包括但不限于PVD、CVD、ALD或其任何组合。在一些实施例中，使用诸如ALD的CVD在阻隔层806上沉积电荷捕获层808。在一些实施例中，通过随后使用ALD在阻隔层806上依次沉积第一氮化硅层、第一氮氧化硅层、第二氮化硅层、第二氮氧化硅层和第三氮化硅层来形成电荷捕获层808。由于阻隔层806的不平坦顶表面，沉积在其上的电荷捕获层808可以是厚度变化的不均匀层，尤其是在沉积在阻隔层806的上侧上的横向延伸的第一部分与沉积在阻隔层806的侧壁上的竖直延伸的第二部分之间。如图8D所示，电荷捕获层808的横向延伸的第一部分的第一厚度t1大于电荷捕获层808的竖直延伸的第二部分的第二厚度t2。
方法1200进行到操作1208，如图12所示，其中去除电荷捕获层的竖直延伸的第二部分以从电荷捕获层的横向延伸的第一部分形成设置在阻隔层上的不同层级处的多个分立的电荷捕获层。在一些实施例中，为了去除电荷捕获层的第二部分，使用湿法蚀刻来蚀刻电荷捕获层，直到去除电荷捕获层的竖直延伸的第二部分。
如图8E所示，例如通过使用任何适当的蚀刻剂进行湿法蚀刻来去除电荷捕获层808的竖直延伸的第二部分(如图8D所示)。在一些实施例中，例如通过控制蚀刻时间，使用湿法蚀刻来蚀刻电荷捕获层808，直到去除电荷捕获层808的竖直延伸的第二部分。可以相应地调整其他蚀刻条件，例如蚀刻剂浓度、温度、搅拌等，以控制湿法蚀刻的适当的停止时间。由于t1和t2之间的厚度差，可以比电荷捕获层808的横向延伸的第一部分更快地去除电荷捕获层808的竖直延伸的第二部分。结果，通过控制湿法蚀刻的停止时间，可以从电荷捕获层808的横向延伸的第一部分(例如，由于蚀刻而厚度减小)形成设置在阻隔层806上的不同层级处的分立的电荷捕获层810a、810b和810c。
方法1200进行到操作1210，如图12所示，其中在分立的电荷捕获层上形成连续的隧穿层。如图8F所示，在电荷捕获层810a、810b和810c上形成连续的隧穿层812。隧穿层812可以通过一种或多种薄膜沉积工艺来沉积，包括但不限于PVD、CVD、ALD或其任何组合。在一些实施例中，使用ALD在电荷捕获层810a、810b和810c上沉积隧穿层812。在一些实施例中，通过随后使用ALD在电荷捕获层810a、810b和810c上依次沉积第一氧化硅层、第一氮氧化硅层、第二氮氧化硅层、第三氮氧化硅层和第二氧化硅层来形成隧穿层812。
方法1200进行到操作1212，如图12所示，其中在隧穿层上形成连续的沟道层。在一些实施例中，为了形成连续的沟道层，使用诸如ALD的CVD在隧穿层上沉积沟道层。如图8G所示，在隧穿层812上形成连续的沟道层814。沟道层814可以通过一种或多种薄膜沉积工艺来沉积，包括但不限于PVD、CVD、ALD或其任何组合。在一些实施例中，使用ALD在隧穿层812上沉积沟道层814。
类似于电荷捕获层，根据一些实施例，沟道层的横向延伸的第一部分的第一厚度大于沟道层的竖直延伸的第二部分的第二厚度。应当理解，在一些实施例中，方法1200可以进行到操作1214，如图12所示，其中可以去除沟道层的竖直延伸的第二部分，以形成设置在隧穿层上的不同层级处的多个分立的沟道层。每个沟道层可以对应于电荷捕获层中相应的一个。在一些实施例中，为了去除沟道层的第二部分，使用湿法蚀刻来蚀刻沟道层，直到去除沟道层的竖直延伸的第二部分。
如图8G所示，由于隧穿层812的不平坦顶表面，沉积在其上的沟道层814可以是厚度变化的不均匀层，尤其是在沉积在隧穿层812的上侧上的横向延伸的第一部分与沉积在隧穿层812的侧壁上的竖直延伸的第二部分之间。如图8G所示，沟道层814的横向延伸的第一部分的第一厚度t3大于沟道层814的竖直延伸的第二部分的第二厚度t4。
如图8H所示，例如通过使用任何适当的蚀刻剂进行湿法蚀刻来去除沟道层814的竖直延伸的第二部分(如图8G所示)。在一些实施例中，例如通过控制蚀刻时间，使用湿法蚀刻来蚀刻沟道层814，直到去除沟道层814的竖直延伸的第二部分。可以相应地调整其他蚀刻条件，例如蚀刻剂浓度、温度、搅拌等，以控制湿法蚀刻的适当的停止时间。由于t3和t4之间的厚度差，可以比沟道层814的横向延伸的第一部分更快地去除沟道层814的竖直延伸的第二部分。结果，通过控制湿法蚀刻的停止时间，可以从沟道层814的横向延伸的第一部分(例如，由于蚀刻而厚度减小)形成设置在隧穿层812上的不同层级处的分立的沟道层814a、814b和814c。每个分立的沟道层814a、814b或814c可以对应于相应的分立的电荷捕获层810a、810b或810c。
图9A-9G示出了根据本公开的一些实施例的用于形成具有单个存储器堆栈的另一3D存储器件的示例性制造过程。图13是根据一些实施例的用于形成具有单个存储器堆栈的3D存储器件的另一示例性方法的流程图。图9A-9G和13中所示的3D存储器件的示例包括分别在图3和4中示出的3D存储器件300和400。将一起描述图9A-9G和13。应当理解，方法1300中示出的操作不是穷举的，并且其他操作也可以在任何所示操作之前、之后或之间执行。此外，一些操作可以同时执行，或者以与图13所示不同的顺序执行。
参考图13，方法1300在操作1302开始，其中在衬底上方形成具有双面阶梯形的栅电极。在一些实施例中，为了形成栅电极，在衬底上方沉积栅电极层，在栅电极层上涂敷光刻胶层，并且通过修整光刻胶层和蚀刻栅电极层的多次循环，将栅电极层图案化为具有双面阶梯形。在一些实施例中，为了形成栅电极，随后在衬底上方沉积多个栅电极层。每个栅电极层的横向尺寸可以大于随后沉积的栅电极层的横向尺寸。衬底可以是硅衬底。
如图9A所示，在硅衬底902上方形成具有双面阶梯形的栅电极904。为了形成双面阶梯形的栅电极904，可以首先在硅衬底902上方形成栅电极层(未示出)。在一些实施例中，在形成栅电极层之前首先在硅衬底902上沉积焊盘层(未示出)。栅电极和焊盘层(如果有的话)可以通过一种或多种沉积工艺来沉积，包括但不限于PVD、CVD、ALD、电镀、无电镀敷或其任何组合。在一些实施例中，可以使用旋涂、喷涂等将光刻胶层(未示出)涂敷在栅电极层上。然后可以通过所谓的“修整-蚀刻”工艺来形成栅电极904的双面阶梯形，所述工艺在每次循环中修整(例如，经常从各个方向渐进地向内蚀刻)图案化的光刻胶层，然后使用经修整的光刻胶层作为蚀刻掩模来蚀刻栅电极层的暴露部分，以在栅电极904的双面阶梯形的一个层级中形成一对阶梯。即，可以通过修整光刻胶层和蚀刻栅电极层的多次循环将栅电极层图案化为具有双面阶梯形。
在一些实施例中，不是通过修整蚀刻工艺图案化单个栅电极层(具有足够的厚度)，而是随后在硅衬底902上方沉积多个栅电极层。每个栅电极层的横向尺寸(在x方向上)可以大于随后沉积的栅电极层的横向尺寸，使得沉积的多个栅电极层可以成为双面阶梯形的栅电极904。栅电极层可以随后通过多种沉积工艺来沉积，包括但不限于PVD、CVD、ALD、电镀、无电镀敷或其任何组合。
方法1300进行到操作1304，如图13所示，其中在栅电极上形成连续的阻隔层。如图9B所示，在栅电极904上形成连续的阻隔层906。阻隔层906可以通过一种或多种薄膜沉积工艺来沉积，包括但不限于PVD、CVD、ALD或其任何组合。在一些实施例中，使用ALD在栅电极904上沉积阻隔层906。在一些实施例中，通过随后使用ALD在栅电极904上依次沉积高k电介质层、第一氧化硅层、氮氧化硅层和第二氧化硅层来形成阻隔层906。
方法1300进行到操作1306，如图13所示，其中在阻隔层上沉积连续的电荷捕获层。电荷捕获层的横向延伸的第一部分的第一厚度可以大于电荷捕获层的竖直延伸的第二部分的第二厚度。在一些实施例中，为了形成连续的电荷捕获层，使用诸如ALD的CVD在阻隔层上沉积电荷捕获层。
如图9C所示，在阻隔层906上形成连续的电荷捕获层908。电荷捕获层908可以通过一种或多种薄膜沉积工艺来沉积，包括但不限于PVD、CVD、ALD或其任何组合。在一些实施例中，使用诸如ALD的CVD在阻隔层906上沉积电荷捕获层908。在一些实施例中，通过随后使用ALD在阻隔层906上依次沉积第一氮化硅层、第一氮氧化硅层、第二氮化硅层、第二氮氧化硅层和第三氮化硅层来形成电荷捕获层908。由于阻隔层906的不平坦顶表面，沉积在其上的电荷捕获层908可以是厚度变化的不均匀层，尤其特别是在沉积在阻隔层906的上侧上的横向延伸的第一部分与沉积在阻隔层906的侧壁上的竖直延伸的第二部分之间。如图9C所示，电荷捕获层908的横向延伸的第一部分的第一厚度t1大于电荷捕获层908的竖直延伸的第二部分的第二厚度t2。
方法1300进行到操作1308，如图13中所示，其中去除电荷捕获层的竖直延伸的第二部分以从电荷捕获层的横向延伸的第一部分形成设置在阻隔层上的多个分立的电荷捕获层。可以分别对应于栅电极的双面阶梯形的阶梯形成多个分立的电荷捕获层。在一些实施例中，为了去除电荷捕获层的第二部分，使用湿法蚀刻来蚀刻电荷捕获层，直到去除电荷捕获层的竖直延伸的第二部分。
如图9D所示，例如通过使用任何适当的蚀刻剂进行湿法蚀刻来去除电荷捕获层908的竖直延伸的第二部分(如图9C所示)。在一些实施例中，例如通过控制蚀刻时间，使用湿法蚀刻来蚀刻电荷捕获层908，直到去除电荷捕获层908的竖直延伸的第二部分。可以相应地调整其他蚀刻条件，例如蚀刻剂浓度、温度、搅拌等，以控制湿法蚀刻的适当的停止时间。由于t1和t2之间的厚度差，可以比电荷捕获层908的横向延伸的第一部分更快地去除电荷捕获层908的竖直延伸的第二部分。结果，通过控制湿法蚀刻的停止时间，可以从电荷捕获层908的横向延伸的第一部分(例如，由于蚀刻而厚度减小)形成设置在阻隔层906上的不同层级处的分立的电荷捕获层910a、912b、912c、914b、914c、916b、916c、918b和918c。根据一些实施例，分别对应于栅电极904的双面阶梯形的阶梯形成分立的电荷捕获层910a、912b、912c、914b、914c、916b、916c、918b和918c。
方法1300进行到操作1310，如图13所示，其中在分立的电荷捕获层上形成连续的隧穿层。如图9E所示，在电荷捕获层910a、912b、912c、914b、914c、916b、916c、918b和918c上形成连续的隧穿层920。隧穿层920可以通过一种或多种薄膜沉积工艺来沉积，包括但不限于PVD、CVD、ALD或其任何组合。在一些实施例中，使用ALD在电荷捕获层910a、912b、912c、914b、914c、916b、916c、918b和918c上沉积隧穿层920。在一些实施例中，通过随后使用ALD在电荷捕获层910a、912b、912c、914b、914c、916b、916c、918b和918c上依次沉积第一氧化硅层、第一氮氧化硅层、第二氮氧化硅层、第三氮氧化硅层和第二氧化硅层来形成隧穿层920。
方法1300前进到操作1312，如图13所示，其中在隧穿层上形成连续的沟道层。在一些实施例中，为了形成连续的沟道层，使用诸如ALD的CVD在隧穿层上沉积沟道层。如图9F所示，在隧穿层920上形成连续的沟道层922。沟道层922可以通过一种或多种薄膜沉积工艺来沉积，包括但不限于PVD、CVD、ALD或其任何组合。在一些实施例中，使用ALD在隧穿层920上沉积沟道层922。
类似于电荷捕获层，根据一些实施例，沟道层的横向延伸的第一部分的第一厚度大于沟道层的竖直延伸的第二部分的第二厚度。应当理解，在一些实施例中，方法1300可以进行到操作1314，如图13所示，其中可以去除沟道层的竖直延伸的第二部分，以形成设置在隧穿层上的多个分立的沟道层。可以分别对应于栅电极的双面阶梯形的阶梯形成多个分立的沟道层。在一些实施例中，为了去除沟道层的第二部分，使用湿法蚀刻来蚀刻沟道层，直到去除沟道层的竖直延伸的第二部分。
如图9F所示，由于隧穿层920的不平坦顶表面，沉积在其上的沟道层922可以是厚度变化的不均匀层，尤其是在沉积在隧穿层920的上侧上的横向延伸的第一部分与沉积在隧穿层920的侧壁上的竖直延伸的第二部分之间。如图9F所示，沟道层922的横向延伸的第一部分的第一厚度t3大于沟道层922的竖直延伸的第二部分的第二厚度t4。
如图9G所示，例如通过使用任何适当的蚀刻剂进行湿法蚀刻来去除沟道层922的竖直延伸的第二部分(在图9F中示出)。在一些实施例中，例如通过控制蚀刻时间，使用湿法蚀刻来蚀刻沟道层922，直到去除沟道层922的竖直延伸的第二部分。可以相应地调整其他蚀刻条件，例如蚀刻剂浓度、温度、搅拌等，以控制湿法蚀刻的适当的停止时间。由于t3与t4之间的厚度差，可以比沟道层922的横向延伸的第一部分更快地去除沟道层922的竖直延伸的第二部分。结果，通过控制湿法刻蚀的停止时间，可以从沟道层922的横向延伸的第一部分(例如，由于蚀刻而厚度减小)形成设置在隧穿层920上的不同层级处的分立的沟道层924a、926b、926c、928b、928c、930b、930c、932b和932c。根据一些实施例，分别对应于栅电极904的双面阶梯形的阶梯形成分立的沟道层924a、926b、926c、928b、928c、930b、930c、932b和932c。每个分立的沟道层924a、926b、926c、928b、928c、930b、930c、932b或932c还可以对应于相应的分立的电荷捕获层910a、912b、912c、914b、914c、916b、916c、918b或918c。
图10A和图10B示出根据本公开的一些实施例的用于形成具有多个存储器堆栈的3D存储器件的示例性制造过程。图14是根据一些实施例的用于形成具有多个存储器堆栈的3D存储器件的示例性方法的流程图。图10A、10B和14中所示的3D存储器件的示例包括在图5A中示出的3D存储器件500。将一起描述图10A、10B和14。应当理解，方法1400中示出的操作不是穷举的，并且其他操作也可以在任何所示操作之前、之后或之间执行。此外，一些操作可以同时执行，或者以与图14所示不同的顺序执行。
参考图14，方法1400在操作1402开始，其中在衬底上方形成具有倒“T”形的第一栅电极。在一些实施例中，为了形成第一栅电极，在衬底上方沉积栅电极层，并且将栅电极层图案化为具有倒“T”形。在一些实施例中，为了形成第一栅电极，在衬底上方沉积下栅电极层，并且在下栅电极层上形成上栅电极层。根据一些实施例，下栅电极层的横向尺寸大于上栅电极层的横向尺寸。衬底可以是硅衬底。如图10A所示，在硅衬底1002上方形成具有倒“T”形的第一栅电极1004。第一栅电极1004的形成细节与图8B中的栅电极804的形成细节基本上类似，并且因此为了便于描述，不再重复。
方法1400进行到操作1404，如图14所示，其中在第一栅电极上形成连续的第一阻隔层。如图10A所示，在第一栅电极1004上形成连续的第一阻隔层1006。第一阻隔层1006的形成细节与图8C中的阻隔层806的形成细节基本上类似，并因此为了便于描述，不再重复。
方法1400进行到操作1406，如图14所示，其中在第一阻隔层上形成设置在不同层级处的多个分立的第一电荷捕获层。在一些实施例中，为了形成多个分立的第一电荷捕获层，形成连续的电荷捕获层。电荷捕获层的横向延伸的第一部分的第一厚度可以大于电荷捕获层的竖直延伸的第二部分的第二厚度。在一些实施例中，为了形成多个分立的第一电荷捕获层，去除电荷捕获层的竖直延伸的第二部分。在一些实施例中，为了去除电荷捕获层的第二部分，使用湿法蚀刻去除电荷捕获层，直到去除电荷捕获层的竖直延伸的第二部分。如图10A所示，在第一阻隔层1006上形成设置在不同层级处的分立的第一电荷捕获层1010a、1010b和1010c。分立的第一电荷捕获层1010a、1010b和1010c的形成细节与图8D和8E中的分立的电荷捕获层810a、810b和810c的形成细节基本上类似，并因此为了便于描述，不再重复。
方法1400进行到操作1408，如图14中所示，其中在分立的第一电荷捕获层上形成连续的第一隧穿层。如图10A所示，在第一电荷捕获层1010a、1010b和1010c上形成连续的第一隧穿层1012。第一隧穿层1012的形成细节与图8F中的隧穿层812的形成细节基本上类似，并因此为了便于描述，不再重复。
方法1400进行到操作1410，如图14所示，其中在第一隧穿层上形成第一沟道层。在一些实施例中，为了形成第一沟道层，形成连续的沟道层。沟道层的横向延伸的第一部分的第一厚度可以大于沟道层的竖直延伸的第二部分的第二厚度。在一些实施例中，为了形成第一沟道层，去除沟道层的竖直延伸的第二部分。在一些实施例中，为了去除沟道层的第二部分，使用湿法蚀刻去除沟道层，直到去除沟道层的竖直延伸的第二部分。如图10A所示，在第一隧穿层1012上形成设置在不同层级处的分立的第一沟道层1016a、1016b和1016c。分立的第一沟道层1016a、1016b和1016c的形成细节与图8G和8H中的分立的沟道层814a、814b和814c的形成细节基本上类似，并因此为了便于描述，不再重复。
方法1400进行到操作1412，如图14所示，其中在第一沟道层上形成堆栈间电介质层。堆栈间电介质层的顶表面可以标称上是平坦的。在一些实施例中，为了形成堆栈间电介质层，在第一沟道层上沉积堆栈间电介质层，并使堆栈间电介质层的顶表面平坦化。
如图10A中所示，在第一沟道层1016a、1016b和1016c上形成堆栈间电介质层1018。根据一些实施例，堆栈间电介质层1018的顶表面标称上是平坦的，例如，平行于硅衬底1002的横向表面。堆栈间电介质层1018可以通过一种或多种沉积工艺形成，包括但不限于PVD、CVD、ALD、电镀、无电镀敷或其任何组合，然后是一种或多种平坦化工艺，包括但不限于CMP、湿法蚀刻、干法蚀刻或其任何组合。例如，沉积工艺可以用于为平坦化工艺提供足够的厚度，以确保平坦化工艺之后的堆栈间电介质层1018的顶表面标称上是平坦的并且覆盖其下面的每个第一沟道层1016a、1016b或1016c。由此形成紧挨在硅衬底1002上方的第一存储器堆栈1020，包括第一栅电极1004、第一阻隔层1006、第一电荷捕获层1010a、1010b和1010c、第一隧穿层1012、第一沟道层1016a、1016b和1016c，以及堆栈间电介质层1018。
参考图14，方法1400进行到操作1414，其中在堆栈间电介质层上形成具有倒“T”形的第二栅电极。在一些实施方式中，为了形成第二栅电极，在堆栈间电介质层上沉积栅电极层，并且将栅电极层图案化为具有倒“T”形。在一些实施例中，为了形成第二栅电极，在堆栈间电介质层上沉积下栅电极层，并且在下栅电极层上形成上栅电极层。根据一些实施例，下栅电极层的横向尺寸大于上栅电极层的横向尺寸。
方法1400进行到操作1416，如图14所示，其中在第二栅电极上形成连续的第二阻隔层。方法1400进行到操作1418，如图14所示，其中在第二阻隔层上形成设置在不同层级处的多个分立的第二电荷捕获层。在一些实施例中，为了形成多个分立的第二电荷捕获层，形成连续的电荷捕获层。电荷捕获层的横向延伸的第一部分的第一厚度可以大于电荷捕获层的竖直延伸的第二部分的第二厚度。在一些实施例中，为了形成多个分立的第二电荷捕获层，去除电荷捕获层的竖直延伸的第二部分。在一些实施例中，为了去除电荷捕获层的第二部分，使用湿法蚀刻去除电荷捕获层，直到去除电荷捕获层的竖直延伸的第二部分。
方法1400进行到操作1420，如图14所示，其中在离散的第二电荷捕获层上形成连续的第二隧穿层。方法1400进行到操作1422，如图14所示，其中在第二隧穿层上形成第二沟道层。在一些实施例中，为了形成第二沟道层，形成连续的沟道层。沟道层的横向延伸的第一部分的第一厚度可以大于沟道层的竖直延伸的第二部分的第二厚度。在一些实施例中，为了形成第二沟道层，去除沟道层的竖直延伸的第二部分。在一些实施例中，为了去除沟道层的第二部分，使用湿法蚀刻去除沟道层，直到去除沟道层的竖直延伸的第二部分。
如图10B所示，在第一存储器堆栈1020上形成第二存储器堆栈1022。第二存储器堆栈1022包括第二栅电极、第二阻隔层、第二电荷捕获层、第二隧穿层和第二沟道层，它们基本上类似于第一存储器堆栈1020中的其对应部件。第二存储器堆栈1022中的部件的形成细节与图10A中的第一存储器堆栈1020中的部件的形成细节基本上类似，并因此为了便于描述，不再重复。类似地，根据一些实施例，在第二存储器堆栈1022中形成另一堆栈间电介质层，可以在其上形成第三存储器堆栈1024。因此，可以使用与以上相对于图10A、10B和14所述的基本上相似的工艺将各自包括与第一存储器堆栈1020中的基本相似的部件的更多的存储器堆栈进一步彼此堆叠，以增加存储密度。
图11A-11D示出了根据本公开的一些实施例的用于形成具有多个存储器堆栈的另一3D存储器件的示例性制造过程。图15是根据一些实施例的用于形成具有多个存储器堆栈的3D存储器件的另一示例性方法的流程图。图11A-11D和15中所示的3D存储器件的示例包括在图6A中示出的3D存储器件600。将一起描述图11A-11D和15。应当理解，方法1500中示出的操作不是穷举的，并且其他操作也可以在任何所示操作之前、之后或之间执行。此外，一些操作可以同时执行，或者以与图15所示不同的顺序执行。
参考图15，方法1500在操作1502开始，其中在衬底上方形成具有倒“T”形的第一栅电极。在一些实施例中，为了形成第一栅电极，在衬底上方沉积栅电极层，并且将栅电极层图案化为具有倒“T”形。在一些实施例中，为了形成第一栅电极，在衬底上方沉积下栅电极层，并且在下栅电极层上沉积上栅电极层。根据一些实施例，下栅电极层的横向尺寸大于上栅电极层的横向尺寸。衬底可以是硅衬底。如图11A所示，在硅衬底1102上方形成具有倒“T”形的第一栅电极1104。第一栅电极1104的形成细节与图8B中的栅电极804的形成细节基本上类似，并因此为了便于描述，不再重复。
方法1500进行到操作1504，如图15所示，其中在第一栅电极上形成连续的第一阻隔层。如图11A所示，在第一栅电极1104上形成连续的第一阻隔层1106。第一阻隔层1106的形成细节与图8C中的阻隔层806的形成细节基本上类似，并因此为了便于描述，不再重复。
方法1500进行到操作1506，如图15所示，其中在第一阻隔层上形成设置在不同层级处的多个分立的第一电荷捕获层。在一些实施例中，为了形成多个分立的第一电荷捕获层，形成连续的电荷捕获层。电荷捕获层的横向延伸的第一部分的第一厚度可以大于电荷捕获层的竖直延伸的第二部分的第二厚度。在一些实施例中，为了形成多个分立的第一电荷捕获层，去除电荷捕获层的竖直延伸的第二部分。在一些实施例中，为了去除电荷捕获层的第二部分，使用湿法蚀刻去除电荷捕获层，直到去除电荷捕获层的竖直延伸的第二部分。如图11A所示，在第一阻隔层1106上形成设置在不同层级处的分立的第一电荷捕获层1110a、1110b和1110c。分立的第一电荷捕获层1110a、1110b和1110c的形成细节与图8D和8E中的分立的电荷捕获层810a、810b和810c的形成细节基本上类似，并因此为了便于描述，不再重复。
方法1500进行到操作1508，如图15所示，其中在分立的第一电荷捕获层上形成连续的第一隧穿层。如图11A所示，在第一电荷捕获层1110a、1110b和1110c上形成连续的第一隧穿层1112。第一隧穿层1112的形成细节与图8F中的隧穿层812的形成细节基本上类似，并因此为了便于描述，不再重复。
方法1500进行到操作1510，如图15所示，其中在第一隧穿层上形成第一沟道层。在一些实施例中，为了形成第一沟道层，形成连续的沟道层。沟道层的横向延伸的第一部分的第一厚度可以大于沟道层的竖直延伸的第二部分的第二厚度。在一些实施例中，为了形成第一沟道层，去除沟道层的竖直延伸的第二部分。在一些实施例中，为了去除沟道层的第二部分，使用湿法蚀刻去除沟道层，直到去除沟道层的竖直延伸的第二部分。如图11A所示，在第一隧穿层1112上形成设置在不同层级处的分立的第一沟道层1116a、1116b和1116c。分立的第一沟道层1116a、1116b和1116c的形成细节与图8G和8H中的分立的沟道层814a、814b和814c的形成细节基本上类似，并因此为了便于描述，不再重复。
方法1500进行到操作1512，如图15所示，其中在第一沟道层上形成堆栈间电介质层。堆栈间电介质层的顶表面可以适配第一栅电极的顶表面。在一些实施例中，为了形成堆栈间电介质层，使用ALD沉积堆栈间电介质层。
如图11A所示，在第一沟道层1116a、1116b和1116c上形成堆栈间电介质层1118。根据一些实施例，堆栈间电介质层1118的顶表面适配第一栅电极1104的顶表面。堆栈间电介质层1118可以通过一种或多种薄膜沉积工艺来形成，包括但不限于PVD、CVD、ALD或其任何组合。在一些实施例中，使用ALD在第一沟道层1116a、1116b和1116c上形成堆栈间电介质层1118。例如，可以使用沉积工艺来提供适当的厚度，以确保在沉积工艺之后，堆栈间电介质层1118的顶表面适配第一栅电极1104的顶表面。由此形成紧挨在衬底1102上方的第一存储器堆栈1120，其包括第一栅电极1104、第一阻隔层1106、第一电荷捕获层1110a、1110b和1110c、第一隧穿层1112、第一沟道层1116a、1116b和1116c以及堆栈间电介质层1118。
参考图15，方法1500进行到操作1514，其中在堆栈间电介质层上形成第二栅电极。第二栅电极的顶表面可以适配堆栈间电介质层的顶表面。在一些实施例中，为了形成第二栅电极，在堆栈间电介质层上沉积栅电极层，并且图案化栅电极层以使栅电极层的顶表面适配第一栅电极的顶表面。在一些实施例中，为了形成第二栅电极，在堆栈间电介质层上沉积下栅电极层，并且在下栅电极层上沉积上栅电极层。根据一些实施例，下栅电极层的横向尺寸大于上栅电极层的横向尺寸。
如图11C中所示，在堆栈间电介质层1118上形成第二栅电极1124。第二栅电极1124的顶表面可以适配堆栈间电介质层1118的顶表面。为了形成第二栅电极1124，如图11B所示，首先通过一种或多种沉积工艺(包括但不限于PVD、CVD、ALD或其任何组合)在堆栈间电介质层1118上形成栅电极层1122。在一些实施例中，进一步图案化栅电极层1122以使其顶表面适配第一栅电极1104的顶表面，即通过包括光刻、显影、湿法蚀刻和/或干法蚀刻等的工艺成为第二栅电极1124(如图11C所示)。例如，可以蚀刻栅电极层1122的边缘(在x方向上)处的两个凹陷。在一些实施例中，不是图案化栅电极层1122(例如，下栅电极层)，而是在下栅电极层1122上进一步沉积横向尺寸(在x方向上)小于下栅电极层1122的横向尺寸的上栅电极层以形成第二栅电极1124。上栅电极层可以通过一种或多种沉积工艺来沉积，包括但不限于PVD、CVD、ALD、电镀、无电镀敷或其任何组合。
方法1500进行到操作1516，如图15所示，其中在第二栅电极上形成连续的第二阻隔层。如图11D所示，在第二栅电极1124上形成连续的第二阻隔层1126。第二阻隔层1126的形成细节与图8C中的阻隔层806的形成细节基本上类似，并因此为了便于描述，不再重复。
方法1500进行到操作1518，如图15所示，其中在第二阻隔层上形成设置在不同层级处的多个分立的第二电荷捕获层。在一些实施例中，为了形成多个分立的第二电荷捕获层，形成连续的电荷捕获层。电荷捕获层的横向延伸的第一部分的第一厚度可以大于电荷捕获层的竖直延伸的第二部分的第二厚度。在一些实施例中，为了形成多个分立的第二电荷捕获层，去除电荷捕获层的竖直延伸的第二部分。在一些实施例中，为了去除电荷捕获层的第二部分，使用湿法蚀刻去除电荷捕获层，直到去除电荷捕获层的竖直延伸的第二部分。如图11D所示，在第二阻隔层1126上形成设置在不同层级处的分立的第二电荷捕获层1130a、1130b和1130c。分立的第二电荷捕获层1130a、1130b和1130c的形成细节与图8D和8E中的分立的电荷捕获层810a、810b和810c的形成细节基本上类似，并因此为了便于描述，不再重复。
方法1500进行到操作1520，如图15所示，其中在分立的第二电荷捕获层上形成连续的第二隧穿层。如图11D所示，在第二电荷捕获层1130a、1130b和1130c上形成连续的第二隧穿层1132。第二隧穿层1132的形成细节与图8F中的隧穿层812的形成细节基本上类似，并因此为了便于描述，不再重复。
方法1500进行到操作1522，如图15所示，其中在第二隧穿层上形成第二沟道层。在一些实施例中，为了形成第二沟道层，形成连续的沟道层。沟道层的横向延伸的第一部分的第一厚度可以大于沟道层的竖直延伸的第二部分的第二厚度。在一些实施例中，为了形成第二沟道层，去除沟道层的竖直延伸的第二部分。在一些实施例中，为了去除沟道层的第二部分，使用湿法蚀刻去除沟道层，直到去除沟道层的竖直延伸的第二部分。如图11D所示，在第二隧穿层1132上形成设置在不同层级处的分立的第二沟道层1136a、1136b和1136c。分立的第二沟道层1136a、1136b和1136c的形成细节与图8G和8H中的分立的沟道层814a、814b和814c的形成细节基本上类似，并因此为了便于描述，不再重复。
如图11D所示，还使用与形成堆栈间电介质层1118基本上类似的工艺在第二沟道层1136a、1136b和1136c上形成另一堆栈间电介质层1138。由此在第一存储器堆栈1120上形成第二存储器堆栈1140，其包括第二栅电极1124、第二阻隔层1126、第二电荷捕获层1130a、1130b和1130c、第二隧穿层1132、第二沟道层1136a、1136b、1136c和堆栈间电介质层1138。如图11D所示，在第二存储器堆栈1140上形成第三存储器堆栈1142。第三存储器堆栈1142包括第三栅电极、第三阻隔层、第三电荷捕获层、第三隧穿层和第三沟道层，它们基本上类似于第二存储器堆栈1140中的其对应部件。第三存储器堆栈1142中的部件的形成细节与图11B-11D中的第二存储器堆栈1140中的部件的形成细节基本上类似，并因此为了便于描述，不再重复。因此，可以使用与以上相对于图11A-11D和14所述的基本上相似的工艺将各自包括与第二存储器堆栈1140中的基本相似的部件的更多的存储器堆栈进一步彼此堆叠，以增加存储密度。
根据本公开的一个方面，一种3D存储器件包括衬底、衬底上方的具有双面阶梯形的栅电极、栅电极上的阻隔层、在阻隔层上各自横向延伸的多个分立的电荷捕获层、多个电荷捕获层上的隧穿层、以及在隧穿层上各自横向延伸的多个分立的沟道层。多个电荷捕获层分别对应于栅电极的双面阶梯形的阶梯设置。多个沟道层分别对应于所述双面阶梯形的阶梯设置。
在一些实施例中，所述双面阶梯形至少具有位于三个层级处的五个阶梯。
在一些实施例中，栅电极的双面阶梯形的阶梯在横向方向上是对称的。
在一些实施例中，阻隔层是连续的并且至少沿着栅电极的顶表面设置。在一些实施例中，隧穿层是连续的并且至少沿着每个电荷捕获层的顶表面设置。
在一些实施例中，多个电荷捕获层包括顶部电荷捕获层、一组左侧电荷捕获层和一组右侧电荷捕获层，并且顶部电荷捕获层横向设置在所述一组左侧电荷捕获层和所述一组右侧电荷捕获层之间。在一些实施例中，每一对左侧电荷捕获层和右侧电荷捕获层设置在相同的层级处，其位于设置顶部电荷捕获层的层级下方。
在一些实施例中，多个沟道层包括顶部沟道层、一组左侧沟道层和一组右侧沟道层，并且顶部沟道层横向设置在所述一组左侧沟道层和所述一组右侧沟道层之间。在一些实施例中，每一对左侧沟道层和右侧沟道层设置在相同的层级处，其位于设置顶部沟道层的层级下方。
在一些实施例中，3D存储器件包括顶部存储单元、一组左侧存储单元和一组右侧存储单元，顶部存储单元包括顶部电荷捕获层、顶部沟道层、阻隔层的部分和隧穿层的部分，所述一组左侧存储单元中的每一个包括一组左侧电荷俘获层中相应的一个、一组左侧沟道层中相应的一个、阻隔层的相应部分和隧穿层的相应部分，所述一组右侧存储单元中的每一个包括一组右侧电荷捕获层中相应的一个、一组右侧沟道层中相应的一个、阻隔层的相应部分和隧穿层的相应部分。
在一些实施例中，阻隔层包括氧化硅，每个电荷捕获层包括氮化硅，并且隧穿层包括氧化硅。在一些实施例中，每个沟道层包括多晶硅。
根据本公开的另一方面，一种3D存储器件包括衬底、衬底上方的具有双面阶梯形的栅电极、栅电极上的阻隔层、在阻隔层上各自横向延伸的多个分立的电荷捕获层、多个电荷捕获层上的隧穿层、以及隧穿层上的沟道层。多个电荷捕获层分别对应于栅电极的双面阶梯形的阶梯设置。
在一些实施例中，所述双面阶梯形至少具有位于三个层级处的五个阶。
在一些实施例中，栅电极的双面阶梯形的阶梯在横向方向上是对称的。
在一些实施例中，阻隔层是连续的并且至少沿着栅电极的顶表面设置。在一些实施例中，隧穿层是连续的并且至少沿着每个电荷捕获层的顶表面设置。在一些实施例中，沟道层是连续的并且至少沿着隧穿层的顶表面设置。
在一些实施例中，多个电荷捕获层包括顶部电荷捕获层、一组左侧电荷捕获层和一组右侧电荷捕获层，并且顶部第电荷捕获层横向设置在所述一组左侧电荷捕获层和所述一组右侧电荷捕获层之间。在一些实施例中，每一对左侧电荷捕获层和右侧电荷捕获层设置在相同的层级处，其位于设置顶部电荷捕获层的层级下方。
在一些实施例中，阻隔层包括氧化硅，每个电荷捕获层包括氮化硅，并且隧穿层包括氧化硅。在一些实施例中，沟道层包括多晶硅。
根据本公开的又一方面，公开了一种用于形成3D存储器件的方法。在衬底上方形成具有双面阶梯形的栅电极。在栅电极上形成连续的阻隔层。在阻隔层上形成连续的电荷捕获层。电荷捕获层的横向延伸的第一部分的第一厚度大于电荷捕获层的竖直延伸的第二部分的第二厚度。去除电荷捕获层的竖直延伸的第二部分，以从电荷捕获层的横向延伸的第一部分形成设置在阻隔层上的多个分立的电荷捕获层。多个分立的电荷捕获层分别对应于栅电极的双面阶梯形的阶梯设置。在多个电荷捕获层上形成连续的隧穿层。在隧穿层上形成连续的沟道层。
在一些实施例中，为了形成栅电极，在衬底上方沉积栅电极层，在栅电极层上涂敷光刻胶层，并且通过修整光刻胶层和蚀刻栅电极层的多次循环，将栅电极层图案化为具有双面阶梯形。
在一些实施例中，为了形成栅电极，随后在衬底上方沉积多个栅电极层。每个栅电极层的横向尺寸大于随后沉积的栅电极层的横向尺寸。
在一些实施例中，为了形成连续的电荷捕获层，使用CVD在阻隔层上沉积电荷捕获层。在一些实施例中，CVD包括ALD。
在一些实施例中，为了去除电荷捕获层的第二部分，使用湿法蚀刻来蚀刻电荷捕获层，直到去除电荷捕获层的竖直延伸的第二部分。
在一些实施例中，沟道层的横向延伸的第一部分的第一厚度大于沟道层的竖直延伸的第二部分的第二厚度。在一些实施例中，去除沟道层的竖直延伸的第二部分，以形成设置在隧穿层上的多个分立的沟道层。多个分立的沟道层分别对应于栅电极的双面阶梯形的阶梯设置。
在一些实施例中，为了形成连续的沟道层，使用CVD在阻隔层上沉积沟道层。在一些实施例中，CVD包括ALD。
在一些实施例中，为了去除沟道层的第二部分，使用湿法蚀刻来蚀刻沟道层，直到去除沟道层的竖直延伸的第二部分。
以上对具体实施例的描述将揭示本公开的一般性质，以使得其他人可以通过应用本领域技术内的知识容易地修改和/或适应这些具体实施例的各种应用，无需过度实验，且不脱离本公开的一般概念。因此，基于本文给出的教导和指导，这样的适应和修改旨在处于所公开的实施例的等同物的含义和范围内。应该理解的是，本文中的措辞或术语是出于描述的目的而非限制的目的，使得本说明书的术语或措辞将由本领域技术人员根据教导和指导来解释。
以上已经借助于功能构建块描述了本公开的实施例，所述功能构建块示出了特定功能及其关系的实施方式。为了便于描述，在本文中任意限定了这些功能构建块的边界。只要适当地执行特定功能及其关系，就可以限定替换的边界。
发明内容和摘要部分可以阐述由发明人设想的本公开的一个或多个但不是全部的示例性实施例，并且由此不旨在以任何方式限制本公开和所附权利要求。
本公开的广度和范围不应受任何上述示例性实施例的限制，而应仅根据所附权利要求及其等同方案来限定。

Claims (36)

1.一种三维3D存储器件，包括：
衬底；
所述衬底上方的具有双面阶梯形的栅电极；
所述栅电极上的阻隔层；
在所述阻隔层上各自横向延伸的多个分立的电荷捕获层，其中，所述多个电荷捕获层分别对应于所述栅电极的所述双面阶梯形的阶梯设置。
2.根据权利要求1所述的3D存储器件，其中，
所述多个电荷捕获层上的隧穿层；以及
在所述隧穿层上各自横向延伸的多个分立的沟道层，其中，所述多个沟道层分别对应于所述双面阶梯形的所述阶梯设置。
3.根据权利要求1所述的3D存储器件，其中，所述双面阶梯形至少具有位于三个层级处的五个阶梯。
4.根据权利要求1-3中任一项所述的3D存储器件，其中，所述栅电极的所述双面阶梯形的所述阶梯在横向方向上是对称的。
5.根据权利要求1-3中任一项所述的3D存储器件，其中，所述阻隔层是连续的并且至少沿着所述栅电极的顶表面设置。
6.根据权利要求2或3所述的3D存储器件，其中，所述隧穿层是连续的并且至少沿着每个所述电荷捕获层的顶表面设置。
7.根据权利要求1-3中任一项所述的3D存储器件，其中，
所述多个电荷捕获层包括顶部电荷捕获层、一组左侧电荷捕获层和一组右侧电荷捕获层；并且
所述顶部电荷捕获层横向设置在所述一组左侧电荷捕获层和所述一组右侧电荷捕获层之间。
8.根据权利要求7所述的3D存储器件，其中，每一对所述左侧电荷捕获层和所述右侧电荷捕获层设置在相同的层级处，所述层级位于设置所述顶部电荷捕获层的层级下方。
9.根据权利要求7所述的3D存储器件，其中，
所述多个沟道层包括顶部沟道层、一组左侧沟道层和一组右侧沟道层；并且
所述顶部沟道层横向设置在所述一组左侧沟道层和所述一组右侧沟道层之间。
10.根据权利要求9所述的3D存储器件，其中，每一对所述左侧沟道层和所述右侧沟道层设置在相同的层级处，所述层级位于设置所述顶部沟道层的层级下方。
11.根据权利要求9所述的3D存储器件，包括顶部存储单元、一组左侧存储单元和一组右侧存储单元，其中，
所述顶部存储单元包括所述顶部电荷捕获层、所述顶部沟道层、所述阻隔层的部分和所述隧穿层的部分；
所述一组左侧存储单元中的每一个包括所述一组左侧电荷捕获层中相应的一个、所述一组左侧沟道层中相应的一个、所述阻隔层的相应部分和隧穿层的相应部分；并且
所述一组右侧存储单元中的每一个包括所述一组右侧电荷捕获层中相应的一个、所述一组右侧沟道层中相应的一个、所述阻隔层的相应部分和隧穿层的相应部分。
12.根据权利要求2所述的3D存储器件，其中，所述阻隔层包括氧化硅，每个所述电荷捕获层包括氮化硅，并且所述隧穿层包括氧化硅。
13.根据权利要求2所述的3D存储器件，其中，每个所述沟道层包括多晶硅。
14.一种三维3D存储器件，包括：
衬底；
所述衬底上方的具有双面阶梯形的栅电极；
所述栅电极上的阻隔层；
在所述阻隔层上各自横向延伸的多个分立的电荷捕获层，其中，所述多个电荷捕获层分别对应于所述栅电极的所述双面阶梯形的阶梯设置。
15.根据权利要求14所述的3D存储器件，其中，
所述多个电荷捕获层上的隧穿层；以及
所述隧穿层上的沟道层。
16.根据权利要求14所述的3D存储器件，其中，所述双面阶梯形至少具有位于三个层级处的五个阶梯。
17.根据权利要求14-16中的任一项所述的3D存储器件，其中，所述栅电极的所述双面阶梯形的所述阶梯在横向方向上是对称的。
18.根据权利要求14-16中的任一项所述的3D存储器件，其中，所述阻隔层是连续的并且至少沿着所述栅电极的顶表面设置。
19.根据权利要求15或16所述的3D存储器件，其中，所述隧穿层是连续的并且至少沿着每个所述电荷捕获层的顶表面设置。
20.根据权利要求15或16所述的3D存储器件，其中，所述沟道层是连续的并且至少沿着所述隧穿层的顶表面设置。
21.根据权利要求15或16所述的3D存储器件，其中，
所述多个电荷捕获层包括顶部电荷捕获层、一组左侧电荷捕获层和一组右侧电荷捕获层；并且
所述顶部电荷捕获层横向设置在所述一组左侧电荷捕获层和所述一组右侧电荷捕获层之间。
22.根据权利要求21所述的3D存储器件，其中，每一对所述左侧电荷捕获层和所述右侧电荷捕获层设置在相同的层级处，所述层级位于设置所述顶部电荷捕获层的层级下方。
23.根据权利要求15所述的3D存储器件，其中，所述阻隔层包括氧化硅，每个所述电荷捕获层包括氮化硅，并且所述隧穿层包括氧化硅。
24.根据权利要求15所述的3D存储器件，其中，所述沟道层包括多晶硅。
25.一种用于形成三维(3D)存储器件的方法，包括：
在衬底上方形成具有具有双面阶梯形的栅电极；
在所述栅电极上形成连续的阻隔层；
在所述阻隔层上形成连续的电荷捕获层，其中，所述电荷捕获层的横向延伸的第一部分的第一厚度大于所述电荷捕获层的竖直延伸的第二部分的第二厚度；
去除所述电荷捕获层的竖直延伸的所述第二部分，以从所述电荷捕获层的横向延伸的所述第一部分形成设置在所述阻隔层上的多个分立的电荷捕获层，其中，所述多个分立的电荷捕获层分别对应于所述栅电极的所述双面阶梯形的阶梯形成。
26.根据权利要求25所述的方法，其中，
在所述多个电荷捕获层上形成连续的隧穿层；以及
在所述隧穿层上形成连续的沟道层。
27.根据权利要求25所述的方法，其中，形成所述栅电极包括：
在所述衬底上方沉积栅电极层；
在所述栅电极层上涂敷光刻胶层；以及
通过修整所述光刻胶层和蚀刻所述栅电极层的多次循环，将所述栅电极层图案化为具有所述双面阶梯形。
28.根据权利要求25所述的方法，其中，形成所述栅电极包括：
随后在所述衬底上方沉积多个栅电极层，其中，每个所述栅电极层的横向尺寸大于随后沉积的栅电极层的横向尺寸。
29.根据权利要求25-28中任一项所述的方法，其中，形成所述连续的电荷捕获层包括使用化学气相沉积CVD在所述阻隔层上沉积所述电荷捕获层。
30.根据权利要求29所述的方法，其中，所述CVD包括原子层沉积(ALD)。
31.根据权利要求25-28中任一项所述的方法，其中，去除所述电荷捕获层的所述第二部分包括使用湿法蚀刻来蚀刻所述电荷捕获层，直到去除所述电荷捕获层的竖直延伸的所述第二部分。
32.根据权利要求26-28中任一项所述的方法，其中，所述沟道层的横向延伸的第一部分的第一厚度大于所述沟道层的竖直延伸的第二部分的第二厚度。
33.根据权利要求32所述的方法，还包括去除所述沟道层的竖直延伸的所述第二部分，以形成设置在所述隧穿层上的多个分立的沟道层，其中，所述多个分立的沟道层分别对应于所述栅电极的所述双面阶梯形的所述阶梯形成。
34.根据权利要求33所述的方法，其中，形成所述连续的沟道层包括使用CVD在所述隧穿层上沉积所述沟道层。
35.根据权利要求34所述的方法，其中，所述CVD包括ALD。
36.根据权利要求33-35中任一项所述的方法，其中，去除所述沟道层的所述第二部分包括使用湿法蚀刻来蚀刻所述沟道层，直到去除所述沟道层的竖直延伸的所述第二部分。
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