JP2011014675A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents

不揮発性半導体記憶装置及びその製造方法 Download PDF

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Abstract

【課題】メモリホールの直径が均一な不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】シリコン基板１０上にバックゲート電極１３を形成し、バックゲート電極１３の上面に凹部２３を形成し、凹部２３内に犠牲材を埋め込んだ後、絶縁膜１４及び電極膜１５を交互に積層して積層体１１を形成する。次に、積層体１１の中央部２１にメモリホール２４を形成し、その後、酸化処理を施す。これにより、メモリホール２４の内面を起点として、電極膜１５における絶縁膜１４に接する部分が酸化され、その結果、中央部２１において電極膜１５が薄くなり、絶縁膜１４が厚くなる。次に、積層体１１の端部２２において、電極膜１５毎にステップ３０を形成し、端部２２を埋め込むように層間絶縁膜４０を形成し、層間絶縁膜４０中にステップ３０に到達するようにプラグホール４１を形成する。
【選択図】図１

Description

本発明は、不揮発性半導体記憶装置及びその製造方法に関し、特に、それぞれ複数の絶縁膜及び電極膜が交互に積層された３次元積層型の不揮発性半導体記憶装置及びその製造方法に関する。
近年、メモリセルの集積度を高め、大容量化及びビット単価の低減を図るために、メモリセルを３次元的に配置した半導体記憶装置が提案されている。例えば特許文献１には、シリコン基板上に電極膜と絶縁膜とを交互に積層させて積層体を形成した後、この積層体にメモリホールを形成し、メモリホールの側面上に電荷蓄積層を形成し、メモリホールの内部にシリコンピラーを埋設する技術が開示されている。これにより、電極膜とシリコンピラーとの交差部分毎にメモリセルを形成することができ、メモリセルを３次元的に配列させることができる。
このような３次元型の半導体記憶装置においては、メモリセルの高集積化を複数の電極膜を積層させることによって実現しているため、十分な集積度を実現するためには、電極膜の積層数を多くする必要がある。一方、製造コストの増大を回避するために、複数の電極膜が積層された積層体に対して、メモリホールを一括で形成する必要がある。このため、電極膜の積層数を増やすことにより、積層体の厚さが厚くなり、メモリホールのアスペクト比、すなわち、メモリホールの直径に対するメモリホールの深さの比が大きくなってしまう。
しかしながら、メモリホールは、特に絶縁膜中に形成する場合においては、側面がテーパー状になりやすく、下方にいくほど細くなってしまう。このため、メモリホールのアスペクト比が大きくなると、メモリホールの上部と下部とで直径が異なり、メモリホールの内面の曲率が異なるため、電荷蓄積層に印加される電界の強度が異なり、メモリセルの特性が異なってしまう。
特開２００７−２６６１４３号公報
本発明の目的は、メモリホールの直径が均一な不揮発性半導体記憶装置及びその製造方法を提供することである。
本発明の一態様によれば、基板と、前記基板上に設けられ、それぞれ複数の絶縁膜及び電極膜が交互に積層され、端部において前記電極膜毎にステップが形成された積層体と、前記積層体の端部を埋め込む層間絶縁膜と、前記積層体の積層方向に延び前記積層体の中央部を貫く複数本の半導体ピラーと、前記電極膜と前記半導体ピラーとの間に設けられた電荷蓄積層と、前記層間絶縁膜中に埋設され、前記電極膜の前記ステップを構成する部分に接続されたプラグと、を備え、前記絶縁膜における前記中央部に位置する部分の膜厚は、前記絶縁膜における前記端部に位置する部分の膜厚よりも厚いことを特徴とする不揮発性半導体記憶装置が提供される。
本発明の他の一態様によれば、基板上にそれぞれ複数の絶縁膜及び電極膜を交互に積層して積層体を形成する工程と、前記積層体の中央部に前記積層体の積層方向に延びる複数本のメモリホールを形成する工程と、前記メモリホールを介して、前記電極膜における前記絶縁膜に接する部分のうち、少なくとも前記メモリホール間に配置された部分を酸化する工程と、前記メモリホールの内面上に電荷蓄積層を形成する工程と、前記メモリホール内に半導体材料を埋め込んで、半導体ピラーを形成する工程と、前記積層体の端部において、前記電極膜毎にステップを形成する工程と、前記積層体の端部を埋め込むように、層間絶縁膜を形成する工程と、前記層間絶縁膜中に、前記電極膜における前記ステップを構成する部分に到達するようにプラグホールを形成する工程と、前記プラグホール内に導電材料を埋め込んでプラグを形成する工程と、を備えたことを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
本発明によれば、メモリホールの直径が均一な不揮発性半導体記憶装置及びその製造方法を実現することができる。
本発明の実施形態に係る不揮発性半導体記憶装置を例示する断面図である。 本実施形態に係る不揮発性半導体記憶装置のセルアレイ領域を例示する斜視図である。 （ａ）乃至（ｃ）は、本実施形態に係る不揮発性半導体装置の製造方法を例示する工程断面図である。 （ａ）乃至（ｃ）は、本実施形態に係る不揮発性半導体装置の製造方法を例示する工程断面図である。 （ａ）乃至（ｃ）は、本実施形態に係る不揮発性半導体装置の製造方法を例示する工程断面図である。 （ａ）乃至（ｃ）は、本実施形態に係る不揮発性半導体装置の製造方法を例示する工程断面図である。 （ａ）乃至（ｃ）は、本実施形態に係る不揮発性半導体装置の製造方法を例示する工程断面図である。 （ａ）乃至（ｃ）は、本実施形態に係る不揮発性半導体装置の製造方法を例示する工程断面図である。 （ａ）乃至（ｃ）は、本実施形態に係る不揮発性半導体装置の製造方法を例示する工程断面図である。 （ａ）乃至（ｃ）は、本実施形態に係る不揮発性半導体装置の製造方法を例示する工程断面図である。 （ａ）乃至（ｃ）は、本実施形態に係る不揮発性半導体装置の製造方法を例示する工程断面図である。 （ａ）及び（ｂ）は、本実施形態に係る不揮発性半導体装置の製造方法を例示する一部拡大断面図であり、（ａ）は酸化処理前の状態を示し、（ｂ）は酸化処理後の状態を示す。
以下、図面を参照しつつ、本発明の実施形態について説明する。
図１は、本実施形態に係る不揮発性半導体記憶装置を例示する断面図であり、
図２は、本実施形態に係る不揮発性半導体記憶装置のセルアレイ領域を例示する斜視図である。
なお、図２においては、図示の便宜上、主として導電部分を示し、絶縁部分は大部分省略している。
本実施形態に係る不揮発性半導体記憶装置の特徴は、それぞれ複数の電極膜及び絶縁膜が交互に積層され、複数のメモリセルが形成された積層体において、セルアレイ領域に配置され、メモリセルが３次元的に配列された中央部と、配線引出領域に配置され、電極膜をプラグを介して引き出す端部とが設けられており、絶縁膜は端部よりも中央部の方が厚く、電極膜は中央部よりも端部の方が厚くなっていることである。また、積層体全体の厚さは、端部よりも中央部の方が厚くなっている。これにより、中央部においてメモリセル間の電荷保持特性を確保しつつ、端部において配線抵抗を低減することができる。
また、本実施形態に係る不揮発性半導体記憶装置の製造方法の特徴は、以下のとおりである。すなわち、積層体を形成する際に、電極膜を最終寸法よりも厚く成膜すると共に絶縁膜を最終寸法よりも薄く成膜しておくことにより、積層体全体の厚さを最終寸法よりも薄くしておく。次に、積層体の中央部にメモリホールを形成する。このとき、積層体が薄いため、メモリホールの形成が容易である。次に、酸化処理を行い、メモリホールを介して電極膜の一部を酸化し、絶縁膜とする。これにより、中央部においては電極膜が薄くなると共に絶縁膜が厚くなり、酸化に伴う膨張により積層体全体も厚くなり、最終寸法になる。また、端部においては、電極膜が酸化されないため、電極膜は厚いままである。その後、積層体の端部を覆うように層間絶縁膜を形成し、この層間絶縁膜中に電極膜を終点としてプラグホールを形成する。このとき、端部の電極膜は厚いため、終点の加工マージンを大きく取ることができ、プラグホールの加工が容易になる。更に、メモリホール内面における電極膜の露出部分も酸化させてから、Ｕ字ピラーを形成するための犠牲材を埋め込むことにより、この犠牲材の除去が容易になる。
以下、本実施形態に係る半導体記憶装置の構成を詳細に説明する。
図１及び図２に示すように、本実施形態に係る不揮発性半導体記憶装置１（以下、単に「装置１」ともいう）においては、シリコン基板１０が設けられている。シリコン基板１０には、セルアレイ領域ＣＡ、配線引出領域ＷＤ、周辺回路領域ＳＣが設定されている。配線引出領域ＷＤはセルアレイ領域ＣＡに隣接して配置されている。また、周辺回路領域ＳＣはセルアレイ領域ＣＡ及び配線引出領域ＷＤが形成された領域の周囲に配置されている。
以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、シリコン基板１０の上面に平行な方向であって相互に直交する２方向のうち、セルアレイ領域ＣＡから配線引出領域ＷＤに向かう方向をＸ方向とし、このＸ方向に対して直交する方向をＹ方向とする。また、シリコン基板１０の上面に対して垂直な方向、すなわち各層の積層方向をＺ方向とする。
セルアレイ領域ＣＡ及び配線引出領域ＷＤにおいては、シリコン基板１０上に積層体１１が形成されている。すなわち、シリコン基板１０の上面に、例えばシリコン酸化物からなる絶縁膜１２が形成されており、その上には、例えばポリシリコンからなるバックゲート電極１３が設けられている。バックゲート電極１３上には、それぞれ複数の絶縁膜１４と電極膜１５とが交互に積層されている。絶縁膜１４は、電極膜１５を形成する導電材料の酸化物により形成されている。例えば、電極膜１５はポリシリコンにより形成されており、絶縁膜１４はシリコン酸化物により形成されている。絶縁膜１２、バックゲート電極１３、複数の絶縁膜１４及び複数の電極膜１５により、積層体１１が構成されている。積層体１１のうち、セルアレイ領域ＣＡに配置された部分が中央部２１となっており、配線引出領域ＷＤに配置された部分が端部２２となっている。なお、図１及び図２に示す例では、積層体１１における電極膜１５の積層数は４層であるが、電極膜１５の積層数は４層には限定されない。
そして、積層体１１のうち、中央部２１と端部２２とでは、絶縁膜１４及び電極膜１５の膜厚が異なっている。すなわち、絶縁膜１４における中央部２１に配置された部分の膜厚は、絶縁膜１４における端部２２に配置された部分の膜厚よりも厚い。一方、電極膜１５における端部２２に位置する部分の膜厚は、電極膜１５における中央部２１に位置する部分の膜厚よりも厚い。また、中央部２１における積層体１１全体の厚さは、端部２２における積層体１１全体の厚さよりも厚い。なお、装置１においては、中央部２１と端部２２との間に形成される段差を緩和し、電極膜１５の断線を防止するために、セルアレイ領域ＣＡと配線引出領域ＷＤとの間に、緩衝領域が設定されている。
先ず、中央部２１の構成について説明する。セルアレイ領域ＣＡに配置された積層体１１の中央部２１においては、バックゲート電極１３の上面に複数の凹部２３が形成されている。凹部２３の形状は、例えばＹ方向を長手方向とする直方体状である。また、中央部２１には、積層体１１を貫くように、各層の積層方向（Ｚ方向）に延びる複数本のメモリホール２４が形成されている。各メモリホール２４は各段の電極膜１５を貫き、下端はバックゲート電極１３に到達している。
メモリホール２４はＸ方向及びＹ方向に沿ってマトリクス状に配列されている。そして、Ｙ方向において隣り合う一対のメモリホール２４は、１つの凹部２３の両端部に連通されている。これにより、Ｙ方向において隣り合う１対のメモリホール２４と、それらを相互に連通させる凹部２３とにより、１本の連続したＵ字ホール２５が形成されている。これにより、積層体１１の中央部２１内には複数本のＵ字ホール２５が形成されている。
Ｕ字ホール２５の内面上には、メモリ膜２６が連続的に切れ目無く設けられている。メモリ膜２６においては、外側から順に、シリコン酸化物からなるブロック層、シリコン窒化物からなる電荷蓄積層、シリコン酸化物からなるトンネル層が積層されており、ＯＮＯ（oxide-nitride-oxide：酸化物−窒化物−酸化物）膜となっている。ブロック層は、装置１の駆動電圧の範囲内で電圧が印加されても実質的に電流を流さない層である。電荷蓄積層は電荷を保持する能力がある層であり、例えば、電子のトラップサイトを含む層である。トンネル層は、通常は絶縁性であるが、装置１の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す層である。
また、Ｕ字ホール２５の内部には、不純物がドープされた半導体材料、例えば、ポリシリコンが埋め込まれている。これにより、Ｕ字ホール２５の内部にＵ字ピラー２７が設けられている。Ｕ字ピラー２７のうち、メモリホール２４内に位置する部分はシリコンピラー２８となっており、凹部２３内に位置する部分は接続部材２９となっている。シリコンピラー２８の形状はＺ方向に延びる柱状であり、例えば上部が相対的に太く下部が相対的に細い逆円錐台形に近い円柱状である。また、接続部材２９の形状はＹ方向に延びる直方体状である。Ｕ字ピラー２７を構成する２本のシリコンピラー２８及び１本の接続部材２９は一体的に形成されており、従って、Ｕ字ピラー２７は、その長手方向に沿って切れ目無く連続的に形成されている。更に、Ｕ字ピラー２７はメモリ膜２６によってバックゲート電極１３及び電極膜１５から絶縁されている。
また、電極膜１５はＹ方向において分断されており、Ｘ方向に延びる複数本のワード線となっている。そして、Ｘ方向に配列された複数本のシリコンピラー２８は、共通のワード線を貫いている。更に、シリコンピラー２８間における絶縁膜１４の膜厚は、シリコンピラー２８に近いほど厚い。
次に、端部２２の構成について説明する。配線引出領域ＷＤに配置された積層体１１の端部２２においては、電極膜１５毎にステップ３０が形成されており、階段状に加工されている。すなわち、上方（Ｚ方向）から見て、各段の電極膜１５はそれより下段の電極膜１５の内部に配置されており、各段の電極膜１５の端部の直上域には、それより上段の電極膜１５は配置されていない。また、バックゲート電極１３の端部の直上域には、電極膜１５が配置されていない。そして、端部２２においては、Ｙ方向に沿って分断された複数本のワード線が各段の電極膜１５にそれぞれまとめられている。
次に、積層体１１の上方及び側方の構成について説明する。セルアレイ領域ＣＡにおける積層体１１の上方、すなわち、中央部２１の上方には、層間絶縁膜３１が設けられており、層間絶縁膜３１内には、Ｘ方向に延びるライン状の選択ゲート電極３２が複数本設けられている。各選択ゲート電極３２は、ワード線、すなわち、分断された電極膜１５の各部分の直上域に配置されている。
層間絶縁膜３１におけるメモリホール２４の直上域に相当する部分には選択ホール３３が形成されており、選択ホール３３はメモリホール２４に連通されている。選択ホール３３の側面上には選択ゲート絶縁膜３４が形成されている。また、選択ホール３３内の下部にはポリシリコンが埋め込まれることによりＵ字ピラー２８が延伸しており、上部にはプラグ３５が埋め込まれている。
層間絶縁膜３１内には、Ｘ方向に延びるソース線３７が埋め込まれている。ソース線３７は、Ｙ方向に沿って配列された２本のＵ字ピラー２７毎に１本設けられており、各Ｕ字ピラー２７を構成する一対のシリコンピラー２８の一方に接続されている。また、層間絶縁膜３１内におけるソース線３７よりも上方には、Ｙ方向に延びるビット線３８が埋め込まれている。ビット線３８は、各Ｕ字ピラー２７を構成する一対のシリコンピラー２８のうち、ソース線３７に接続されていない方のシリコンピラー２８に接続されている。従って、Ｕ字ピラー２７は、ソース線３７とビット線３８との間に接続されている。
また、配線引出領域ＷＤ及び周辺回路領域ＳＣの全域において、積層体１１の側方に、層間絶縁膜４０が設けられている。層間絶縁膜４０は、積層体１１の端部２２の側面を覆っている。そして、配線引出領域ＷＤにおいては、層間絶縁膜４０を貫通するように、Ｚ方向に延びる複数本のプラグホール４１が形成されている。各プラグホール４１は、各電極膜１５の端部の直上域に形成されており、各電極膜１５の端部に到達している。プラグホール４１は、Ｘ方向及びＹ方向において、相互に異なる位置に形成されている。なお、図１においては、図示の便宜上、複数本のプラグホール４１がＸ方向に沿って一列に配列されているかのように描かれているが、実際には上述の如く、プラグホール４１の形成位置は、Ｙ方向だけでなくＸ方向にも相互にずれている。
各プラグホール４１の形状は、上部が相対的に太く、下部が相対的に細い逆円錐台形に近い円柱状である。プラグホール４１内には、導電材料が埋め込まれており、プラグ４２が形成されている。各プラグ４２の下端は、各電極膜１５に接続されている。層間絶縁膜４０上には、Ｘ方向に延びる複数本のワード配線４３が設けられている。各ワード配線４３は、各プラグ４２の上端に接続されている。これにより、各電極膜１５は、各プラグ４２を介して各ワード配線４３によって引き出されている。
周辺回路領域ＳＣにおいては、セルアレイ領域ＣＡを制御するための制御回路が形成されている。以下、制御回路を構成する素子のうち、１つの電界効果トランジスタ５０を例に挙げて説明する。シリコン基板１０上に例えばシリコン酸化物からなるゲート絶縁膜５２が設けられており、その上に例えばポリシリコンからなるゲート電極５３が設けられている。ゲート電極５３の側面上には、例えばシリコン酸化物からなる側壁５４が設けられている。また、シリコン基板１０の上層部分におけるゲート電極５３の直下域はチャネル領域５５となっており、チャネル領域５５を挟む領域には、一対のソース・ドレイン領域５６が形成されている。
また、周辺回路領域ＳＣにおいては、ゲート電極５３及び側壁５４を埋め込むように、層間絶縁膜５７が設けられている。層間絶縁膜５７の厚さは、ゲート電極５３の厚さに等しい。層間絶縁膜５７上に、上述の層間絶縁膜４０が設けられている。そして、層間絶縁膜５７及び層間絶縁膜４０内には、Ｚ方向に延びるプラグホール５８及び５９が形成されている。プラグホール５８は、ゲート電極５３の直上域に形成されており、ゲート電極５３の上面に到達している。プラグホール５９は少なくとも２本形成されており、それぞれソース・ドレイン領域５６の直上域に形成されており、ソース・ドレイン領域５６に到達している。
各プラグホール５８及び５９の形状も、プラグホール４１と同様に、上部が相対的に太く、下部が相対的に細い逆円錐台形に近い円柱状である。プラグホール５８及び５９内には、導電材料が埋め込まれており、それぞれ、プラグ６１及び６２が形成されている。プラグ６１の下端はゲート電極５３に接続されており、各プラグ６２の下端は各ソース・ドレイン領域５６に接続されている。層間絶縁膜４０上には、複数本の配線６３が設けられている。各配線６３は、プラグ６１及び６２の上端に接続されている。なお、周辺回路領域ＳＣにおけるソース・ドレイン領域５６の配列方向及び配線６３が延びる方向は、任意である。
図１及び図２に示すように、不揮発性半導体記憶装置１においては、シリコンピラー２８がチャネルとして機能し、電極膜１５がゲート電極として機能することにより、シリコンピラー２８と電極膜１５との交差部分に、縦型のメモリトランジスタが形成される。各メモリトランジスタは、シリコンピラー２８と電極膜１５との間に配置されたメモリ膜２６の電荷蓄積層に電子を蓄積することにより、メモリセルとして機能する。積層体１１内には、複数本のシリコンピラー２８がＸ方向及びＹ方向に沿ってマトリクス状に配列されているため、複数のメモリトランジスタが、Ｘ方向、Ｙ方向、Ｚ方向に沿って、３次元的に配列される。
また、選択ゲート電極３２とシリコンピラー２８との間にも、電界効果トランジスタが構成される。すなわち、シリコンピラー２８をチャネルとし、選択ゲート電極３２をゲート電極とし、選択ゲート絶縁膜３４をゲート絶縁膜とした縦型の電界効果トランジスタが構成される。これにより、選択ゲート電極３２の電位を選択することによって、Ｕ字ピラー２７をビット線３８又はソース線３７に接続するか否かを切り替えることができる。
更に、バックゲート電極１３及び接続部材２９によっても、接続部材２９をチャネルとし、バックゲート電極１３をゲート電極とし、これらの間に配置されたメモリ膜２６をゲート絶縁膜とした電界効果トランジスタが構成される。これにより、バックゲート電極１３の電位を選択することにより、接続部材２９を導通状態とするか非導通状態とするかを切り替えることができ、この結果、Ｕ字ピラー２７全体の導通状態を制御することができる。
装置１においては、周辺回路領域ＳＣの制御回路が、ビット線３８及びソース線３７に所定の電位を印加すると共に、選択ゲート電極３２及びバックゲート電極１３の電位を選択することにより、各シリコンピラー２８の電位を個別に制御する。一方、制御回路は、ワード配線４３及びプラグ４２を介して、電極膜１５に所定の電位を印加する。これにより、あるメモリセルにおいて、シリコンピラー２８の電位に対して電極膜１５の電位を高くすることにより、シリコンピラー２８からメモリ膜２６の電荷蓄積層に対して電子を注入し、データを書き込む。メモリ膜２６に電子が蓄積されたメモリトランジスタは、閾値が変化する。そこで、このメモリトランジスタが属するＵ字ピラー２７に電流を流すことにより、メモリ膜２６に電子が蓄積されているか否かを検出し、データを読み出すことができる。また、電極膜１５の電位に対してシリコンピラー２８の電位を高くすることにより、シリコンピラー２８からメモリ膜２６の電荷蓄積層に対して正孔を注入し、電荷蓄積層に蓄積された電子を対消滅させて、データを消去する。
次に、本実施形態に係る不揮発性半導体装置の製造方法について詳細に説明する。
図３（ａ）乃至（ｃ）〜図１１（ａ）乃至（ｃ）は、本実施形態に係る不揮発性半導体装置の製造方法を例示する工程断面図であり、各図の（ａ）はセルアレイ領域を示し、（ｂ）は配線引出領域を示し、（ｃ）は周辺回路領域を示し、
図１２（ａ）及び（ｂ）は、本実施形態に係る不揮発性半導体装置の製造方法を例示する一部拡大断面図であり、（ａ）は酸化処理前の状態を示し、（ｂ）は酸化処理後の状態を示す。
先ず、図３（ａ）乃至（ｃ）に示すように、例えば単結晶のシリコンからなるシリコン基板１０を用意する。シリコン基板１０には、セルアレイ領域ＣＡ、配線引出領域ＷＤ、周辺回路領域ＳＣが設定されている。そして、シリコン基板１０の上面全体にシリコン酸化膜７１を形成し、その後、全面にポリシリコン膜７２を堆積させる。
次に、リソグラフィ法及びＲＩＥ（reactive ion etching：反応性イオンエッチング）法により、ポリシリコン膜７２におけるセルアレイ領域ＣＡに配置された部分の上面に、複数の凹部２３を形成する。凹部２３の形状はＹ方向を長手方向とする直方体状とし、後の工程でメモリホール２４（図５参照）が形成されたときに、Ｙ方向において隣り合う２本のメモリホール２４がその両端部に到達するような位置に形成する。その後、全面にシリコン窒化膜７３を堆積させる。このシリコン窒化膜７３は、ポリシリコン膜７２の上面上に堆積される他、凹部２３内にも埋め込まれる。
次に、リソグラフィ法及びＲＩＥ法により、シリコン窒化物７３、ポリシリコン膜７２及びシリコン酸化膜７１をパターニングする。これにより、セルアレイ領域ＣＡ及び配線引出領域ＷＤに残留したシリコン酸化膜７１が絶縁膜１２となり、セルアレイ領域ＣＡ及び配線引出領域ＷＤに残留したポリシリコン膜７２がバックゲート電極１３となる。また、周辺回路領域ＳＣに残留したシリコン酸化膜７１がゲート絶縁膜５２となり、周辺回路領域ＳＣに残留したポリシリコン膜７２がゲート電極５３となる。
次に、周辺回路領域ＳＣにおいて、ゲート電極５３をマスクとしてシリコン基板１０に不純物をイオン注入し、周辺回路領域ＳＣにシリコン酸化膜を堆積させ、エッチバックすることにより、ゲート電極５３の側面上に側壁５４を形成し、更に、ゲート電極５３及び側壁５４をマスクとして不純物をイオン注入する。これにより、シリコン基板１０におけるゲート電極５３の直下域を挟む領域に一対のソース・ドレイン領域５６が形成される。このとき、ソース・ドレイン領域５６間の領域がチャネル領域５５となる。これにより、周辺回路領域ＳＣに電界効果トランジスタ５０が形成される。
次に、全面にシリコン酸化物を堆積させ、ＣＭＰ（chemical mechanical polishing：化学的機械研磨）によって上面を平坦化することにより、周辺回路領域ＳＣに、ゲート電極５３及び側壁５４を埋め込むように、層間絶縁膜５７を形成する。次に、ＲＩＥ法を用いて、バックゲート電極１３上に堆積されたシリコン窒化膜７３を除去する。このとき、処理時間を調整し、凹部２３内にはシリコン窒化膜７３を残留させる。この凹部２３内に残留したシリコン窒化膜７３が、犠牲材となる。
次に、図４（ａ）乃至（ｃ）に示すように、全面に、シリコン酸化物からなる絶縁膜１４及びポリシリコンからなる電極膜１５を交互に堆積させる。これにより、セルアレイ領域ＣＡ及び配線引出領域ＷＤにおいて、絶縁膜１２、バックゲート電極１３、複数の絶縁膜１４及び複数の電極膜１５からなる積層体１１が形成される。なお、積層体１１の最上層は絶縁膜１４とする。積層体１１の上部、すなわち、絶縁膜１４及び電極膜１５が交互に積層された部分は、層間絶縁膜５７上にも形成される。そして、絶縁膜１４及び電極膜１５を成膜する際に、絶縁膜１４の膜厚は、最終製品である不揮発性半導体装置１（図１参照）における絶縁膜１４の設計値よりも薄くし、電極膜１５の膜厚は、最終製品における設計値よりも厚くする。また、絶縁膜１４の膜厚を設計値よりも薄くすることにより、積層体１１全体の厚さも、最終製品の設計値より薄くなる。
電極膜１５の形成は、例えば、ＣＶＤ（chemical vapor deposition：化学気相成長）法により、不純物としてリン（Ｐ）が約３×１０２０ｃｍ−３程度ドーピングされたポリシリコンを堆積させることによって行う。なお、図４以降の図においては、電極膜１５の積層数が８であり、絶縁膜１４の積層数が９である例を示しているが、本実施形態はこれに限定されない。
次に、図５（ａ）乃至（ｃ）に示すように、ＲＩＥ等の異方性エッチングを行い、積層体１１にＺ方向に延びる複数本のメモリホール２４を形成する。メモリホール２４は、Ｘ方向及びＹ方向に沿ったマトリクス状に配列させ、Ｙ方向において隣り合う２本のメモリホール２４が、凹部２３内に埋め込まれた犠牲材７３の両端部に到達するようにする。このとき、各メモリホール２４の側面は不可避的にテーパー状となるため、メモリホール２４の形状は、下部が上部よりも細い逆円錐台形に近い円柱状となる。特に、シリコン酸化物からなる絶縁膜１４はポリシリコンからなる電極膜１５よりもエッチングが困難であり、メモリホール２４の側面における絶縁膜１４が露出している領域は、電極膜１５が露出している領域よりも、テーパー角度が大きくなりやすい。しかし、本実施形態においては、この時点における積層体１１の厚さは設計値よりも薄く、特に、エッチングが困難な絶縁膜１４の膜厚が薄いため、エッチングは容易である。このため、メモリホール２４の側面がテーパー状になることを抑制し、メモリホール２４の上部と下部とで、直径を均一化することができる。
次に、図６（ａ）乃至（ｃ）に示すように、積層体１１に対して酸化処理を施す。例えば、積層体１１を、温度が９００〜１０３５℃、例えば１０３５℃の酸素雰囲気に、例えば３０秒間暴露する。これにより、図１２（ａ）及び（ｂ）に示すように、ポリシリコンからなる電極膜１５のうち、メモリホール２４の内面において露出した部分が酸化されて、シリコン酸化膜７４が形成される。また、電極膜１５における絶縁膜１４に接する部分のうち、メモリホール２４の近傍に位置する部分も酸化されて、バーズビーク７５が形成される。そして、メモリホール２４間の距離を十分に短くしておけば、隣り合うメモリホール２４を起点として成長したバーズビーク７５同士が連結し、貫通バーズビークが形成されて、絶縁膜１４の一部となる。これにより、セルアレイ領域ＣＡにおいては、電極膜１５が薄くなり、絶縁膜１４が厚くなる。そして、ポリシリコンが酸化される際には体積が膨張するため、積層体１１のうち、セルアレイ領域ＣＡに配置された部分は、全体として厚くなる。また、このとき、バーズビーク７５をメモリホール２４の内面を基点として成長するため、メモリホール２４間における絶縁膜１４の膜厚は、メモリホール２４に近いほど厚くなる。
一例を挙げると、単結晶のシリコンからなるシリコン基板１０が５ｎｍ酸化される条件で酸化処理を行うと、ポリシリコンからなる電極膜１５の露出部分は８〜１０ｎｍ程度酸化される。一方、電極膜１５における絶縁膜１４との接触面は、酸素が供給されにくいため、酸化量は３ｎｍ程度である。そして、膜厚が３ｎｍのポリシリコン膜が酸化されると、膜厚が６ｎｍ程度のシリコン酸化膜が生成される。従って、この酸化処理により、電極膜１５の膜厚は上面側及び下面側から３ｎｍずつ減少する。一方、絶縁膜１４の膜厚は、上面側及び下面側において６ｎｍずつ増加する。
これに対して、配線引出領域ＷＤ及び周辺回路領域ＳＣにおいては、メモリホール２４が形成されていないため、電極膜１５が酸素雰囲気に曝されることがなく、電極膜１５はほとんど酸化しない。このため、電極膜１５及び絶縁膜１４の膜厚は、酸化処理の前後で実質的に変化しない。この結果、酸化処理後においては、積層体１１におけるセルアレイ領域ＣＡに配置された部分は、配線引出領域ＷＤ及び周辺回路領域ＳＣに配置された部分と比較して２０〜３０ｎｍ程度厚くなる。
次に、図７（ａ）乃至（ｃ）に示すように、例えば、温度を１５０℃としたリン酸薬液処理を行う。これにより、メモリホール２４を介して凹部２３内の犠牲材、すなわち、シリコン窒化膜７３（図６参照）を除去する。このとき、メモリホール２４の内面において、電極膜１５はシリコン酸化膜７４（図６参照）によって保護されているため、エッチングされない。その後、例えば、フッ酸系薬液を用いて、シリコン酸化膜７４を除去する。これにより、メモリホール２４の内面において電極膜１５を露出させる。
次に、図８（ａ）乃至（ｃ）に示すように、全面に、シリコン酸化物を堆積させてブロック層を形成し、シリコン窒化物を堆積させて電荷蓄積層を形成し、その後再びシリコン酸化物を堆積させてトンネル層を形成することにより、ＯＮＯ膜を形成する。このＯＮＯ膜は、積層体１１の上面上の他にＵ字ホール２５の内面上にも形成される。次に、全面にアモルファスシリコン膜を堆積させる。アモルファスシリコン膜も、積層体１１の上面上に堆積される他に、Ｕ字ホール２５内にも埋め込まれる。その後、ＣＭＰ処理を施し、積層体１１上に堆積されたアモルファスシリコン膜及びＯＮＯ膜を除去する。これにより、Ｕ字ホール２５の内面上に残留したＯＮＯ膜がメモリ膜２６となり、Ｕ字ホール２５内に残留したアモルファスシリコン膜がＵ字ピラー２７となる。なお、Ｕ字ピラー２７のうち、凹部２３内に残留した部分が接続部材２９となり、メモリホール２４内に残留した部分がシリコンピラー２８となる。なお、Ｕ字ピラー２７を形成するアモルファスシリコンは、その後の熱処理によって結晶化し、ポリシリコンとなる。
次に、図９（ａ）乃至（ｃ）に示すように、セルアレイ領域ＣＡ及び配線引出領域ＷＤにおいて積層体１１上にレジストパターン（図示せず）を形成する。そして、このレジストパターンをマスクとしてＲＩＥを行うことにより、積層体１１を周辺回路領域ＳＣから除去し、セルアレイ領域ＣＡ及び配線引出領域ＷＤのみに残留させる。このとき、積層体１１のうち、セルアレイ領域ＣＡに残留した部分を中央部２１とし、配線引出領域ＷＤに残留した部分を端部２２とする。また、周辺回路領域ＳＣにおいては、層間絶縁膜５７及びゲート電極５３の上面が露出する。
次に、このレジストパターンのスリミングとこのレジストパターンをマスクとしたＲＩＥとを繰り返すことにより、積層体１１の端部２２を階段状に加工する。これにより、積層体１１には電極膜１５毎にステップ３０が形成され、上方（Ｚ方向）から見て、各段の電極膜１５の端部がそれより上段の電極膜１５によって覆われなくなる。この結果、後の工程において、上方から各段の電極膜１５に対してプラグホールを到達させることが可能となる。
次に、図１０（ａ）乃至（ｃ）に示すように、配線引出領域ＷＤ及び周辺回路領域ＳＣにシリコン酸化物を堆積させて、積層体１１の側方に層間絶縁膜４０を形成する。これにより、積層体１１の端部２２の側面が層間絶縁膜４０によって覆われる。
次に、図１１（ａ）乃至（ｃ）に示すように、配線引出領域ＷＤ及び周辺回路領域ＳＣにおいて、層間絶縁膜４０上にレジストパターン（図示せず）を形成し、これをマスクとしてＲＩＥ等の異方性エッチングを施すことにより、配線引出領域ＷＤにおいて層間絶縁膜４０内にプラグホール４１を形成すると共に、周辺回路領域ＳＣにおいて層間絶縁膜４０及び層間絶縁膜５７内にプラグホール５８及び５９を形成する。このとき、各プラグホール４１は、各電極膜１５の端部、すなわち、ステップ３０を構成する部分に到達するように、Ｘ方向及びＹ方向に沿って相互にずれた位置に形成する。また、プラグホール５８はゲート電極５３に到達するように形成し、プラグホール５９はソース・ドレイン領域５６に到達するように形成する。その後、レジストパターンを除去する。
プラグホール４１、５８、５９を形成する際には、同一のレジストパターンをマスクとして同時にエッチングを開始するため、通常は、エッチング開始後、最上段の電極膜１５にプラグホール４１が到達するタイミングが最も早く、ソース・ドレイン領域５６にプラグホール５９が到達するタイミングが最も遅い。従って、最上段の電極膜１５に到達したプラグホール４１の底面においては、プラグホール５９がソース・ドレイン領域５６に到達するまでの間、電極膜１５がエッチング環境に曝されることになる。このエッチング処理においては、シリコンのエッチング速度に対してシリコン酸化物のエッチング速度が十分に速くなるように選択比が取られているが、電極膜１５が薄く、積層体１１の厚さが厚いと、プラグホール４１が最上段の電極膜１５を貫通してしまう虞がある。しかし、本実施形態においては、上述の如く、配線引出領域ＷＤにおける電極膜１５の膜厚は厚く形成され、配線引出領域ＷＤにおける積層体１１の厚さは薄く形成されているため、プラグホール４１が電極膜１５を貫通することを防止できる。
次に、図１及び図２に示すように、プラグホール４１、５８、５９内に導電材料を埋め込んで、プラグ４２、６１、６２をそれぞれ形成する。次に、積層体１１の中央部２１においてＸ方向に配列されたメモリホール２４の列間に、Ｘ方向に延びる溝を形成し、この溝内にシリコン酸化物等の絶縁材料を埋め込む。これにより、各電極膜１５をＸ方向に延びる複数本のライン状の部分に分断する。
次に、セルアレイ領域ＣＡにおいて、積層体１１の中央部２１の上方に、層間絶縁膜３１、選択ゲート電極３２、ソース線３７、ビット線３８を形成する。また、配線引出領域ＷＤにおいて、層間絶縁膜４０上にＸ方向に延びる複数本のワード配線４３を形成し、各プラグ４１の上端にそれぞれ接続させる。更に、周辺回路領域ＳＣにおいて、層間絶縁膜４０上に複数本の配線６３を形成し、プラグ６１及び６２の上端にそれぞれ接続する。これにより、本実施形態に係る不揮発性半導体記憶装置１が製造される。
次に、本実施形態の作用効果について説明する。
本実施形態においては、図４（ａ）乃至（ｃ）に示す積層体形成工程において、絶縁膜１４は最終製品における設計値よりも薄く形成し、電極膜１５は最終製品における設計値よりも厚く形成する。また、積層体１１全体は最終製品の設計値よりも薄く形成する。これにより、図５（ａ）乃至（ｃ）に示すメモリホール形成工程において、積層体１１の厚さが設計値よりも薄いため、メモリホール２４の形成が容易になる。特に、エッチングが困難な絶縁膜１４の膜厚を薄くすることにより、メモリホール２４の形成がより一層容易になる。これにより、メモリホール２４の側面が傾斜することを抑制し、メモリホール２４の寸法制御性を向上させることができるため、Ｚ方向において、メモリホール２４の直径を均一化することができる。この結果、メモリトランジスタの特性が均一化されるため、積層体１１における電極膜１５の積層数を増加させることができる。
その後、図６（ａ）乃至（ｃ）に示す工程において、積層体１１に酸化処理を施すことにより、メモリホール２４を介して電極膜１５を酸化し、積層体１１の中央部２１において、電極膜１５を薄くし、絶縁膜１４を厚くし、中央部２１全体の厚さを厚くすることができる。これにより、完成後の不揮発性半導体記憶装置１において、電極膜１５同士を十分に離隔させ、あるメモリセルのメモリ膜２６に蓄積された電子が、自己電界又は電極膜１５の電位に起因する電界により、Ｚ方向において隣り合う他のメモリセルに向けて拡散することを防止できる。すなわち、Ｚ方向におけるメモリセル間の距離を十分に確保することにより、メモリセル間のクロストークを防止し、データ保持の信頼性を確保することができる。一方、積層体１１の端部２２においては、電極膜１５は厚いまま維持されるため、電極膜１５の配線抵抗を低減することができる。
また、図６（ａ）乃至（ｃ）に示す酸化処理により、メモリホール２４の内面における電極膜１５の露出した部分が酸化されて、シリコン酸化膜７４が形成される。これにより、図７（ａ）乃至（ｃ）に示す工程において、犠牲材７３を除去する際に、電極膜１５がエッチングされることを防止できる。
更に、積層体１１の端部２２においては、電極膜１５を厚く残すことにより、図１１（ａ）乃至（ｃ）に示す工程において、プラグホール４１、５８、５９を形成する際に、プラグホール４１が電極膜１５を貫通することを防止できる。この結果、プラグホールの加工マージンが増加し、プラグ４２の電気的な導通安定性を大幅に向上させることができる。なお、仮にプラグホール４１が電極膜１５を貫通してしまうと、その下の絶縁膜１４は容易にエッチングされるため、プラグホール４１は下段の電極膜１５に到達してしまう。これにより、プラグ４２が下段の電極膜１５にも接続されてしまい、装置１が正常に動作しなくなる。
更にまた、積層体１１の端部２２は、中央部２１よりも薄く形成されるため、層間絶縁膜４０の厚さも薄くすることができる。これにより、プラグホール４１、５８、５９のアスペクト比を抑えることができ、プラグホール４１、５８、５９を安定して形成することができる。
以上、実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。前述の各実施形態は、相互に組み合わせて実施することができる。また、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
例えば、前述の実施形態においては、積層体１１内にＵ字形のピラーを形成する例を示したが、本発明はこれに限定されない。例えば、積層体１１の下部にバックゲート電極１３の代わりにソース線を設け、ビット線とソース線との間にＩ字形のシリコンピラーを接続してもよい。
１ 不揮発性半導体記憶装置、１０ シリコン基板、１１ 積層体、１２ 絶縁膜、１３ バックゲート電極、１４ 絶縁膜、１５ 電極膜、２１ 中央部、２２ 端部、２３ 凹部、２４ メモリホール、２５ Ｕ字ホール、２６ メモリ膜、２７ Ｕ字ピラー、２８ シリコンピラー、２９ 接続部材、３０ ステップ、３１ 層間絶縁膜、３２ 選択ゲート電極、３３ 選択ホール、３４ 選択ゲート絶縁膜、３５ プラグ、３７ ソース線、３８ ビット線、４０ 層間絶縁膜、４１ プラグホール、４２ プラグ、４３ ワード配線、５０ 電界効果トランジスタ、５２ ゲート絶縁膜、５３ ゲート電極、５４ 側壁、５５ チャネル領域、５６ ソース・ドレイン領域、５７ 層間絶縁膜、５８、５９ プラグホール、６１、６２ プラグ、６３ 配線、７１ シリコン酸化膜、７２ ポリシリコン膜、７３ シリコン窒化膜、７４ シリコン酸化膜、７５ バーズビーク、ＣＡ セルアレイ領域、ＳＣ 周辺回路領域、ＷＤ 配線引出領域

Claims (12)

  1. 基板と、
    前記基板上に設けられ、それぞれ複数の絶縁膜及び電極膜が交互に積層され、端部において前記電極膜毎にステップが形成された積層体と、
    前記積層体の端部を埋め込む層間絶縁膜と、
    前記積層体の積層方向に延び前記積層体の中央部を貫く複数本の半導体ピラーと、
    前記電極膜と前記半導体ピラーとの間に設けられた電荷蓄積層と、
    前記層間絶縁膜中に埋設され、前記電極膜の前記ステップを構成する部分に接続されたプラグと、
    を備え、
    前記絶縁膜における前記中央部に位置する部分の膜厚は、前記絶縁膜における前記端部に位置する部分の膜厚よりも厚いことを特徴とする不揮発性半導体記憶装置。
  2. 前記電極膜における前記端部に位置する部分の膜厚は、前記電極膜における前記中央部に位置する部分の膜厚よりも厚いことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  3. 前記積層体の前記中央部の厚さは、前記積層体の前記端部の厚さよりも厚いことを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
  4. 前記半導体ピラー間における前記絶縁膜の膜厚は、前記半導体ピラーに近いほど厚いことを特徴とする請求項１〜３のいずれか１つに記載の不揮発性半導体記憶装置。
  5. 前記絶縁膜は、前記電極膜を形成する材料の酸化物によって形成されていることを特徴とする請求項１〜４のいずれか１つに記載の不揮発性半導体記憶装置。
  6. 前記電極膜はシリコンによって形成されており、前記絶縁膜はシリコン酸化物によって形成されていることを特徴とする請求項５記載の不揮発性半導体記憶装置。
  7. 前記積層体は、
    前記電極膜の下方に設けられたバックゲート電極と、
    前記バックゲート電極内に設けられ、１本の前記半導体ピラーの下端部と他の１本の前記半導体ピラーの下端部とを相互に接続する接続部材と、
    を有することを特徴とする請求項１〜６のいずれか１つに記載の不揮発性半導体記憶装置。
  8. 基板上にそれぞれ複数の絶縁膜及び電極膜を交互に積層して積層体を形成する工程と、
    前記積層体の中央部に前記積層体の積層方向に延びる複数本のメモリホールを形成する工程と、
    前記メモリホールを介して、前記電極膜における前記絶縁膜に接する部分のうち、少なくとも前記メモリホール間に配置された部分を酸化する工程と、
    前記メモリホールの内面上に電荷蓄積層を形成する工程と、
    前記メモリホール内に半導体材料を埋め込んで、半導体ピラーを形成する工程と、
    前記積層体の端部において、前記電極膜毎にステップを形成する工程と、
    前記積層体の端部を埋め込むように、層間絶縁膜を形成する工程と、
    前記層間絶縁膜中に、前記電極膜における前記ステップを構成する部分に到達するようにプラグホールを形成する工程と、
    前記プラグホール内に導電材料を埋め込んでプラグを形成する工程と、
    を備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
  9. 前記積層体を形成する工程において、前記絶縁膜を、前記電極膜を形成する材料の酸化物によって形成することを特徴とする請求項８記載の不揮発性半導体記憶装置の製造方法。
  10. 前記積層体を形成する工程において、前記電極膜はシリコンによって形成し、前記絶縁膜はシリコン酸化物によって形成することを特徴とする請求項９記載の不揮発性半導体記憶装置の製造方法。
  11. 前記積層体を形成する工程は、
    前記基板上にバックゲート電極を形成する工程と、
    前記バックゲート電極の上面に凹部を形成する工程と、
    前記凹部内に犠牲材を埋め込む工程と、
    を有し、
    前記メモリホールを形成する工程においては、１本の前記メモリホールを前記犠牲材の一端部に到達させ、他の１本の前記メモリホールを前記犠牲材の他端部に到達させ、
    前記酸化する工程においては、前記電極膜における前記メモリホールの内面に露出した部分も酸化して前記電極膜を覆う酸化膜を形成し、
    前記酸化する工程の後、前記電荷蓄積層を形成する工程の前に、前記メモリホールを介してエッチングを行い、前記犠牲材を除去する工程をさらに備えたことを特徴とする請求項８〜１０のいずれか１つに記載の不揮発性半導体記憶装置の製造方法。
  12. 前記犠牲材を除去する工程の後、前記電荷蓄積層を形成する工程の前に、前記電極膜を覆う酸化膜を除去する工程をさらに備えたことを特徴とする請求項１１記載の不揮発性半導体記憶装置の製造方法。
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