CN114023750A - 半导体结构及三维存储器 - Google Patents

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Abstract

本公开提供了一种半导体结构及三维存储器，涉及半导体芯片技术领域，旨在提高三维存储器的良率和可靠性，以及降低三维存储器的制作难度。半导体结构包括：衬底、存储堆叠结构、至少一个第一墙结构和至少一个第二墙结构。存储堆叠结构位于衬底的一侧，且具有沿第一方向设置的台阶区和核心阵列区；第一墙结构沿所述第一方向延伸；第二墙结构沿第二方向延伸，第二方向与第一方向相交；所有第一墙结构和所有第二墙结构均位于台阶区；至少一个第二墙结构的高度小于第一墙结构的高度。上述半导体结构应用于三维存储器中，以实现数据的读取和写入操作。

Description

半导体结构及三维存储器
技术领域
本公开涉及半导体芯片技术领域，尤其涉及一种半导体结构及三维存储器。
背景技术
随着存储单元的特征尺寸接近工艺下限，平面工艺和制造技术变得具有挑战性且成本高昂，这造成2D或者平面NAND闪存的存储密度接近上限。
为克服2D或者平面NAND闪存带来的限制，业界已经研发了具有三维结构的存储器(3D NAND)，通过将存储单元三维地布置在衬底之上来提高存储密度。
为了实现更高的存储密度，三维存储器中的堆叠层数也显著增加，例如，由32层发展到64层，再到96层，甚至128层等等。然而，随着三维存储器中的堆叠层数的增加，位于台阶区中的部位的应力问题也越来越严重，例如，栅极线的形变和阶梯结构的形变，这些问题降低了三维存储器的良率和可靠性。为了解决上述问题，则需要对三维存储器的结构进行改进，然而，由于三维存储器中的堆叠层数的增加，也势必为改进后的三维存储器的制作带来难度。
因此，期望改进三维存储器的结构，以提高三维存储器的良率和可靠性，以及降低三维存储器的制作难度。
发明内容
本公开的实施例提供一种半导体结构及三维存储器，旨在实现提高三维存储器的良率和可靠性，以及降低三维存储器的制作难度。
为达到上述目的，本公开的实施例采用如下技术方案：
一方面，提供一种半导体结构。所述半导体结构包括衬底、存储堆叠结构、至少一个第一墙结构和至少一个第二墙结构。所述存储堆叠结构位于所述衬底的一侧，且具有沿第一方向设置的台阶区和核心阵列区。所述第一墙结构沿所述第一方向延伸；所述第二墙结构沿第二方向延伸，所述第二方向与所述第一方向相交。所有所述第一墙结构和所有所述第二墙结构均位于台阶区；至少一个所述第二墙结构的高度小于所述第一墙结构的高度。
本公开的上述实施例提供的半导体结构，通过在所述台阶区中设置所述第一墙结构和所述第二墙结构以提供支撑作用，能够避免所述存储堆叠结构位于所述台阶区的部位的应力问题，从而提高了三维存储器的良率和可靠性。在此基础上，通过所有所述第二墙结构中的至少一个所述第二墙结构的高度小于所述第一墙结构的高度，不仅能够避免因所述第二墙结构与所述存储堆叠结构位于所述台阶区的部位之间的高度差过大而引起的显影问题，从而提高三维存储器的良率；而且还能够增大制作所述半导体结构时的操作空间，从而降低制作难度。
在一些实施例中，所有所述第二墙结构的高度均小于所述第一墙结构的高度。
在一些实施例中，所有所述第二墙结构的高度均大于或等于所述第一墙结构的高度的二分之一。
在一些实施例中，所有所述第一墙结构的高度相等。
在一些实施例中，所述存储堆叠结构包括多个存储块，所述多个存储块均沿所述第一方向延伸，且所述多个存储块沿所述第二方向依次排列。其中，一个存储块包括多个阶梯结构，所述多个阶梯结构均位于所述台阶区，且沿所述第一方向依次排列；所述多个阶梯结构沿所述第二方向的一侧或两侧设置有所述第一墙结构；相邻的两个阶梯结构之间设置有所述第二墙结构。
在一些实施例中，所述多个阶梯结构的高度不同；所述第二墙结构的高度大于与该第二墙结构相邻的阶梯结构的最大高度。
在一些实施例中，所述多个阶梯结构中的一个阶梯结构包括多个台阶，所述多个台阶的高度沿所述第一方向先降低后升高，且所述多个台阶的高度不同。
在一些实施例中，所述半导体结构还包括停止层和绝缘填充层。所述停止层位于所述多个阶梯结构远离所述衬底的一侧表面上。所述绝缘填充层覆盖所述停止层和所述第二墙结构。
在一些实施例中，所述半导体结构还包括多个栅极隔槽结构。所述多个栅极隔槽结构沿所述第二方向依次排列，且均沿所述第一方向延伸；所述多个栅极隔槽结构将所述存储堆叠结构分隔为所述多个存储块；所述多个栅极隔槽结构包括至少一个第一栅极隔槽结构和至少一个第二栅极隔槽结构。其中，所述第一栅极隔槽结构贯穿所述台阶区和所述核心阵列区；所述第二栅极隔槽结构贯穿所述台阶区中除所述第一墙结构所在的区域以外的区域和所述核心阵列区；相邻的两个所述第二栅极隔槽结构之间具有至少一个所述第一栅极隔槽结构。
在一些实施例中，所述半导体结构还包括多个子栅极隔槽结构。所述多个子栅极隔槽结构沿所述第二方向依次排列，且均沿所述第一方向延伸。其中，一个所述存储块中设置有至少一个子栅极隔槽结构，所述子栅极隔槽结构贯穿所述核心阵列区，以将所述存储块分隔为多个指状结构。
在一些实施例中，所述半导体结构还包括至少一个第一支撑结构，和/或，至少一个第二支撑结构。所述第一支撑结构沿垂直于所述衬底的方向贯穿所述第一墙结构；所述第二支撑结构沿垂直于所述衬底的方向贯穿所述第二墙结构。
在一些实施例中，所述第一支撑结构和所述第二支撑结构均为沟道结构。
在一些实施例中，所述沟道结构包括沟道孔和依次形成在所述沟道孔内的存储功能层和沟道层。
另一方面，提供一种三维存储器。所述三维存储器包括相互结合的第一半导体结构和第二半导体结构。其中，所述第一半导体结构或所述第二半导体结构为如上的一些实施例所述的半导体结构。
在一些实施例中，所述第一半导体结构和所述第二半导体结构混合键合。
可以理解地，本公开的上述实施例提供的半导体结构的三维存储器，其所能达到的有益效果可参考上文中半导体结构的有益效果，此处不再赘述。
附图说明
为了更清楚地说明本公开中的技术方案，下面将对本公开一些实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例的附图，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。此外，以下描述中的附图可以视作示意图，并非对本公开实施例所涉及的产品的实际尺寸、方法的实际流程、信号的实际时序等的限制。
图1为本公开一些实施例提供的一种三维存储器的结构图；
图2为本公开一些实施例提供的一种半导体结构的结构图；
图3A为本公开一些实施例提供的另一种半导体结构的结构图；
图3B为图3A中A-A＇处的放大图；
图4为本公开一些实施例提供的再一种半导体结构的结构图；
图5为本公开一些实施例提供的又一种半导体结构的结构图；
图6为本公开一些实施例提供的又一种半导体结构的结构图；
图7为本公开一些实施例提供的又一种半导体结构的结构图；
图8为本公开一些实施例提供的又一种半导体结构的结构图；
图9为本公开一些实施例提供的又一种半导体结构的结构图；
图10为本公开一些实施例提供的又一种半导体结构的结构图；
图11为本公开一些实施例提供的一种半导体结构的制备方法的流程图；
图12为本公开一些实施例提供的一种沟道结构的制备方法的流程图；
图13为本公开一些实施例提供的一种虚拟沟道结构的制备方法的流程图。
具体实施方式
下面将结合附图，对本公开一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开所提供的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本公开保护的范围。
在本公开的描述中，需要理解的是，术语“中心”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。
除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一个实施例”、“一些实施例”、“示例性实施例”、“示例性地”或“一些示例”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本公开的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。
以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本公开实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。
在描述一些实施例时，可能使用了“连接”及其衍伸的表达。例如，描述一些实施例时可能使用了术语“连接”以表明两个或两个以上部件彼此间有直接物理接触或电接触。这里所公开的实施例并不必然限制于本文内容。
“A、B和C中的至少一个”与“A、B或C中的至少一个”具有相同含义，均包括以下A、B和C的组合：仅A，仅B，仅C，A和B的组合，A和C的组合，B和C的组合，及A、B和C的组合。
“A和/或B”，包括以下三种组合：仅A，仅B，及A和B的组合。
本文中“被配置为”的使用意味着开放和包容性的语言，其不排除被配置为执行额外任务或步骤的设备。
另外，“基于”的使用意味着开放和包容性，因为“基于”一个或多个所述条件或值的过程、步骤、计算或其他动作在实践中可以基于额外条件或超出所述的值。
如本文所使用的那样，“大致”包括所阐述的值以及处于特定值的可接受偏差范围内的平均值，其中所述可接受偏差范围如由本领域普通技术人员考虑到正在讨论的测量以及与特定量的测量相关的误差(即，测量系统的局限性)所确定。
在本公开的内容中，“在……上”、“上方”、和“之上”的含义应当以最宽泛的方式解释，使得“在...上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义，并且“上方”或“之上”不仅意味着在某物“上方”或“之上”，还包括其间没有中间特征或层的在某物“上方”或“之上”的含义(即，直接在某物上)。
本文参照作为理想化示例性附图的剖视图和/或平面图描述了示例性实施方式。在附图中，为了清楚，放大了层和区域的厚度。因此，可设想到由于例如制造技术和/或公差引起的相对于附图的形状的变动。因此，示例性实施方式不应解释为局限于本文示出的区域的形状，而是包括因例如制造而引起的形状偏差。例如，示为矩形的蚀刻区域通常将具有弯曲的特征。因此，附图中所示的区域本质上是示意性的，且它们的形状并非旨在示出设备的区域的实际形状，并且并非旨在限制示例性实施方式的范围。
如本文所使用的，术语“衬底”是指可以在其上添加后续的材料层的材料。衬底本身可以被图案化。被添加在衬底上的材料可以被图案化或者可以保持不被图案化。
术语“三维存储器”是指，在衬底的主表面上阵列布置，且沿垂直于衬底的方向延伸的存储单元晶体管串(在本文中被称为“存储单元串”，例如NAND存储单元串)，所形成的半导体器件。如本文所使用的，术语“垂直/垂直地”意味着标称上垂直于衬底的主表面(即横向表面)。
本公开一些实施例提供了一种三维存储器1000。请参阅图1，该三维存储器1000包括相互结合的第一半导体结构200和第二半导体结构300。需要说明的是，上述结合的方式可以有多种，本公开对此不做限制。
示例性的，上述结合的方式为混合键合，该混合键合例如可以同时包括金属-金属键合和电介质-电介质键合。
在一些示例中，请继续参阅图1，第一半导体结构200和第二半导体结构300中的一者包括阵列器件20，另一者包括外围器件30。
下面，以第一半导体结构200包括阵列器件20，第二半导体结构300包括外围器件30为例进行示意。请参阅图1，外围器件30位于阵列器件20的一侧，且外围器件30与阵列器件20电连接。
示例性的，请继续参阅图1，外围器件30包括基底301和外围电路层302。其中，外围电路层302位于基底301靠近阵列器件20的一侧，并且与阵列器件20电连接；外围电路层302被配置为控制和感测阵列器件20。
需要说明的是，上述外围电路层302的类型包括多种，可以根据实际需要进行选择。上述外围电路层302例如可以包括页缓冲器、解码器(例如，行解码器和列解码器)、读出放大器、驱动器(例如，字线驱动器)或者电路的任何有源(或无源)部件(例如，晶体管、二极管、电阻器和电容器等)。
上述外围电路层302例如可以包括多个晶体管。示例性的，多个晶体管中，至少一部分的晶体管形成在基底301中(例如，在基底301的顶表面下方)，和/或，直接形成在基底301上。
此外，上述外围电路层302还可以包括与高级逻辑工艺兼容的任何其他电路。示例性的，外围电路层302包括逻辑电路(例如，处理器和可编程逻辑器件)，和/或，存储电路(例如，静态随机存取存储器)。
本公开一些实施例提供了一种半导体结构100，该半导体结构100可以应用于上述三维存储器1000中，也即，该半导体结构100可以为上述第一半导体结构200和第二半导体结构300中包括阵列器件20的一者。当然，该半导体结构100也可以应用于其他的存储器中，本公开对此不做限制。
请参阅图1，该半导体结构100包括：衬底1和位于衬底1的一侧的存储堆叠结构2。
在一些示例中，衬底1为半导体衬底。
示例性的，衬底1为单晶硅衬底、单晶锗衬底、绝缘体上硅衬底或绝缘体上锗衬底等。
又示例性的，衬底1为P型掺杂的多晶硅衬底或N型掺杂的多晶硅衬底。在这种情况下，衬底1例如可以作为阵列共源极结构(Array CommonSource，ACS)。
再示例性的，衬底1为砷化镓衬底、磷化铟衬底或碳化硅衬底等。在此基础上，衬底1例如还可以包括高压P型阱区、高压N型阱区或深N阱等。
在另一些示例中，衬底1由非导电材料制成，该非导电材料例如可以包括玻璃、塑料或蓝宝石晶圆等。
在一些示例中，请参阅图1、图2和图6～图10，该存储堆叠结构2具有沿第一方向X设置的台阶区SS和核心阵列区C。
其中，请参阅图2，该存储堆叠结构2中位于核心阵列区C的部位中能够形成多个存储单元串A，以用于信息的存储。
示例性的，请参阅图2，多个存储单元串A均沿垂直于衬底1的方向Z贯穿存储堆叠结构2，且沿第一方向X和第二方向Y依次排列。
需要说明的是，本公开对台阶区SS和核心阵列区C的设置位置不做限制。
示例性的，请参阅图6～图10，核心阵列区C包括沿第一方向X设置的第一核心阵列区C1和第二核心阵列区C2；台阶区SS位于第一核心阵列区C1和第二核心阵列区C2之间。在这种情况下，三维存储器1000的驱动方式为中心驱动。
再示例性的，请参阅图1和图2，台阶区SS位于核心阵列区C的一侧或两侧。在这种情况下，三维存储器1000的驱动方式为字线端驱动。
在一些示例中，请参阅图1和图2，该存储堆叠结构2包括沿垂直于衬底1的方向Z交替堆叠的多个绝缘层21和多个栅极层22。
示例性的，请参阅图1，每个栅极层22包括：多个栅极线221以及依次包围在栅极线221外侧的包裹层222。其中，栅极线221例如可以作为字线，并沿第一方向X从核心阵列区C延伸至台阶区SS；包裹层222例如可以包括依次包围在栅极线221外侧的栅极电介质层和粘合层。
在此基础上，该存储堆叠结构2中位于台阶区SS的部位能够形成多个字线连接触点24，一个字线连接触点24与一个字线(例如，栅极线221)连接，并被配置为向字线(例如，栅极线221)传输控制信息，以实现信息在核心阵列区C中的读写。
示例性的，绝缘层21例如可以采用绝缘材料，该绝缘材料例如可以包括氧化硅、氮化硅和氮氧化硅中的至少一个；栅极层22例如可以采用导电材料，该导电材料例如可以包括钨、钴、铜、铝、掺杂多晶硅、掺杂单晶硅和硅化物中的至少一个。
需要说明的是，在存储堆叠结构2中，多个绝缘层21的厚度可以大致相同，也可以不相同；多个栅极层22的厚度可以大致相同，也可以不相同；可以根据实际需求进行选择。此外，存储堆叠结构2的堆叠层数决定了垂直于衬底1的方向Z上的存储单元的个数；该存储堆叠结构2的堆叠层数例如可以为32层、64层、96层、128层等，存储堆叠结构2的堆叠层数越多，集成度越高，也即存储单元的个数越多。具体可根据实际存储需求来设计存储堆叠结构2的堆叠层数及堆叠高度，本公开对此不做具体限制。
图3A为本公开一些实施例提供的另一种半导体结构100的结构图，图3B为图3A中A-A＇处的放大图，图4为本公开一些实施例提供的再一种半导体结构100的结构图。
在一些实施例中，请参阅图3A和图3B，该存储堆叠结构2分隔为多个存储块23。多个存储块23均沿第一方向X延伸，且沿第二方向Y依次排列。
其中，一个存储块23包括多个阶梯结构231，多个阶梯结构231均位于台阶区SS，且沿第一方向X依次排列。
在一些示例中，请参阅图4，多个阶梯结构231的高度不同。
需要说明的是，多个阶梯结构231上例如可以形成字线连接触点24，一个字线连接触点24与一个字线(例如，栅极线221)连接，且同一存储块23中的多个字线(例如，栅极线221)分别位于不同的栅极层22中。因此，在上述一些示例中，通过控制多个阶梯结构231的高度不同，能够使多个字线连接触点24在分别与位于不同栅极层的字线(例如，栅极线221)连接时更加方便。
在一些示例中，请继续参阅图4，多个阶梯结构231中的一个阶梯结构231包括多个台阶2311，多个台阶2311的高度沿第一方向X先降低后升高。
其中，在一个阶梯结构231中，多个台阶2311的高度变化例如可以是均匀的，或者也可以是不均匀的。
示例性的，在一个阶梯结构231中，任意两个相邻的台阶2311之间的高度差均大致相等，此时，多个台阶2311的高度变化则是均匀的。
再示例性的，请继续参阅图4，在一个阶梯结构231中，高度最小的台阶为第一台阶2311＇，位于该第一台阶2311＇的两侧，并且与该第一台阶2311＇相邻的两个台阶2311与该第一台阶2311＇的高度差不相等。在这种情况下，多个台阶2311的高度变化则是不均匀的。
需要说明的是，上述阶梯结构231的高度，例如可以是阶梯结构231远离衬底1的一侧表面到衬底1的垂直距离。同理，上述台阶2311的高度，例如可以是台阶2311远离衬底1的一侧表面到衬底1的垂直距离。
在一些示例中，请参阅图1，该半导体结构100还包括：停止层5和绝缘填充层6。其中，停止层5位于多个阶梯结构231远离衬底1的一侧表面上；绝缘填充层6覆盖停止层5。
需要说明的是，形成绝缘填充层6的方法例如可以为化学气相沉积(ChemicalVapor Deposition，CVD)工艺，等离子体增强化学气相沉积(Plasma Enhanced ChemicalVapor Deposition，PECVD)工艺、高密度等离子体化学气相沉积(High Density Plasma-Chemical Vapor Deposition，HDP-CVD)工艺、原子层沉积(Atomic Layer Deposition，ALD)工艺等。其中，绝缘填充层6的材料例如可以与绝缘层21的材料相同，该绝缘填充6的材料例如可以为氧化硅。此外，例如可以通过化学机械研磨(Chemical Mechanical Polish，CMP)工艺对绝缘填充层6远离衬底1的表面进行平坦化处理。
本公开发明人经初步研究发现，当多个阶梯结构231中的某个阶梯结构231的高度过小时，绝缘填充层6中位于该阶梯结构231上方的部位的厚度过大，使得绝缘填充层6中位于该阶梯结构231上方的部位的重力过大，也即，对该阶梯结构231所施加的压力过大，增大了该阶梯结构231发生形变的概率，从而降低了三维存储器1000的良率和可靠性。
基于此，在本公开一些实施例中，请参阅图3A、图3B和图4，该半导体结构100还包括：至少一个第一墙结构3和至少一个第二墙结构4。
其中，至少一个第一墙结构3和至少一个第二墙结构4均位于台阶区SS；第一墙结构3沿第一方向X延伸；第二墙结构4沿第二方向Y延伸，第二方向Y与第一方向X相交。
在上述一些实施例中，通过在台阶区SS中设置第一墙结构3和第二墙结构4，能够使第一墙结构3和第二墙结构4协助多个阶梯结构231对绝缘填充层6进行支撑，利用第一墙结构3和第二墙结构4分担了绝缘填充层6所施加的压力，避免了因绝缘填充层6对多个阶梯结构231施加的压力过大而导致的多个阶梯结构231发生形变的问题，从而提高了三维存储器1000的良率和可靠性。
在一些示例中，请继续参阅图3A、图3B和图4，第一墙结构3和第二墙结构4交叉设置。
在一些示例中，请继续参阅图3A、图3B和图4，第一方向X与第二方向Y垂直。
在一些实施例中，请继续参阅图3A、图3B和图4，多个阶梯结构231沿第二方向Y的一侧或两侧设置有第一墙结构3；相邻的两个阶梯结构231之间设置有第二墙结构4。
需要说明的是，多个阶梯结构231上例如可以形成字线连接触点24，一个字线连接触点24与一个字线(例如，栅极线221)连接。其中，一个字线连接触点24例如可以位于一个台阶2311上。
因此，在上述一些实施例中，通过限定第一墙结构3设置在多个阶梯结构231的一侧或两侧，以及第二墙结构4位于相邻的两个阶梯结构231之间，能够在保证第一墙结构3和第二墙结构4协助多个阶梯结构231对绝缘填充层6进行支撑的条件下，避免第一墙结构3和第二墙结构4对台阶2311上的字线连接触点24与字线(例如，栅极线221)的连接处造成影响。
在一些示例中，在半导体结构100包括停止层5和绝缘填充层6的情况下，绝缘填充层6填充在第一墙结构3、第二墙结构和阶梯结构231限定出的空腔内。
示例性的，请参阅图4，所有第一墙结构3的高度与所有第二墙结构4的高度均大致相等。
需要说明的是，上述第一墙结构3的高度例如可以是第一墙结构3远离衬底1的一侧表面到衬底1的垂直距离。同理，上述第二墙结构4的高度例如可以是第二墙结构4远离衬底1的一侧表面到衬底1的垂直距离。
在此基础上，本公开发明人经深入研究发现：一方面，由于可以在多个阶梯结构231远离衬底1的一侧表面上制作停止层5，而当多个阶梯结构231中的某个阶梯结构231的高度过小时，该阶梯结构231和与该阶梯结构231相邻的第二墙结构4之间的高度差过大，使得在该阶梯结构231的表面上制造停止层5时容易出现材料沉积而导致的显影问题，从而影响制作效果；另一方面，由于可以在绝缘填充层6远离衬底1的一侧表面通过化学机械研磨(CMP)工艺进行平坦化，此时该表面会同时受到第一墙结构3和第二墙结构4的阻隔，减小了进行化学机械研磨(CMP)工艺时的操作面积，从而增大了化学机械研磨(CMP)工艺的难度。
基于此，在本公开一些实施例中，请参阅图5，所有第二墙结构4中的至少一个第二墙结构4的高度小于第一墙结构3的高度。
在上述一些实施例中，通过降低至少一个第二墙结构4的高度，不仅能够在一定程度上减小第二墙结构4和与该第二墙结构4相邻的阶梯结构231之间的高度差，从而在一定程度上避免在该阶梯结构231的表面上制造停止层5时所出现的因材料沉积而导致的显影问题，以提高制作效果；而且还能够增大对绝缘填充层6进行化学机械研磨(CMP)工艺时的操作面积，从而降低了化学机械研磨(CMP)工艺的难度。
在一些示例中，请继续参阅图5，所有第二墙结构4的高度均小于第一墙结构3的高度。
在上述一些示例中，通过降低所有第二墙结构4的高度，不仅能够进一步地避免在该阶梯结构231的表面上制造停止层5时所出现的因材料沉积而导致的显影问题，以提高制作效果；而且还能够进一步地增大对绝缘填充层6进行化学机械研磨(CMP)工艺时的操作面积，从而降低化学机械研磨(CMP)工艺的难度。
在一些示例中，请继续参阅图5，所有第二墙结构4的高度均大于或等于第一墙结构3的高度的二分之一。
其中，上述第一墙结构3的高度例如可以是所有第一墙结构3中的任意一个第一墙结构3的高度。
需要说明的是，设置第二墙结构4的目的之一在于提高支撑效果，从而分担绝缘填充层6对多个阶梯结构231所施加的压力，然而，当第二墙结构4过小时，第二墙结构4则无法起到提高支撑效果以分担压力的作用。
因此，在上述一些示例中，通过控制所有第二墙结构4的高度均大于或等于第一墙结构3的高度的二分之一，能够在保证第二墙结构4协助多个阶梯结构231对绝缘填充层6进行支撑的条件下，避免在阶梯结构231表面上制造停止层5时所出现的因材料沉积而导致的显影问题，以及降低化学机械研磨(CMP)工艺的难度。
在一些示例中，请继续参阅图5，在多个阶梯结构231的高度不同的情况下，第二墙结构4的高度大于与该第二墙结构4相邻的阶梯结构231的最大高度。
需要说明的是，设置第二墙结构4的目的之一在于提高支撑效果，从而分担绝缘填充层6对多个阶梯结构231所施加的压力，然而，当第二墙结构4的高度小于或等于与该第二墙结构4相邻的阶梯结构231的最大高度时，第二墙结构4则无法起到提高支撑效果以分担压力的作用。
因此，在上述一些示例中，通过控制第二墙结构4的高度大于与该第二墙结构4相邻的阶梯结构231的最大高度，能够在保证第二墙结构4协助多个阶梯结构231对绝缘填充层6进行支撑条件下，避免在阶梯结构231表面上制造停止层5时所出现的因材料沉积而导致的显影问题，以及降低化学机械研磨(CMP)工艺的难度。
在一些示例中，绝缘填充层6覆盖停止层5和第二墙结构4。
在一些示例中，请参阅图11，半导体结构100的制备方法包括S100和S200。
S100、将多个牺牲层和多个绝缘层21交替并且重复地形成在衬底1上以形成叠层结构。
需要说明的是，牺牲层和绝缘层21例如可以通过化学气相沉积(CVD)工艺，等离子体增强化学气相沉积(PECVD)工艺、高密度等离子体化学气相沉积(HDP-CVD)工艺、原子层沉积(ALD)工艺或溅射工艺形成。
绝缘层21与牺牲层具有不同的蚀刻选择比，使牺牲层容易被后续的工艺中去除以形成牺牲间隙，该牺牲间隙中例如可以通过填充材料的方式形成栅极层22，以得到存储堆叠结构2。
其中，去除牺牲层的工艺例如可以为湿蚀刻工艺；牺牲层的材料例如可以为硅氮化物或多晶硅等；绝缘层21和牺牲层的堆叠层数例如可以根据所需要的栅极层22中栅极线221的数目来确定。
S200、在叠层结构的边缘形成台阶状结构，该台阶状结构可以通过向叠层结构的多个绝缘层21和多个牺牲层执行多次“修整-蚀刻(trim-etch)”循环工艺而形成。
需要说明的是，经过上述工艺处理后，台阶状结构对应的区域可被称为台阶区SS。
示例性的，第一墙结构3例如可以由在形成台阶状结构时完整保留的部分叠层结构经过去除牺牲层和形成栅极层22的步骤后所得。在这种情况下，该第一墙结构3中绝缘层21和栅极层22的堆叠层数和堆叠顺序例如可以可与存储堆叠结构2中绝缘层21和栅极层22的堆叠层数和堆叠顺序相同。
同理，第二墙结构4例如可以由在形成台阶状结构时完整保留的部分叠层结构经过去除牺牲层和形成栅极层22的步骤所得。在这种情况下，该第二墙结构4中绝缘层21和栅极层22的堆叠层数和堆叠顺序例如可以可与存储堆叠结构2中绝缘层21和栅极层22的堆叠层数和堆叠顺序相同。
在一些示例中，请参阅图5，所有第一墙结构3的高度大致相等。
在上述一些示例中，通过控制所有第一墙结构3的高度大致相等，能够简化第一墙结构3的制作工艺。
在一些实施例中，请参阅图3B和图6～图10，该半导体结构100还包括：多个栅极隔槽结构7。多个栅极隔槽结构7沿第二方向Y依次排列，且均沿第一方向X延伸。多个栅极隔槽结构7将存储堆叠结构2分隔为多个存储块23。
需要说明的是，在形成多个栅极隔槽结构7时，可以采用各向异性蚀刻的方法，该各向异性蚀刻例如可以包括干法蚀刻。其中，例如可以通过控制蚀刻的时间，使得蚀刻在衬底1的表面停止。
此外，在形成上述牺牲间隙时，例如可以利用栅极隔槽结构7作为蚀刻剂的通道，采用各向同性蚀刻的方法去除牺牲层，从而形成容纳栅极层22的空腔。该各向同性蚀刻例如可以包括选择性的湿法蚀刻或气相蚀刻。
在一些示例中，栅极隔槽结构7中通过填充以形成栅极分隔结构，该栅线分隔结构包括导电墙以及包围导电墙的绝缘层，导电墙靠近衬底1的一端与衬底1连接。其中，该导电墙例如可以为阵列共源极结构(Array CommonSource，ACS)，该阵列共源极结构例如可以包括沿远离且垂直于衬底1的方向Z依次层叠的多晶硅层和钨金属层，该阵列共源极靠近衬底1的一端例如可以通过衬底1引出为源极。
在一些示例中，请继续参阅图3B和图6～图10，多个栅极隔槽结构7包括至少一个第一栅极隔槽结构71和至少一个第二栅极隔槽结构72。
其中，第一栅极隔槽结构71贯穿台阶区SS和核心阵列区C；第二栅极隔槽结构72贯穿台阶区SS中除第一墙结构3所在的区域以外的区域和核心阵列区C。
需要说明的是，上述第一栅极隔槽结构71和上述第二栅极隔槽结构72均能够起到分隔作用。其中，对于第一栅极隔槽结构71和第二栅极隔槽结构72的贯穿区域的限制，与上述第一栅极隔槽结构71和第二栅极隔槽结构72在半导体结构100中的设置位置有关。例如，请参阅图6～图10，相对于第二栅极隔槽结构72，第一栅极隔槽结构71更靠近半导体结构的中间部位，因此，为了达到更好的分隔效果，第一栅极隔槽结构71需要贯穿整个台阶区SS和核心阵列区C，而第二栅极隔槽结构72则无需贯穿第一墙结构3和第二墙结构4两者所在的区域。
示例性的，请继续参阅图3B和图6～图10，相邻的两个第二栅极隔槽结构72之间具有至少一个第一栅极隔槽结构71。
例如，请参阅图6～图10，相邻的两个第二栅极隔槽结构72之间具有两个第一栅极隔槽结构71。
在一些示例中，请参阅图3B和图6～图10，该半导体结构100还包括：多个子栅极隔槽结构8。多个子栅极隔槽结构8沿第二方向Y依次排列，且均沿第一方向X延伸。
其中，一个存储块23中设置有至少一个子栅极隔槽结构8，子栅极隔槽结构8贯穿核心阵列区C，以将存储块231分隔为多个指状结构232。
在上述一些示例中，通过设置子栅极隔槽结构8，能够将存储块23分隔为多个指状结构232，从而提高操作效率。
示例性的，请继续参阅图3B和图6～图10，相邻的两个第二栅极隔槽结构72之间具有至少一个子栅极隔槽结构8。相邻的两个子栅极隔槽结构8之间具有至少一个第一栅极隔槽结构71。
例如，请参阅图6～图10，相邻的两个第二栅极隔槽结构72之间具有三个子栅极隔槽结构8；相邻的两个子栅极隔槽结构8之间具有一个第一栅极隔槽结构71。
在一些实施例中，请参阅图1、图2和图6～图10，该半导体结构100还包括：沿垂直于衬底1的方向贯穿存储堆叠结构2的多个沟道结构11，多个沟道结构11中的至少一部分位于核心阵列区C。
需要说明的是，一个沟道结构11例如可以一个构成存储单元串A。在这种情况下，三维存储器1000可以通过沟道结构11实现数据存储功能。
在一些示例中，请参阅图1和图2，沟道结构11从其侧壁接触栅极层，并构成存储单元；沟道结构11的远离衬底1的一端引出为漏极，并与位线连接；沟道结构11的靠近衬底1的一端通过衬底1引出为源极。
在一些示例中，请参阅图1，该沟道结构11包括：沟道孔111和依次形成在沟道孔111内的存储功能层112和沟道层113。
其中，存储功能层112例如可以包括：依次形成在沟道孔111内的阻挡介质层、电荷存储层和隧穿介质层。
示例性的，沟道孔111内例如可以依次层叠形成氧化物-氮化物-氧化物-多晶硅(Oxide-Nitride-Oxide-Poly，ONOP)结构。在这种情况下，阻挡介质层的材料例如可以为氧化硅，电荷存储层的材料例如可以为氮化硅，隧穿介质层的材料例如可以为氧化硅，沟道层113的材料例如可以为多晶硅。
在一些示例中，请参阅图12，上述沟道结构11的制备方法，包括S10～S20。
S10、在叠层结构中形成沟道孔111。
需要说明的是，沟道孔111例如可以采用干法蚀刻工艺或湿法蚀刻工艺在叠层结构中形成。
S20、在沟道孔111的内部依次形成阻挡介质层、电荷存储层、隧穿介质层和沟道层112，以形成沟道结构11；其中，阻挡介质层、电荷存储层、隧穿介质层构成存储功能层112。
需要说明的是，形成阻挡介质层、电荷存储层、隧穿介质层和沟道层112的方法例如可以采用化学气相沉积(CVD)工艺，等离子体增强化学气相沉积(PECVD)工艺、高密度等离子体化学气相沉积(HDP-CVD)工艺或原子层沉积(ALD)工艺等。
此外，需要说明的是，沟道结构11的形成例如可以在S200(也即，在叠层结构的边缘形成台阶状结构的步骤)之前进行，或者也可以在S200之后进行，本公开对此不做限制。
在一些实施例中，请参阅图1，该半导体结构100还包括：沿垂直于衬底1的方向贯穿存储堆叠结构2的多个虚拟沟道结构12，多个虚拟沟道结构12的至少一部分位于台阶区SS。
需要说明的是，虚拟沟道结构12例如可以不实际用作存储单元，而是起到例如支撑存储堆叠结构2的作用，以保证半导体结构100内部形成过程中的各个工序可以安全有效地进行。
在一些示例中，请继续参阅图1，该虚拟沟道结构12包括：虚拟沟道孔121和填充在虚拟沟道孔121内的绝缘材料122。其中，该绝缘材料122在去除牺牲层时不会被去除，因而该绝缘材料122能够支撑存储堆叠结构2，使得半导体结构100不易坍塌。
示例性的，绝缘材料122可以为氧化物，该氧化物例如可以为氧化硅。
在一些示例中，请参阅图13，上述虚拟沟道结构12的制备方法，包括S10＇～S20＇。
S10＇、在叠层结构中形成虚拟沟道孔121。
需要说明的是，虚拟沟道孔121例如可以采用干法蚀刻工艺或湿法蚀刻工艺在叠层结构中形成。
S20＇、在虚拟沟道孔121的内部填充绝缘材料122，以形成虚拟沟道结构12。
需要说明的是，虚拟沟道结构12的形成例如可以在S200(也即，在叠层结构的边缘形成台阶状结构的步骤)之前进行，或者也可以在S200之后进行，本公开对此不做限制。
在一些示例中，虚拟沟道结构12的尺寸与沟道结构11的尺寸大致相同。在这种情况下，虚拟沟道结构12与沟道结构11例如可以在相同的制程下形成。
在一些实施例中，请参阅图6～图10，该半导体结构100还包括：至少一个第一支撑结构9，和/或，至少一个第二支撑结构10。第一支撑结构9沿垂直于衬底1的方向贯穿第一墙结构3；第二支撑结构10沿垂直于衬底1的方向贯穿第二墙结构4。
在上述一些实施例中，通过在第一墙结构3(或第二墙结构4)中设置第一支撑结构9(或第二支撑结构10)，能够使第一墙结构3(或第二墙结构4)进一步协助多个阶梯结构231对绝缘填充层6进行支撑，更好地避免多个阶梯结构231出现形变，从而进一步地提高三维存储器1000的良率和可靠性。
在一些示例中，请继续参阅图6～图10，第一支撑结构9为虚拟沟道结构12或沟道结构11；第二支撑结构为虚拟沟道结构12或沟道结构11。
需要说明的是，上述第一支撑结构9为虚拟沟道结构12或沟道结构11，例如是指多个虚拟沟道结构12中的一部分或多个沟道结构11中的一部分构成了至少一个第一支撑结构9。同理，上述第二支撑结构10为虚拟沟道结构12或沟道结构11，例如是指多个虚拟沟道结构12中的一部分或多个沟道结构11中的一部分构成了至少一个第二支撑结构10。
示例性的，请参阅图6和图10，第一支撑结构9和第二支撑结构10均为虚拟沟道结构12。
这样设计，采用虚拟沟道结构12作为第一支撑结构9和第二支撑结构10，能够利用虚拟沟道结构12中填充的绝缘材料协助多个阶梯结构231对绝缘填充层6进行更好地支撑，进一步地避免多个阶梯结构231出现形变，从而进一步地提高三维存储器1000的良率和可靠性。在此情况下，第一支撑结构9和第二支撑结构10可以在制作多个虚拟沟道结构12的同时形成，简化了制作工艺。
再示例性的，请参阅图7，第一支撑结构9为虚拟沟道结构，第二支撑结构10为沟道结构。
又示例性的，请参阅图8，第一支撑结构9为沟道结构，第二支撑结构10为虚拟沟道结构。
又示例性的，请参阅图9，第一支撑结构9和第二支撑结构10均为沟道结构。
这样设计，由于沟道结构11中的存储功能层112和沟道层113相比于虚拟沟道结构12中的绝缘材料122更加坚硬，因此采用沟道结构11作为第一支撑结构9和/或第二支撑结构10中，能够进一步地协助多个阶梯结构231对绝缘填充层6进行支撑，进一步地避免多个阶梯结构231出现形变，从而进一步地提高三维存储器1000的良率和可靠性。在此情况下，第一支撑结构9和/或第二支撑结构10可以在制作多个沟道结构11的同时形成，简化了制作工艺。
在一些示例中，请参阅图10，该半导体结构100还包括：至少一个第三支撑结构13。该第三支撑结构13沿垂直于衬底1的方向贯穿存储堆叠结构2中位于台阶区SS的部位。
需要说明的是，上述第三支撑结构13为虚拟沟道结构12，例如是指多个虚拟沟道结构12中的一部分构成了至少一个第三支撑结构13。
在上述一些示例中，通过在存储堆叠结构2中位于台阶区SS的部位中设置第三支撑结构13，进一步地协助多个阶梯结构231对绝缘填充层6进行支撑，进一步地避免多个阶梯结构231出现形变，从而进一步地提高三维存储器1000的良率和可靠性。
示例性的，请继续参阅图10，第三支撑结构13为虚拟沟道结构12。
这样设计，第三支撑结构13可以在制作多个虚拟沟道结构12的同时形成，简化了制作工艺。
综上所述，本公开一些实施例提供的半导体结构100，通过设置第一支撑结构9、第二支撑结构10和第三支撑结构11中的至少一个，能够更好地协助多个阶梯结构231提对绝缘填充层5进行支撑，避免多个阶梯结构231出现形变，从而提高三维存储器1000的良率和可靠性。
在此基础上，将沟道结构11或虚拟沟道结构12作为第一支撑结构9，能够在制作沟道结构11或虚拟沟道结构12的同时形成第一支撑结构9，简化了制作工艺。同时，将沟道结构11或虚拟沟道结构12作为第二支撑结构10，能够在制作沟道结构11或虚拟沟道结构12的同时形成第二支撑结构10，这也简化了制作工艺。此外，将虚拟沟道结构12作为第三支撑结构13，能够在制作多个虚拟沟道结构12的同时形成第三支撑结构13，同样简化了制作工艺。
以上所述仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (15)

1.一种半导体结构，其特征在于，包括：
衬底；
位于所述衬底的一侧的存储堆叠结构，所述存储堆叠结构具有沿第一方向设置的台阶区和核心阵列区；
位于所述台阶区的至少一个第一墙结构，所述第一墙结构沿所述第一方向延伸；以及，
位于所述台阶区的至少一个第二墙结构，所述第二墙结构沿第二方向延伸，所述第二方向与所述第一方向相交；至少一个所述第二墙结构的高度小于所述第一墙结构的高度。
2.根据权利要求1所述的半导体结构，其特征在于，所有所述第二墙结构的高度均小于所述第一墙结构的高度。
3.根据权利要求2所述的半导体结构，其特征在于，所有所述第二墙结构的高度均大于或等于所述第一墙结构的高度的二分之一。
4.根据权利要求1所述的半导体结构，其特征在于，所有所述第一墙结构的高度相等。
5.根据权利要求1～4中任一项所述的半导体结构，其特征在于，所述存储堆叠结构包括多个存储块，所述多个存储块均沿所述第一方向延伸，且所述多个存储块沿所述第二方向依次排列；
其中，一个存储块包括多个阶梯结构，所述多个阶梯结构均位于所述台阶区，且沿所述第一方向依次排列；所述多个阶梯结构沿所述第二方向的一侧或两侧设置有所述第一墙结构；相邻的两个阶梯结构之间设置有所述第二墙结构。
6.根据权利要求5所述的半导体结构，其特征在于，所述多个阶梯结构的高度不同；所述第二墙结构的高度大于与该第二墙结构相邻的阶梯结构的最大高度。
7.根据权利要求5所述的半导体结构，其特征在于，所述多个阶梯结构中的一个阶梯结构包括多个台阶，所述多个台阶的高度沿所述第一方向先降低后升高。
8.根据权利要求5所述的半导体结构，其特征在于，还包括：
位于所述多个阶梯结构远离所述衬底的一侧表面上的停止层；和，
覆盖所述停止层和所述第二墙结构的绝缘填充层。
9.根据权利要求5所述的半导体结构，其特征在于，还包括：
多个栅极隔槽结构，沿所述第二方向依次排列，且均沿所述第一方向延伸；所述多个栅极隔槽结构将所述存储堆叠结构分隔为所述多个存储块；所述多个栅极隔槽结构包括至少一个第一栅极隔槽结构和至少一个第二栅极隔槽结构；
其中，所述第一栅极隔槽结构贯穿所述台阶区和所述核心阵列区；所述第二栅极隔槽结构贯穿所述台阶区中除所述第一墙结构所在的区域以外的区域和所述核心阵列区；相邻的两个所述第二栅极隔槽结构之间具有至少一个所述第一栅极隔槽结构。
10.根据权利要求9所述的半导体结构，其特征在于，还包括：
多个子栅极隔槽结构，沿所述第二方向依次排列，且均沿所述第一方向延伸；
其中，一个所述存储块中设置有至少一个子栅极隔槽结构，所述子栅极隔槽结构贯穿所述核心阵列区，以将所述存储块分隔为多个指状结构。
11.根据权利要求1～4中任一项所述的半导体结构，其特征在于，还包括：
至少一个第一支撑结构，所述第一支撑结构沿垂直于所述衬底的方向贯穿所述第一墙结构；和/或，
至少一个第二支撑结构，所述第二支撑结构沿垂直于所述衬底的方向贯穿所述第二墙结构。
12.根据权利要求11所述的半导体结构，其特征在于，所述第一支撑结构和所述第二支撑结构均为沟道结构。
13.根据权利要求12所述的半导体结构，其特征在于，所述沟道结构包括沟道孔和依次形成在所述沟道孔内的存储功能层和沟道层。
14.一种三维存储器，其特征在于，包括：
相互结合的第一半导体结构和第二半导体结构；
其中，所述第一半导体结构或所述第二半导体结构为如权利要求1～13中任一项所述的半导体结构。
15.根据权利要求14所述的三维存储器，其特征在于，所述第一半导体结构和所述第二半导体结构混合键合。
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