CN104952730A - 半导体结构及其形成方法 - Google Patents

Abstract

一种半导体结构及其形成方法，所述半导体结构的形成方法包括：提供基底；在所述基底表面形成凸起的栅极；在所述栅极的侧壁表面形成栅介质层；在所述栅介质层表面形成沟道层；在所述基底表面形成介质层；在所述栅极两侧的介质层内形成第一通孔，所述第一通孔与沟道层之间具有部分介质层；在所述第一通孔内形成背栅极。上述方法形成的半导体结构，具有较高的沟道长度的同时可以通过背栅极对沟道层施加电压，调整晶体管的阈值电压。

Description

半导体结构及其形成方法

技术领域

本发明涉及半导体技术领域，特别涉及一种半导体结构及其形成方法。

背景技术

随着半导体工艺技术的不断发展，工艺节点逐渐减小，后栅（gate-last）工艺得到了广泛应用，以获得理想的阈值电压，改善器件性能。但是当器件的特征尺寸进一步下降时，即使采用后栅工艺，常规的MOS场效应管的结构也已经无法满足器件性能的需求，例如环绕栅结构、鳍式结构等多栅场效应晶体管由于其沟道长度较大能够有效改善晶体管的短沟道效应，从而得到广泛的关注。

晶体管的阈值电压可以通过对沟道区域注入掺杂离子来进行调整，但是随着晶体管尺寸的不断缩小，掺杂离子的浓度越来越难控制，从而对晶体管的阈值电压的控制也更加困难。

一种较为可靠的方法就是通过对沟道区域施加偏压来实现对阈值电压的控制。平面的MOS晶体管可以通过对衬底加偏压来调整MOS晶体管的阈值电压，从而控制MOS晶体管的开启或关闭。然而多栅场效应晶体管很难在沟道区域施加偏压，例如，环绕栅结构的晶体管（请参考图1），栅极结构20完全包围中心的沟道区域10，所以很难对所述沟道区域10施加偏压；对于鳍式场效应晶体管（请参考图2），沟道区域位于鳍部40的表面，距离衬底30的距离较大，从而对衬底30施加偏压对沟道区域的影响较小，无法通过对衬底30施加偏压实现对鳍式场效应晶体管的阈值电压的控制。

如何形成可以对沟道区域施加偏压的多栅场效应晶体管是一个亟待解决的问题。

发明内容

本发明解决的问题是提供一种半导体结构及其形成方法，所述半导体结构的形成方法可以形成可以采用对沟道区施加偏压的多栅场效应晶体管。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底；在所述基底表面形成凸起的栅极；在所述栅极的侧壁表面形成栅介质层；在所述栅介质层表面形成沟道层；在所述基底表面形成介质层；在所述栅极两侧的介质层内形成第一通孔，所述第一通孔与沟道层之间具有部分介质层；在所述第一通孔内形成背栅极。

可选的，所述沟道层的厚度小于10nm。

可选的，所述沟道层的材料包括Si、SiGe、Ge、WSe₂或InGaZnO中的一种或几种。

可选的，所述栅极的形成方法包括：在所述基底表面形成栅极材料层；在所述栅极材料层表面形成图形化掩膜层；以所述图形化掩膜层为掩膜刻蚀所述栅极材料层，形成鳍部，所述鳍部作为栅极。

可选的，所述栅极材料层的材料包括Si、Ge、TaN、TiN、Ti、Ta、Al、W或WN中的一种或几种。

可选的，图形化掩膜层的材料包括氮化硅、氧化硅或碳化硅中的一种或几种。

可选的，所述介质层的材料包括氧化硅、碳氧化硅或氮氧化硅中的一种或几种。

可选的，所述第一通孔与沟道层之间的距离为2nm～10nm。

可选的，所述背栅极的材料包括Si、Ge、TaN、TiN、Ti、Ta、Al、W或WN中的一种或几种。、

可选的，还包括：在位于背栅极两侧的介质层内形成第二通孔，并且所述第二通孔的侧壁暴露出沟道层的部分表面；在所述第二通孔内形成与沟道层连接的源极和漏极。

可选的，所述源极和漏极的材料为掺杂有杂质离子的硅、锗、锗硅或碳化硅。

为解决上述问题，本发明的技术方案还提供一种采用上述方法形成的半导体结构，包括：基底；位于基底表面的栅极；位于栅极侧壁表面的栅介质层；位于栅介质层表面的沟道层；位于基底表面的介质层；位于栅极两侧的介质层内的背栅极，所述背栅极与沟道层之间具有部分介质层。

可选的，所述沟道层的厚度小于10nm。

可选的，所述沟道层的材料包括Si、SiGe、Ge、WSe₂或InGaZnO中的一种或几种。

可选的，所述栅极的材料包括Si、Ge、TaN、TiN、Ti、Ta、Al、W或WN中的一种或几种。

可选的，所述背栅极的材料包括Si、Ge、TaN、TiN、Ti、Ta、Al、W或WN中的一种或几种。

可选的，所述背栅极与沟道层之间的距离为2nm～10nm。

可选的，所述介质层的材料包括氧化硅、碳氧化硅或氮氧化硅中的一种或几种。

可选的，还包括：位于背栅极两侧的介质层内的源极和漏极，所述源极和漏极与沟道层连接。

可选的，所述源极和漏极的材料为掺杂有杂质离子的硅、锗、锗硅或碳化硅。

与现有技术相比，本发明的技术方案具有以下优点：

本发明的技术方案中，在基底上形成栅极之后，在栅极侧壁表面形成栅介质层和位于栅介质层表面的沟道层，然后在形成位于基底表面的介质层，在所述介质层内形成第一通孔，所述第一通孔与沟道层之间具有部分介质层；在所述第一通孔内形成背栅极。所述沟道层位于栅极的两侧，可以提高形成的晶体管的沟道长度，并且使所述沟道层位于栅极的外侧。由于第一通孔与沟道层之间具有部分介质层，所以，形成的背栅极与沟道层之间具有介质层隔离，可以避免晶体管的沟道层与背栅极之间产生漏电流而影响晶体管的性能。并且，在背栅极上施加的电压可以通过介质层耦合到沟道层上，对沟道层施加偏压，从而调整晶体管的阈值电压。

与现有技术相比，本发明的技术方案形成的晶体管既具有较高的沟道长度，能够实现多栅器件改善短沟道效应的效果，还可以通过对沟道施加偏压而对晶体管的阈值电压进行调整，与现有技术通过离子掺杂控制晶体管的阈值电压相比，本发明的技术方案对阈值电压的调整更为准确，使其更能满足电路的需求。

进一步的，所述沟道层的厚度小于10nm，所述沟道层的厚度较小，当晶体管工作的过程中，沟道层转变为耗尽层时，所述耗尽层的厚度也较小，从而所述耗尽层内能够捕获电荷的势阱或缺陷较少，由此可以降低所述沟道层对电荷的捕获能力，从而使得形成的晶体管具有较高的亚阈值斜率，可以提高晶体管的漏极电流。

进一步的，所述第一通孔与沟道层之间的距离为2nm～10nm，使得在所述第一通孔内形成的背栅极与沟道层之间的介质层的厚度为2nm～10nm。所述介质层的厚度足够隔离所述背栅极与沟道层，避免沟道层与背栅极之间产生漏电流，影响晶体管的性能；同时，所述介质层的厚度还可以能够将背栅极上的电压有效的耦合至所述沟道层上，如果所述介质层厚度过大，则所述背栅极与沟道层之间的距离过大，使得背栅极上的电压对沟道层的影响较弱，不能对阈值电压起到有效的调整作用。

附图说明

图1至图2是现有的晶体管的局部示意图；

图3至图20是本发明的半导体结构的形成过程的结构示意图。

具体实施方式

如背景技术中所述，现有技术形成的多栅结构的晶体管无法通过施加偏压调整晶体管的阈值电压。

本发明的实施例，在形成多栅结构的晶体管的同时，在沟道层另一侧形成背栅极，从而可以通过所述背栅极对沟道层施加偏压，从而调整晶体管的阈值电压。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

请参考图3，提供基底100，在所述基底100表面形成栅极材料层200。

所述基底100的材料包括硅、锗、锗化硅、砷化镓等半导体材料，所述半导体衬底100可以是体材料也可以是复合结构如绝缘体上硅。所述基底100还可以是玻璃或形成在半导体衬底上的介质层。本领域的技术人员可以根据基底100上形成的半导体器件选择所述半导体衬底100的类型，因此所述半导体衬底的类型不应限制本发明的保护范围。

本实施例中，所述基底100的材料为介质层。

所述栅极材料层200用于形成栅极。所述栅极材料层200的材料可以是半导体层材料也可以金属材料。所述栅极材料层200的材料包括Si、Ge、TaN、TiN、Ti、Ta、Al、W或WN中的一种或几种。

可以采用化学气相沉积工艺或溅射工艺形成所述栅极材料层200。

请参考图4，在所述栅极材料层200上形成图形化掩膜层300。

所述图形化掩膜层300定义出后续形成的栅极的尺寸和位置。所述图形化掩膜层300的材料包括氮化硅、氧化硅或碳化硅等掩膜材料中的一种或几种。

形成所述图形化掩膜层300的方法包括：在栅极材料层200上形成掩膜材料层之后，在所述掩膜材料层表面形成光刻胶层，对所述光刻胶层进行曝光后对掩膜材料层进行刻蚀，形成所述图形化掩膜层300，然后去除所述光刻胶层。

请参考图5，以所述图形化掩膜层300为掩膜，刻蚀所述栅极材料层200（请参考图4）形成栅极201。

可以采用干法刻蚀工艺刻蚀所述栅极材料层200至基底100的表面，形成栅极201。本实施例中，所述栅极201为长条形，所述栅极201的宽度可以为20nm～50nm。

请参考图6，为形成所述栅极201之后的俯视示意图。

本实施例中，在形成所述栅极201之后，保留所述栅极201顶部的图形化掩膜层300，作为所述栅极201顶部表面的保护层。

在本发明的其他实施例中，也可以在形成所述栅极201之后，去除所述图形化掩膜层300。

请参考图7，在所述栅极201的侧壁表面形成栅介质层401。

所述栅介质层401的材料包括氧化硅、氧化铪、氧化锆、硅氧化铪、硅氧化锆、氧铝化铪中的一种或几种。本实施例中，所述栅介质层401的材料为氧铝化铪。

本实施例中，所述栅介质层401的形成方法包括：在所述基底100表面以及栅极201和图形化掩膜层300的侧壁表面、图形化掩膜层300的顶部表面形成栅介质材料层；采用无掩膜刻蚀工艺刻蚀所述栅介质材料层，去除位于基底100表面和图形化掩膜层300表面的栅介质材料层，形成位于栅极201侧壁表面的栅介质层401，并且所述栅介质层401还覆盖图形化掩膜层300的侧壁表面。所述无掩膜刻蚀工艺为各向异性刻蚀工艺。

在本发明的其他实施例中，所述基底100采用的是半导体衬底，为了使得所述半导体衬底与后续形成的沟道层等结构隔离，在形成所述栅介质材料层之后，可以不对所述栅介质材料层进行刻蚀，直接将所述栅介质材料层作为栅介质层。

可以采用原子层沉积工艺或化学气相沉积工艺形成所述栅介质材料层，所述栅介质层401的厚度为1nm～10nm。

请参考图8，为形成所述栅介质层401之后的俯视示意图。

请参考图9，在所述栅介质层401表面形成沟道层402。

所述沟道层402的材料包括Si、SiGe、Ge、WSe₂或InGaZnO等半导体材料中的一种或几种。可以根据待形成的晶体管的类型，选择合适的沟道层402的材料，比如，当待形成的晶体管为NMOS晶体管时，所述沟道层402的材料可以是具有较高的电子迁移率的Si等材料；当待形成的晶体管为PMOS晶体管时，所述沟道层402的材料可以是具有较高空穴迁移率的Ge或SiGe等材料。

所述沟道层402的形成方法包括：在所述基底100表面、栅介质层401表面和图形化掩膜层300表面形成沟道材料层；采用无掩膜刻蚀工艺刻蚀所述沟道材料层，去除位于基底100表面以及图形化掩膜层300顶部表面的沟道材料层，形成位于栅介质层401表面的沟道层402。所述无掩膜刻蚀工艺为各向异性刻蚀工艺。

可以采用原子层沉积工艺、化学气象沉积工艺或溅射工艺形成所述沟道材料层。所述沟道层402的厚度小于10nm。所述沟道层402的厚度较小，在最终形成的晶体管工作的过程中，沟道层形成耗尽层时，所述耗尽层的厚度较小，从而所述耗尽层内能够捕获电荷的势阱或缺陷较少，从而可以降低所述耗尽层对电荷的捕获能力，从而使得形成的晶体管具有较高的亚阈值斜率，提高晶体管的漏极电流。

请参考图10，为形成所述沟道层402之后的俯视示意图。

所述栅介质层401和沟道层402覆盖栅极201（请参考图9）和图形化掩膜层300的侧壁表面，暴露出基底100的部分表面。

与现有的多栅结构的晶体管中栅极包围沟道层的结构相比，本实施例中，待形成的晶体管的沟道层位于栅极的两侧，同样能够提高晶体管的沟道长度。并且，由于栅极的尺寸一般较大，现有晶体管中，栅极包围沟道层，导致栅极的尺寸较大，占据较大的芯片面积，而本实施例中，只需要形成一个栅极，可以降低需要形成的栅极的尺寸，并且所述沟道层的尺寸也较小，可以降低晶体管的尺寸，从而提高晶体管的集成度。由于沟道层位于栅极两侧，所以后续容易形成对沟道层施加电压的背栅结构，从而较容易实现对沟道层的调制，进而实现对晶体管阈值电压的调整。

请参考图11，在所述基底100表面形成介质层301。

所述介质层301的材料包括氧化硅、碳氧化硅或碳化硅中的一种或几种。本实施例中，所述介质层301的材料为氧化硅。

所述介质层301的形成方法包括：在所述基底100表面形成介质材料，所述介质材料覆盖图形化掩膜层300的顶部表面，以所述图形化掩膜层300表面作为停止层，对所述介质材料进行平坦化处理，形成介质层301，所述介质层301的表面与图形化掩膜层301的表面齐平。

所述介质层301可以作为层间介质层，并且部分介质层301作为后续形成的背栅极与沟道层402之间的隔离结构。

请参考图12，为形成所述介质层301之后的俯视示意图。

请参考图13，在所述栅极301两侧的介质层301内形成第一通孔302，所述第一通孔302与沟道层301之间具有部分介质层301。

所述第一通孔302的深度可以小于或等于介质层301的厚度。本实施例中，所述第一通孔302的底部表面位于衬底100表面，在本发明的其他实施例中，所述第一通孔302的底部位于介质层301内。

本实施例中，所述第一通孔302的深度与介质层301的深度相同，从而使得后续在所述第一通孔302内形成的背栅极与沟道层402之间的对应面积提高，可以提高所述被栅极对沟道层402施加的偏压的作用效果。

所述第一通孔302的横截面可以是圆形、矩形、多边形等形状。本实施例中，所述第一通孔302的横截面形状为矩形。

所述第一通孔302与沟道层402之间具有部分介质层301，所述部分介质层301将后续在第一通孔302内形成的背栅极与沟道测过402电学隔离，避免沟道层与背栅极之间出现漏电流，并且，在所述背栅极上施加电压后，电场会穿过所述介质层301作用到沟道层402上，即背栅极上的电压可以通过所述介质层301耦合到所述沟道层402上，从而对晶体管的阈值电压进行调整。

所述第一通孔302与沟道层402之间的距离为2nm～10nm。

形成所述第一通孔302的方法包括：在基底上方形成覆盖介质层301、图形化掩膜层300、栅介质层401和沟道层402表面的具有开口的掩膜层，所述开口暴露出栅极201两侧的部分介质层的表面；采用各向异性刻蚀工艺，沿所述开口刻蚀介质层301，在所述介质层301内形成第一通孔302，然后去除所述掩膜层。

请参考图14，为形成所述第一通孔302（请参考图13）之后的俯视示意图。

所述第一通孔302暴露出部分基底100的表面，所述第一通孔302位于栅极201（请参考图13）的中部的两侧，正对晶体管的沟道区域的中心位置，后续在第一通孔302内形成的背栅极可以更好的控制晶体管的阈值电压。本实施例中，所述栅极201两侧的第一通孔302对称分布在栅极201两侧的介质层301内；在本发明的其他实施例中，也可以仅在栅极201一侧的介质层内形成第一通孔302。

所述图13为沿图14中割线AA’的剖面示意图。

请参考图15，在所述第一通孔302（请参考图13）内形成背栅极312。

所述背栅极312的材料包括Si、Ge、TaN、TiN、Ti、Ta、Al、W或WN中的一种或几种。所述背栅极312的材料可以与栅极201的材料相同或不同。

形成所述背栅极312的方法包括：在所述第一通孔302内沉积背栅极材料，所述背栅极材料填充满第一通孔302，并覆盖所述介质层301表面；以所述介质层301为停止层，对所述背栅极材料进行平坦化处理，去除位于介质层301表面的背栅极材料，形成填充满通孔302并且表面与介质层301表面齐平的背栅极312。

根据第一通孔302（请参考图13）的分布，可以在栅极201的一侧或两侧形成所述背栅极312。

本实施例中，在所述栅极201两侧的介质层301内均形成有所述背栅极312，可以对栅极201两侧的沟道层302均施加电压，从而提高对晶体管的阈值电压的调整效率。并且，所述背栅极312沿栅极201两侧对称分布，可以使所述基底100上的材料层的图形密度分布较为均匀，在形成背栅极312过程中，可以确保栅极201两侧的平坦化速率一致，避免由于平坦化速率不均匀对介质层表面造成损伤。

所述背栅极312与沟道层402相对的面积越大，对沟道层402的电场作用越强，从而对晶体管的阈值电压的调整效果越好。

请参考图16，为形成所述背栅极312之后的俯视示意图。

请参考图17，在位于背栅极312两侧的介质层301内形成第二通孔303，并且所述第二通孔303的侧壁暴露出部分沟道层402的表面。同时，请参考图18，为形成所述第二通孔303之后的俯视示意图，图17为沿图18中的割线BB’的剖面示意图。

位于栅极201一侧的第二通孔303沿平行于沟道层402的方向排列。并且，所述第二通孔303在栅极201两侧呈对称分布。所述第二通孔303的横截面可以是圆形、矩形、多边形等形状。本实施例中，所述第二通孔303的横截面形状为矩形。

所述第二通孔303的侧壁暴露出部分沟道层402的表面，从而使得后续在所述第二通孔303内形成的源极或漏极与沟道层402连接。在本发明的其他实施例中，部分第二通孔303位于所述沟道层402内，可以提高形成的源极、或漏极与沟道层402的接触面，从而降低所述源极、漏极与沟道层402之间的接触电阻。

所述第二通孔303的深度可以小于或者等于所述介质层301的厚度。本实施例中，所述第二通孔303的深度与介质层301的厚度相同，从而使第二通孔303的底部位于基底100表面，从而使得第二通孔303暴露出更多的沟道层402的表面，从而进一步提高后续在第二通孔303内形成的源极、漏极与沟道层402的接触面积，降低源极、漏极与沟道层402之间的接触电阻。

请参考图19和图20，在所述第二通孔303（请参考图17）内形成分别位于背栅极312（请参考18）两侧的源极313a和漏极313b。（图中仅有313）图18为形成所述源极313a和漏极313b之后的俯视示意图，图19为沿图20中割线CC’的剖面示意图。

所述源极303a和漏极303b的材料为掺杂有杂质离子的硅、锗、锗硅或碳化硅等半导体材料。所述杂质离子的类型与待形成晶体管的类型相同，本实施例中，所述待形成的晶体管的类型为NMOS晶体管，所述杂质离子包括P、As或Sb中的一种或几种。在本发明的其他实施例中，所述待形成的晶体管为PMOS晶体管，所述杂质离子包括B、Ga或In中的一种或几种。

由于所述第二通孔303（请参考图17）暴露出所述沟道层402的部分表面，所以在所述第二通孔303内形成的源极303a和漏极303b与沟道层402连接，为晶体管提供载流子。

所述源极303a和漏极303b的形成方法包括：在所述第二通孔303内填充源漏极材料，所述源漏极材料填充满第二通孔303，并覆盖介质层301、图形化掩膜层300以及背栅极312；以所述介质层301作为停止层，对所述源漏极材料进行平坦化处理，形成源极313a和漏极313b，使所述源极313a和漏极313b的表面与介质层301表面齐平。

本实施例中，在形成所述背栅极312之后，再形成所述源极313a和漏极313b，在本发明的其他实施例中，也可以在形成所述源极313a和漏极313b之后再形成所述背栅极312。

本发明的其他所述例中，在形成所述介质层301之后，可以在所述介质层301表面再形成一基底，然后再在所述基底表面采用上述方法形成栅极、栅介质层、沟道层等，多次循环形成若干堆叠结构，然后形成贯穿若干介质层和基底的背栅极、源极和漏极，形成若干堆叠的晶体管，从而可以提高晶体管的集成度。

本发明的实施例中，还提供一种采用上述方法形成的半导体结构。

请参考图15、19和20，图20为所述半导体结构的俯视示意图，图15为沿图20中割线DD’的剖面示意图，图19为沿图18中割线CC’的剖面示意图。

所述半导体结构包括：基底100；位于基底100表面的栅极201；位于栅极201侧壁表面的栅介质层401；位于栅介质层401表面的沟道层402；位于基底100表面的介质层301；位于栅极201两侧的介质层301内的背栅极312，所述背栅极312与沟道层402之间具有部分介质层301。

所述沟道层402的厚度小于10nm，所述沟道层402的材料包括Si、SiGe、Ge、WSe₂或InGaZnO中的一种或几种。

所述栅极201的材料包括Si、Ge、TaN、TiN、Ti、Ta、Al、W或WN中的一种或几种。

所述背栅极312的材料包括Si、Ge、TaN、TiN、Ti、Ta、Al、W或WN中的一种或几种。

所述背栅极312与沟道层402之间的距离为2nm～10nm。

所述介质层301的材料包括氧化硅、碳氧化硅或氮氧化硅中的一种或几种。

本实施例中，所述半导体结构还包括位于背栅极312两侧的介质层301内的源极313a和漏极313b，所述源极313a和漏极313b与沟道层402连接。所述源极313a和漏极313b的材料为掺杂有杂质离子的硅、锗、锗硅或碳化硅等半导体材料。所述杂质离子可以是N型或P型离子。

所述半导体结构中栅极201两侧具有沟道层，可以提高形成的晶体管的沟道长度，改善晶体管的短沟道效应。并且，可以通过背栅极312对栅极201两侧的沟道层402施加偏压，从而调整晶体管的阈值电压。所述沟道层402的厚度较小，对电荷的捕获作用较小，所以具有较高的载流子迁移率，从而能够有效提高晶体管的性能。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：

提供基底；

在所述基底表面形成凸起的栅极；

在所述栅极的侧壁表面形成栅介质层；

在所述栅介质层表面形成沟道层；

在所述基底表面形成介质层；

在所述栅极两侧的介质层内形成第一通孔，所述第一通孔与沟道层之间具有部分介质层；

在所述第一通孔内形成背栅极。

2.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述沟道层的厚度小于10nm。

3.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述沟道层的材料包括Si、SiGe、Ge、WSe₂或InGaZnO中的一种或几种。

4.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述栅极的形成方法包括：在所述基底表面形成栅极材料层；在所述栅极材料层表面形成图形化掩膜层；以所述图形化掩膜层为掩膜刻蚀所述栅极材料层，形成栅极。

5.根据权利要求4所述的半导体结构的形成方法，其特征在于，所述栅极材料层的材料包括Si、Ge、TaN、TiN、Ti、Ta、Al、W或WN中的一种或几种。

6.根据权利要求4所述的半导体结构的形成方法，其特征在于，图形化掩膜层的材料包括氮化硅、氧化硅或碳化硅中的一种或几种。

7.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述介质层的材料包括氧化硅、碳氧化硅或氮氧化硅中的一种或几种。

8.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第一通孔与沟道层之间的距离为2nm～10nm。

9.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述背栅极的材料包括Si、Ge、TaN、TiN、Ti、Ta、Al、W或WN中的一种或几种。

10.根据权利要求1所述的半导体结构的形成方法，其特征在于，还包括：在位于背栅极两侧的介质层内形成第二通孔，并且所述第二通孔的侧壁暴露出沟道层的部分表面；在所述第二通孔内形成与沟道层连接的源极和漏极。

11.根据权利要求10所述的半导体结构的形成方法，其特征在于，所述源极和漏极的材料为掺杂有杂质离子的硅、锗、锗硅或碳化硅。

12.一种半导体结构，其特征在于，包括：

基底；

位于基底表面的栅极；

位于栅极侧壁表面的栅介质层；

位于栅介质层表面的沟道层；

位于基底表面的介质层；

位于栅极两侧的介质层内的背栅极，所述背栅极与沟道层之间具有部分介质层。

13.根据权利要求12所述的半导体结构，其特征在于，所述沟道层的厚度小于10nm。

14.根据权利要求12所述的半导体结构，其特征在于，所述沟道层的材料包括Si、SiGe、Ge、WSe₂或InGaZnO中的一种或几种。

15.根据权利要求12所述的半导体结构，其特征在于，所述栅极的材料包括Si、Ge、TaN、TiN、Ti、Ta、Al、W或WN中的一种或几种。

16.根据权利要求12所述的半导体结构，其特征在于，所述背栅极的材料包括Si、Ge、TaN、TiN、Ti、Ta、Al、W或WN中的一种或几种。

17.根据权利要求12所述的半导体结构，其特征在于，所述背栅极与沟道层之间的距离为2nm～10nm。

18.根据权利要求12所述的半导体结构，其特征在于，所述介质层的材料包括氧化硅、碳氧化硅或氮氧化硅中的一种或几种。

19.根据权利要求12所述的半导体结构，其特征在于，还包括：位于背栅极两侧的介质层内的源极和漏极，所述源极和漏极与沟道层连接。

20.根据权利要求19所述的半导体结构，其特征在于，所述源极和漏极的材料为掺杂有杂质离子的硅、锗、锗硅或碳化硅。