CN1501476A - 填补复晶硅细缝的方法 - Google Patents
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Abstract
一种填补复晶硅细缝的方法，包括以下步骤：提供具有一沟槽的半导体基底或绝缘层，此沟槽内填有具有细缝的第一复晶硅层；蚀刻第一复晶硅层，使得露出细缝；形成第二复晶硅层，以填入细缝的上部内，而封住细缝。具有使得细缝不会露出，避免可靠度较差的功效。
Description
技术领域
本发明有关于一种填补复晶硅细缝的方法，特别有关于一种在沟槽电容制程中，填补复晶硅细缝的方法。
背景技术
随着动态随机存取记忆体(DRAM；dynamic random access memory)的密度持续地增加，必须减少记忆单元(memory cell)的尺寸，同时，又必须维持足够量的储存电容，以正常地操作DRAM。因此，近年来，沟槽电容(trenchcapacitor)已广泛地使用于DRAM中。沟槽电容包括在基底内的一沟槽，沟槽内填有n+掺杂的复晶硅，以作为电容器的一个电极板。以n+杂质扩散入沟槽底部周围的基底处，而形成另一电极板，称作埋入电极板(buried plate)。在两电极板之间有一介电层，如此构成沟槽电容。
参阅图1-图3所示，为传统上设计准则(design rule)较大(例如0.25μm左右)的沟槽电容的制造方法。
参阅图1所示，利用热氧化法形成一垫氧化层112于一半导体基底100上。然后，利用化学气相沉积法，形成一氮化硅层114。然后，再利用化学气相沉积法形成一BSG层(硼硅玻璃层)(未显示)。接着，利用微影程序和蚀刻技术，形成图案化的垫氧化层112、氮化硅层114和BSG层，再以图案化的BSG层为罩幕，向下蚀刻去除未被BSG层所覆盖的半导体基底100，形成一具特定深度的沟槽116，例如，深度为6～8μm。
参阅图2所示，在半导体基底100的表面上和沟槽116的内壁上，形成一氮化硅层200，再形成一复晶硅层300，以填入沟槽116中。由于沟槽116宽度的限制，因此复晶硅层300无法进入沟槽116的底部，而会在距基底100表面h1(通常为3μm左右)的深度以下的部分产生一细缝400。至此，半导体基底100、氮化硅层200和复晶硅层300共同构成了沟槽电容。
参阅图3所示，回蚀刻复晶硅层300至一既定深度，再以湿蚀刻法除去氮化硅层200，使得沟槽116内留下复晶硅层320和氮化硅层220，其与基底100表面的深度距离为H(通常控制在1.5μm左右)。沟槽内没有复晶硅220的部分称作上部I，有复晶硅220的部分称作下部II。下部II即为沟槽电容，而在上部I处有基底100露出，以将沟槽电容与外部导线接触。由于细缝400的位置较深，h1远大于H，因此细缝400不会露出，不致于对可靠度(reliability)有影响。
然而，当设计准则较小时，例如，设计准则在sub half-quarter(0.125μm以下)的元件，则会有不同的情况。
图4-图6显示传统上设计准则较小(例如在0.125μm以下)的沟槽电容的制造方法。
参阅图4所示，利用热氧化法形成一垫氧化层112于一半导体基底100上。然后，利用化学气相沉积法，形成一氮化硅层114。然后，再利用化学气相沉积法形成一BSG层(硼硅玻璃层)(未显示)。接着，利用微影程序和蚀刻技术，形成图案化的垫氧化层112、氮化硅层114和BSG层，再以图案化的BSG层为罩幕，向下蚀刻去除未被BSG层所覆盖的半导体基底100，形成一具特定深度的沟槽120，例如，深度为6-8μm。
参阅图5所示，在半导体基底100的表面上和沟槽120的内壁上，形成一氮化硅层250，再形成一复晶硅层350，以填入沟槽120中。比较图2和图5，在图5中，由于沟槽120的宽度较沟槽116小，因此，复晶硅层350更不容易到达沟槽120的底部，封口位置相当高，而会在距基底100表面h2(h2＜h1，h2通常小于1.5μm左右＝的深度之下的部分产生一细缝450。至此，半导体基底100、氮化硅层250和复晶硅层350共同构成了沟槽电容。
参阅图6所示，回蚀刻复晶硅层350至一既定深度。为了沟槽120的上半部可与外部导线接触的考虑，复晶硅层350需蚀刻至距离基底100表面深度H(通常控制在1.5μm左右)的位置。由于H＞h2，因此，蚀刻复晶硅层350后，会使得细缝450露出。然后，以湿蚀刻法除去氮化硅层250。如此，沟槽120内留下复晶硅层380和氮化硅层280。由于细缝450露出，而会有可靠度较差的问题。
发明内容
本发明的目的是提供一种填补复晶硅细缝的方法，克服现有技术的缺陷，使得细缝不会露出，达到避免可靠度较差的目的。
本发明的目的是这样实现的：一种填补复晶硅细缝的方法，其特征是：它包括如下步骤：
(1)提供具有一沟槽的半导体基底或绝缘层，该沟槽内填有具有细缝的第一复晶硅层；
(2)蚀刻该第一复晶硅层，使得露出该细缝；
(3)形成第二复晶硅层，以填入该细缝的上部内，而封住该细缝。
蚀刻该第一复晶硅层是以干蚀刻法进行。形成该第二复晶硅层，以填入该细缝内的方法包括：以化学气相沉积法在整个半导体基底或绝缘层上形成第二复晶硅层，使得该第二复晶硅层形成在半导体基底或绝缘层的表面上和沟槽的内壁上，并填入该细缝的上部内；以及以干蚀刻法除去在半导体基底或绝缘层的表面上和沟槽的内壁上的第二复晶硅层，而留下在该细缝的上部内的第二复晶硅层。
该沟槽是位于半导体基底内或是位于该硅基底内。该沟槽的内壁上设有一介电层，该介电层的侧壁上设有该第一复晶硅层，以填于该沟槽内。该介电层为氮化硅。
形成该第二复晶硅层，以填入该细缝内的方法包括：以化学气相沉积法在整个半导体基底上形成第二复晶硅层，使得该第二复晶硅层形成在半导体基底的表面上和沟槽内介电层的侧壁上，并填入该细缝的上部内；以及以干蚀刻法除去在半导体基底的表面上和介电层的侧壁上的第二复晶硅层，而留下在该细缝的上部内的第二复晶硅层。
本发明的方法更包括除去在沟槽的内壁上所露出的介电层。除去该介电层是以湿蚀刻法进行。
本发明的方法还包括在沟槽内的第一和第二复晶硅层上形成第三复晶硅层。该沟槽是位于该绝缘层内。该绝缘层为氧化硅。该沟槽为一接触窗。
下面结合较佳实施例和附图进一步说明。
附图说明
图1-图3是传统上设计准则较大的沟槽电容的制程的剖面示意图。
图4-图6是传统上设计准则较小的沟槽电容的制程的剖面示意图。
图7-图13是本发明实施例1填补位于半导体基底内的沟槽内的复晶硅细缝的方法的剖面示意图。
图14-图17是本发明实施例2填补位于绝缘层内的沟槽内的复晶硅细缝的方法的剖面示意图。
具体实施方式
实施例1
参阅图7-图13所示，本发明实施例1的填补复晶硅细缝的方法的剖面示意图。此实施例是填补半导体基底内的沟槽内的复晶硅细缝。
参阅图7所示，在一半导体基底10内形成一沟槽16。半导体基底10例如可为硅基底，例如，利用热氧化法形成一垫氧化层12于基底10上。然后，利用化学气相沉积法，形成一氮化硅层14。然后，再利用化学气相沉积法形成一BSG层(未显示)。接着，利用微影程序和蚀刻技术，形成图案化的垫氧化层12、氮化硅层14和BSG层，再以图案化的BSG层为罩幕，向下蚀刻去除未被BSG层所覆盖的半导体基底10，形成一具有既定深度的沟槽16。例如，利用非等向电浆蚀刻法，并且使用溴化氢(HBr)、氟化氮(NF3)、氧气(O2)与氦气为反应气体，以BSG层为罩幕，蚀刻半导体基底10，以形成一深度大约6-8μm的沟槽16。然后，除去BSG层。
参阅图8所示，在沟槽16的内壁上和基底10的表面上形成一介电层20，此介电层20可为以化学气相沉积法而形成的氮化硅。然后，在介电层20上形成第一复晶硅层31，以填入沟槽16内。例如，使用低压化学气相沉积法(LPCVD；lowpressure chemical vapor deposition)和临场掺杂法(in-situ doping)，而形成掺杂的第一复晶硅层31。对于设计准则较小的元件而言(例如0.125μm以下)，由于开口16的宽度很小，第一复晶硅层31很难进入沟槽16内，在很高的位置上就会封口，第一复晶硅层31无法进入沟槽的底部，而会在距基底10表面h2(通常小于1.5μm左右)的深度之下的部分产生一细缝40。至此，半导体基底10、介电层20和第一复晶硅层31共同构成了沟槽电容。
参阅图9所示，回蚀刻第一复晶硅层31至一既定深度。为了沟槽上半部可与外部导线接触的考量，第一复晶硅层31需蚀刻至距离基底10表面深度H(通常控制1.5μm左右)的位置。回蚀刻第一复晶硅层31可使用干蚀刻法，具体而言，可使用复晶硅对于氧化硅或氮化硅有高选择性的含氟气体电浆，例如SF6/CF4/O2。由于H＞h2，因此，蚀刻第一复晶硅层31后，会使得细缝40露出。如此，沟槽16内留下第一复晶硅层31a。
为了防止因细缝40露出，而造成的可靠度较差的问题，本发明接下来进行填补第一复晶硅31a内的细缝40的步骤。
参阅图10所示，形成第二复晶硅层，以填入细缝40的上部内，而封住细缝40。例如，使用低压化学气相沉积法(LPCVD)和临场掺杂法(in-situ doping)，而在整个半导体基底10上形成掺杂的第二复晶硅层32，以在半导体基底10的表面上和沟槽16的内壁上形成掺杂的第二复晶硅层32，使其填入细缝40的上部内，而封住细缝40。
参阅图11所示，回蚀刻第一复晶硅层32，以除去在半导体基底10的表面上和沟槽16的内壁上的第二复晶硅层，仅留下在细缝40上部内的第二复晶硅层，标示为32a。回蚀刻第二复晶硅层32可使用干蚀刻法，具体而言，可使用复晶硅对于氧化硅或氮化硅有高选择性的含氟气体电浆，例如SF6/CF4/O2。
参阅图12所示，除去沟槽16的内壁上所露出的介电层20，例如，使用H3PO4的湿蚀刻法。在沟槽内留下的介电层，标示为20a。
参阅图13所示，可依据需要，在整个半导体基底10的表面，利用低压化学气相沉积法，形成第三复晶硅层。然后，利用含氟气体的电浆进行回蚀刻，而在沟槽内的第一复晶硅层31a和第二复晶硅层32a上形成第三复晶硅层33。如此，可利用第三复晶硅层33的厚度，来调整沟槽内所需复晶硅层的总深度。之后，再进行后续的导线连接时，由于没有复晶硅细缝露出，因此不会有可靠度较差的问题。
实施例2
参阅图14-图17所示，为本发明实施例2的填补复晶硅细缝的方法的剖面示意图。此实施例是填补绝缘层内的沟槽内的复晶硅细缝。
参阅图14所示，在一导电层50上有一绝缘层60。为了使导电层50与其它的导电层接触，通常会在绝缘层60内形成一沟槽(接触窗)，再于沟槽内填入导电物质。利用微影制程和蚀刻法，在绝缘层60内形成一沟槽62。然后，在整个绝缘层60表面上形成第一复晶硅层72，以填入沟槽62内。对于设计准则较小的元件而言(例如0.125μm以下)，由于沟槽62的宽度很小，第一复晶硅层72很难进入沟槽62内，在很高的位置上就会封口，第一复晶硅层72无法进入沟槽的底部，而会在沟槽62底部产生一细缝80。
参阅图15所示，回蚀刻第一复晶硅层72至一既定深度，而露出细缝80。沟槽62内所留下的第一复晶硅层标示为72a。
为了防止因细缝80露出，而造成的可靠度较差的问题，本发明接下来进行填补第一复晶硅72a内的细缝80的步骤。
参阅图16所示，形成第二复晶硅层，以填入细缝80的上部内，而封住细缝80。例如，以化学气相沉积法，在整个绝缘层60上形成第二复晶硅层74，以在绝缘层60的表面上和沟槽62的内壁上形成第二复晶硅层74，使其填入细缝80的上部内，而封住细缝80。
参阅图17所示，回蚀刻第二复晶硅层74，以除去在绝缘层60的表面上和沟槽62的内壁上的第二复晶硅层，仅留下在细缝80上部内的第二复晶硅层，标示为74a。回蚀刻第二复晶硅层74，可使用干蚀刻法，具体而言，可使用复晶硅对于氧化硅或氮化硅有高选择性的含氟气体电浆，例如SF6/CF4/O2。接下来，可依需要利用再形成导电层(未显示)，如钨金属或复晶硅，填入沟槽62内，作为连接用。
综合上述，本发明可填补半导体基底内的沟槽内的复晶硅细缝，也可填补绝缘层内的沟槽内的复晶硅细缝，可避免因复晶硅细缝所造成的可靠度较差的问题。
虽然本发明已以较佳实施例揭露如上，然其并非用以限制本发明，任何熟习此项技艺者，在不脱离本发明的精神和范围内，所做更动与润饰，都属于本发明的保护范围之内。
Claims (14)
1、一种填补复晶硅细缝的方法，其特征是：它包括如下步骤：
(1)提供具有一沟槽的半导体基底或绝缘层，该沟槽内填有具有细缝的第一复晶硅层；
(2)蚀刻该第一复晶硅层，使得露出该细缝；
(3)形成第二复晶硅层，以填入该细缝的上部内，而封住该细缝。
2、根据权利要求1所述的填补复晶硅细缝的方法，其特征是：蚀刻该第一复晶硅层是以干蚀刻法进行。
3、根据权利要求1所述的填补复晶硅细缝的方法，其特征是：形成该第二复晶硅层，以填入该细缝内的方法包括：
以化学气相沉积法在整个半导体基底或绝缘层上形成第二复晶硅层，使得该第二复晶硅层形成在半导体基底或绝缘层的表面上和沟槽的内壁上，并填入该细缝的上部内；以及以干蚀刻法除去在半导体基底或绝缘层的表面上和沟槽的内壁上的第二复晶硅层，而留下在该细缝的上部内的第二复晶硅层。
4、根据权利要求1所述的填补复晶硅细缝的方法，其特征是：该沟槽是位于半导体基底内。
5、根据权利要求1所述的填补复晶硅细缝的方法，其特征是：该沟槽是位于该硅基底内。
6、根据权利要求1所述的填补复晶硅细缝的方法，其特征是：该沟槽的内壁上设有一介电层，该介电层的侧壁上设有该第一复晶硅层，以填于该沟槽内。
7、根据权利要求6所述的填补复晶硅细缝的方法，其特征是：该介电层为氮化硅。
8、根据权利要求6所述的填补复晶硅细缝的方法，其特征是：形成该第二复晶硅层，以填入该细缝内的方法包括：
以化学气相沉积法在整个半导体基底上形成第二复晶硅层，使得该第二复晶硅层形成在半导体基底的表面上和沟槽内介电层的侧壁上，并填入该细缝的上部内；以及以干蚀刻法除去在半导体基底的表面上和介电层的侧壁上的第二复晶硅层，而留下在该细缝的上部内的第二复晶硅层。
9、根据权利要求8所述的填补复晶硅细缝的方法，其特征是：它更包括除去在沟槽的内壁上所露出的介电层。
10、根据权利要求9所述的填补复晶硅细缝的方法，其特征是：除去该介电层是以湿蚀刻法进行。
11、根据权利要求10所述的填补复晶硅细缝的方法，其特征是：它还包括在沟槽内的第一和第二复晶硅层上形成第三复晶硅层。
12、根据权利要求1所述的填补复晶硅细缝的方法，其特征是：该沟槽是位于该绝缘层内。
13、根据权利要求12所述的填补复晶硅细缝的方法，其特征是：该绝缘层为氧化硅。
14、根据权利要求1所述的填补复晶硅细缝的方法，其特征是：该沟槽为一接触窗。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 02149285 CN1277304C (zh) | 2002-11-12 | 2002-11-12 | 填补多晶硅细缝的方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1501476A true CN1501476A (zh) | 2004-06-02 |
| CN1277304C CN1277304C (zh) | 2006-09-27 |
Family
ID=34233580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN 02149285 Expired - Lifetime CN1277304C (zh) | 2002-11-12 | 2002-11-12 | 填补多晶硅细缝的方法 |
Country Status (1)
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|---|---|
| CN (1) | CN1277304C (zh) |
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| PB01 | Publication | ||
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