CN105702730B - 具有双功函数栅极结构的半导体器件 - Google Patents

具有双功函数栅极结构的半导体器件 Download PDF

Info

Publication number
CN105702730B
CN105702730B CN201510557163.4A CN201510557163A CN105702730B CN 105702730 B CN105702730 B CN 105702730B CN 201510557163 A CN201510557163 A CN 201510557163A CN 105702730 B CN105702730 B CN 105702730B
Authority
CN
China
Prior art keywords
work function
function liner
low
electrode
trench
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201510557163.4A
Other languages
English (en)
Other versions
CN105702730A (zh
Inventor
吴泰京
李振烈
金银贞
金东洙
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Priority to CN202010557833.3A priority Critical patent/CN111668298B/zh
Publication of CN105702730A publication Critical patent/CN105702730A/zh
Application granted granted Critical
Publication of CN105702730B publication Critical patent/CN105702730B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28088—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a composite, e.g. TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Manufacturing & Machinery (AREA)
  • Materials Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种半导体器件，包括：衬底，沟槽形成在衬底中；第一杂质区和第二杂质区，形成在衬底中，通过沟槽彼此分开；栅电极，形成为填充沟槽的下部；以及覆盖层，形成在栅电极之上以填充沟槽的上部。栅电极包括：第一功函数内衬，形成在沟槽的下部的底表面和侧壁之上，与第一杂质区和第二杂质区不重叠，且包括含铝金属氮化物；以及第二功函数内衬，形成在沟槽的下部的在第一功函数内衬之上的侧壁之上，与第一杂质区和第二杂质区重叠，且包括含硅非金属材料。

Description

具有双功函数栅极结构的半导体器件
相关申请的交叉引用
本申请要求于2014年12月16日提交的第10-2014-0181554号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用整体合并于此。
技术领域
本发明的示例性实施例涉及一种半导体器件，更具体地，涉及具有双功函数栅极结构的半导体器件、用于制备其的方法、具有其的存储单元以及具有其的电子设备。
背景技术
由于半导体器件高度集成，故非平面晶体管中的栅极诱导漏极泄漏(GIDL)特性对半导体器件的性能产生重要的影响。
发明内容
各种实施例涉及一种半导体器件及用于制备其的方法，该半导体器件能够改善栅极诱导漏极泄漏(GIDL)电流以及电流驱动能力。
此外，各种实施例涉及一种能够改善刷新特性的存储单元。
此外，各种实施例涉及一种具有改善的性能的电子设备。
在实施例中，半导体器件可以包括：衬底，沟槽形成在衬底中；第一杂质区和第二杂质区，形成在衬底中，通过沟槽彼此分开；栅电极，形成为填充沟槽的下部；以及覆盖层，形成在栅电极之上以填充沟槽的上部，栅电极包括：第一功函数内衬，形成在沟槽的下部的底表面和侧壁之上，与第一杂质区和第二杂质区不重叠，且包括含铝金属氮化物；以及第二功函数内衬，形成在沟槽的下部的在第一功函数内衬之上的侧壁之上，与第一杂质区和第二杂质区重叠，且包括含硅非金属材料。第一功函数内衬具有比第二功函数内衬大的功函数。第一功函数内衬具有比硅的中间禁带功函数大的高功函数，第二功函数内衬具有比硅的中间禁带功函数低的低功函数。第一功函数内衬包括氮化钛铝。第二功函数内衬包括N型杂质掺杂多晶硅。栅电极还包括：第一低电阻率电极，部分地填充沟槽的在第一功函数内衬之上的下部；以及第二低电阻率电极，形成在第一电阻率电极之上以填充沟槽的在第二功函数内衬之上的剩余的下部。第二低电阻率电极是对第二功函数内衬不反应的材料。第一低电阻率电极包括无氟材料且与第二功函数内衬不反应。第二低电阻率电极包括对第二功函数内衬反应的材料，第一低电阻率电极包括无氟材料且与第二功函数内衬不反应。半导体器件还包括：鳍状区，形成在其中形成有第一低电阻率电极的沟槽之下。
在实施例中，半导体器件可以包括：衬底，沟槽形成在衬底中；第一杂质区和第二杂质区，形成在衬底中，通过沟槽彼此分开；栅电极，形成为填充沟槽的下部；以及覆盖层，形成在栅电极之上以填充沟槽的上部，栅电极包括：第一功函数内衬，形成在沟槽的下部的底表面和侧壁之上，与第一杂质区和第二杂质区不重叠，且包括含铝金属氮化物；第二功函数内衬，形成在沟槽的下部的在第一功函数内衬之上的侧壁之上，与第一杂质区和第二杂质区重叠，且包括含硅非金属材料；第一低电阻率电极，部分地填充沟槽的在第一功函数内衬之上的下部；以及第二低电阻率电极，形成在第一低电阻率电极之上以填充沟槽的在第二功函数内衬之上的剩余的下部，其中，第一低电阻率电极和第二低电阻率电极中的每个包括与第二功函数内衬反应的材料。栅电极还包括：下阻挡物，在第一功函数内衬与第一低电阻率电极之间；以及上阻挡物，在第二功函数内衬与第二低电阻率电极之间。栅电极还包括：中间阻挡物，在第一低电阻率电极与第二功函数内衬之间。第一低电阻率电极和第二低电阻率电极包括钨。第一功函数内衬包括氮化钛铝，第二功函数内衬包括N型杂质掺杂多晶硅。半导体器件还包括：鳍状区，形成在其中形成有第一低电阻率电极的沟槽之下。
在实施例中，半导体器件可以包括：衬底，沟槽形成在衬底中；第一杂质区和第二杂质区，形成在衬底中，以通过沟槽彼此分开；栅电极，形成为填充沟槽的下部；以及覆盖层，形成在栅电极之上以填充沟槽的上部，栅电极包括：第一功函数内衬，形成在沟槽的下部的底表面和侧壁之上，与第一杂质区和第二杂质区不重叠，且包括含铝金属氮化物；第二功函数内衬，形成在沟槽的下部的在第一功函数内衬之上的侧壁之上，与第一杂质区和第二杂质区重叠，且包括含硅非金属材料；以及低电阻率电极，填充沟槽的在第一功函数内衬和第二功函数内衬之上的下部。低电阻率电极包括：下部分，形成在第一功函数内衬之上以部分地填充沟槽的下部；以及上部分，形成在第二功函数内衬之上以填充沟槽的剩余的下部，且具有倾斜的侧壁。低电阻率电极包括对第二功函数内衬不反应的材料。低电阻率电极包括无氟材料且与第二功函数内衬不反应。低电阻率电极包括氮化钛。低电阻率电极包括对第二功函数内衬反应的材料。栅电极还包括：阻挡物，在第二功函数内衬与低电阻率电极之间以及第一功函数内衬与低电阻率电极之间。栅电极还包括：第一阻挡物，在第一功函数内衬与低电阻率电极之间；第二阻挡物，在第二功函数内衬与低电阻率电极之间。低电阻率电极包括钨，第一阻挡物和第二阻挡物包括氮化钛。第一功函数内衬包括氮化钛铝，第二功函数内衬包括N型杂质掺杂多晶硅。
在实施例中，用于制备半导体器件的方法可以包括：在衬底中形成沟槽；在包括沟槽的所得结构之上形成栅介电层；在栅介电层之上形成栅电极以填充沟槽的下部；在栅电极之上形成覆盖层以填充沟槽的上部；以及在栅电极的两侧的衬底中形成第一杂质区和第二杂质区，其中，形成栅电极包括：在沟槽的下部的底表面和侧壁之上形成第一功函数内衬，第一功函数内衬与第一杂质区和第二杂质区不重叠，第一功函数内衬包括含铝金属氮化物；以及在沟槽的下部的在第一功函数内衬之上的侧壁之上形成第二功函数内衬，第二功函数内衬与第一杂质区和第二杂质区重叠，且包括含硅非金属材料。第一功函数内衬由氮化钛铝形成。第二功函数内衬由N型杂质掺杂多晶硅形成。形成栅电极还包括：在栅介电层之上形成第一功函数内衬层；在第一功函数内衬层之上形成第一低电阻率层以填充沟槽；使第一功函数内衬层和第一低电阻率层凹进以形成第一功函数内衬和第一低电阻率电极，第一功函数内衬和第一低电阻率电极部分地填充沟槽的下部；在包括第一功函数内衬和第一低电阻率电极的所得结构之上形成第二功函数内衬层；使第二功函数内衬层凹进以形成初步第二功函数内衬，初步第二功函数内衬形成在沟槽的在第一功函数内衬之上的侧壁之上，且与第一杂质区和第二杂质区重叠；在包括初步第二功函数内衬的所得结构之上形成第二低电阻率层以填充沟槽；以及使第二低电阻率层和初步第二功函数内衬凹进以形成第二低电阻率电极和第二功函数内衬，第二低电阻率电极和第二功函数内衬填充沟槽的剩余的下部。第二低电阻率电极由对第二功函数内衬不反应的材料形成，第一低电阻率电极由无氟材料形成且与第二功函数内衬不反应。第一低电阻率电极和第二低电阻率电极由氮化钛形成。第一低电阻率电极和第二低电阻率电极由对第二功函数内衬反应的材料形成。形成栅电极还包括：形成置于第一功函数内衬与第一低电阻率电极之间的下阻挡物；以及形成置于第二功函数内衬与第二低电阻率电极之间的上阻挡物。第一低电阻率电极和第二低电阻率电极包括钨，下阻挡物和上阻挡物包括氮化钛。形成栅电极还包括：形成置于第一功函数内衬与第一低电阻率电极之间的下阻挡物；形成置于第一低电阻率电极与第二功函数内衬之间的中间阻挡物；以及形成置于第二功函数内衬与第二低电阻率电极之间的上阻挡物。第一低电阻率电极和第二低电阻率电极包括钨，下阻挡物、中间阻挡物和上阻挡物包括氮化钛。形成栅电极还包括：在栅介电层之上形成第一功函数内衬层；在第一功函数内衬层之上形成低电阻率层以填充沟槽；使低电阻率层和第一功函数内衬层凹进以形成低电阻率电极和第一功函数内衬，低电阻率电极和第一功函数内衬填充沟槽的下部；通过去除第一功函数内衬的上部分而形成与第一杂质区和第二杂质区重叠的间隙；以及形成填充间隙的第二功函数内衬。用于制备半导体器件的方法，其中，在形成第二功函数内衬之前，形成栅电极还包括：使低电阻率电极的上侧壁凹进以加大间隙。低电阻率电极由无氟材料形成且与第二功函数内衬不反应。低电阻率电极由氮化钛形成。低电阻率电极由对第二功函数内衬反应的材料形成。形成栅电极还包括：形成置于第一功函数内衬与低电阻率电极之间以及低电阻率电极与第二功函数内衬之间的阻挡物。形成栅电极还包括：形成置于第一功函数内衬与低电阻率电极之间的下阻挡物；以及形成置于低电阻率电极与第二功函数内衬之间的上阻挡物。低电阻率电极包括钨。
在实施例中，晶体管电路可以包括非平面型晶体管和平面型晶体管，非平面型晶体管形成在衬底的第一区中，且包括：源极区和漏极区，形成在衬底的第一区中，通过沟槽彼此分开；埋栅电极，形成为填充沟槽的下部；以及覆盖层，形成在埋栅电极之上以填充沟槽的上部，平面型晶体管形成在衬底的第二区中且包括平面栅电极，其中，埋栅电极包括：第一功函数内衬，形成在沟槽的下部的底表面和侧壁之上，与源极区和漏极区不重叠，且包括氮化钛铝；以及第二功函数内衬，形成在沟槽的下部的在第一功函数内衬之上的侧壁之上，与源极区和漏极区重叠，且包括N型掺杂多晶硅。
在实施例中，存储单元可以包括：衬底，沟槽形成在衬底中；第一杂质区和第二杂质区，形成在衬底中，通过沟槽彼此分开；掩埋字线，形成为填充沟槽的下部；覆盖层，形成在掩埋字线之上以填充沟槽的上部；位线，电耦接到第一杂质区；以及存储元件，电耦接到第二杂质区，其中，掩埋字线包括：第一功函数内衬，形成在沟槽的下部的底表面和侧壁之上，与第一杂质区和第二杂质区不重叠，且包括氮化钛铝；以及第二功函数内衬，形成在沟槽的下部的在第一功函数内衬之上的侧壁之上，与第一杂质区和第二杂质区重叠，且包括N型掺杂多晶硅。
在实施例中，电子设备可以包括至少一个非平面型半导体器件，该非平面型半导体器件包括：衬底，沟槽形成在衬底中；第一杂质区和第二杂质区，形成在衬底中，通过沟槽彼此分开；埋栅电极，形成为填充沟槽的下部；以及覆盖层，形成在埋栅电极之上以填充沟槽的上部，其中，埋栅电极包括：第一功函数内衬，形成在沟槽的下部的底表面和侧壁之上，与第一杂质区和第二杂质区不重叠，且包括氮化钛铝；以及第二功函数内衬，形成在沟槽的下部的在第一功函数内衬之上的侧壁之上，与第一杂质区和第二杂质区重叠，且包括N型掺杂多晶硅。
附图说明
图1是图示根据第一实施例的半导体器件的平面图。
图2A是沿着图1中的A-A’线截取的截面图。
图2B是沿着图1中的B-B’线截取的截面图。
图3A和图3B是图示第一实施例所应用的埋栅型鳍状沟道晶体管的截面图。
图4A到图4E是图示第一实施例的变型的截面图。
图5A到图5H是描述用于制备图1中示出的半导体器件的方法的截面图。
图6A到图6G是描述用于制备图4E中示出的半导体器件的方法的截面图。
图7是图示根据第二实施例的半导体器件的截面图。
图8A到图8D是图示第二实施例的变型的截面图。
图9A到图9F是描述用于制备根据第二实施例的半导体器件的方法的截面图。
图10A到图10I是描述用于制备图8D中示出的半导体器件的方法的截面图。
图11是图示根据第三实施例的半导体器件的截面图。
图12是图示包括根据实施例的半导体器件的晶体管电路的截面图。
图13是图示包括根据实施例的半导体器件的存储单元的截面图。
图14是图示包括根据实施例的半导体器件的电子设备的示图。
具体实施方式
下面将参照附图来更详细地描述各种实施例。然而，本发明可以以不同的形式来实施，而不应被解释为局限于本文中所陈述的实施例。相反地，这些实施例被提供以使得本公开将是彻底的且完整的，并将把本发明的范围充分地传达给本领域技术人员。贯穿本公开中，相同的附图标记贯穿本发明的各种附图和实施例中指代相同的部分。
附图未必按比例绘制，在某些情况下，可以夸大比例以清楚地说明实施例的特征。当第一层被称作“在”第二层“上”或衬底“上”时，其不仅指第一层直接形成在第二层或衬底上的情况，还指第三层存在于第一层与第二层或衬底之间的情况。
图1是图示根据第一实施例的半导体器件的平面图。图2A是沿着图1中的A-A’线截取的截面图。图2B是沿着图1中的B-B’线截取的截面图。
参见图1、图2A和图2B，半导体器件100可以包括栅极结构100G、第一杂质区117和第二杂质区118。隔离层102和有源区104可以形成在衬底101中。第一杂质区117和第二杂质区118可以置于有源区104中。可以形成跨过有源区104和隔离层102的沟槽(即，栅极沟槽105)。栅极结构100G可以形成在栅极沟槽105中。第一杂质区117和第二杂质区118可以由栅极沟槽105彼此分开。
半导体器件100可以包括晶体管。第一实施例及其变型可以应用到非平面晶体管(例如，埋栅型晶体管)。
以下将详细地描述根据第一实施例的半导体器件100。
半导体器件100形成在衬底101中。衬底101可以包括半导体衬底。衬底101可以由含硅材料形成。衬底101可以包括硅、单晶硅、多晶硅、非晶硅、硅锗、单晶硅锗、多晶硅锗、碳掺杂硅、其组合或其多层。衬底101可以包括另一种半导体材料(诸如锗)。同样，衬底101可以包括III-V族半导体，例如，诸如GaAs的化合物半导体衬底。此外，衬底101可以包括绝缘体上硅(SOI)衬底。
隔离层102和有源区104可以形成在衬底101中。有源区104可以由隔离层102来限定。隔离层102可以是通过沟槽刻蚀而形成的浅沟槽隔离(STI)区。隔离层102可以通过在浅沟槽(例如，隔离沟槽103)中填充介电材料来形成。
栅极沟槽105可以形成在衬底101中。当在平面图上观察时，栅极沟槽105可以具有在任意一个方向上延伸的直线形状。栅极沟槽105可以延伸跨过有源区104和隔离层102。栅极沟槽105可以具有比隔离沟槽103浅的深度。栅极沟槽105可以包括第一沟槽105A和第二沟槽105B。第一沟槽105A可以形成在有源区104中。第二沟槽105B可以形成在隔离层102中。第二沟槽105B可以从第一沟槽105A连续地延伸。第一沟槽105A和第二沟槽105B的底表面可以位于距离有源区104的顶表面给定深度的同一水平。栅极沟槽105的底表面可以具有曲度。
第一杂质区117和第二杂质区118可以形成在有源区104中。第一杂质区117和第二杂质区118是掺杂有导电类型杂质的区域。例如，导电类型杂质可以包括磷(P)、砷(As)、锑(Sb)或硼(B)。第一杂质区117和第二杂质区118可以掺杂有相同导电类型杂质。第一杂质区117和第二杂质区118可以在栅极沟槽105的两侧置于有源区104中。第一杂质区117和第二杂质区118可以分别对应于源极区和漏极区。第一杂质区117和第二杂质区118的底表面可以位于距离有源区104的顶表面预定深度的同一水平。第一杂质区117和第二杂质区118可以接触栅极沟槽105的侧壁。第一杂质区117和第二杂质区118的底表面可以位于比栅极沟槽105的底表面高的水平处。
栅极结构100G可以置于栅极沟槽105中。栅极结构100G可以置于第一杂质区117与第二杂质区118之间的有源区104中并延伸到隔离层102。栅极结构100G的置于有源区104中的部分的底表面与栅极结构100G的置于隔离层102中的部分的底表面可以位于同一水平。
栅极结构100G可以包括栅介电层106、栅电极107和覆盖层116。栅电极107的顶表面可以位于比有源区104的顶表面低的水平处。栅电极107可以填充栅极沟槽105的下部。相应地，栅电极107可以被称作埋栅电极。覆盖层116可以置于栅电极107上以填充栅极沟槽105的上部。栅介电层106可以形成在栅极沟槽105的底表面和侧壁上。
栅介电层106可以包括氧化硅、氮化硅、氮氧化硅、高k材料或其组合。高k材料可以包括具有比氧化硅的介电常数大的介电常数的材料。例如，高k材料可以包括具有大于3.9的介电常数的材料。对于另一个示例，高k材料可以包括具有大于10的介电常数的材料。对于又一个示例，高k材料可以包括具有在从大约10到大约30的范围内的介电常数的材料。高k材料可以包括至少一种金属元素。高k材料可以包括含铪材料。含铪材料可以包括氧化铪、氧化硅铪、氮氧化硅铪或其组合。在另一个实施例中，高k材料可以包括氧化镧、氧化铝镧、氧化锆、氧化硅锆、氮氧化硅锆、氧化铝或其组合。可以选择性地使用本领域已知的其他高k材料作为高k材料。
栅电极107可以包括低电阻率部分和功函数部分。功函数部分可以包括第一功函数内衬109和第二功函数内衬113。低电阻率部分可以包括第一低电阻率电极111和第二低电阻率电极115。沟道120可以在第一杂质区117与第二杂质区118之间沿着栅电极107形成。沟道120具有比常规的平面型晶体管长的沟道长度。相应地，能够防止短沟道效应。
在下文中，将把第一功函数内衬109和第一低电阻率电极111共同地称作下掩埋部分108。将把第二功函数内衬113和第二低电阻率电极115共同地称作上掩埋部分112。
下掩埋部分108可以包括第一功函数内衬109和第一低电阻率电极111。第一低电阻率电极111可以部分地填充栅极沟槽105的下部。第一功函数内衬109可以置于第一低电阻率电极111与栅介质层106之间。第一功函数内衬109和第一低电阻率电极111的顶表面可以位于同一水平。第一功函数内衬109可以形成在栅极沟槽105的底表面和侧壁上，而与第一杂质区117和第二杂质区118不重叠。下掩埋部分108可以与沟道120重叠。相应地，第一功函数内衬109可以与沟道120重叠。
上掩埋部分112可以包括第二功函数内衬113和第二低电阻率电极115。第二低电阻率电极115可以填充栅极沟槽105的在下掩埋部分108上的剩余的下部。第二功函数内衬113可以置于第二低电阻率电极115与栅介电层106之间。第二功函数内衬113可以具有分别置于栅极沟槽105的两个侧壁上的间隔物的形状。第二功函数内衬113可以不置于第一低电阻率电极111与第二低电阻率电极115之间。第二功函数内衬113和第二低电阻率电极115的顶表面可以位于同一水平。第二功函数内衬113可以形成在栅极沟槽105的侧壁上并与第一杂质区117和第二杂质区118重叠。
覆盖层116可以填充栅极沟槽105的在上掩埋部分112上的上部。覆盖层116可以用来保护栅电极107。覆盖层116可以包括介电材料。覆盖层116可以包括氮化硅、氮氧化硅或其组合。在另一个实施例中，覆盖层116可以包括氮化硅和氧化硅的组合。例如，为了形成覆盖层116，可以在通过使用氮化硅来执行内衬之后填充旋涂电介质(SOD)。
下面将详细地描述栅电极107。
第一功函数内衬109和第二功函数内衬113可以是导电材料。第一功函数内衬109和第二功函数内衬113由不同的功函数材料形成。第一功函数内衬109可以具有比第二功函数内衬113大的功函数。第一功函数内衬109可以包括高功函数材料。第二功函数内衬113可以包括低功函数材料。高功函数材料是具有比硅的中间禁带功函数大的功函数的材料。低功函数材料是具有比硅的中间禁带功函数低的功函数的材料。即，高功函数材料可以具有比4.5eV大的功函数，低功函数材料可以具有比4.5eV低的功函数。第一功函数内衬109可以包括含金属材料。第二功函数内衬113可以包括非金属材料。
第一功函数内衬109可以包括金属氮化物，第二功函数内衬113可以包括含硅材料。第一功函数内衬109可以包含第一功函数调节物质以具有高功函数。第一功函数调节物质可以包括铝(Al)。相应地，第一功函数内衬109可以包括包含铝的金属氮化物。包含铝的金属氮化物的功函数比不包含铝的金属氮化物的功函数大。在当前实施例中，第一功函数内衬109可以包括含铝氮化钛。含铝氮化钛可以被称作氮化钛铝(TiAlN)或铝掺杂氮化钛(Al掺杂TiN)。第一功函数内衬109可以保护栅介电层106免受第一低电阻率电极111的影响。例如，第一功函数内衬109可以防止包含在第一低电阻率电极111中的杂质扩散到栅介电层106。
第二功函数内衬113具有低功函数。第二功函数内衬113可以包含第二功函数调节物质以具有低功函数。第二功函数调节物质可以包括N型掺杂物。相应地，第二功函数内衬113可以包括包含N型掺杂物的含硅材料。在当前实施例中，第二功函数内衬113可以包括多晶硅，例如可以包括掺杂有N型掺杂物的多晶硅(在下文中被称作N型掺杂多晶硅)。N型掺杂多晶硅具有低功函数。N型掺杂物可以包括磷(P)或砷(As)。第二功函数内衬113可以与第一杂质区117和第二杂质区118重叠。例如，第二功函数内衬113可以与第一杂质区117和第二杂质区118水平地重叠。
第一低电阻率电极111包括具有比第一功函数内衬109低的比电阻率的材料。第二低电阻率电极115包括具有比第二功函数内衬113低的比电阻率的材料。第一低电阻率电极111和第二低电阻率电极115可以由相同的材料或不同的材料形成。第一低电阻率电极111和第二低电阻率电极115可以由低电阻率材料形成。相应地，栅电极107的电阻率通过第一低电阻率电极111和第二低电阻率电极115而降低。第一低电阻率电极111和第二低电阻率电极115包括低电阻率含金属材料。为了降低栅电极107的电阻率，第二功函数内衬113可以形成为薄的厚度。因此，可以通过增加金属材料的量来显著降低栅电极107的电阻率。
在第一实施例中，第二低电阻率电极115可以由对第二功函数内衬113不反应的材料形成。即，第二低电阻率电极115可以由不与第二功函数内衬113反应的材料形成。例如，在氮化钛被用作第二低电阻率电极115的情形下，第二功函数内衬113的硅与第二低电阻率电极115彼此不反应。因此，在第二低电阻率电极115与第二功函数内衬113之间可以省略阻挡物。
这样，第二低电阻率电极115可以由低电阻率含金属材料形成，该低电阻率含金属材料具有比第二功函数内衬113低的比电阻率且与第二功函数内衬113不反应。
第一低电阻率电极111可以由低电阻率含金属材料形成，该低电阻率含金属材料具有比第一功函数内衬109和第二功函数内衬113低的比电阻率且与第二功函数内衬113不反应。此外，第一低电阻率电极111可以由不侵蚀栅介电层106的材料形成。例如，第一低电阻率电极111可以由不包含诸如氟的杂质的材料形成。第一低电阻率电极111可以由无氟材料形成。
第一低电阻率电极111和第二低电阻率电极115可以包括氮化钛。由于第二低电阻率电极115是对第二功函数内衬113不反应的材料，且第一低电阻率电极111是不包含氟的材料，故栅电极107可以不需要阻挡物，从而被称作无阻挡栅电极。在另一个实施例中，第一低电阻率电极111和第二低电阻率电极115可以包括不含氟的钨(即，无氟钨(FFW))。
第一杂质区117、第二杂质区118和栅极结构100G可以构成晶体管。例如，晶体管可以被称作埋栅型晶体管。可以沿着第一杂质区117与第二杂质区118之间的栅极沟槽105的表面来限定沟道120。在实施例中，沟道120可以包括通过沟道掺杂而掺入的掺杂物。
根据第一实施例，阈值电压(Vt)由第一功函数内衬109来控制。阈值电压可以通过第一功函数内衬109而偏移。例如，第一功函数内衬109的铝在第一功函数内衬109与栅介电层106之间的界面处形成偶极层。偶极层可以改变下掩埋部分108的功函数，相应地，可以偏移阈值电压。结果，可以通过第一功函数内衬109来降低沟道120的剂量。
由于栅极沟槽105具有高的纵横比，因此难以通过本领域公知的沟道掺杂来对栅极沟槽105的底部部分充分地执行掺杂。因此，在初始沟道掺杂之后，对栅极沟槽105的底部部分局部地执行额外的沟道掺杂，这被称作局部沟道掺杂。在通过局部沟道掺杂来施加注入的情形下，这被称作局部沟道注入(LCI)。
由于可以通过第一功函数内衬109来降低沟道剂量，故可以显著降低局部沟道掺杂的剂量，或者可以省略局部沟道掺杂。结果，在实施例中，由于沟道剂量降低，故可以改善结泄漏特性。
此外，在第一实施例中，由于第二功函数内衬113具有低功函数，故第一杂质区117和第二杂质区118处的栅极诱导漏极泄漏(GIDL)可被抑制。在高功函数的第一功函数内衬109与第一杂质区117和第二杂质区118重叠的情形下，栅极诱导漏极泄漏可增加。因此，可以在高度上调节第一功函数内衬109，以不与第一杂质区117和第二杂质区118重叠。例如，可以使用低功函数金属材料(即，N型功函数金属)作为第二功函数内衬113。由于N型功函数金属具有比N型掺杂多晶硅大的功函数，因此难以通过使用N型功函数金属来得到与N型掺杂多晶硅相对应的低功函数。
虽然第二功函数内衬113的比电阻率可以比其他金属材料相对高，但可以通过降低栅电极107中的第二功函数内衬113的比率(即，厚度)来将对栅电极107的电阻率的影响最小化。此外，由于第二功函数内衬113不存在于第一低电阻率电极111的顶表面上，故可以进一步降低栅电极107中的第二功函数内衬113的比率。
栅电极107可以是双功函数埋栅电极。例如，双功函数埋栅电极包括具有高功函数的第一功函数内衬109以及具有低功函数的第二功函数内衬113。
根据第一实施例的栅电极107可以应用到埋栅型鳍状沟道晶体管。
图3A和图3B是图示第一实施例所应用的埋栅型鳍状沟道晶体管的截面图。图3A是沿着图1中的A-A’线的截面图。图3B是沿着图1中的B-B’线的截面图。半导体器件100的某些部件可以与根据第一实施例的半导体器件100的部件相同。在图2A到图3B中，使用相同的附图标记来指代相同的元件。
参见图3A和图3B，栅极沟槽105包括第一沟槽105AF和第二沟槽105BF。第一沟槽105AF形成在有源区104中。第二沟槽105BF形成在隔离层102中。第二沟槽105BF可以从第一沟槽105AF连续地延伸。在栅极沟槽105中，第一沟槽105AF和第二沟槽105BF的底表面可以位于距离有源区104的顶表面不同的水平。例如，第一沟槽105AF的底表面可以位于比第二沟槽105BF的底表面高的水平。由于隔离层102凹进，使得第一沟槽105AF和第二沟槽105BF的深度不同。相应地，第二沟槽105BF可以包括凹进区R，凹进区R具有比第一沟槽105AF的底表面低的底表面。
鳍状区104F因第一沟槽105AF和第二沟槽105BF的深度差而形成在有源区104中。因此，有源区104包括鳍状区104F。
这样，鳍状区104F形成在第一沟槽105AF之下，鳍状区104F的侧壁被凹进的隔离层102F暴露。鳍状区104F是形成沟道的部分。鳍状区104F被称作鞍形鳍。通过形成鳍状区104F，可以增加沟道宽度，并可以改善电特性。
半导体器件100的栅极结构100G包括栅介电层106、栅电极107和覆盖层116。栅电极107可以包括下掩埋部分108和上掩埋部分112。栅介电层106可以形成在鳍状区104F的侧壁和顶表面上。下掩埋部分108可以形成在鳍状区104F的两个侧壁和顶表面上。下掩埋部分108形成在栅极沟槽105中，同时填充凹进区R。下掩埋部分108的横截面积在隔离层102中可以比在有源区104中大。上掩埋部分112不位于鳍状区104F的侧壁的周围。鳍状区104F的沟道剂量受第一功函数内衬109影响。
图4A到图4E是图示第一实施例的变型的截面图。根据第一实施例的变型的半导体器件100的一些部件可以与根据第一实施例的半导体器件100的部件相同。除了栅极结构1001G、1002G、1003G、1004G和1005G之外的剩余部件可以与第一实施例的部件相同。
参见图4A，根据第一变型的半导体器件100的栅极结构1001G可以包括栅介电层106、栅电极107和覆盖层116。栅电极107可以填充栅极沟槽105的下部，覆盖层116可以填充栅极沟槽105的在栅电极107之上的上部。栅电极107可以包括下掩埋部分108和上掩埋部分112。
下掩埋部分108可以包括第一功函数内衬109和第一低电阻率电极111。第一低电阻率电极111可以部分地填充栅极沟槽105的下部。第一功函数内衬109可以置于第一低电阻率电极111与栅介电层106之间。第一功函数内衬109和第一低电阻率电极111的顶表面可以位于同一水平。
上掩埋部分112可以包括第二功函数内衬113、上阻挡物114和第二低电阻率电极115。第二低电阻率电极115可以填充栅极沟槽105的在下掩埋部分108上的剩余的下部。第二功函数内衬113可以置于第二低电阻率电极115与栅介电层106之间。第二功函数内衬113可以具有分别置于栅极沟槽105的两个侧壁上的间隔物形状。第二功函数内衬113可以不置于第一低电阻率电极111与第二低电阻率电极115之间。第二功函数内衬113和第二低电阻率电极115的顶表面可以位于同一水平。上阻挡物114可以置于第二功函数内衬113与第二低电阻率电极115之间以及第一低电阻率电极111与第二低电阻率电极115之间。
在第一变型中，第二低电阻率电极115可以由具有低电阻率且与第二功函数内衬113反应的材料形成。即，第二低电阻率电极115可以由容易地与第二功函数内衬113反应的材料形成。例如，钨可以被用作第二低电阻率电极115。由于第二功函数内衬113的硅与第二低电阻率电极115的钨彼此反应，故可以形成硅化钨。通过硅化钨可以增加电阻率。因此，为了防止这样的硅化物反应，上阻挡物114被置于第二低电阻率电极115与第二功函数内衬113之间。上阻挡物114可以由具有比第二功函数内衬113低的比电阻率的材料形成。
这样，第二低电阻率电极115可以由低电阻率含金属材料形成，该低电阻含金属材料具有比第二功函数内衬113低的比电阻率，且与第二功函数内衬113反应。
第一低电阻率电极111可以由低电阻率含金属材料形成，该低电阻率含金属材料具有比第一功函数内衬109和第二功函数内衬113低的比电阻率，且与第二功函数内衬113不反应。此外，第一低电阻率电极111可以由不侵蚀栅介电层106的材料形成。
根据第一变型，第一功函数内衬109可以包括氮化钛铝，第二功函数内衬113可以包括N型掺杂多晶硅。第一低电阻率电极111可以包括氮化钛。第二低电阻率电极115可以包括钨。上阻挡物114可以包括氮化钛。
参见图4B，根据第二变型的半导体器件100的栅极结构1002G可以包括栅介电层106、栅电极107和覆盖层116。栅电极107可以填充栅极沟槽105的下部，覆盖层116可以填充栅极沟槽105的在栅电极107之上的上部。栅电极107可以包括下掩埋部分108和上掩埋部分112。
下掩埋部分108可以包括第一功函数内衬109、下阻挡物110和第一低电阻率电极111。第一低电阻率电极111可以部分地填充栅极沟槽105的下部。第一功函数内衬109可以置于第一低电阻率电极111与栅介电层106之间。第一功函数内衬109和第一低电阻率电极111的顶表面可以位于同一水平。下阻挡物110可以置于第一功函数内衬109与第一低电阻率电极111之间。
上掩埋部分112可以包括第二功函数内衬113和第二低电阻率电极115。第二低电阻率电极115可以填充栅极沟槽105的在下掩埋部分108上的剩余的下部。第二功函数内衬113可以置于第二低电阻率电极115与栅介电层106之间。第二功函数内衬113可以具有分别置于栅极沟槽105的两个侧壁上的间隔物的形状。第二功函数内衬113可以不置于第一低电阻率电极111与第二低电阻率电极115之间。第二功函数内衬113和第二低电阻率电极115的顶表面可以位于同一水平。
在第二变型中，第一低电阻率电极111可以由具有低电阻率且包括侵蚀栅介电层106的杂质的材料形成。例如，钨可以被用作第一低电阻率电极111。当通过使用诸如六氟化钨的源气体来沉积钨时，栅介电层106可以被氟侵蚀。因此，为了防止这样的氟侵蚀，下阻挡物110被置于第一低电阻率电极111与第一功函数内衬109之间。虽然第一功函数内衬109可以用作用于防止氟侵蚀的阻挡物，但可以通过下阻挡物110进一步防止氟侵蚀。下阻挡物110可以由具有低比电阻率的材料形成。
第二低电阻率电极115可以由低电阻率含金属材料形成，该低电阻率含金属材料具有比第一功函数内衬109和第二功函数内衬113低的比电阻率，且与第二功函数内衬113不反应。相应地，不需要图4A中的上阻挡物114。
根据第二变型，第一功函数内衬109可以包括氮化钛铝，第二功函数内衬113可以包括N型掺杂多晶硅。第一低电阻率电极111可以包括钨。第二低电阻率电极115可以包括氮化钛。下阻挡物110可以包括氮化钛。
参见图4C，根据第三变型的半导体器件100的埋栅结构1003G可以包括栅介电层106、栅电极107和覆盖层116。栅电极107可以填充栅极沟槽105的下部，覆盖层116可以填充栅极沟槽105的在栅电极107之上的上部。栅电极107可以包括下掩埋部分108、上掩埋部分112以及下掩埋部分108与上掩埋部分112之间的中间阻挡物119。
下掩埋部分108可以包括第一功函数内衬109、下阻挡物110和第一低电阻率电极111。第一低电阻率电极111可以部分地填充栅极沟槽105的下部。第一功函数内衬109可以置于第一低电阻率电极111与栅介电层106之间。第一功函数内衬109和第一低电阻率电极111的顶表面可以位于同一水平。下阻挡物110可以置于第一功函数内衬109与第一低电阻率电极111之间。
上掩埋部分112可以包括第二功函数内衬113和第二低电阻率电极115。第二低电阻率电极115可以填充栅极沟槽105的在下掩埋部分108上的剩余的下部。第二功函数内衬113可以置于第二低电阻率电极115与栅介电层106之间。第二功函数内衬113可以具有分别置于栅极沟槽105的两个侧壁上的间隔物的形状。第二功函数内衬113可以不置于第一低电阻率电极111与第二低电阻率电极115之间。第二功函数内衬113和第二低电阻率电极115的顶表面可以位于同一水平。
第一电阻率电极111可以由具有低电阻率且包括侵蚀栅介电层106的杂质的材料形成。例如，钨可以被用作第一低电阻率电极111。当通过使用诸如六氟化钨(WF6)的源气体来沉积钨时，栅介电层106可以被氟侵蚀。因此，为了防止这样的氟侵蚀，下阻挡物110被置于第一低电阻率电极111与第一功函数内衬109之间。虽然第一功函数内衬109可以用作用于防止氟侵蚀的阻挡物，但通过下阻挡物110可以进一步防止氟侵蚀。下阻挡物110可以由具有低比电阻率的材料形成。
第二低电阻率电极115可以由低电阻率含金属材料形成，该低电阻率含金属材料具有比第一功函数内衬109和第二功函数内衬113低的比电阻率，且与第二功函数内衬113不反应。
第三变型可以包括中间阻挡物119。中间阻挡物119可以置于下掩埋部分108与上掩埋部分112之间。通过中间阻挡物119可以防止第二功函数内衬113与第一低电阻率电极111的反应。在第二功函数内衬113的厚度厚的情形下，第二功函数内衬113与第一低电阻率电极111可以彼此接触。相应地，为了防止第二功函数内衬113与第一低电阻率电极111的反应，可以形成中间阻挡物119。中间阻挡物119可以由与第二功函数内衬113不反应的材料形成。中间阻挡物119可以由氮化钛形成。
根据第三变型，第一功函数内衬109可以包括氮化钛铝，第二功函数内衬113可以包括N型掺杂多晶硅。第一低电阻率电极111可以包括钨。第二低电阻率电极115可以包括氮化钛。下阻挡物110和中间阻挡物119可以包括氮化钛。
参见图4D，根据第四变型的半导体器件100的埋栅结构1004G可以包括栅介电层106、栅电极107和覆盖层116。栅电极107可以填充栅极沟槽105的下部，覆盖层116可以填充栅极沟槽105的在栅电极107之上的上部。栅电极107可以包括下掩埋部分108和上掩埋部分112。
下掩埋部分108可以包括第一功函数内衬109、下阻挡物110和第一低电阻率电极111。第一低电阻率电极111可以部分地填充栅极沟槽105的下部。第一功函数内衬109可以置于第一低电阻率电极111与栅介电层106之间。第一功函数内衬109和第一低电阻率电极111的顶表面可以位于同一水平。下阻挡物110可以置于第一功函数内衬109与第一低电阻率电极111之间。
上掩埋部分112可以包括第二功函数内衬113、上阻挡物114和第二低电阻率电极115。第二低电阻率电极115可以填充栅极沟槽105的在下掩埋部分108上的剩余的下部。第二功函数内衬113可以置于第二低电阻率电极115与栅介电层106之间。第二功函数内衬113可以具有分别置于栅极沟槽105的两个侧壁上的间隔物的形状。第二功函数内衬113可以不置于第一低电阻率电极111与第二低电阻率电极115之间。上阻挡物114可以置于第二功函数内衬113与第二低电阻率电极115之间以及第一低电阻率电极111与第二低电阻率电极115之间。第二功函数内衬113和第二低电阻率电极115的顶表面可以位于同一水平。
第一低电阻率电极111可以由具有低电阻率且包括侵蚀栅介电层106的杂质的材料形成。因此，下阻挡物110被置于第一低电阻率电极111与第一功函数内衬109之间。第一低电阻率电极111可以包括钨。第一低电阻率电极111可以是对第二功函数内衬113反应的材料。
第二低电阻率电极115可以由具有低电阻率且与第二功函数内衬113反应的材料形成。因此，上阻挡物114被置于第二低电阻率电极115与第二功函数内衬113之间。
如上所述，第一低电阻率电极111和第二低电阻率电极115可以由与第二功函数内衬113反应的材料形成。为了防止对栅介电层106的侵蚀，可以形成下阻挡物110。为了防止第二低电阻率电极115与第二功函数内衬113的反应，可以形成上阻挡物114。
参见图4E，根据第五变型的半导体器件100的埋栅结构1005G可以包括栅介电层106、栅电极107和覆盖层116。栅电极107可以填充栅极沟槽105的下部，覆盖层116可以填充栅极沟槽105的在栅电极107之上的上部。栅电极107可以包括下掩埋部分108、上掩埋部分112和中间阻挡物119。
下掩埋部分108可以包括第一功函数内衬109、下阻挡物110和第一低电阻率电极111。第一低电阻率电极111可以部分填充栅极沟槽105的下部。第一功函数内衬109可以置于第一低电阻率电极111与栅介电层106之间。第一功函数内衬109和第一低电阻率电极111的顶表面可以位于同一水平。下阻挡物110可以置于第一功函数内衬109与第一低电阻率电极111之间。
上掩埋部分112可以包括第二功函数内衬113、上阻挡物114和第二低电阻率电极115。第二低电阻率电极115可以填充栅极沟槽105的在下掩埋部分108上的剩余的下部。第二功函数内衬113可以置于第二低电阻率电极115和栅介电层106之间。第二功函数内衬113可以具有分别置于栅极沟槽105的两个侧壁上的间隔物的形状。第二功函数内衬113可以不置于第一低电阻率电极111与第二低电阻率电极115之间。上阻挡物114可以置于第二功函数内衬113与第二低电阻率电极115之间以及第一低电阻率电极111与第二低电阻率电极115之间。第二功函数内衬113和第二低电阻率电极115的顶表面可以位于同一水平。
中间阻挡物119可以置于下掩埋部分108与上掩埋部分112之间。
第一低电阻率电极111可以由具有低电阻率且包括侵蚀栅介电层106的杂质的材料形成。因此，下阻挡物110被置于第一低电阻率电极111与第一功函数内衬109之间。第一低电阻率电极111可以包括钨。第一低电阻率电极111可以是对第二功函数内衬113反应的材料。在第二功函数内衬113的厚度厚的情形下，第二功函数内衬113与第一低电阻率电极111可以彼此接触。相应地，可以形成中间阻挡物119。中间阻挡物119可以由与第二功函数内衬113不反应的材料形成。
第二低电阻率电极115可以由具有低电阻率且与第二功函数内衬113反应的材料形成。因此，上阻挡物114被置于第二低电阻率电极115与第二功函数内衬113之间。
如上所述，第一低电阻率电极111和第二低电阻率电极115可以由与第二功函数内衬113反应的材料形成。为了防止对栅介电层106的侵蚀，可以形成下阻挡物110。为了防止第二低电阻率电极115与第二功函数内衬113的反应，可以形成上阻挡物114。为了防止第一低电阻率电极111与第二功函数内衬113的反应，可以形成中间阻挡物119。
上述变型可以应用到埋栅型鳍状沟道晶体管。
在下文中，将描述用于制备根据第一实施例的半导体器件的方法。
图5A到图5H是描述用来制备图1中示出的半导体器件的方法的截面图。图5A到图5H是沿着图1中的A-A’线截取的图示工艺步骤的截面图。
如图5A中所示，在衬底11中形成隔离层12。有源区14通过隔离层12而限定。隔离层12可以通过浅沟槽隔离(STI)工艺来形成。例如，在衬底11上形成焊垫层(未示出)之后，通过使用隔离掩膜(未示出)来刻蚀焊垫层和衬底11。结果，形成隔离沟槽13。用介电材料来填充隔离沟槽13，从而形成隔离层12。隔离层12可以包括氧化硅、氮化硅或其组合。可以执行化学气相沉积(CVD)工艺或其他沉积工艺来用介电材料填充隔离沟槽13。可以另外执行诸如化学机械抛光(CMP)工艺的平坦化工艺。
在衬底11中形成栅极沟槽15。栅极沟槽15可以形成为跨过有源区14和隔离层12的直线形状。可以通过在衬底11上形成掩膜图案(未示出)并使用掩膜图案作为刻蚀掩膜而执行刻蚀工艺来形成栅极沟槽15。栅极沟槽15可以形成为比隔离沟槽13浅。栅极沟槽15可以具有足够的深度以增加随后要形成的栅电极的平均横截面积，从而可以降低栅电极的电阻率。栅极沟槽15的底部可以具有曲度。通过将栅极沟槽15形成为具有曲度，可以将栅极沟槽15的底部的粗糙度最小化，相应地，可以容易地实施栅电极的填充。此外，由于栅极沟槽15具有曲度，故可以在栅极沟槽15的底部的角落处去除角形，使得可以缓和电场的集中。
如图5B中所示，可以在包括栅极沟槽15的所得结构上形成栅介电层16A。在形成栅介电层16A之前，可以执行特定工艺以最小化/减小对栅极沟槽15的表面的刻蚀损坏。例如，在通过热氧化工艺形成牺牲氧化物(未示出)之后，可以去除牺牲氧化物。
栅介电层16A可以通过热氧化工艺来形成。在另一个实施例中，栅介电层16A可以通过化学气相沉积(CVD)工艺或原子层沉积(ALD)工艺来形成。栅介电层16A可以包括高k材料、氧化物、氮化物、氮氧化物或其组合。高k材料可以包括含铪材料。含铪材料可以包括氧化铪、氧化硅铪、氮氧化硅铪或其组合。在另一个实施例中，高k材料可以包括氧化镧、氧化铝镧、氧化锆、氧化硅锆、氮氧化硅锆、氧化铝或其组合。可以选择性地使用本领域已知的其他高k材料作为高k材料。
可以在栅介电层16A上形成第一功函数内衬层17A。第一功函数内衬层17A可以共形地形成在栅介电层16A的表面上。第一功函数内衬层17A具有比硅的中间禁带功函数(4.5eV)大的功函数。第一功函数内衬层17A可以被称作高功函数层。第一功函数内衬层17A可以由含金属材料形成。第一功函数内衬层17A可以包括含铝氮化钛。含铝氮化钛可以被称作氮化钛铝(TiAlN)或铝掺杂氮化钛(Al掺杂TiN)。作为用于形成铝掺杂氮化钛(Al掺杂TiN)的方法，可以在沉积氮化钛(TiN)之后执行诸如铝注入的掺杂。作为用于形成氮化钛铝(TiAlN)的方法，可以在氮化钛(TiN)被沉积的沉积工艺期间以原位掺杂铝的方式添加含铝材料。例如，在通过化学气相沉积(CVD)工艺来沉积氮化钛(TiN)时，同时流入钛源材料、含氮材料和铝源材料。氮化钛铝(TiAlN)具有比氮化钛(TiN)大的功函数。
可以在第一功函数内衬层17A上形成第一低电阻率层19A。第一低电阻率层19A可以填充栅极沟槽15。第一低电阻率层19A包括低电阻率金属材料。第一低电阻率层19A可以由不包含诸如氟的杂质的材料形成，以防止对栅介电层16A的侵蚀。此外，第一低电阻率层19A可以由对随后要形成的第二功函数内衬层不反应的材料形成。第一低电阻率层19A可以由氮化钛形成。第一低电阻率层19A可以通过化学气相沉积(CVD)工艺或原子层沉积(ALD)工艺来形成。在另一个实施例中，在第一低电阻率层19A是由钨形成的情形下，由于钨通过使用诸如六氟化钨(WF6)的源气体来沉积，故栅介电层16A可能被氟侵蚀。为了防止这样的对栅介电层16A的侵蚀，可以在形成第一低电阻率层19A之前预先形成下阻挡层。下阻挡层可以共形地形成在第一功函数内衬层17A的表面上。下阻挡层可以由含金属材料形成。下阻挡层可以包括金属氮化物。例如，下阻挡层可以包括氮化钛。下阻挡层可以通过随后要被执行的第一凹进工艺来变成下阻挡物(图4B到图4E中的110)。
如图5C中所示，以第一功函数内衬17和第一低电阻率电极19保留在栅极沟槽15中的方式来执行第一凹进工艺。第一凹进工艺可以通过干法刻蚀工艺(例如，回刻蚀工艺)来执行。第一功函数内衬17通过对第一功函数内衬层17A的回刻蚀工艺而形成。第一低电阻率电极19通过对第一低电阻率层19A的回刻蚀工艺而形成。在另一个实施例中，可以以这样的方式来执行第一凹进工艺，即，在执行平坦化工艺之后，随后执行回刻蚀工艺。
下掩埋部分20通过以上所描述的第一凹进工艺而形成。下掩埋部分20包括第一功函数内衬17和第一低电阻率电极19。下掩埋部分20可以被凹进为比有源区14的顶表面低。
如图5D中所示，可以形成第二功函数内衬层21A。第二功函数内衬层21A可以共形地形成在下掩埋部分20和栅介电层16A的表面上。第二功函数内衬层21A可以是与第一功函数内衬17不同的功函数材料。第二功函数内衬层21A包括低功函数材料。第二功函数内衬层21A可以由非金属材料形成。第二功函数内衬层21A可以包括掺杂有N型杂质的多晶硅。
如图5E中所示，可以对第二功函数内衬层21A(图5D中示出)执行第二凹进工艺。即，可以刻蚀第二功函数内衬层21A。例如，可以回刻蚀第二功函数内衬层21A。相应地，初步第二功函数内衬21B可以在第一功函数内衬17之上形成在栅极沟槽15的侧壁上。初步第二功函数内衬21B可以具有间隔物的形状。通过初步第二功函数内衬21B，第一低电阻率电极19的顶表面可以暴露。初步第二功函数内衬21B和第一功函数内衬17可以彼此接触。初步第二功函数内衬21B和第二功函数内衬17可以形成为具有相同的厚度。初步第二功函数内衬21B的顶表面可以与有源区14的顶表面位于同一水平。
如图5F中所示，在包括初步第二功函数内衬21B和下掩埋部分20的所得结构上形成第二低电阻率层23A。第二低电阻率层23A可以在初步第二功函数内衬21B和下掩埋部分20上填充栅极沟槽15的剩余部分。第二低电阻率层23A可以由与第一低电阻率电极19相同的材料形成。第二低电阻率层23A包括低电阻率金属材料。第二低电阻率层23A可以由对初步第二功函数内衬21B不反应的材料形成。第二低电阻率层23A可以由氮化钛形成。第二低电阻率层23A可以通过化学气相沉积(CVD)工艺或原子层沉积(ALD)工艺来形成。在另一个实施例中，在第二低电阻率层23A由对初步第二功函数内衬21B反应的材料(诸如钨)形成的情形下，可以在形成第二低电阻率层23A之前预先形成上阻挡层。上阻挡层可以共形地形成在初步第二功函数内衬21B和下掩埋部分20的表面上。上阻挡层可以由含金属材料形成。上阻挡层可以包括金属氮化物。例如，上阻挡层可以包括氮化钛。上阻挡层可以由与下阻挡层相同的材料形成。上阻挡层可以通过随后要被执行的第三凹进工艺而变成上阻挡物(图4A、4D和4E中的114)。
如图5G中所示，以第二功函数内衬21和第二低电阻率电极23保留在栅极沟槽15中的方式来执行第三凹进工艺。第三凹进工艺可以通过干法刻蚀工艺(例如，回刻蚀工艺)来执行。第二低电阻率电极23通过对第二低电阻率层23A的回刻蚀工艺而形成。第二功函数内衬21通过对初步第二功函数内衬21B的回刻蚀工艺而形成。第三凹进工艺可以以这样的方式来执行，即，在执行平坦化工艺直到有源区14的顶表面上的栅介电层16A的表面暴露之后，随后执行回刻蚀工艺。第二低电阻率电极23和第二功函数内衬21的顶表面可以位于同一水平。相应地，第二功函数内衬21可以与随后要形成的第一杂质区和第二杂质区重叠。
通过第三凹进工艺，上掩埋部分24形成。上掩埋部分24包括第二功函数内衬21和第二低电阻率电极23。上掩埋部分24可以被凹进为比有源区14的顶表面低。
通过第一凹进工艺、第二凹进工艺和第三凹进工艺，埋栅电极25形成。埋栅电极25包括下掩埋部分20和上掩埋部分24。由于包括高功函数的第一功函数内衬17和低功函数的第二功函数内衬21，故埋栅电极25变成双功函数埋栅电极。
由于埋栅电极25的顶表面位于比有源区14的顶表面低的水平处，故凹进区R形成。通过在埋栅电极25上形成凹进区R，可以充分保证埋栅电极25与相邻导体(例如，接触插塞)之间的物理距离。结果，能够提高埋栅电极25与相邻导体之间的耐受电压。
如图5H中所示，在埋栅电极25上形成覆盖层26，以填充栅极沟槽15的凹进区R。覆盖层26包括介电材料。覆盖层26可以包括氮化硅。作为用于形成覆盖层26的方法，在包括埋栅电极25的所得结构上形成初步覆盖层(未示出)之后，可以对初步覆盖层执行平坦化工艺直到有源区14的顶表面暴露。在对初步覆盖层执行平坦化工艺时或之后，可以去除有源区14的顶表面上的栅介电层16A以形成栅介电层16。
在形成覆盖层26之后，通过注入或另一种掺杂技术来执行杂质掺杂工艺。结果，在有源区14中形成第一杂质区27和第二杂质区28。在执行杂质掺杂工艺时，覆盖层26被用作阻挡物。第一杂质区27和第二杂质区28分别变成源极区和漏极区。可以在杂质掺杂工艺之后去除有源区14的顶表面上的栅介电层16A。
第一杂质区27和第二杂质区28的底表面可以具有与上掩埋部分24重叠的深度。相应地，第二功函数内衬21可以与第一杂质区27和第二杂质区28重叠。
在另一个实施例中，可以在形成栅极沟槽15之前形成第一杂质区27和第二杂质区28。例如，在通过使用离子注入掩膜而将杂质掺杂入有源区14中来形成杂质区之后，可以形成栅极沟槽15。杂质区可以由栅极沟槽15划分为第一杂质区27和第二杂质区28。
在下文中，将描述用于制备图4E中示出的根据第一实施例的第五变型的半导体器件的方法。
图6A到图6G是描述用于制备图4E中示出的半导体器件100的方法的截面图。用于制备除了埋栅电极之外的剩余部件的方法将参见图5A到图5H。
如图6A中所示，可以在栅极沟槽15的表面以及有源区14和隔离层12的顶表面形成栅介电层16A。
可以在栅介电层16A上形成第一功函数内衬层17A。第一功函数内衬层17A可以共形地形成在栅介电层16A的表面上。第一功函数内衬层17A可以由氮化钛铝(TiAlN)形成。
可以在第一功函数内衬层17A上形成下阻挡层18A。下阻挡层18A可以共形地形成在第一功函数内衬层17A的表面上。下阻挡层18A和第一功函数内衬层17A可以是不同的材料。下阻挡层18A可以由含金属材料形成。下阻挡层18A可以包括金属氮化物。例如，下阻挡层18A可以包括氮化钛。
可以在下阻挡层18A上形成第一低电阻率层19A。第一低电阻率层19A可以填充栅极沟槽15.。第一低电阻率层19A包括低电阻率金属材料。第一低电阻率层19A可以由对第一功函数内衬层17A和随后要形成的第二功函数内衬反应的材料形成。第一低电阻率层19A可以包括钨。第一低电阻率层19A可以通过化学气相沉积(CVD)工艺或原子层沉积(ALD)工艺来形成。
如图6B中所示，以第一功函数内衬17、下阻挡物18和第一低电阻率电极19保留在栅极沟槽15中的方式来执行第一凹进工艺。第一凹进工艺可以通过干法刻蚀工艺(例如，回刻蚀工艺)来执行。第一功函数内衬17通过对第一功函数内衬层17A的回刻蚀工艺而形成。第一低电阻率电极19通过对第一低电阻率层19A的回刻蚀工艺而形成。下阻挡物18通过对下阻挡层18A的回刻蚀工艺而形成。在另一个实施例中，可以以这样的方式来执行第一凹进工艺，即，在执行平坦化工艺之后，随后执行回刻蚀工艺。
下掩埋部分20通过以上描述的第一凹进工艺而形成。下掩埋部分20包括第一功函数内衬17、下阻挡物18和第一低电阻率电极19。下掩埋部分20可以被凹进为比有源区14的顶表面低。
如图6C中所示，可以形成中间阻挡物29。可以在下掩埋部分20的顶表面上形成中间阻挡物29。例如，在包括下掩埋部分20的衬底11的整个表面上形成中间阻挡层29A之后，可以刻蚀中间阻挡层29A，使得在下掩埋部分20的顶表面上形成中间阻挡物29。中间阻挡物29可以由金属氮化物形成。中间阻挡物29可以由氮化钛形成。中间阻挡层29A可以形成为使得下掩埋部分20的顶表面上的中间阻挡层29A的厚度比其他表面上的中间阻挡层29A的厚度厚。
如图6D中所示，可以形成初步第二功函数内衬21B。图5D和图5E中示出了用于形成初步第二功函数内衬21B的方法。初步第二功函数内衬21B通过形成第二功函数内衬层并执行第二凹进工艺来形成。初步第二功函数内衬21B包括低功函数材料。初步第二功函数内衬21B可以由非金属材料形成。初步第二功函数内衬21B可以包括掺杂有N型杂质的多晶硅。初步第二功函数内衬21B可以具有间隔物的形状。
如图6E中所示，可以在包括初步第二功函数内衬21B和中间阻挡物29的所得结构上顺序地形成上阻挡层22A和第二低电阻率层23A。上阻挡层22A可以共形地形成。第二低电阻率层23A可以填充栅极沟槽15的在下掩埋部分20上的剩余部分。第二低电阻率层23A可以由与第一低电阻率电极19相同的材料形成。第二低电阻率层23A包括低电阻率金属材料。第二低电阻率层23A可以由对初步第二功函数内衬21B反应的材料形成。第二低电阻率层23A可以包括钨。上阻挡层22A可以由含金属材料形成。上阻挡层22A可以包括金属氮化物。例如，上阻挡层22A可以包括氮化钛。在另一个实施例中，上阻挡层22A可以由与下阻挡物18相同的材料形成。
如图6F中所示，以第二功函数内衬21、上阻挡物22和第二低电阻率电极23保留在栅极沟槽15中的方式来执行第三凹进工艺。第三凹进工艺可以通过干法刻蚀(例如，回刻蚀工艺)来执行。第二低电阻率电极23通过对第二低电阻率层23A的回刻蚀工艺而形成。上阻挡物22通过对上阻挡层22A的回刻蚀工艺而形成。第二功函数内衬21通过对初步第二功函数内衬层21B的回刻蚀工艺而形成。第三凹进工艺可以以这样的方式来执行，即，在执行平坦化工艺直到有源区14的顶表面上的栅介电层16A的表面暴露之后，随后执行回刻蚀工艺。第二低电阻率电极23、上阻挡物22和第二功函数内衬21的顶表面可以位于同一水平。
通过第三凹进工艺，上掩埋部分24形成。上掩埋部分24包括第二功函数内衬21、上阻挡物22和第二低电阻率电极23。
通过第一凹进工艺到第三凹进工艺，埋栅电极25形成。埋栅电极25包括下掩埋部分20、中间阻挡物29和上掩埋部分24。由于包括高功函数的第一功函数内衬17和低功函数的第二功函数内衬21，故埋栅电极25变成双功函数埋栅电极。
如图6G中所示，在埋栅电极25上形成覆盖层26以填充栅极沟槽15的上部。覆盖层26包括介电材料。覆盖层26可以包括氮化硅。作为用于形成覆盖层26的方法，在包括埋栅电极25的所得结构上形成初步覆盖层(未示出)之后，可以对初步覆盖层执行平坦化工艺直到有源区14的顶表面暴露。在对初步覆盖层执行平坦化工艺时或之后，可以去除有源区14的顶表面上的栅介电层16A以形成栅介电层16。
在形成覆盖层26之后，通过注入或另一种掺杂技术来执行杂质掺杂工艺。结果，在有源区14中形成第一杂质区27和第二杂质区28。在执行杂质掺杂工艺时，覆盖层26被用作阻挡物。第一杂质区27和第二杂质区28分别变成源极区和漏极区。可以在杂质掺杂工艺之后去除有源区14的顶表面上的栅介电层16A。
第一杂质区27和第二杂质区28的底表面可以具有与上掩埋部分24重叠的深度。相应地，第二功函数内衬21可以与第一杂质区27和第二杂质区28重叠。
在另一个实施例中，可以在形成栅极沟槽15之前形成第一杂质区27和第二杂质区28。例如，在通过使用离子注入掩膜而将杂质掺杂入有源区14中来形成杂质区之后，可以形成栅极沟槽15。杂质区可以由栅极沟槽15划分为第一杂质区27和第二杂质区28。
图7是图示根据第二实施例的半导体器件的截面图。图7是沿着图1中的A-A’线截取的图示根据第二实施例的半导体器件的截面图。
根据第二实施例的半导体器件200的一些部件可以与根据第一实施例的半导体器件100的部件相同。例如，除了栅极结构之外的剩余部件可以与第一实施例的部件相同。
参见图7，根据第二实施例的半导体器件200可以包括栅极结构200G、第一杂质区217和第二杂质区218。可以形成跨过有源区204和隔离层202的栅极沟槽205。栅极结构200G可以形成在栅极沟槽205中。第一杂质区217和第二杂质区218可以由栅极沟槽205彼此分开。
栅极结构200G可以包括栅介电层206、栅电极207和覆盖层216。栅电极207的顶表面可以位于比有源区204的顶表面低的水平处。栅电极207可以填充栅极沟槽205的下部。覆盖层216可以置于栅电极207上以填充栅极沟槽205的上部。栅介电层206可以沿着栅极沟槽205的底表面和侧壁形成。沟道240可以在第一杂质区217和第二杂质区218之间沿着栅电极207形成。沟道240具有比常规的平面型晶体管长的沟道长度。相应地，能够防止短沟道效应。
栅电极207可以包括第一功函数内衬209、单个低电阻率电极220和第二功函数内衬213。这样，不同于第一实施例，第二实施例具有单个低电阻率电极220。单个低电阻率电极220具有由一个低电阻率层形成的结构，而第一实施例及其变型被应用到包括第一低电阻率电极和第二低电阻率电极的双低电阻率电极。
第一功函数内衬209可以置于单个低电阻率电极220与栅介电层206之间。第一功函数内衬209的顶表面可以位于比单个低电阻率电极220的顶表面低的水平处。第一功函数内衬209可以与沟道240重叠。
第二功函数内衬213可以置于单个低电阻率电极220与栅介电层206之间。第二功函数内衬213可以具有分别置于栅极沟槽205的两个侧壁上的间隔物的形状。第二功函数内衬213和单个低电阻率电极220的顶表面可以位于同一水平。
覆盖层216可以形成在单个低电阻率电极220和第二功函数内衬213的顶表面上。
第一功函数内衬209和第二功函数内衬213可以是导电材料。第一功函数内衬209和第二功函数内衬213由不同的功函数材料形成。第一功函数内衬209可以具有比第二功函数内衬213大的功函数。第一功函数内衬209可以包括高功函数材料。第二功函数内衬213可以包括低功函数材料。高功函数材料是具有比硅的中间禁带功函数大的功函数的材料。低功函数材料是具有比硅的中间禁带功函数低的功函数的材料。即，高功函数材料可以具有比4.5eV大的功函数，低功函数材料可以具有比4.5eV低的功函数。第一功函数内衬209可以包括含金属材料。第二功函数内衬213可以包括非金属材料。
第一功函数内衬209可以包括金属氮化物，第二功函数内衬213可以包括含硅材料。第一功函数内衬209可以包含第一功函数调节物质以具有高功函数。第一功函数调节物质可以包括铝(Al)。相应地，第一功函数内衬209可以包括包含铝的金属氮化物。包含铝的金属氮化物的功函数比不包含铝的金属氮化物的功函数大。在当前实施例中，第一功函数内衬209可以包括含铝氮化钛。含铝氮化钛可以被称作氮化钛铝(TiAlN)或铝掺杂氮化钛(Al掺杂TiN)。作为用于形成铝掺杂氮化钛(Al掺杂TiN)的方法，在沉积氮化钛(TiN)之后，可以执行诸如铝注入的掺杂。作为用于形成氮化钛铝(TiAlN)的方法，可以在氮化钛(TiN)被沉积的沉积工艺期间以原位掺杂铝的方式添加含铝材料。例如，在通过化学气相沉积(CVD)工艺来沉积氮化钛(TiN)时，同时流入钛源材料、含氮材料和铝源材料。第一功函数内衬209可以保护栅介电层206免受单个低电阻率电极220的影响。
第二功函数内衬213具有低功函数。第二功函数内衬213可以包含第二功函数调节物质以具有低功函数。第二功函数调节物质可以包括N型掺杂物。相应地，第二功函数内衬213可以包括包含N型掺杂物的含硅材料。在当前实施例中，第二功函数内衬213可以包括多晶硅，例如，可以包括掺杂有N型掺杂物的多晶硅(在下文中，被称作N型掺杂多晶硅)。N型掺杂多晶硅具有低功函数。N型掺杂物可以包括磷(P)或砷(As)。第二功函数内衬213可以与第一杂质区217和第二杂质区218重叠。例如，第二功函数内衬213可以与第一杂质区217和第二杂质区218水平地重叠。第二功函数内衬213可以填充单个低电阻率电极220与栅介电层206之间的间隙230。间隙230可以在第一功函数内衬209之上置于单个低电阻率电极220与栅介电层206之间。
单个低电阻率电极220包括具有比第一功函数内衬209和第二功函数内衬213低的比电阻率的材料。单个低电阻率电极220可以由低电阻率材料形成。相应地，栅电极207的电阻率通过单个低电阻率电极220而减小。单个低电阻率电极220包括低电阻率含金属材料。为了减小栅电极207的电阻率，第二功函数内衬213可以形成为薄的厚度。结果，可以通过增加金属材料的量来显著地减小栅电极207的电阻率。
在第二实施例中，单个低电阻率电极220可以由对第二功函数内衬213不反应的材料形成。即，单个低电阻率电极220可以由与第二功函数内衬213不反应的材料形成。
这样，单个低电阻率电极220可以由低电阻率含金属材料形成，该低电阻率含金属材料具有比第二功函数内衬213低的比电阻率且与第二功函数内衬213不反应。
单个低电阻率电极220可以由低电阻率含金属材料形成，该低电阻率含金属材料具有比第一功函数内衬209低的比电阻率且与第一功函数内衬209不反应。此外，单个低电阻率电极220可以由不包含侵蚀栅介电层206的杂质(诸如氟)的材料形成。
单个低电阻率电极220可以由氮化钛形成。由于单个低电阻率电极220是对第二功函数内衬213不反应的材料且是不包含氟的材料，故栅电极207可以不需要阻挡物，从而被称作无阻挡栅电极。
图8A到图8D是图示第二实施例的变型的截面图。根据第二实施例的变型的半导体器件200的一些部件可以与根据第二实施例的半导体器件200的部件相同。除了栅极结构2001G、2002G、2003G和2004G之外的剩余部件可以与第二实施例的部件相同。
参见图8A，根据第一变型的半导体器件200的栅极结构2001G可以包括栅介电层206、栅电极207和覆盖层216。栅电极207可以包括第一功函数内衬209、单个低电阻率电极220S和第二功函数内衬213。第一功函数内衬209可以包括氮化钛铝。第二功函数内衬213可以包括N型掺杂多晶硅。第一功函数内衬209可以与沟道240重叠。第二功函数内衬213可以与第一杂质区217和第二杂质区218重叠。
单个低电阻率电极220S可以包括下部分220L和上部分220U。下部分220L的侧壁可以具有垂直的轮廓，上部分220U的侧壁可以具有倾斜的轮廓(见附图标记“S”)。上部分220U的侧壁可以具有正向斜度。例如，上部分220U的顶部宽度TCD可以比上部分220U的底部宽度BCD小。上部分220U的底部宽度BCD可以与下部分220L的宽度相同。在下部分220L中，顶部宽度和底部宽度可以彼此相同。
这样，由于单个低电阻率电极220S的上部分220U具有正向斜度，故其中形成有第二功函数内衬213的间隙230的空间可以加宽。相应地，可以保证第二功函数内衬213的间隙填充裕度。即，能够用第二功函数内衬213来无空隙地填充间隙230。
参见图8B，根据第二变型的半导体器件200的栅极结构2002G可以包括栅介电层206、栅电极207和覆盖层216。栅电极207可以包括第一功函数内衬209、单个低电阻率电极220、第二功函数内衬213和阻挡物221。第一功函数内衬209可以与沟道240重叠。第二功函数内衬213可以与第一杂质区217和第二杂质区218重叠。第二变型可以包括阻挡物221。阻挡物221可以接触第一功函数内衬209和第二功函数内衬213。例如，阻挡物221可以置于第一功函数内衬209与单个低电阻率电极220之间以及第二功函数内衬213与单个低电阻率电极220之间。
第一功函数内衬209可以包括氮化钛铝。第二功函数内衬213可以包括N型掺杂多晶硅。
单个低电阻率电极220可以由对第二功函数内衬213反应的材料形成。阻挡物221可以由能够防止第二功函数内衬213与单个低电阻率电极220之间的反应的材料形成。单个低电阻率电极220可以包括钨，阻挡物221可以包括氮化钛。通过阻挡物221，可以防止第二功函数内衬213与单个低电阻率电极220之间的硅化反应。
参见图8C，根据第三变型的半导体器件的栅极结构2003G可以包括栅介电层206、栅电极207和覆盖层216。栅电极207可以包括第一功函数内衬209、单个低电阻率电极220、第二功函数内衬213、第一阻挡物222和第二阻挡物223。第一功函数内衬209可以与沟道240重叠。第二功函数内衬213可以与第一杂质区217和第二杂质区218重叠。第三变型可以包括第一阻挡物222和第二阻挡物223。第一阻挡物222和第二阻挡物223可以接触单个低电阻率电极220。第一阻挡物222可以接触单个低电阻率电极220的底部部分和下侧壁，第二阻挡物223可以接触单个低电阻率电极220的上侧壁。第一阻挡物222可以置于第一功函数内衬209与单个低电阻率电极220之间。第二阻挡物223可以置于第二功函数内衬213与单个低电阻率电极220之间。
第一功函数内衬209可以包括氮化钛铝。第二功函数内衬213可以包括N型掺杂多晶硅。单个低电阻率电极220可以由对第二功函数内衬213反应的材料形成。单个低电阻率电极220可以包括钨。
第二阻挡物223可以由能够防止第二功函数内衬213与单个低电阻率电极220之间的反应的材料形成。第二阻挡物223可以包括氮化钛。通过第二阻挡物223，可以防止第二功函数内衬213与单个低电阻率电极220之间的硅化反应。
为了防止对栅介电层206的侵蚀，第一阻挡物222置于单个低电阻率电极220与第一功函数内衬209之间。第一阻挡物222可以由与第二阻挡物223相同的材料形成。第一阻挡物222可以包括氮化钛。
参见图8D，根据第四变型的半导体器件200的栅极结构2004G可以包括栅介电层206、栅电极207和覆盖层216。栅电极207可以包括第一功函数内衬209、单个低电阻率电极220S、第二功函数内衬213、第一阻挡物222和第二阻挡物223。第一功函数内衬209可以与沟道240重叠。第二功函数内衬213可以与第一杂质区217和第二杂质区218重叠。第四变型可以包括第一阻挡物222和第二阻挡物223。第一阻挡物222和第二阻挡物223可以接触单个低电阻率电极220S。第一阻挡物222可以接触单个低电阻率电极220S的底部部分和下侧壁，第二阻挡物223可以接触单个低电阻率电极220S的上侧壁和顶表面。第一阻挡物222可以置于第一功函数内衬209与单个低电阻率电极220S之间。第二阻挡物223可以置于第二功函数内衬213与单个低电阻率电极220S之间，并置于单个低电阻率电极220S的顶表面上。
第一功函数内衬209可以包括氮化钛铝。第二功函数内衬213可以包括N型掺杂多晶硅。单个低电阻率电极220S可以由对第二功函数内衬213反应的材料形成。单个低电阻率电极220S可以包括钨。单个低电阻率电极220S可以包括下部分220L和上部分220U。下部分220L的侧壁可以具有垂直轮廓，上部分220U的侧壁可以具有倾斜轮廓。
第二阻挡物223可以由能够防止第二功函数内衬213与单个低电阻率电极220S之间的反应的材料形成。第二阻挡物223可以包括氮化钛。通过第二阻挡物223，可以防止第二功函数内衬213与单个低电阻率电极220S之间的硅化反应。第二阻挡物223可以形成在单个低电阻率电极220S的上部分220U的顶表面上。在另一个实施例中，第二阻挡物223可以置于单个低电阻率电极220S的上部分220U的侧壁上。
为了防止对栅介电层206的侵蚀，第一阻挡物222置于单个低电阻率电极220S与第一功函数内衬209之间。第一阻挡物222可以由与第二阻挡物223相同的材料形成。第一阻挡物222可以包括氮化钛。
以上描述的变型可以应用到埋栅型鳍状沟道晶体管。
图9A到图9F是描述用于制备图7中示出的半导体器件的方法的截面图。图9A到图9F是沿着图1中的A-A’线截取的图示工艺步骤的截面图。
如图9A中所示，在衬底31中形成隔离层32。有源区34由隔离层32来限定。
在衬底31中形成栅极沟槽35。栅极沟槽35可以形成为跨过有源区34和隔离层32的直线形状。栅极沟槽35可以形成为比隔离沟槽33浅。
可以在栅极沟槽35的表面上以及有源区34和隔离层32的顶表面上形成栅介电层36A。栅介电层36A可以包括高k材料、氧化物、氮化物、氮氧化物或其组合。
可以在栅介电层36A上形成第一功函数内衬层37A。第一功函数内衬层37A可以共形地形成在栅介电层36A的表面上。第一功函数内衬层37A可以包括高功函数材料。第一功函数内衬层37A可以包括氮化钛铝(TiAlN)。
接下来，可以在第一功函数内衬层37A上形成低电阻率层38A。低电阻率层38A可以填充栅极沟槽35。低电阻率层38A包括低电阻率金属材料。为了防止对栅介电层36A的侵蚀，低电阻率层38A可以由不包含诸如氟的杂质的材料形成。此外，低电阻率层38A可以由对随后要形成的第二功函数内衬层不反应的材料形成。低电阻率层38A可以由氮化钛形成。低电阻率层38A可以通过化学气相沉积(CVD)工艺或原子层沉积(ALD)工艺来形成。在另一个实施例中，在低电阻率层38A由钨形成的情况下，由于钨通过使用诸如六氟化钨(WF6)的源气体来沉积，因此栅介电层36A可能被氟侵蚀。为了防止这样的对栅介电层36A的侵蚀，可以在形成低电阻率层38A之前预先形成阻挡层。阻挡层可以包括氮化钛。
如图9B中所示，以初步第一功函数内衬37B和单个低电阻率电极38保留在栅极沟槽35中的方式来执行第一凹进工艺。第一凹进工艺可以通过干法刻蚀工艺(例如，回刻蚀工艺)来执行。初步第一功函数内衬37B通过对第一功函数内衬层37A的回刻蚀工艺而形成。单个低电阻率电极38通过对低电阻率层38A的回刻蚀工艺而形成。可以以这样的方式来执行第一凹进工艺，即，在执行平坦化工艺之后，随后执行回刻蚀工艺。
初步第一功函数内衬37B和单个低电阻率电极38被凹进为比有源区34的顶表面低。第二实施例的第一凹进工艺具有与第一实施例的第一凹进工艺不同的深度。即，第二实施例的第一凹进工艺可以被执行得比第一实施例的第一凹进工艺浅。
如图9C中所示，可以执行第二凹进工艺。通过第二凹进工艺，可以形成第一功函数内衬37和间隙39。第二凹进工艺可以选择性地将初步第一功函数内衬37B凹进。例如，第二凹进工艺可以具有对单个低电阻率电极38的高选择性，且选择性地仅刻蚀初步第一功函数内衬37B。
通过第二凹进工艺，形成被凹进为比单个低电阻率电极38的顶表面低的第一功函数内衬37。第一功函数内衬37的凹进空间保留为间隙39。
如图9D中所示，可以在包括间隙39的所得结构上形成第二功函数内衬层40A。第二功函数内衬层40A可以填充间隙39。第二功函数内衬层40A可以是与第一功函数内衬37不同的功函数材料。第二功函数内衬层40A包括低功函数材料。第二功函数内衬层40A可以由非金属材料形成。第二功函数内衬层40A可以包括掺杂有N型杂质的多晶硅。
如图9E中所示，可以刻蚀第二功函数内衬层40A。例如，可以回刻蚀第二功函数内衬层40A。相应地，可以形成第二功函数内衬40。第二功函数内衬40可以具有间隔物的形状。第二功函数内衬40和单个低电阻率电极38的顶表面可以位于同一水平。
如图9F中所示，可以形成覆盖层41以填充栅极沟槽35的上部。覆盖层41形成在单个低电阻率电极38和第二功函数内衬40上。覆盖层41包括介电材料。覆盖层41可以包括氮化硅。作为形成覆盖层41的方法，在包括低电阻率电极38和第二功函数内衬40的所得结构上形成初步覆盖层(未示出)之后，可以对初步覆盖层执行平坦化工艺直到有源区34的顶表面暴露。在对初步覆盖层执行平坦化工艺时或之后，可以去除有源区34的顶表面上的栅介电层36A以形成栅介电层36。
在形成覆盖层41之后，通过注入或另一种掺杂技术来执行杂质掺杂工艺。结果，在衬底31中形成第一杂质区42和第二杂质区43。第一杂质区42和第二杂质区43分别变成源极区和漏极区。可以在杂质掺杂工艺之后去除有源区34的顶表面上的栅介电层36A。
第一杂质区42和第二杂质区43可以与第二功函数内衬40重叠。
在另一个实施例中，可以在形成栅极沟槽35之前形成第一杂质区42和第二杂质区43。例如，在通过使用离子注入掩膜而将杂质掺杂入有源区34中来形成杂质区之后，可以形成栅极沟槽35。杂质区可以由栅极沟槽35划分为第一杂质区42和第二杂质区43。
图10A到图10I是描述用于制备图8D中示出的半导体器件的方法的截面图。用于制备除了栅电极之外的剩余部件的方法将参见图9A到图9F。
如图10A中所示，在衬底31中形成隔离层32。有源区34由隔离层32限定。在衬底31中形成栅极沟槽35。可以在栅极沟槽35的表面上以及有源区34和隔离层32的顶表面上形成栅介电层36A。
可以在栅介电层36A上形成第一功函数内衬层37A。第一功函数内衬层37A可以共形地形成在栅介电层36A的表面上。第一功函数内衬层37A可以包括高功函数材料。第一功函数内衬层37A可以包括氮化钛铝(TiAlN)。
可以在第一功函数内衬层37A上顺序地形成第一阻挡层44A和低电阻率层38A。第一阻挡层44A可以共形地形成在第一功函数内衬层37A的表面上。低电阻率层38A可以填充栅极沟槽35。低电阻率层38A包括低电阻率金属材料。低电阻率层38A可以由包含诸如氟的杂质的材料形成。此外，低电阻率层38A可以由对随后要形成的第二功函数内衬层反应的材料形成。低电阻率层38A可以由钨形成。低电阻率层38A可以通过化学气相沉积(CVD)工艺或原子层沉积(ALD)工艺来形成。第一阻挡层44A可以包括氮化钛。
如图10B中所示，以初步第一功函数内衬37B、初步第一阻挡物44B和初步单个低电阻率电极38保留在栅极沟槽35中的方式来执行第一凹进工艺。可以通过干法刻蚀工艺(例如，回刻蚀工艺)来执行第一凹进工艺。初步第一功函数内衬37B通过对第一功函数内衬层37A的回刻蚀工艺而形成。初步第一阻挡物44B通过对第一阻挡层44A的回刻蚀工艺而形成。初步单个低电阻率电极38通过对低电阻率层38A的回刻蚀工艺而形成。可以以这样的方式来执行第一凹进工艺，即，在执行平坦化工艺之后，随后执行回刻蚀工艺。
初步第一功函数内衬37B、初步第一阻挡物44B和初步单个低电阻率电极38被凹进为比有源区34的顶表面低。初步第一功函数内衬37B、初步第一阻挡物44B和初步单个低电阻率电极38的顶表面可以位于同一水平。
如图10C中所示，可以执行第二凹进工艺。通过第二凹进工艺，可以形成第一功函数内衬37、第一阻挡物44和初步间隙39A。第二凹进工艺可以选择性地将初步第一功函数内衬37B和初步第一阻挡物44B凹进。例如，第二凹进工艺具有对初步单个低电阻率电极38的高选择性，且选择性地仅刻蚀初步第一功函数内衬37B和初步第一阻挡物44B。
通过第二凹进工艺，被凹进为比初步单个低电阻率电极38的顶表面低的第一功函数内衬37和第一阻挡物44形成。第一功函数内衬37和第一阻挡物44的凹进空间保留为初步间隙39A。
如图10D中所示，另外使初步单个低电阻率电极38凹进。相应地，单个低电阻率电极38S形成。单个低电阻率电极38S的上侧壁可以具有倾斜轮廓S。此外，加宽的间隙39B可以形成。
如图10E中所示，形成第二阻挡层45A。第二阻挡层45A可以共形地形成。间隙39B未被第二阻挡层45A填满。第二阻挡层45A可以包括氮化钛。
如图10F中所示，可以形成第二阻挡物45。第二阻挡物45可以通过对第二阻挡层45的回刻蚀工艺而形成。第二阻挡物45可以形成在单个低电阻率电极38S的上侧壁和顶表面上。第二阻挡物45可以接触第一阻挡物44。在另一个实施例中，第二阻挡物45可以仅形成在单个低电阻率电极38S的上侧壁上。
如图10G中所示，可以在包括间隙39B的所得结构之上形成第二功函数内衬层40A。第二功函数内衬层40A可以填充间隙39B。第二功函数内衬层40A可以是与第一功函数内衬37不同的功函数材料。第二功函数内衬层40A包括低功函数材料。第二功函数内衬层40A可以由非金属材料形成。第二功函数内衬层40A可以包括掺杂有N型杂质的多晶硅。
如图10H中所示，可以刻蚀第二功函数内衬层40A。例如，可以回刻蚀第二功函数内衬层40A。相应地，第二功函数内衬40可以形成。第二功函数内衬40可以具有填充间隙39B的间隔物的形状。第二功函数内衬40的顶表面可以位于比单个低电阻率电极38S高的水平处。在另一个实施例中，第二功函数内衬40和单个低电阻率电极38S的顶表面可以位于同一水平。
如图10I中所示，可以形成覆盖层41以填充栅极沟槽35的上部。覆盖层41形成在第二阻挡物45和第二功函数内衬40之上。覆盖层41包括介电材料。覆盖层41可以包括氮化硅。作为用于形成覆盖层41的方法，在包括第二阻挡物45和第二功函数内衬40的所得结构上形成初步覆盖层(未示出)之后，可以对初步覆盖层执行平坦化工艺直到有源区34的顶表面暴露。在对初步覆盖层执行平坦化工艺时或之后，可以去除有源区34的顶表面上的栅介电层36A以形成栅介电层36。
在形成覆盖层41之后，通过注入或另一种掺杂技术来执行杂质掺杂工艺。结果，在衬底31中形成第一杂质区42和第二杂质区43。第一杂质区42和第二杂质区43分别变成源极区和漏极区。可以在杂质掺杂工艺之后去除有源区34的顶表面上的栅介电层36A。
第一杂质区42和第二杂质区43可以与第二功函数内衬40重叠。
在另一个实施例中，可以在形成栅极沟槽35之前形成第一杂质区42和第二杂质区43。例如，在通过使用离子注入掩膜而将杂质掺杂入有源区34中来形成杂质区之后，可以形成栅极沟槽35。杂质区可以由栅极沟槽35划分成第一杂质区42和第二杂质区43。
图11是图示根据第三实施例的半导体器件的截面图。
参见图11，根据第三实施例的半导体器件300可以包括柱型有源区304和栅极结构300G。半导体器件300被图示为是非平面型晶体管的垂直沟道晶体管。
隔离层302可以形成在衬底301中。隔离层302可以填充隔离沟槽303。柱型有源区304可以垂直地形成在衬底301中。柱型有源区304可以包括第一杂质区317。第二杂质区318可以位于衬底301中。沟道区305可以垂直地置于第一杂质区317与第二杂质区318之间。
栅极结构300G可以包括栅介电层306、栅电极307和覆盖层316。栅电极307可以位于比柱型有源区304的顶表面低的水平处。栅电极307可以与柱型有源区304的侧壁重叠。相应地，垂直沟道可以通过栅电极307形成在沟道区305中。栅电极307可以被称作垂直栅电极。覆盖层316可以置于栅电极307上。栅介电层306可以形成在柱型有源区304的侧壁上以及衬底301的表面的一部分上。
栅电极307可以包括第一垂直部分308和第二垂直部分312。第一垂直部分308可以包括第一功函数内衬309、第一阻挡物310和第一低电阻率电极311。第二垂直部分312可以包括第二功函数内衬313、第二阻挡物314和第二低电阻率电极315。
第一功函数内衬309可以置于第一低电阻率电极311与沟道区305之间。第一功函数内衬309可以与沟道区305重叠。
第二功函数内衬313可以置于第一杂质区317与第二低电阻率电极315之间。第二功函数内衬313可以与第一杂质区317重叠。
覆盖层316可以形成在第二垂直部分312上。
第二杂质区318与栅电极307不重叠。
第一功函数内衬309和第二功函数内衬313可以是导电材料。第一功函数内衬309和第二功函数内衬313由不同的功函数材料形成。第一功函数内衬309可以具有比第二功函数内衬313大的功函数。第一功函数内衬309可以包括高功函数材料。第二功函数内衬313可以包括低功函数材料。高功函数材料是具有比硅的中间禁带功函数大的功函数的材料。低功函数材料是具有比硅的中间禁带功函数低的功函数的材料。即，高功函数材料可以具有比4.5eV大的功函数，低功函数材料可以具有比4.5eV低的功函数。第一功函数内衬309可以包括含金属材料。第二功函数内衬313可以包括非金属材料。
第一功函数内衬309可以包括金属氮化物，第二功函数内衬313可以包括含硅材料。第一功函数内衬309可以包括氮化钛铝(TiAlN)。第二功函数内衬313可以包括N型掺杂多晶硅。
第一低电阻率电极311可以由具有低电阻率且包括侵蚀栅介电层306的杂质的材料形成。因此，第一阻挡物310被置于第一低电阻率电极311与第一功函数内衬309之间。第一低电阻率电极311可以包括钨。第一低电阻率电极311可以是对第二功函数内衬313反应的材料。
第二低电阻率电极315可以由具有低电阻率且与第二功函数内衬313反应的材料形成。因此，第二阻挡物314被置于第二低电阻率电极315与第二功函数内衬313之间。
根据第三实施例，由于第二功函数内衬313具有低功函数，故可以抑制第一杂质区317中的栅极诱导漏极泄漏(GIDL)。由于沟道区305的沟道剂量通过第一功函数内衬309而减少，故可以改善结泄漏。
可以以各种方式来修改根据第三实施例的半导体器件300。例如，可以类似于第一实施例及其变型以及第二实施例及其变型来修改栅极结构。
根据实施例的半导体器件可以集成在晶体管电路中。此外，根据实施例的半导体器件可以应用到包括用于各种目的的晶体管的集成电路。例如，根据实施例的半导体器件可以应用到包括绝缘栅FET(IGFET)、高电子迁移率晶体管(HEMT)、功率晶体管、薄膜晶体管(TFT)等的集成电路。
根据实施例的半导体器件、晶体管和集成电路可以嵌入电子设备中。电子设备可以包括存储器的和非存储器。存储器包括SRAM、DRAM、FLASH、MRAM、ReRAM、STTRAM和FeRAM。非存储器包括逻辑电路。逻辑电路可以包括用于控制存储器件的感测放大器、解码器、输入/输出电路等。此外，逻辑电路可以包括除存储器之外的各种集成电路(IC)。例如，逻辑电路包括微处理器、移动设备的应用处理器等。此外，非存储器包括诸如与非门的逻辑门、用于显示设备的驱动器IC、诸如电源管理IC(PMIC)的电源半导体器件等。电子设备可以包括计算系统、图像传感器、照相机、移动设备、显示设备、传感器、医疗器械、光电设备、射频识别(RFID)、太阳能电池、用于车辆的半导体器件、用于有轨车辆的半导体器件、用于航空器的半导体器件等。
图12是图示包括根据实施例的半导体器件的晶体管电路的截面图。
参见图12，晶体管电路400包括第一晶体管420和第二晶体管440。第一晶体管420和第二晶体管440形成在衬底401中，且由隔离层402彼此隔离。
第一晶体管420包括栅极结构400G、第一源极区417和第一漏极区418。栅极结构400G形成在栅极沟槽405中。栅极沟槽405具有跨过隔离层402和有源区404的类型。隔离层402可以通过在隔离沟槽403中填充介电材料来形成。
栅极结构400G可以包括第一栅介电层406、埋栅电极407和覆盖层416。埋栅电极407包括下掩埋部分408和上掩埋部分412。下掩埋部分408包括第一功函数内衬409、下阻挡物410和第一低电阻率电极411。上掩埋部分412包括第二功函数内衬413、上阻挡物414和第二低电阻率电极415。第一功函数内衬409可以包括氮化钛铝(TiAlN)，第二功函数内衬413可以包括N型掺杂多晶硅。
第二晶体管440包括平面栅电极432、第二源极区433和第二漏极区434。第二栅介电层431形成在平面栅电极432之下。平面栅电极432可以包括多晶硅、金属、金属氮化物、金属化合物或其组合。第二栅介电层431可以包括从氧化硅、氮化硅、氮氧化硅和高k材料中选择的至少一种。高k材料可以包括铪基材料。在第二栅介电层431中，可以层叠介面层和高k材料。介面层可以包括氧化硅、氮化硅或氮氧化硅。
如从以上描述可以看出，在晶体管电路400中，具有埋栅电极407的第一晶体管420以及具有平面栅电极432的第二晶体管440集成在一个衬底401中。在形成第一晶体管420之后，可以形成第二晶体管440。
在晶体管电路400中，第一晶体管420和第二晶体管440二者都可以是NMOSFET。此外，第一晶体管420和第二晶体管440二者都可以是PMOSFET。
晶体管电路400可以是CMOSFET。例如，第一晶体管420和第二晶体管440中的任意一个晶体管可以是NMOS晶体管，另一个晶体管可以是PMOSFET。在第二晶体管440的平面栅电极432中，可以选择合适的功函数材料来调节阈值电压。例如，在PMOSFET的情形下，对于平面栅电极432，可以选择P型功函数材料以具有适合于PMOSFET的功函数。
第一晶体管420可以被称作埋栅型晶体管，第二晶体管440可以被称作平面栅型晶体管。
在晶体管电路400中，第一晶体管420可以是存储单元的晶体管，第二晶体管440可以是外围电路的晶体管。
这样，由于埋栅电极407形成为包括高功函数的第一功函数内衬409和低功函数的第二功函数内衬413，故可以改善晶体管电路400的性能。
图13是图示包括根据实施例的半导体器件的存储单元的截面图。
参见图13，存储单元500包括掩埋字线506、位线521和存储元件525。
以下将详细地描述存储单元500。
隔离层502形成在衬底501中。多个有源区503由隔离层502来限定。栅极沟槽504跨过有源区503而形成。栅介电层505形成在栅极沟槽504的表面上。
掩埋字线506形成在栅介电层505上以填充栅极沟槽504的下部。掩埋字线506包括下掩埋部分507和上掩埋部分511。下掩埋部分507包括高功函数内衬508、下阻挡物509和第一低电阻率电极510。上掩埋部分511包括低功函数内衬512、上阻挡物513和第二低电阻率电极514。高功函数内衬508可以包括氮化钛铝(TiAlN)。低功函数内衬512可以包括N型掺杂多晶硅。下阻挡物509和上阻挡物513可以包括氮化钛。第一低电阻率电极510和第二低电阻率电极514可以包括钨。掩埋字线506具有与图4D中示出的根据第一实施例的第四变型的栅电极107相同的构造。在其他实施例中，掩埋字线506可以具有与第一实施例及其变型以及第二实施例及其变型相同的构造。
覆盖层515形成在掩埋字线506上以填充栅极沟槽504的上部。第一杂质区516和第二杂质区517在掩埋字线506的两侧形成在衬底501中。掩埋字线506、第一杂质区516和第二杂质区517可以构建单元晶体管。
可以形成电耦接到第一杂质区516的位线结构。位线结构包括位线521和位线硬掩膜层522。位线结构还可以包括在位线521与第一杂质区516之间的第一接触插塞520。间隔物523形成在位线结构的侧壁上。第一层间介电层519A和第二层间介电层519B形成在衬底501上。第一接触插塞520可以形成在第一接触孔518中。第一接触孔518可以形成在第一层间介电层519A中。第一接触插塞520电耦接到第一杂质区516。第一接触插塞520和位线521的线宽可以相同。相应地，在第一接触插塞520与第一接触孔518的侧壁之间存在间隙，且间隔物523的部分延伸为填充间隙。可以使第一杂质区516的顶表面凹进，从而增加第一接触插塞520与第一杂质区516之间的接触面积。位线521可以具有在与掩埋字线506延伸的方向交叉的方向上延伸的直线形状。位线521可以包括从多晶硅、金属硅化物、金属氮化物和金属中选择的至少一种。位线硬掩膜层522可以包括氧化硅或氮化硅。第一接触插塞520可以包括从多晶硅、金属硅化物、金属氮化物和金属中选择的至少一种。
间隔物523包括介电材料。间隔物523可以包括氧化硅、氮化硅或者氧化硅和氮化硅的组合。间隔物523可以具有多间隔物结构。例如，间隔物523可以是氮化硅/氧化硅/氮化硅的NON结构。间隔物523可以是空气间隙内嵌多间隔物结构。
存储元件525可以形成在第二杂质区517之上。第二接触插塞524可以形成在存储元件525与第二杂质区517之间。第二接触孔524A可以形成为穿过第一层间介电层519A和第二层间介电层519B，第二接触插塞524可以形成在第二接触孔524A中。第二接触插塞524可以电耦接到第二杂质区517。第二接触插塞524可以包括从多晶硅、金属、金属硅化物和金属氮化物中选择的至少任意一种。例如，第二接触插塞524可以包括其中层叠有多晶硅、金属硅化物和金属的插塞结构。
第一层间介电层519A和第二层间介电层519B中的每个可以是单层结构或多层结构。第一层间介电层519A和第二层间介电层519B中的每个可以包括从氧化硅、氮化硅和氮氧化硅中选择的至少任意一种。第二层间介电层519B用来隔离相邻的第二接触插塞524。在另一个实施例中，可以另外形成围绕第二接触插塞524的侧壁的接触间隔物(未示出)。接触间隔物可以是空气间隙内嵌多间隔物结构。
在另一个实施例中，可以在第二接触插塞524上另外形成第三接触插塞(未示出)。第三接触插塞可以具有与位线结构和第二接触插塞524重叠的类型。第三接触插塞可以包括金属材料。
存储元件525可以形成在第二接触插塞524上以电耦接到第二接触插塞524。存储元件525可以实现为各种类型。
存储元件525可以是电容器。相应地，存储元件525可以包括接触第二接触插塞524的储存节点。储存节点可以是圆筒型或柱型。可以在储存节点的表面上形成电容器介电层。电容器介电层可以包括从氧化锆、氧化铝和氧化铪中选择的至少任意一种。例如，电容器介电层可以是其中层叠有第一氧化锆、氧化铝和第二氧化锆的ZAZ结构。板节点形成在电容器介电层上。储存节点和板节点可以包括含金属材料。
在另一个实施例中，存储元件525可以包括可变电阻器。可变电阻器可以包括相变材料。相变材料可以包括从作为硫族元素的碲(Te)与硒(Se)之间选择的至少一种。在另一个实施例中，可变电阻器可以包括过渡金属氧化物。在又一个实施例中，可变电阻器可以是磁隧道结(MTJ)。
如上所述，存储单元500可以包括具有高功函数内衬508和低功函数内衬512的掩埋字线506。在存储单元500被应用到DRAM的情形下，可以改善DRAM的刷新特性。
图14是图示包括根据实施例的半导体器件的电子设备的示图。
参见图14，电子设备600可以包括多个半导体器件601、602、603、604和605。例如，电子设备600可以包括根据以上描述的实施例及其变型的半导体器件100、200和300、晶体管电路400以及存储单元500之中的至少一种。
包括在电子设备600中的半导体器件之中的至少一种半导体器件包括形成在栅极沟槽中的埋栅电极。埋栅电极可以包括高功函数内衬和低功函数内衬。低功函数内衬与源极区和漏极区重叠，相应地，改善了栅极诱导漏极泄漏(GIDL)。相应地，电子设备600可以与大小减小对应地实现高操作速度。
从以上描述明显的是，根据实施例，由于包括N型掺杂多晶硅的低功函数内衬形成在栅电极与源极区/漏极区之间，故栅极诱导漏极泄漏可以减小。
此外，根据实施例，由于包括氮化钛铝的高功函数内衬与沟道重叠，故沟道剂量可以降低且结泄漏可以减小。
尽管已经出于说明性的目的而描述了各种实施例，但对于本领域技术人员将明显的是，在不脱离如所附权利要求书中所限定的本发明的精神和范围的情况下，可以做出各种改变和变型。

Claims (9)

1.一种半导体器件，包括：
衬底，沟槽形成在衬底中；
第一杂质区和第二杂质区，形成在衬底中，通过沟槽彼此分开；
栅电极，形成为填充沟槽的下部；以及
覆盖层，形成在栅电极之上以填充沟槽的上部，
其中，栅电极包括：
第一功函数内衬，形成在沟槽的下部的底表面和侧壁之上，与第一杂质区和第二杂质区不重叠，且包括氮化钛铝；以及
第二功函数内衬，形成在沟槽的下部的在第一功函数内衬之上的侧壁之上，与第一杂质区和第二杂质区重叠，且包括含硅非金属材料。
2.根据权利要求1所述的半导体器件，其中，第一功函数内衬具有比第二功函数内衬大的功函数。
3.根据权利要求1所述的半导体器件，其中，第一功函数内衬具有比硅的中间禁带功函数大的高功函数，第二功函数内衬具有比硅的中间禁带功函数低的低功函数。
4.根据权利要求1所述的半导体器件，其中，第二功函数内衬包括N型杂质掺杂多晶硅。
5.根据权利要求1所述的半导体器件，其中，栅电极还包括：
第一低电阻率电极，部分地填充沟槽的在第一功函数内衬之上的下部；以及
第二低电阻率电极，形成在第一低电阻率电极之上以填充沟槽的在第二功函数内衬之上的剩余的下部。
6.根据权利要求5所述的半导体器件，其中，第二低电阻率电极是对第二功函数内衬不反应的材料。
7.根据权利要求5所述的半导体器件，其中，第一低电阻率电极包括无氟材料且与第二功函数内衬不反应。
8.根据权利要求5所述的半导体器件，其中，第二低电阻率电极包括对第二功函数内衬反应的材料，第一低电阻率电极包括无氟材料且与第二功函数内衬不反应。
9.根据权利要求5所述的半导体器件，还包括：
鳍状区，形成在其中形成有第一低电阻率电极的沟槽之下。
CN201510557163.4A 2014-12-16 2015-09-02 具有双功函数栅极结构的半导体器件 Active CN105702730B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010557833.3A CN111668298B (zh) 2014-12-16 2015-09-02 具有双功函数栅极结构的半导体器件

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020140181554A KR102250583B1 (ko) 2014-12-16 2014-12-16 듀얼일함수 게이트구조를 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀, 그를 구비한 전자장치
KR10-2014-0181554 2014-12-16

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN202010557833.3A Division CN111668298B (zh) 2014-12-16 2015-09-02 具有双功函数栅极结构的半导体器件

Publications (2)

Publication Number Publication Date
CN105702730A CN105702730A (zh) 2016-06-22
CN105702730B true CN105702730B (zh) 2020-09-08

Family

ID=56111977

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202010557833.3A Active CN111668298B (zh) 2014-12-16 2015-09-02 具有双功函数栅极结构的半导体器件
CN201510557163.4A Active CN105702730B (zh) 2014-12-16 2015-09-02 具有双功函数栅极结构的半导体器件

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN202010557833.3A Active CN111668298B (zh) 2014-12-16 2015-09-02 具有双功函数栅极结构的半导体器件

Country Status (3)

Country Link
US (2) US9508847B2 (zh)
KR (1) KR102250583B1 (zh)
CN (2) CN111668298B (zh)

Families Citing this family (79)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102250583B1 (ko) * 2014-12-16 2021-05-12 에스케이하이닉스 주식회사 듀얼일함수 게이트구조를 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀, 그를 구비한 전자장치
KR102274765B1 (ko) * 2014-12-17 2021-07-09 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
KR102336033B1 (ko) * 2015-04-22 2021-12-08 에스케이하이닉스 주식회사 매립금속게이트구조를 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀, 그를 구비한 전자장치
KR102551351B1 (ko) * 2018-03-16 2023-07-04 삼성전자 주식회사 란타넘 화합물과 이를 이용한 박박 형성 방법 및 집적회로 소자의 제조 방법
US10026653B2 (en) 2015-12-16 2018-07-17 International Business Machines Corporation Variable gate lengths for vertical transistors
KR102481478B1 (ko) * 2016-06-16 2022-12-26 삼성전자 주식회사 반도체 장치들 및 그 형성 방법
DE102016114229B3 (de) 2016-08-01 2017-12-07 Infineon Technologies Austria Ag Transistorbauelement mit einer zwei schichten umfassenden feldelektrodeund sein herstellverfahren
JP6998945B2 (ja) * 2016-10-02 2022-01-18 アプライド マテリアルズ インコーポレイテッド ルテニウムライナーと共に銅のエレクトロマイグレーションを改善するドープされた選択的な金属キャップ
KR102511942B1 (ko) * 2016-12-16 2023-03-23 에스케이하이닉스 주식회사 매립게이트구조를 구비한 반도체장치 및 그 제조 방법
KR102626234B1 (ko) * 2017-02-03 2024-01-19 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
KR102222542B1 (ko) 2017-04-12 2021-03-05 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10103147B1 (en) * 2017-05-01 2018-10-16 International Business Machines Corporation Vertical transport transistors with equal gate stack thicknesses
CN108962892B (zh) * 2017-05-26 2021-02-26 联华电子股份有限公司 半导体元件及其制作方法
KR102426665B1 (ko) * 2017-07-21 2022-07-28 삼성전자주식회사 집적회로 소자
KR102279732B1 (ko) * 2017-07-21 2021-07-22 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
KR102358460B1 (ko) * 2017-08-10 2022-02-07 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
US10672888B2 (en) 2017-08-21 2020-06-02 International Business Machines Corporation Vertical transistors having improved gate length control
KR102404645B1 (ko) 2017-08-28 2022-06-03 삼성전자주식회사 반도체 장치
KR102378471B1 (ko) * 2017-09-18 2022-03-25 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
KR102377358B1 (ko) * 2017-10-16 2022-03-23 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
CN109801880B (zh) 2017-11-17 2021-05-18 联华电子股份有限公司 动态随机存取存储器的埋入式字符线及其制作方法
KR102481476B1 (ko) 2017-11-17 2022-12-26 삼성전자 주식회사 반도체 소자
KR102515429B1 (ko) * 2017-11-29 2023-03-28 삼성전자주식회사 반도체 장치
US11031478B2 (en) 2018-01-23 2021-06-08 Infineon Technologies Austria Ag Semiconductor device having body contacts with dielectric spacers and corresponding methods of manufacture
KR102457515B1 (ko) * 2018-02-22 2022-10-21 에스케이하이닉스 주식회사 매립게이트구조를 구비한 반도체장치 및 그 제조 방법
CN110246841B (zh) * 2018-03-08 2021-03-23 联华电子股份有限公司 半导体元件及其制作方法
US10510621B2 (en) * 2018-04-13 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Methods for threshold voltage tuning and structures formed thereby
US10748962B2 (en) * 2018-04-24 2020-08-18 International Business Machines Corporation Method and structure for forming MRAM device
CN108365126A (zh) * 2018-04-25 2018-08-03 江苏集萃有机光电技术研究所有限公司 阳极结构和阳极结构制造方法
CN110534432B (zh) * 2018-05-25 2023-07-14 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN110610940A (zh) * 2018-06-15 2019-12-24 长鑫存储技术有限公司 存储晶体管、存储晶体管的字线结构及字线制备方法
CN110875391A (zh) * 2018-09-03 2020-03-10 长鑫存储技术有限公司 晶体管及其形成方法、集成电路存储器
CN110890424A (zh) * 2018-09-10 2020-03-17 长鑫存储技术有限公司 晶体管、半导体器件及其形成方法
KR102471277B1 (ko) * 2018-09-19 2022-11-28 삼성전자주식회사 게이트 절연층을 갖는 반도체 소자
KR102505229B1 (ko) * 2018-10-02 2023-03-06 삼성전자주식회사 반도체 소자 및 반도체 소자 제조 방법
US10818673B2 (en) * 2018-10-03 2020-10-27 Micron Technology, Inc. Methods of forming integrated assemblies having conductive material along sidewall surfaces of semiconductor pillars
KR102540965B1 (ko) * 2018-10-17 2023-06-07 삼성전자주식회사 반도체 소자
KR102492798B1 (ko) * 2018-11-09 2023-01-31 삼성전자주식회사 반도체 소자 및 그 형성 방법
KR102280823B1 (ko) * 2018-12-31 2021-07-26 브이메모리 주식회사 변동 저저항 영역 기반 메모리 소자 및 이의 제어 방법
KR102370745B1 (ko) * 2018-12-31 2022-03-07 브이메모리 주식회사 변동 저저항 영역 기반 메모리 소자 및 이의 제어 방법
KR102657070B1 (ko) 2019-01-03 2024-04-16 삼성전자주식회사 반도체 소자 및 그의 제조 방법
US20220069205A1 (en) * 2019-01-25 2022-03-03 Samsung Electronics Co., Ltd. Switching device having bi-directional drive characteristics and method of operating same
KR102174333B1 (ko) * 2019-01-25 2020-11-04 삼성전자주식회사 Dram 셀렉터 소자 및 그 제조 방법
KR102704119B1 (ko) * 2019-06-17 2024-09-10 에스케이하이닉스 주식회사 매립 게이트 구조를 구비한 반도체 장치 및 그 제조 방법
KR102671273B1 (ko) * 2019-06-17 2024-06-04 에스케이하이닉스 주식회사 매립 게이트 구조를 구비한 반도체 장치 및 그 제조 방법
KR20210002369A (ko) * 2019-06-24 2021-01-08 삼성전자주식회사 반도체 소자
US11139397B2 (en) * 2019-09-16 2021-10-05 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned metal compound layers for semiconductor devices
CN112582413B (zh) * 2019-09-27 2024-03-22 华邦电子股份有限公司 半导体元件及其制造方法
DE102020100099A1 (de) 2019-09-30 2021-04-01 Taiwan Semiconductor Manufacturing Co., Ltd. Gatestrukturen in halbleitervorrichtungen
US11756832B2 (en) 2019-09-30 2023-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Gate structures in semiconductor devices
US20210126103A1 (en) * 2019-10-29 2021-04-29 Micron Technology, Inc. Apparatus comprising wordlines comprising multiple metal materials, and related methods and electronic systems
US11367787B2 (en) * 2019-11-12 2022-06-21 Winbond Electronics Corp. Semiconductor device and manufacturing method thereof
CN113497129B (zh) * 2020-04-07 2023-12-01 长鑫存储技术有限公司 半导体结构及其制作方法
CN111430463B (zh) * 2020-04-13 2023-04-18 福建省晋华集成电路有限公司 沟槽栅场效应晶体管及存储器
KR20220014588A (ko) * 2020-07-29 2022-02-07 삼성전자주식회사 반도체 소자
US11456177B2 (en) * 2020-09-22 2022-09-27 Nanya Technology Corporation Method of manufacturing semiconductor device
US11417744B2 (en) 2020-09-24 2022-08-16 Nanya Technology Corporation Semiconductor structure having buried gate electrode with protruding member and method of manufacturing the same
CN114497042B (zh) * 2020-11-13 2024-07-19 长鑫存储技术有限公司 半导体结构及其制造方法
KR20220080511A (ko) * 2020-12-07 2022-06-14 삼성전자주식회사 반도체 소자
EP4199042A4 (en) * 2021-01-19 2024-06-12 Changxin Memory Technologies, Inc. MEMORY DEVICE, AND SEMICONDUCTOR STRUCTURE AND FORMING METHOD THEREFOR
KR102629599B1 (ko) * 2021-03-03 2024-01-29 브이메모리 주식회사 변동 저저항 영역 기반 메모리 소자 및 이의 제어 방법
CN113078158B (zh) * 2021-03-10 2022-06-14 长鑫存储技术有限公司 半导体结构及半导体结构的制作方法
US12094945B2 (en) * 2021-03-11 2024-09-17 Changxin Memory Technologies, Inc. Semiconductor structure and forming method thereof
TWI766616B (zh) * 2021-03-16 2022-06-01 華邦電子股份有限公司 半導體結構及其製造方法
TWI769797B (zh) 2021-04-27 2022-07-01 華邦電子股份有限公司 動態隨機存取記憶體及其製造法方法
KR20220166604A (ko) * 2021-06-10 2022-12-19 에스케이하이닉스 주식회사 반도체 메모리 장치
US11690217B2 (en) 2021-07-06 2023-06-27 Winbond Electronics Corp. Dynamic random access memory with adhesion layer and method of manufacturing the same
KR20230009206A (ko) * 2021-07-08 2023-01-17 삼성전자주식회사 반도체 소자
US11742402B2 (en) 2021-07-21 2023-08-29 Nanya Technology Corporation Semiconductor structure and manufacturing method thereof
US20230084548A1 (en) 2021-09-15 2023-03-16 Winbond Electronics Corp. Semiconductor structure and method of manufacturing the same
TWI821754B (zh) * 2021-10-12 2023-11-11 華邦電子股份有限公司 半導體結構及其形成方法
US11957069B2 (en) * 2021-10-22 2024-04-09 International Business Machines Corporation Contact resistance of a metal liner in a phase change memory cell
US11855148B2 (en) * 2021-10-26 2023-12-26 International Business Machines Corporation Vertical field effect transistor with dual threshold voltage
US11895820B2 (en) 2022-01-19 2024-02-06 Nanya Technology Corporation Method of manufacturing memory device having word line with improved adhesion between work function member and conductive layer
US11937420B2 (en) 2022-01-19 2024-03-19 Nanya Technology Corporation Memory device having word line with improved adhesion between work function member and conductive layer
TWI833235B (zh) * 2022-01-19 2024-02-21 南亞科技股份有限公司 具有字元線之記憶體元件的製備方法
US20230299161A1 (en) * 2022-03-21 2023-09-21 Nanya Technology Corporation Semiconductor device having word line structure
CN117673032A (zh) * 2022-09-01 2024-03-08 长鑫存储技术有限公司 半导体结构及其制备方法
CN116017977B (zh) * 2023-03-27 2023-08-15 长鑫存储技术有限公司 半导体结构及其制造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7611943B2 (en) * 2004-10-20 2009-11-03 Texas Instruments Incorporated Transistors, integrated circuits, systems, and processes of manufacture with improved work function modulation
JP4939797B2 (ja) * 2005-11-01 2012-05-30 ルネサスエレクトロニクス株式会社 スイッチング半導体装置
US8008144B2 (en) 2006-05-11 2011-08-30 Micron Technology, Inc. Dual work function recessed access device and methods of forming
KR20080099485A (ko) * 2007-05-09 2008-11-13 주식회사 하이닉스반도체 반도체 소자의 트랜지스터 및 그 제조 방법
CN106169418B (zh) * 2009-01-12 2019-01-15 台湾积体电路制造股份有限公司 用于半导体器件的栅极堆叠的制造方法
JP2010251344A (ja) * 2009-04-10 2010-11-04 Hitachi Ltd 半導体装置およびその製造方法
KR20100121101A (ko) * 2009-05-08 2010-11-17 삼성전자주식회사 리세스 채널을 갖는 메모리 소자 및 이의 제조방법
US8367563B2 (en) * 2009-10-07 2013-02-05 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for a gate replacement process
KR101853316B1 (ko) * 2012-03-29 2018-04-30 삼성전자주식회사 반도체 소자
CN103545183B (zh) * 2012-07-12 2016-06-29 中芯国际集成电路制造(上海)有限公司 Cmos器件及其制作方法
US8853024B2 (en) * 2012-07-24 2014-10-07 The Institute of Microelectronics, Chinese Academy of Science Method of manufacturing semiconductor device
KR101987995B1 (ko) * 2012-08-31 2019-06-11 에스케이하이닉스 주식회사 매립 게이트형 반도체 소자, 그 반도체 소자를 갖는 모듈 및 시스템 그리고 그 반도체 소자 제조 방법
CN103779413B (zh) * 2012-10-19 2016-09-07 中芯国际集成电路制造(上海)有限公司 半导体器件及其制造方法
KR102008318B1 (ko) 2012-12-06 2019-08-08 삼성전자주식회사 반도체 소자
KR102162733B1 (ko) * 2014-05-29 2020-10-07 에스케이하이닉스 주식회사 듀얼일함수 매립게이트형 트랜지스터 및 그 제조 방법, 그를 구비한 전자장치
KR102242989B1 (ko) * 2014-12-16 2021-04-22 에스케이하이닉스 주식회사 듀얼일함수 게이트구조를 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀, 그를 구비한 전자장치
KR102250583B1 (ko) * 2014-12-16 2021-05-12 에스케이하이닉스 주식회사 듀얼일함수 게이트구조를 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀, 그를 구비한 전자장치

Also Published As

Publication number Publication date
KR102250583B1 (ko) 2021-05-12
KR20160073143A (ko) 2016-06-24
US9508847B2 (en) 2016-11-29
US20170047421A1 (en) 2017-02-16
CN105702730A (zh) 2016-06-22
CN111668298A (zh) 2020-09-15
US9634109B2 (en) 2017-04-25
US20160172488A1 (en) 2016-06-16
CN111668298B (zh) 2023-09-08

Similar Documents

Publication Publication Date Title
CN105702730B (zh) 具有双功函数栅极结构的半导体器件
US10037997B1 (en) Semiconductor device having buried gate structure and method for manufacturing the same, memory cell having the same and electronic device having the same
US9577052B2 (en) Method for fabricating semiconductor device having dual work function gate structure
US9601590B2 (en) Dual work function buried gate-type transistor, method for forming the same, and electronic device including the same
US9917167B2 (en) Semiconductor structure having buried gate structure, method for manufacturing the same, and memory cell having the same
US9818843B2 (en) Transistor having dual work function buried gate electrode and method for fabricating the same
CN106941120B (zh) 具有掩埋栅结构的半导体器件及其制造方法以及存储单元
US9748248B2 (en) Semiconductor device having buried gate structure, method for manufacturing the same, memory cell having the same, and electronic device having the same
US9472646B2 (en) Dual work function buried gate type transistor and method for fabricating the same

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant