KR930002296B1 - 전하전송 디바이스를 포함한 반도체장치 및 그 제조방법 - Google Patents

전하전송 디바이스를 포함한 반도체장치 및 그 제조방법 Download PDF

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가부시키가이샤 도시바
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Abstract

내용 없음.

Description

전하전송 디바이스를 포함한 반도체장치 및 그 제조방법
제1도(a) 내지 제1도(h)는 본 발명의 제1실시예에 관한 전하전송 디바이스를 포함한 반도체장치의 제조방법을 제조공정순으로 나타낸 단면도,
제2도는 제1도(c)에 나타낸 Y1∼Y2선에 따른 단면의 불순물농도의 프로파일도,
제3도(a) 내지 제3도(e)는 본 발명의 제2실시예에 관한 전하전송 디바이스를 포함한 반도체장치의 제조방법을 제조공정순으로 나타낸 단면도,
제4도는 제3도(c)에 나타낸 Y3∼Y4선에 따른 단면의 불순물농도의 프로파일도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : p형 반도체기판 2 : n+형 매립층
3 : n+형 매립층 4 : p형 에피택셜층
5 : n-형 매립층 6 : n형 웰영역
7 : 실질적인 n형 웰영역 8 : 열산화막
9 : n+영역 10 : 피일드산화막
11 : 제 1 게이트산화막 12 : CCD의 제 1 게이트, CMOS의 게이트
13 : 제 2 게이트산화막 14 : 열산화막
15 : CCD의 제 2 게이트 16 : p+형 소오스/드레인영역
17 : n+형 소오스/드레인영역 18 : p-형 내부베이스영역
19 : n+형 에미터영역 20 : P+형 외부베이스영역
21 : 층간절연막 22 : 전극
31 : P형 반도체기판 32 : n+형 매립층
33 : p형 에피택셜층 34 : 제1n형 웰영역
35 : 제2n형 웰영역 36 : 실질적인 n형 웰영역
37 : 열산화막 38 : n+영역
40 : 필드산화막 41 : 제1게이트산화막
42 : CCD의 제1게이트, CMOS의 게이트
43 : 제 2 게이트산화막 44 : 열산화막
45 : CCD의 제 2 게이트 46 : p+형 소오스/드레인영역
47 : n+형 소오스/드레인영역 48 : p-형 내부베이스영역
49 : n+형 에미터영역 50 : P+형 외부베이스영역
51 : 층간절연막 52 : 전극
[산업상의 이용분야]
본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 특히 전하전송 디바이스와 바이폴라트랜지스터 및 MOSFET를 동일 칩상에 형성한 전하전송 디바이스를 포함하는 반도체장치 및 그 제조방법에 관한 것이다.
[종래의 기술 및 그 문제점]
종래 전하전송 디바이스의 한 종류인 CCD는 N챈널형 MOSFET와 함께 1칩상에 형성되고, 이와 같은 CCD와 더불어 형성되어 있는 N챈널형 MOSFET는 CCD 딜레이라인과 CCD 구동회로, 샘플홀드회로, 출력회로, 클록드라이버회로등을 구성하며, 또 그 전원전압은 12V 혹은 9V 사양으로 되어 있었다.
그런데 최근에는 저소비전력화에 따라 MOSFET의 CMOS화와 더불어 별도의 칩상에 형성되어 있는 바이폴라 IC와 전원전압을 일치시키기 위하여 전원전압의 5V화가 행해지고 있다.
그러나, 전원전압이 5V 상태로 낮아지게 되면 종래의 12V,9V 형태와 비교하여 MOSFET로 구성되어있는 샘플홀드회로나 출력회로등의 OP 앰프출력의 직선성이 악화된다. OP 앰프출력의 직선성이 악화되면 다이소트 테스트시에 있어서 특성불량에 의해 수율이 떨어져 버린다.
또, CCD를 이용한 CCD 딜레이라인에 있어서는 주지하는 바와 같이 신호를 지연시키는 기능뿐인데, 이 신호를 처리하는 회로는 거의 별도의 칩상에 형성되어 있는 바이폴라 IC로 구성되어 있다.
여기에서, CCD와 바이폴라트랜지스터를 동일칩상에 형성하고, 예컨대 MOSFET에 의해 형성되어 있는 샘플홀드회로나 출력회로등의 OP 앰프를 동작이 빠른 바이폴라트랜지스터로 치환하면, 출력특성의 직선성이 나쁘던 점을 개선할 수가 있어 수율의 향상 및 고성능화가 가능하게 된다.
또한, CCD의 신호를 처리하는 바이폴라 IC도 동일칩상에 형성하면 점유면적이 줄어들고 제조코스트가 저감되며, 기능확대 및 시스템의 간략화를 달성할 수 있다. 그러나, CCD가 존재하고 있으면 이 CCD의 전하전송에서 전송클록의 누락등이 원인으로 되어, CCD와 바이폴라트랜지스터를 동일 칩상에 존재시키는 것이 곤란하게 되어 있었다. 이것은 바이폴라트랜지스터가 전송클록 누락의 영향을 현저하게 받아 그 특성에 악영향이 끼쳐져서 제품으로서의 신뢰성이 불충분하게 되어 버리기 때문이다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, 전하전송 디바이스와 바이폴라트랜지스터를 동일칩상에 제품으로서의 신뢰성을 저하시키지 않고 공존시키는 것을 가능하게 하고, 이들이 공존하고 있는 전하전송디바이스를 포함한 반도체장치에 있어서 상기 전하전송 디바이스에 관해 기판농도의 변동에 따른 특성의 변동 혹은 특성의 열화를 없애 신뢰성을 높이며, 또 바이폴라트랜지스터에 관해 내압의 향상을 달성하고자 함에 그 목적이 있다.
또한, 전하전송 디바이스를 포함한 반도체장치내부의 선형앰프를 바이폴라트랜지스터로 치환함으로써 이 선형앰프의 출력의 직선성을 향상시키고, 전하전송 디바이스를 포함한 반도체장치의 수율의 향상 및 고성능화를 달성하며, 더욱이, 전하전송 디바이스의 신호를 처리하는 바이폴라 IC를 동일칩상에 혼재시킴으로써 전하전송 디바이스를 포함한 반도체장치의 기능을 확대하고, 시스템의 간략화도 가능하게 되어 있는 전하전송 디바이스를 포함한 반도체장치 및 그 제조방법을 제공함에 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명은, 전하전송 디바이스와 바이폴라트랜지스터 및 MOSFET를 동일칩상에 형성되고, 상기 전하전송 디바이스의 주위가 n형 영역으로 둘러싸여 구성되는 전하전송 디바이스를 포함한 반도체장치에 있어서, 상기 바이폴라트랜지스터 및 MOSFET가 형성되는 웰영역의 깊이방향의 불순물농도 프로파일에 불순물농도의 피크가 적어도 2회 나타나도록 된 것을 특징으로 한다.
또, 그 제1제조방법은 p형 반도체기판상의 전하 전송 디바이스형성영역과 바이폴라트랜지스터형성영역 및 p챈널형 MOSFET 형성영역에 n형 매립층을 형성하는 공정과, 상기 바이폴라트랜지스터형성영역 및 p챈널형 MOSFET 형성영역에 형성된 n형 매립층에 제1n형 불순물을 이온주입하는 공정, 이들 n형 매립층이 형성된 p형 반도체기판상에 p형 에피택셜층을 형성하는 공정, 상기 바이폴라트랜지스터형성영역 및 p챈널형 MOSFET 형성영역에 형성된 n형 매립층상의 p형 에피택셜층내에 대해 제2n형 불순물을 이온주입하는 공정, 이 제2n형 불순물을 활성화하여 상기 n형 매립층에 이르도록 상기 p형 에피택셜층내에 적어도 2개의 n형 웰영역을 형성하는 공정, 이들 n형 웰영역중 바이폴라트랜지스터형성영역에 형성되어 있는 n형 웰영역 및 상기 전하전송 디바이스형성영역주위의 p형 에피택셜층내에 상기 n형 매립층에 도달하도록 n형영역을 형성하는 공정, 상기 n형 웰영역에 바이폴라트랜지스터 및 p채널형 MOSFET를, 상기 p형 에피택셜층에 n챈널형 MOSFET를, p형 에피택셜층의 상기 n형 영역으로 둘러싸여진 영역에 전하전송 디바이스를 형성하는 공정을 구비한 것을 특징으로 한다.
또, 그 제2제조방법은 p형 반도체기판상의 전하전송 디바이스형성영역과, 바이폴라트랜지스더형성영역 및 p챈널형 MOSFET 형성영역에 n형 매립층을 형성하는 공정과, 이들의 n형 매립층이 형성된 p형 반도체기판상에 P형 에피택셜층을 형성하는 공정, 바이폴라트랜지스터형성영역 및 p챈널형 MOSFET 형성영역에 형성된 n형 매립층상의 p형 에피택셜층내에 대해 제1n형 불순물을 소정의 깊이로 이온주입하는 공정, 제2n형 불순물을 상기 제1n형 불순물이 이온주입된 깊이와는 다른 깊이로 이온주입하는 공정, 이들의 제1,제2n형 불순물을 활성화하여 상기 n형 매립층에 도달하도록 상기 p형 에피택셜층내에 적어도 2개의 n형 웰영역을 형성하는 공정, 이들 n형 웰영역중 바이폴라트랜지스터형성영역에 형성되어 있는 n형 웰영역 및 상기전하전송 디바이스형성영역주위의 p형 에피택셜층내에 상기 n형 매립층에 미치도록 n형 영역을 형성하는 공정, 상기 n형 웰영역에 바이폴라트랜지스터 및 p챈널형 MOSFET를, 상기 p형 에피택셜층에 n챈널형 MOSFET 및 p형 에피택셜층의 상기 n형 영역으로 둘러싸여진 영역에 전하전송 디바이스를 형성하는 공정을 구비하는 것을 특징으로 한다.
[작용]
상기한 것처럼 구성된 본 발명에 의하면, 제품으로서의 신뢰성을 저하시키지 않고 전하전송 디바이스와 바이폴라트랜지스터를 동일칩상에 형성시킬 수 있다.
그리고, 바이폴라트랜지스터와 MOSFET가 형성되는 n형 웰영역에 있어서 그 불순물프로파일에 불순물농도의 피크를 적어도 2회 설정함으로써 바이폴라트랜지스터형성영역으로서의 n형 웰영역의 기판표면근방에서의 불순물농도를 낮게 설정하는 것이 가능하게 된다.
따라서, 바이폴라트랜지스터의 내압을 향상시킬 수가 있다.
더욱이, 그 제조방법에 있어서는 n형 웰영역형성용불순물의 이온주입을 에피택셜층 형성후에 적어도 2회각각 주입되는 깊이를 바꾸어 실행한다. 혹은 에피택셜층 형성전에 예컨대 매립층에 대해 적어도 1회, 에피택셜층 형성후에 적어도 1회 실행함으로써, n형 웰영역의 형성시간, 특히 열확산공정의 소요시간을 단축할수 있게 된다. n형 웰영역의 형성시간이 단축되면 전하전송 디바이스형성영역의 n형 매립층으로부터 불순물이 발산되는 것을 억제할 수가 있어서 전하전송 디바이스의 기판농도의 변동에 따른 특성의 변동 혹은 특성의 열화가 없어진다.
[실시예]
이하, 예시도면을 참조하여 본 발명에 따른 각 실시예를 상세히 설명한다.
제1도(a) 내지 제1도(h)는 본 발명의 제1실시예에 관한 전하전송 디바이스를 포함한 반도체장치의 제조방법을 제조공정순으로 나타낸 단면도로서, 먼저 제1도(a)에 도시된 바와 같이 예컨대 p형 반도체기판(1; P-Sub)상에 도시하지 않은 산화막을 형성하고, 이 산화막을 예컨대 포토레지스트를 이용한 사진식각법에 의해 고농도 n+형 매립층패턴으로 패터닝한다.
다음에 상기 도시하지 않은 산학막에 의한 n+형 매립층패턴을 마스크로 이용하여 예컨대 n형 불순물인 안티몬(Sb)을 기상확산시킴으로써 시이트저항이 약 20Ω/□정도인 고농도 n형 매립층(2; N+.B.L) 및 (3: N+B.L.(1))을 형성한다. 이어서, 전면에 예컨대 도시하지 않은 포토레지스트를 도포하고, 이것에 대해 사진식각법을 이용하여 상기 n+형 매립층(3)의 상부에 개공부를 형성한다. 이어 도시하지 않은 포토레지스트를 마스크로 이용해서 상기 n+형 매립층(3)에 대해 예컨대 n형의 불순물인 인(P)을 가속전압 150KeV, 도우즈량 3×1013cm-2의 조건으로 이온주입 한다.
다음, 상기 도시하지 않은 산화막 및 포토레지스트를 제거한다.
그리고, 전면에 예컨대 에피택셜성장법에 의해 p형 불순물로서 보론을 포함한 p형 에피택셜층[4(p-epi)]을 예컨대, 비저항 20Ω·cm, 두께 4μm 정도로 형성한다. 이때, 상기 n+형 매립층(3)에 대해 이온주입된 확산계수가 높은 인이 p형 에피택셜층(4)내에 확산되어, 저농도 n형 매립층(5; N+ B.L.(2))이 형성된다.
다음, 제1도(b)에 도시된 바와 같이 p형 에피택셜층(4)상에 예컨대 열산화법에 의해 온도 1000℃ 정도에서 두께 500Å 정도의 열산화막(8)을 형성한다.
다음으로, 도시하지 않은 포토레지스트를 도포하고, 사진식각법에 의해 이 포토레지스트를 소정의 n형웰영역패턴으로 패터닝한다.
이어, 도시하지 않은 포토레지스트를 마스크로 이용하여 예컨대 n형 불순물인 인을 가속전압 150KeV, 도우즈량 3×1012cm-2의 조건으로 이온주입한다.
다음에, 이 이온주입된 인을 상기 n-형 매립층(5)에 부딪치도록 열확산시킴으로써 n형 웰영역 6(N-well)을 형성한다. 이들 n-형 매립층(5)과 n형 웰영역(6)을 짜맞춤으로써 반도체장치에서의 실질적인 n형웰영역(7)이 형성된다.
계속하여, 제1도(c)에 도시된 바와 같이 재차 도시하지 않은 포토레지스트를 도포하고, 사진식각법에 의해 이 포토레지스트를 소정의 고농도 n+형 확산영역패턴으로 패터닝한다.
이어, 도시하지 않은 포토레지스트를 마스크로 이용하여 예컨대 n형 불순물인 인을 가속전압 150KeV, 도우즈량 5×1015cm-2의 조건에 의해 이온주입한다. 다음, 이 이온주입된 인을 상기 n+형 매립층(2 및 3)에 미치도록 열확산시킴으로써 n+형 확산영역(9)을 형성한다. 여기에서, 상기 n형 웰영역(6)과 n+형 확산영역(9)을 동시에 열확산시켜도 된다. 이 경우, 제1도(b)에 도시된 공정에서, 예컨대 먼저 n형 웰영역(6)형성용의 불순물을 이온주입하고 포토레지스트로 의해 형성되는 마스크를 변화시켜 n+형 확산영역(9)형성용의 불순물을 이온주입한다. 그리고, 각각 n-형 매립층(5) 및 n+형 매립층(2 및 3)에 미치도록 열확산시키면된다.
또, 이와 같은 열확산공정 혹은 예컨대 제1도(b) 또는 제1도(c)에서 설명한 바와 같은 열확산공정에서는 불순물의 아우트-디퓨젼(Out diffusion) 방지용의 캡으로서 예컨대 CVD 산화막을 형성한 다음 불순물을 열확산시켜도 된다.
다음, 제1도(d)에 도시된 바와 같이 상기 열산화막(8)을 제거한다. 그리고, 예컨대 공지의 LOCOS법에의해 소자분리영역으로서 필드산화막(10)을 형성한다.
또, 필드산화막(10)의 형성전에 필드산화막(10)형성영역에 대해 소정의 반전방지용의 불순물을 이온주입해도 좋다.
다음으로, 제1도(e)에 도시된 바와 같이 상기 필드산화막(10)에 의해 분리된 소자영역표면에 예컨대 열산화법에 의해 두께 700Å 정도의 제1게이트산화막(11)을 형성한다. 이어서 CCD 형성영역 및 CMOS 형성영역에 대하여 소정의 문턱치제어용의 불순물을 선택적으로 이온주입한다.
계속하여, 전면에 예컨대 CVD법에 의해 두께 4000Å 정도의 제1층 폴리실리콘층을 형성한다.
다음, 이 제1층 폴리실리콘층에 대하여 예컨대 온도 950℃, POCI3에 의해 인을 증착하여 확산시킴으로써 이 제1층 폴리실리콘층을 n+도체화한다.
다음에, 도시하지 않은 포토레지스트를 도포하고 사진식각법에 의해 이 포토레지스트를 소정의 CCD의 제1게이트 및 CMOS의 게이트형상으로 패터닝한다. 또, 이 도시하지 않은 포토레지스트를 마스크로 이용하여 예컨대 RIE법에 의해 상기 제1층 폴리실리콘층을 소정의 CCD의 제1게이트(12) 및 CMOS의 게이트(12)형상으로 패터닝한다.
다음으로, 제1도(f)에 도시한 바와 같이 상기 CCD의 제1게이트(12), CMOS의 게이트(12)를 마스크로 이용하여 상기 제1게이트산화막(11)을 예컨대 불화암모늄에 의한 습식에칭에 의해 선택적으로 제거한다.
이어, 제1도(g)에 도시된 바와 같이 상기 제1게이트산화막(11)이 선택적으로 제거됨으로써 노출된 소자형성영역표면에 예컨대 열산화법에 의해 두께 700Å 정도(이 두께는 상기 제1게이트산화막의 막두께와 맞춘다.)의 제 2 게이트산화막(13)을 형성한다. 이때, 폴리실리콘인 상기 CCD의 제1게이트(12), CMOS의게이트(12)의 표면도 산화되어, 열산화막(14)이 형성된다. 이어, 바이폴라트랜지스터의 p+베이스영역(18)에 대해 예컨대 p형 불순물인 보론을 선택적으로 이온주입한다. 다음에, 전면적으로 예컨대 CVD법에 의해 4000Å 정도의 제2층 폴리실리콘층을 형성하고, 이 제2층 폴리실리콘층에 대해 예컨대 온도 950℃에서 POCI3에 의해 인을 증착하여 확산시킴으로써 이 제2층 폴리실리콘층을 n+도체화한다.
계속하여, 도시하지 않은 포토레지스트를 도포하고, 사진식각법에 의해 이 포토레지스트를 소정의 CCD의 제2게이트형상으로 패터닝한다. 또, 이 도시하지 않은 포토레지스트를 마스크로 이용하여 예컨대 RIE법에 의해 상기 제2층 폴리콘층을 소정의 CCD의 제2게이트(15)의 형상으로 패터닝한다.
다음, CCD 및 n챈널형 MOSFET의 n+형 소오스/드레인영역(17) 및 바이폴라 트랜지스터의 n+형 소오스/드레인영역(17) 및 바이폴라트랜지스터의 n+형 에미터영역(19)등에 대해 예컨대 n형의 불순물인 비소(As)를 선택적으로 이온주입한다.
다음, p챈널형 MOSFET의 p+형 소오스/드레인영역(16) 및 바이폴라트랜지스터의 p+형 외부베이스영역(20)등에 대해 예컨대 P형의 불순물인 보론을 선택적으로 이온주입한다.
계속하여, 제1도(h)에 도시된 바와 같이 전면에 CVD법에 의해 CVD산화막 및 BPSG막을 각각 연속적으로 퇴적하여, 이들에 의해 구성되는 층간절연막(21)을 형성한다. 그 다음에 열처리함으로써 이 층간절연막(21)의 표면평탄화 및 인(P)게터를 실행한다.
이때, 상기 p+형 소오스/드레인영역(16), n+형 소오스/드레인영역(17), p-형 내부베이스영역(18), n+형 에미터영역(19) 및 p-형 외부베이스영역(20)등이 활성화된다.
다음으로, 도시하지 않은 포토레지스트를 도포하고, 사진식각법에 의해 이 포토레지스트에 소정의 콘택트홀 개공패턴을 형성한다.
그리고, 이 도시하지 않은 포토레지스트를 마스크로 예컨대 RIE법에 의해 상기 층간절연막(21)을 통하여 장치의 소정의 장소에 대해 접속구멍을 개공한다. 이어, 이 콘택트홀내를 포함하여 전면에 예컨대 스퍼터법에 의해 알루미늄층을 형성한다.
다음으로 도시하지 않은 포토레지스트를 도포하고 사진식각버에 의해 이 포토레지스트에 소정의 전극패턴을 형성한다. 그 다음에, 이 포토레지스트를 마스크로, 예컨대 RIE법에 의해 상기 알루미늄층을 소정의 전극(22)형상으로 패터닝한다.
이후, 도시하지 않았지만 전면에 표면보호막을 형성하고, 소정의 배선을 설치함으로써 본 발명의 제1실시예에 관한 전하전송 디바이스를 포함한 반도체장치가 제조된다.
제2도에는 제1도(c)에 나타낸 Y1∼Y2선에 따른 전면의 불순물농도프로파일을 도시했다. 제2도에 도시된 바와 같이 n+형 매립층(3)의 불순물농도는 그 피크의 지점에 있어서 ∼1019cm-3정도이다. 그 상부에 존재하는 n-형 매립층(5) 및 n형 웰영역(6)의 불순물농도는 그 피크의 지점에 있어서 ∼1016cm-3정도이다. 즉, 이들 n-형 매립층(5) 및 n형 웰영역(6)에 의해 구성되는 반도체장치의 실질적인 웰영역(7)에는 깊이방향으로 적어도 2가지의 불순물농도의 피크가 존재하게끔 된다.
이와 같이 본 발명에 관한 전하전송 디바이스를 포함한 반도체장치에 의하면, 매립층의 상부에 존재하는 실질적인 웰영역에 있어서 깊이방향으로 적어도 2가지의 불순물농도의 피크가 존재하고 있다. 이와 같은 전하전송 디바이스를 포함한 반도체장치 및 그 제조방법에 의하면, p형 에피택셜층(4)의 형성시, n+형 매립층(3)에 대해 이온주입된 예컨대, 인이 확산되어 n-형 매립층(5)이 형성된다. 이 n-형 매립층(5)이 형성되면 이후의 공정에서 n형 웰영역(6)을 깊게 확산시킬 필요가 없어지게 되며 실질적인 n형 웰영역(7)의 열확산공정의 소요시간을 단축할 수 있게 된다.
실질적인 n형 웰영역(7)형성을 위한 열공정의 소요시간이 단축되면, CCD, 즉 전하전송 디바이스영역 바로 아래에 존재하고 있는 n+형 매립층(2)으로부터의 불순물의 발산이 방지되어, 기판농도의 변동에 따른전하전송 디바이스의 특성의 변동, 혹은 특성의 열화를 억제할 수 있다. 예컨대 공핍층의 신장이 항상 일정하게 이루어지는 신뢰성이 높으며 고성능인 전하전송 디바이스를 형성할 수가 있다.
또, 이 전하전송 디바이스는 그 주위가 적당한 전위로 바이어스된 n+형 확산영역(9) 및 n+형 매립층(2)에 의해 둘러 싸여진 상태로 되어 있다. 따라서, 전하전송 디바이스와 바이폴라트랜지스터를 동시에 혼재시켰다 해도, 전하전송 디바이스의 노이즈가 이들 n+형의 영역에 흡수되어 이 노이즈의 영향을 바이폴라트랜지스터가 받는 일은 없다.
이것으로써, 전하전송 디바이스와 바이폴라트랜지스터를 제품으로서의 신뢰성을 저하시키는 일없이 동일칩상에 형성할 수 있게 된다.
더욱이, 상기 바이폴라트랜지스터가 형성되는 실질적인 웰 영역의 불순물 농도 프로파일에는 제2도에 도시된 바와 같이 깊이방향으로 불순물농도의 피크가 적어도 2회 설정되어져 있다. 이로부터 바이폴라트랜지스터 형성영역인 실질적인 n형 웰영역(7)의 기판표면 근방에서의 불순물 농도를 낮게 설정할 수 있게 된다.
따라서, 바이폴라트랜지스터의 내압을 향상시킬 수 있다. 또, p형 에피택셜층(4)의 두께와 n형 웰영역(6) 혹은 n+형 매립층(3)에 대한 불순물의 이온주입의 조건등을 임의로 변화시킴으로써, 바이폴라트랜지스터의 내압을 원하는 수치로 맞출 수도 있다. 그러므로, 여러가지의 바이폴라 트랜지스터의 내압을 필요로하는 LSI에 대응시키는 것도 가능하다.
다음으로, 본 발명의 제2실시예에 대해 설명한다. 제3도(a) 내지 제3도(e)는 본 발명의 제2실시예에 관한 전하전송 디바이스를 포함한 반도체장치의 제조방법을 제조공정순으로 나타낸 단면도이다.
먼저, 제3도(a)에 도시된 바와 같이 예컨대 p형 반도체기판[31(P-sub)]상에 도시하지 않은 산화막을 형성하고, 이 산화막을 예컨대 포토레지스트를 이용한 사진식각법에 의해 고농도 n+형 매립층패턴으로 형성한다.
다음, 이 도시하지 않은 산화막을 마스크로서 이용하여 예컨대 n형 불순물인 안티몬을 기상확산시킴으로써 불순물 농도 1×1019cm-3정도의 고농도 n+형 매립층(32)을 형성한다. 이어서, 전면에 예컨대 CVD법에의해 p형 불순물로서 보론을 포함한 p형 에피택셜층[33(P-epi)]을 예컨대 비저항 10∼20Ω·cm, 두께 3∼5μm정도로 형성한다. 이때, P형 에피택셜층(33)의 불순물 농도는 CCD에 적당한 농도가 되도록 설정한다.
다음으로, 제3도(b)에 도시된 바와 같이 예컨대 열산화법에 의해 열산화막(37)을 형성한다.
그 다음, 도시하지 않은 포토레지스트를 도포하고, 사진 식각법에 의해 이 포토레지스트를 소정의 n형웰영역패턴으로 패터닝한다.
이어서, 이 도시하지 않은 포토레지스트를 마스크로 이용하여 예컨대 n형 불순물인 인을 가속전압 100KeV, 도우즈량 2×1012cm-2의 조건으로 이온주입한다. 이것이 제1회째의 n형 웰영역형성에 대한 이온주입공정이다.
계속하여, 제2회째의 이온주입공정을 제1회째와는 이온이 주입되는 깊이를 바꾸어 실행한다. 예컨대 n형 불순물인 인을 가속전압 2,0MeV, 도우즈량 2×1012cm-2의 조건으로 이온주입한다.
다음으로, 이들 이온주입된 인을 열확산시켜 제1n형 웰영역[34(N-well(1))] 및 제2n형 웰영역[35(N-well(2))]을 형성한다. 이때, 제2n형 웰영역(35)은 상기 n+형 매립층(32)에 접속되도록 또 제1n형 웰영역(34)은 제2n형 웰영역(35)에 접속되도록 열확산시킨다. 이들의 제1, 제2n형 웰영역(34와 35)을 짜맞춤으로써 반도체장치에서의 실질적인 n형 웰영역(36)이 형성된다.
한편, 이 공정에서 이온주입장치의 가속전압을 스캔시키면서 웰영역을 형성하여도 상관없다. 바꾸어 말하면, 웰 영역형성영역에 대해 불순물이 침투되는 깊이를 연속적으로 바꾸면서 불순물을 주입시켜 주어도 좋다. 이와 같이 하여도 웰영역형성에 필요한 열공정의 시간은 단축된다.
다음, 제3도(c)에 도시된 바와 같이 재차 도시하지 않은 포토레지스트를 도포하고, 사진식각법에 의해 이 포토레지스트에 고농도 n+형 영역패턴을 형성한다.
이어, 이 도시하지 않은 포토레지스트를 마스크로 이용하여 예컨대 n형 불순물인 인을 가속전압 100KeV, 도우즈량 5 ×1015cm-2의 조건으로 이온주입 한다.
이어, 이 이온주입된 인을 상기 n+형 매립층(32)에 이르도록 열확산시킴으로써 n+형 영역(38)을 형성한다. 그 이후의 제조공정은 상기 제1실시예와 거의 동일하다.
제3도(d)에 도시된 바와 같이 소자분리영역으로서 필드산화막(40)을 형성한다. 이어, 이 필드산화막(40)에 의해 분리된 소자영역표면에 제1게이트산화막(41)을 형성한 다음, 제1층 폴리실리콘층에 의해CCD의 제1게이트(42), CMOS의 게이트(42)를 형성한다. 이어, 선택적으로 제1게이트산화막(41)을 제거한 후, 제2게이트산화막(43)을 형성한다.
이때, CCD의 제1게이트(42), CMOS게이트(42)의 포면도 산화되어 열산화막(44)이 형성된다.
그 다음, 바이폴라트랜지스터의 p-형 내부베이스영역(48)에 대해 소정의 p형 불순물을 이온주입한다. 또, 제2층 폴리실리콘층에 의해 CCD의 제2게이트(45)를 형성한다.
계속하여, CCD 및 n챈널형 MOSFET의 n+형 소오스/드레인 영역(47) 및 바이폴라트랜지스터의 n+형 에미터영역(49)에 대해 소정의 n형 불순물을 이온주입한다.
다음, 제3도(e)에 도시된 바와 같이 전면에 층간절연막(51)을 형성하고, 이 층간절연막(51)을 통하여 장치의 소정의 장소에 대해 접속구멍을 뚫는다. 이어 알루미늄층에 의해 소정형상의 전극(52)을 형성한다.
이상과 같은 공정으로 본 발명의 제2실시예에 관한 전하 전송 디바이스를 포함한 반도체장치가 제조된다.
제4도에는 제3도에(c)에 나타낸 Y3∼Y4선에 따른 단면의 불순물 농도 프로파일을 도시했다.
제4도에 도시된 바와 같이 n+형 매립층(32)의 불순물농도는 그 피크의 지점에 있어서 ∼1019cm-3정도이다. 그 상부에 존재하는 제2n형 웰영역(35)의 불순물농도는 그 피크 지점에 있어서 ∼1016cm-3정도다.
또, 제1n형 웰영역(34)의 불순물농도는 그 피크의 지점에 있어서 ∼1016cm-3정도이지만 상기 제2n형 웰영역(35)의 불순물농도보다 약간 높게 된다.
이 제2실시예에서도 상기 제1실시예와 마찬가지로 반도체장치의 실질적인 웰영역(36)에 있어서 깊이 방향에 적어도 2개의 불순물농도의 피크가 존재하게 된다. 이와 같은 본 발명의 제2실시예에 관한 전하전송디바이스를 포함하는 반도체장치 및 그 제조방법에 의하면, n형 웰영역에 대해 이것을 형성하기 위한 불순물의 이온주입을 적어도 2회 주입되는 깊이를 바꾸어 실시한다.
따라서, 제3도(a) 내지 제3도(e)에 나타낸 실질적인 n형 웰영역(36)의 열확산공정의 소요시간이 단축되게 된다. 그러므로, 제1실시예와 마찬가지로 CCD, 즉 전하전송 디바이스에 있어서 기판농도의 변동에 따른 특성의 변동 혹은 특성의 열화가 없어져서 예컨대 공핍층의 신장이 항상 일정하게 되는 신뢰성이 높은 고성능의 전하전송 디바이스를 형성할 수 있게 된다.
또, 이 전하전송 디바이스는 n+형 매립층(32), n+형 웰영역(38)에 의해 둘러싸인 상태로 되어 있다. 따라서, 전하전송 디바이스의 노이즈의 영향을 바이폴라트랜지스터가 받지 않으므로 제품으로서의 신뢰성을 저하시키지 않고 동일 칩상으로의 동시 혼재가 가능하게 된다.
더욱이, 이 바이폴라트랜지스터에 형성되는 실질적인 웰 영역에 있어서도 제1실시예와 마찬가지로 깊이방향의 불순물농도 프로파일에 불순물농도의 피크가 적어도 2회 설정되어 있다. 이로부터 바이폴라트랜지스터 형성영역인 실질적인 웰영역(36)의 기판표면근방에서 불순물 농도를 낮게 설정할 수 있어서 바이폴라트랜지스터의 내압을 향상시킬 수 있다.
이 제2실시예에서도 p형 에피택셜층(33)의 두께와 제1,제2n형 웰영역(34 및 35)에 대한 불순물의 이온주입의 조건등을 임의로 변환시킴으로써 바이폴라트랜지스터의 내압을 원하는 수치로 맞출 수가 있다. 따라서, 각각의 바이폴라 트랜지스터의 내압을 필요로 하는 LSI에 대응시키는 것도 가능하다.
상기한 바와 같이 본 발명에 의하면 고신뢰성이면서 고성능인 전하전송 디바이스와 내압이 높은 바이폴라트랜지스터를 제품으로서의 신뢰성을 저하시키지 않고 동일칩상에 형성할 수 있다.
그리고, 동일칩내에 형성되어 있는 바이폴라트랜지스터에 의해 LSI내부의 OP앰프를 구성하면 그 출력의 직선성이 개선된다. 특히, 전원전압의 5V화에 있어서도 그 직선성이 열화되지 않아 다이소트 테스트시의 수율이 향상된다.
더욱이, 내압이 높은 바이폴라트랜지스터를 동일칩상에 형성할 수 있으므로 예컨대 전원전압 5V계의 IC뿐만 아니라 그것이상의 전원전압, 예컨대 전원전압 12V계의 IC도 동일칩내에 형성할 수 있게 된다. 따라서, 한층 고기능화를 달성할 수 있다. 또, 종래 별도의 칩에 형성되어 있던 에컨대 전하전송 디바이스의 신호처리회로라 일컬은 바이폴라 IC를 동일칩상에 형성하는 것도 가능하다. 이로써, 점유면적을 줄일 수 있고 제조코스트를 낮출 수 있으며 기능의 확대가 이루어져 시스템의 간략화도 달성된다. 도, 별도의 칩끼리를 접속하는 배선이 없어지게 됨으로써 수율이 향상하고 신뢰성도 향상된다.
[발명의 효과]
상기한 바와 같이 본 발명에 의하면, 전하전송 디바이스와 바이폴라트랜지스터를 동일칩상에 제품으로서의 신뢰성을 저하시키지 않고 공존시킬 수 있게 된다.
그리고, 이들이 공존하고 있는 전하전송 디바이스를 포함한 반도체장치에 상기 전하전송 디바이스에 있어서는 기판 기간농도의 변동에 따른 특성의 변동 혹은 특성의 열화가 없어지고, 고신뢰성화와 고성능화가 이루어지며 또 바이폴라트랜지스터에 있어서는 내압의 향상이 이루어진다.
그리고, 전하전송 디바이스를 포함하는 반도체장치내부의 선형앰프를 바이폴라트랜지스터로 대치시킴으로써 이 선행앰프의 출력의 직선성이 좋아지고 수율이 향상된다.
더욱이, 높은 전원전압계통의 IC도 동일칩내에 형성할 수 있어 전하전송 디바이스를 포함한 반도체장치의 한결 뛰어난 고기능화도 이루어진다. 아울러 전하전송 디바이스의 신호를 처리하는 바이폴라 IC를 동일칩상에 혼재시키면 시스템의 간략화도 가능하게 되는 전하전송디바이스를 포함한 반도체장치 및 그 제조방법을 구현할 수 있다.

Claims (3)

  1. 전하전송 디바이스와 바이폴라트랜지스터 및 MOSFET를 동일칩상에 형성하고, 상기 전하전송 디바이스의 주위가 n형 영역으로 둘러싸여 구성되는 전하전송 디바이스를 포함한 반도체장치에 있어서, 상기바이폴라트랜지스터 및 MOSFET가 형성되는 웰영역(7)의 깊이방향의 불순물농도 프로파일에 불순물의 피크가 적어도 2회 발생되는 것을 특징으로 하는 전하전송 디바이스를 포함한 반도체장치.
  2. p형 반도체기판(1)상의 전하전송 디바이스형성영역과 바이폴라트랜지스터 형성영역 및 p챈널형 MOSFET형성영역에 n형 매립층(2,3)을 형성하는 공정과, 상기 바이폴라트랜지스터 형성영역 및 p챈널형 MOSFET 형성영역에 형성된 n형 매립층에 제1n형 불순물을 이온주입하는 공정, 이들의 n형 매립층이 형성된 n형 반도체기판에 p형 에피택셜층(4)을 형성하는 공정, 상기 바이폴라트랜지스터 형성영역 및 p챈널형 MOSFET 형성영역에 형성된 n형 매립층상의 p형 에피택셜층내에 대해 제2n형 불순물을 이온주입하는공정, 이 제2n형 불순물을 활성화하여 상기 n형 매립층에 미치도록 상기 p형 에피택셜층내에 적어도 2개의 n형 웰영역(5,6)을 형성하는 공정, 이들의 n형 웰영역중 바이폴라트랜지스터 형성영역에 형성되어 있는 n형 웰영역 및 상기 전하전송 디바이스 형성영역주위의 p형 에피택셜층내에 상기 n형 매립층에 이르도록 n형 영역(9)을 형성하는 공정, 상기 n형 웰영역에 바이폴라트랜지스터 및 p챈널형 MOSFET를, 상기 p형에피택셜층에 n챈널형 MOSFET를, p형 에피택셜층중 상기 n형 영역으로 둘러싸여진 영역에 전하전송 디바이스를 형성하는 공정을 구비하여 이루어진 것을 특징으로 하는 전하전송 디바이스를 포함한 반도체장치의 제조방법.
  3. p형 반도체기판(31)상의 전하전송 디바이스 형성영역과, 바이폴라트랜지스터 형성영역 및 p챈널형 MOSFET형성영역에 n형 매립층(32)을 형성하는 공정과, 이들 n형 매립층이 형성된 p형 반도체기판상에 p형 에피택셜층(33)을 형성하는 공정, 상기 바이폴라트랜지스터 형성영역 및 p챈널형 MOSFET 형성영역에 형성된 n형 매립층상의 p형 에피택셜층내에 대해 제1n형 불순물을 소정의 깊이로 이온주입하는 공정, 제2n형 불순물을 상기 제1n형 불순물이 이온주입된 깊이와는 다른 깊이로 이온주입하는 공정, 이들 제1, 제2n형 불순물을 활성화하여 상기 n형 매립층에 이르도록 상기 p형 에피택셜층내에 적어도 2개의 n형 웰영역(34,35)을 형성하는 공정, 이들 n형 웰영역중 바이폴라트랜지스터 형성영역에 형성되어 있는 n형 웰영역 및 상기 전하전송 디바이스 형성영역 주위의 p형 에피택셜층내에 상기 n형 매립층에 이르도록 n형 영역(38)을 형성하는 공정, 상기 n형 웰영역에 바이폴라트랜지스터 및 p챈널형 MOSFET를, 상기 p형 에피택셜층에 n챈널형 MOSFET를, p형 에피택셜층중 상기 n형 영역으로 둘러싸여진 영역에 전하전송 디바이스를 형성하는 공정을 구비하여 이루어진 것을 특징으로 하는 전하전송 디바이스를 포함한 반도체장치의 제조방법.
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