JPS6284560A - Ｃｔｄ／ｃｍｏｓプロセス - Google Patents
Ｃｔｄ／ｃｍｏｓプロセスInfo
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- JPS6284560A JPS6284560A JP61153961A JP15396186A JPS6284560A JP S6284560 A JPS6284560 A JP S6284560A JP 61153961 A JP61153961 A JP 61153961A JP 15396186 A JP15396186 A JP 15396186A JP S6284560 A JPS6284560 A JP S6284560A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置、更に具体的に云えば、電荷結合装
置−相補形金属酸化物半導体（ＣＯＤ−ＣＭＯＳ＞＠置
を作る方法に関する。
置−相補形金属酸化物半導体（ＣＯＤ−ＣＭＯＳ＞＠置
を作る方法に関する。
従来の技術及び問題点
従来、信号処理装置は、仮想電極−理込みチャンネルＣ
ＯＤとＮチャンネル又はＰチャンネルの金属酸化物半導
体（ＮＭＯ８又はＰＭＯ３＞の９組合せと、夫々の製造
方法で構成されている。ＣＯＤ及び０Ｍ０３回路を組合
せることは、多数の理由で出来なかった。１つの理由は
、ＣＭＯＳを製造するには高温のアニール処理を必要と
するが、これがＣＣＤを破壊するからである。重なるゲ
ート及び多相ＣＣＤには短絡の問題が伴なう。従来の信
号処理装置について詳しいことを知りたければ、米国特
許第４．２２９．７５２号を参照されたい。ＣＭＯＳの
背景の情報を知りたければ、米国特許第４，４４２．５
９１号を参照されたい。
ＯＤとＮチャンネル又はＰチャンネルの金属酸化物半導
体（ＮＭＯ８又はＰＭＯ３＞の９組合せと、夫々の製造
方法で構成されている。ＣＯＤ及び０Ｍ０３回路を組合
せることは、多数の理由で出来なかった。１つの理由は
、ＣＭＯＳを製造するには高温のアニール処理を必要と
するが、これがＣＣＤを破壊するからである。重なるゲ
ート及び多相ＣＣＤには短絡の問題が伴なう。従来の信
号処理装置について詳しいことを知りたければ、米国特
許第４．２２９．７５２号を参照されたい。ＣＭＯＳの
背景の情報を知りたければ、米国特許第４，４４２．５
９１号を参照されたい。
従来の処理装置を使うことに伴なう問題は、例えば信号
処理の為の単位面積当たりの寸法、その結果生ずる信号
の劣化、Ｗｉ音、「作像」アレー用のＣＯＤの限界的な
電荷転送効率（ＣＴＥ）、及びＮＭＯ８又はＰＭＯ８を
使うことに伴なう信号の条件づ（）と消費電力である。
処理の為の単位面積当たりの寸法、その結果生ずる信号
の劣化、Ｗｉ音、「作像」アレー用のＣＯＤの限界的な
電荷転送効率（ＣＴＥ）、及びＮＭＯ８又はＰＭＯ８を
使うことに伴なう信号の条件づ（）と消費電力である。
問題点を解決する為の手段及び作用
従って、本発明の目的は、組合せ埋込みチャンネルＣＯ
Ｄ−ＣＭＯＳブＯセスを提供することである。
Ｄ−ＣＭＯＳブＯセスを提供することである。
本発明の別の目的は、単位面積当たりの信号処理が最大
であって、高級な装置では信号の劣化を実質的に減少し
た組合せ埋込みチャンネルＣＯＤ−ＣＭＯＳブＯセスを
提供することである。
であって、高級な装置では信号の劣化を実質的に減少し
た組合せ埋込みチャンネルＣＯＤ−ＣＭＯＳブＯセスを
提供することである。
本発明の別の目的は、雑音が小さく、信号条件づけの為
の電荷転送効率が高い埋込みチャンネルＣＯＤ−ＣＭＯ
３信号処理装置を提供することである。
の電荷転送効率が高い埋込みチャンネルＣＯＤ−ＣＭＯ
３信号処理装置を提供することである。
本発明の別の目的は、消費電力を実質的に減少した埋込
みチャンネルＣＯＤ−ＣＭＯＳプロセスを提供すること
である。
みチャンネルＣＯＤ−ＣＭＯＳプロセスを提供すること
である。
簡単に云うと、本発明は組合せ埋込みチャンネルＣＯＤ
−ＣＭＯＳプロセスを提供する。組合せ叩込みチャンネ
ルＣＯＤ−ＭＯ８が、二重レベル・ポリシリコンＣＭＯ
Ｓプロセスの所要電力の低いこと及び必要な設計の融通
性を、埋込みチャンネルＣＯＤの高い電荷転送効率及び
低い転送ｆｉ１ｇと結合する。埋込みチャンネルＣＯＤ
が、表面チャンネルＣＣＤ１又はもっと普通のパケット
・ブリゲート装置（ＢＢＤ）よりも、雑音が一層小さく
なる様にする。こういう装置は、二酸化シリコンの界面
に於ける表面トラップに保持される電荷の変動に伴なう
かなり実質的な雑音の問題、１法ぎめの制約、及び漏話
、ラッチアップ、ポリシリコン間の知略の様な２次的な
問題を共通に持っている。
−ＣＭＯＳプロセスを提供する。組合せ叩込みチャンネ
ルＣＯＤ−ＭＯ８が、二重レベル・ポリシリコンＣＭＯ
Ｓプロセスの所要電力の低いこと及び必要な設計の融通
性を、埋込みチャンネルＣＯＤの高い電荷転送効率及び
低い転送ｆｉ１ｇと結合する。埋込みチャンネルＣＯＤ
が、表面チャンネルＣＣＤ１又はもっと普通のパケット
・ブリゲート装置（ＢＢＤ）よりも、雑音が一層小さく
なる様にする。こういう装置は、二酸化シリコンの界面
に於ける表面トラップに保持される電荷の変動に伴なう
かなり実質的な雑音の問題、１法ぎめの制約、及び漏話
、ラッチアップ、ポリシリコン間の知略の様な２次的な
問題を共通に持っている。
組合せ埋込みヂャンネルＣＯＤ−ＣＭＯＳ信号処理装置
に対するプロセスについて云うと、プロセスの流れの固
有の複雑さく打込みの回数が多い）の為、このプロセス
はＣＭＯＳトランジスタを製造する時に大きな融通性を
提供する。更に、２つの別々のポリシリコンのデポジシ
ョンを使うことが、ある範囲の閾値電圧を持つトランジ
スタを作り込む手段になる。この融通性により、このプ
ロセスは、例えばレベル変換器及び差動の対の増幅器の
様な伯のＣＭＯＳの用途にも利用することが出来る。こ
ういうＣＩＶＬＯ８の用途は、多くの信号処理ＶＲ置の
用途の為に、ＣＯＤの製造と共に利用することが出来る
。本発明のその他の目的及び特徴は、以下図面について
詳しく説明する所から、更によく理解されよう。
に対するプロセスについて云うと、プロセスの流れの固
有の複雑さく打込みの回数が多い）の為、このプロセス
はＣＭＯＳトランジスタを製造する時に大きな融通性を
提供する。更に、２つの別々のポリシリコンのデポジシ
ョンを使うことが、ある範囲の閾値電圧を持つトランジ
スタを作り込む手段になる。この融通性により、このプ
ロセスは、例えばレベル変換器及び差動の対の増幅器の
様な伯のＣＭＯＳの用途にも利用することが出来る。こ
ういうＣＩＶＬＯ８の用途は、多くの信号処理ＶＲ置の
用途の為に、ＣＯＤの製造と共に利用することが出来る
。本発明のその他の目的及び特徴は、以下図面について
詳しく説明する所から、更によく理解されよう。
実 施 例
第１ａ図について説明すると、直列読取並列遅延回路１
０が、情報直列ロードＣＯＤチャンネル１４に情報信号
をロードする為の電荷転送ＭＯ８入力ゲート１２を含む
。ロード・チャンネル１４が情報信号をＣＣＤ遅延線１
６のアレーに入力し、これが直列出力ＣＯＤチャンネル
１８及びＭＯ８読取回路２０によって読取られる。シフ
トレジスタ２２が導線２４（第１ｂ図）によって情報直
列ロード・チャンネル１４に接続され、導線２６によっ
てＣＣＵ）遅延線１６のアレーに′ｆ＆続され、導線２
８によって直列出力ＣＯＤチャンネル１８及び入力チャ
ンネル１４に接続されて、そのクロックを駆動する。
０が、情報直列ロードＣＯＤチャンネル１４に情報信号
をロードする為の電荷転送ＭＯ８入力ゲート１２を含む
。ロード・チャンネル１４が情報信号をＣＣＤ遅延線１
６のアレーに入力し、これが直列出力ＣＯＤチャンネル
１８及びＭＯ８読取回路２０によって読取られる。シフ
トレジスタ２２が導線２４（第１ｂ図）によって情報直
列ロード・チャンネル１４に接続され、導線２６によっ
てＣＣＵ）遅延線１６のアレーに′ｆ＆続され、導線２
８によって直列出力ＣＯＤチャンネル１８及び入力チャ
ンネル１４に接続されて、そのクロックを駆動する。
シフトレジスタ２２（第１ｂ図）が複数個のＣＭＯＳｉ
ｌｌ延段３０を含上段３０３０（第１ ｃ図）が第１の
ＣＭＯＳスイッチ３２、第１組のインバータ３４、第２
のＣＭＯＳスイッチ３６及び第２組のインバータ３８を
含む。各組のインバータが、ＣＭＯＳトランジスタ４０
．４２及びキャパシタ４４を含む。第１組及び第２組の
インバータが帰還回路４６．４８を持っていて、最新の
情報信号でラッチする為に、情報信号を帰還する。信号
の帰還が、ＣＭＯＳスイッチ４６．４８によって制御さ
れる。
ｌｌ延段３０を含上段３０３０（第１ ｃ図）が第１の
ＣＭＯＳスイッチ３２、第１組のインバータ３４、第２
のＣＭＯＳスイッチ３６及び第２組のインバータ３８を
含む。各組のインバータが、ＣＭＯＳトランジスタ４０
．４２及びキャパシタ４４を含む。第１組及び第２組の
インバータが帰還回路４６．４８を持っていて、最新の
情報信号でラッチする為に、情報信号を帰還する。信号
の帰還が、ＣＭＯＳスイッチ４６．４８によって制御さ
れる。
マスター・クロック駆動器５０（第１ｄ図）がシフトレ
ジスタ２２（第１ｂ図）のインバータの組３４．３８の
スイッチ３２．３６．４６．４８（第１Ｃ図）に接続さ
れている。
ジスタ２２（第１ｂ図）のインバータの組３４．３８の
スイッチ３２．３６．４６．４８（第１Ｃ図）に接続さ
れている。
直列読取並列遅延回路は、仮想電極埋込みチャンネルＣ
ＯＤ／ＣＭＯＳプロセスを用いて集積回路として作られ
ている。
ＯＤ／ＣＭＯＳプロセスを用いて集積回路として作られ
ている。
次に第２ａ図乃至第２を図について説明すると、限定す
るつもりはないが、例として次に述べる例に従ってｗｌ
Ｊ造される仮想電極Ｎ埋込みチャンネルＣＯＤ−ＣＭＯ
Ｓ（ＢＣＧＣＤ−０ＭＯ３＞が、厚さ２０ミルのＰ十形
Ｓｉｎ板５４（第２ａ図）を持ち、これが１４乃至１６
ミクＯンのＰ形エピタキシャル層５６を持っていて、そ
の上にＳｉＯ２の厚さ８００人の層５８を成長させであ
る。このＳｉＯ２層は抵抗率が９乃至１１オーム／αで
あり、＜１００＞面の配向を持っている。
るつもりはないが、例として次に述べる例に従ってｗｌ
Ｊ造される仮想電極Ｎ埋込みチャンネルＣＯＤ−ＣＭＯ
Ｓ（ＢＣＧＣＤ−０ＭＯ３＞が、厚さ２０ミルのＰ十形
Ｓｉｎ板５４（第２ａ図）を持ち、これが１４乃至１６
ミクＯンのＰ形エピタキシャル層５６を持っていて、そ
の上にＳｉＯ２の厚さ８００人の層５８を成長させであ
る。このＳｉＯ２層は抵抗率が９乃至１１オーム／αで
あり、＜１００＞面の配向を持っている。
厚さ１．４００人の８１３Ｎ４層６０が、酸化物層５８
の上にデポジットされ、フォトレジスト層６２でコート
されている。ダークＮ形井戸Ｐ−ＭＯ８構成マスク６４
を使って、レジスト層６２の上のＮ形井戸パターンを露
出し、その後、露出しなかったレジストを洗い流して、
窒化物層６０の一部分を露出する。
の上にデポジットされ、フォトレジスト層６２でコート
されている。ダークＮ形井戸Ｐ−ＭＯ８構成マスク６４
を使って、レジスト層６２の上のＮ形井戸パターンを露
出し、その後、露出しなかったレジストを洗い流して、
窒化物層６０の一部分を露出する。
次に、窒化物層６ｏの露出部分及び酸化物層５８の対応
する部分をエツチングによって除き、Ｎ形半導体材料、
好ましくは燐のイオンの打込み（第２ｂ図）を行なって
、Ｐチャンネル形ＭＯ３ＦＥＴに対するＮ形井戸６６〈
第２Ｃ図）を形成する。燐の打込みは５．５×１０１２
／ｃＩＲ３の濃度及び８０ ｋｅＶのエネルギで行なわ
れる。打込みの後、厚さ６，０００人の８１０２層６８
をＮ形井戸６ｏの上に成長させ、最初の酸化物層及び窒
化物層５８．６０を剥がす。
する部分をエツチングによって除き、Ｎ形半導体材料、
好ましくは燐のイオンの打込み（第２ｂ図）を行なって
、Ｐチャンネル形ＭＯ３ＦＥＴに対するＮ形井戸６６〈
第２Ｃ図）を形成する。燐の打込みは５．５×１０１２
／ｃＩＲ３の濃度及び８０ ｋｅＶのエネルギで行なわ
れる。打込みの後、厚さ６，０００人の８１０２層６８
をＮ形井戸６ｏの上に成長させ、最初の酸化物層及び窒
化物層５８．６０を剥がす。
基板の１に厚さ１．１００人の新しいＳｉＯ２層５８′
を成長させ、酸化物層５８′の上に厚さ１．４００人の
新しい８１３Ｎ４層６０′をデポジットする。レジスト
を用いてモート７０（第２ｄ図）のパターンを定め、窒
化物層上にモートマスクを提供し、窒化物１ｆｆｉ６０
’ がエツチングされる。次に、マスク７４を用いて、
ネガのフォトレジスト層７２を処理し、ＣＯＤパターン
を作り、その後硼素の様なＰ形材料のイオンの打込みを
する。この硼素の打込みは、５．５Ｘ１０ ／ｃｔｎ
及び９ Ｑ ｋｃＶのエネルギで行なわれる。硼素の打
込みは、Ｎ及びＰチャンネル・トランジスタの間のチャ
ンネル分離部として作用する。硼素の打込みをした後、
レジストを剥がし、厚さ１０．０００人の５ｈｏ２のフ
ィールド層７６を成長させる（第２ｅ図）。
を成長させ、酸化物層５８′の上に厚さ１．４００人の
新しい８１３Ｎ４層６０′をデポジットする。レジスト
を用いてモート７０（第２ｄ図）のパターンを定め、窒
化物層上にモートマスクを提供し、窒化物１ｆｆｉ６０
’ がエツチングされる。次に、マスク７４を用いて、
ネガのフォトレジスト層７２を処理し、ＣＯＤパターン
を作り、その後硼素の様なＰ形材料のイオンの打込みを
する。この硼素の打込みは、５．５Ｘ１０ ／ｃｔｎ
及び９ Ｑ ｋｃＶのエネルギで行なわれる。硼素の打
込みは、Ｎ及びＰチャンネル・トランジスタの間のチャ
ンネル分離部として作用する。硼素の打込みをした後、
レジストを剥がし、厚さ１０．０００人の５ｈｏ２のフ
ィールド層７６を成長させる（第２ｅ図）。
次に、チャンネル・ストッパ・マスク８０（第２ｆ図〉
を用いて、ネガのレジスト層７８のパターンを定め、窒
化物層６０′を選択的にエラチングする。Ｐ型材料（硼
素〉を１．０ｘ１０ ／Ｃｌ１３及び６０ ｋｅＶの
１ネルギでイオンの打込みをし、ＣＯＤに対するＰ十形
分離領域及びチャンネル・ストッパ８２（第２ｑ図）を
形成する。清浄化して、パターンを定めたフォトレジス
ト層７８、窒化物６０′及び酸化物５８′の約２，００
０人を取除き、高温アニールを行なった後、薄い（５５
０乃至６５０人）Ｓｉ０２層８４を表面の上に成長させ
、その上に４．８００乃至５．２００人のポリシリコン
層８６（第２ｈ図）をデポジットする。次に、ポリシリ
コン層８６の中に、５．７×１０１５／ｃｌ１３及び１
３５ｋｅＶのエネルキテ、Ｎ形材料（燐）のイオンの打
込みをし、ポリシリコンのシート抵抗を下げる。
を用いて、ネガのレジスト層７８のパターンを定め、窒
化物層６０′を選択的にエラチングする。Ｐ型材料（硼
素〉を１．０ｘ１０ ／Ｃｌ１３及び６０ ｋｅＶの
１ネルギでイオンの打込みをし、ＣＯＤに対するＰ十形
分離領域及びチャンネル・ストッパ８２（第２ｑ図）を
形成する。清浄化して、パターンを定めたフォトレジス
ト層７８、窒化物６０′及び酸化物５８′の約２，００
０人を取除き、高温アニールを行なった後、薄い（５５
０乃至６５０人）Ｓｉ０２層８４を表面の上に成長させ
、その上に４．８００乃至５．２００人のポリシリコン
層８６（第２ｈ図）をデポジットする。次に、ポリシリ
コン層８６の中に、５．７×１０１５／ｃｌ１３及び１
３５ｋｅＶのエネルキテ、Ｎ形材料（燐）のイオンの打
込みをし、ポリシリコンのシート抵抗を下げる。
次に、ポリシリコン層８６の上に薄い（１７５乃至２２
５人）の８１０２層８８（第２１図）を成長させ、酸化
物層８８の上に２００人の５１３Ｎ４層９０をデポジッ
トして、積重ねキャパシタ４４とする（第１Ｃ図）。マ
スク９４（第２１図）を用いて、ポジのレジスト層９２
のパターンを定め、２００人のＳｉ０ ．２００人の８
ｉ ３ Ｎ ４及び４．８００乃至５，２００人のポ
リシリコンの各層を選択的にエツチングによって除く。
５人）の８１０２層８８（第２１図）を成長させ、酸化
物層８８の上に２００人の５１３Ｎ４層９０をデポジッ
トして、積重ねキャパシタ４４とする（第１Ｃ図）。マ
スク９４（第２１図）を用いて、ポジのレジスト層９２
のパターンを定め、２００人のＳｉ０ ．２００人の８
ｉ ３ Ｎ ４及び４．８００乃至５，２００人のポ
リシリコンの各層を選択的にエツチングによって除く。
清浄化によって積重ねキャパシタからレジスト９２を除
去し、残りの酸化物をエツチングによって除いた後、厚
さ５５０乃至６５０へのＳ ｉ ０２層を成長させ、硼
素の打込みの為に、マスク９８を用いて、ポジのレジス
ト層９６（第２ｊ図）のパターンを定める。４×１０１
１／α３及び４０ｋｅＶのエネルギで、硼素を打込み、
ＣＭＯＳを調節する。
去し、残りの酸化物をエツチングによって除いた後、厚
さ５５０乃至６５０へのＳ ｉ ０２層を成長させ、硼
素の打込みの為に、マスク９８を用いて、ポジのレジス
ト層９６（第２ｊ図）のパターンを定める。４×１０１
１／α３及び４０ｋｅＶのエネルギで、硼素を打込み、
ＣＭＯＳを調節する。
次に、１〕チヤンネルの調節の為、マスク１０２を用い
て、ネガのレジスト層１００（第２に図）のパターンを
定める。４×１０１１／ｃＩ１１３及び４０ｋｅＶのエ
ネルギで、硼素を打込みを行なう。Ｎチャンネルの閾値
の調節もＰヂ１？ンネルの調節も硼素を用いて行なわれ
ることに注意されたい。これによって、Ｎチャンネル装
置の正の閾値が上昇し、Ｐチャンネル・トランジスタの
閾値がそれほど負でなくなる。表面に於けるＮ形タンク
の濃度は１×１０１６／ｃＩＲ３程度であり、Ｎチャン
ネル装置をその中に構成するエピタキシＶルの濃度は１
．５×１０１５／ｃＩＩ＋３である。
て、ネガのレジスト層１００（第２に図）のパターンを
定める。４×１０１１／ｃＩ１１３及び４０ｋｅＶのエ
ネルギで、硼素を打込みを行なう。Ｎチャンネルの閾値
の調節もＰヂ１？ンネルの調節も硼素を用いて行なわれ
ることに注意されたい。これによって、Ｎチャンネル装
置の正の閾値が上昇し、Ｐチャンネル・トランジスタの
閾値がそれほど負でなくなる。表面に於けるＮ形タンク
の濃度は１×１０１６／ｃＩＲ３程度であり、Ｎチャン
ネル装置をその中に構成するエピタキシＶルの濃度は１
．５×１０１５／ｃＩＩ＋３である。
次に、レジスト１００をネガのレジスト層１０４（第２
１図）に置換える。マスク１０６を用いてレジスト１０
４を処理し、ＣＯＤの全能動領域の打込みの為に、埋込
みチャンネルのパターンを定める。３．８×１０１２／
ｃＩｎ３及び１００ ｋｅＶのエネルギで、Ｎ形材料（
燐、二重の帯電）の打込みを行なう。打込みの後、レジ
スト１０４を除去し、酸化物７６の６００人をエツチン
グによって除く。
１図）に置換える。マスク１０６を用いてレジスト１０
４を処理し、ＣＯＤの全能動領域の打込みの為に、埋込
みチャンネルのパターンを定める。３．８×１０１２／
ｃＩｎ３及び１００ ｋｅＶのエネルギで、Ｎ形材料（
燐、二重の帯電）の打込みを行なう。打込みの後、レジ
スト１０４を除去し、酸化物７６の６００人をエツチン
グによって除く。
次にマスク１１０により、クロック井戸の為に、ネガの
レジスト層１０８（第２ｍ図）のパターンを定め、区域
１１２及び１１４で、Ｎ形材料（砒素）のイオンの打込
みをする。砒素の打込みは、１．８×１０１２／ｃＩｌ
＋３及ヒ４０ｋｅｖノエネルキテ行なわれる。この打込
みの後、レジスト１０６を除去し、厚さ６００人の８１
０２層１１６（第２ｎ図）を成長させる。
レジスト層１０８（第２ｍ図）のパターンを定め、区域
１１２及び１１４で、Ｎ形材料（砒素）のイオンの打込
みをする。砒素の打込みは、１．８×１０１２／ｃＩｌ
＋３及ヒ４０ｋｅｖノエネルキテ行なわれる。この打込
みの後、レジスト１０６を除去し、厚さ６００人の８１
０２層１１６（第２ｎ図）を成長させる。
次に５，０００人のポリシリコン層１１８をデポジット
し、マスク１２０によってネガのレジスト層（図に示し
てない）のパターンを定め、エツチングを行なって、ト
ランジスタ・ゲート及びＣＣＤのクロック・ゲートを形
成する。ポリシリコンのデボジッションの後、レジスト
を除去する。
し、マスク１２０によってネガのレジスト層（図に示し
てない）のパターンを定め、エツチングを行なって、ト
ランジスタ・ゲート及びＣＣＤのクロック・ゲートを形
成する。ポリシリコンのデボジッションの後、レジスト
を除去する。
次にネガのレジスト層１２２（第２０図）をマスク１２
４によってパターンを定め、５×１０１５／ ｃｔａ
”で１３０ ｋａＶのエネルギで燐の打込みを行なって
、Ｎ＋形のソース及びドレインＸ［１２６゜１２８．１
３０．１３２を形成する。その後、レジスト層１２０を
剥がす。
４によってパターンを定め、５×１０１５／ ｃｔａ
”で１３０ ｋａＶのエネルギで燐の打込みを行なって
、Ｎ＋形のソース及びドレインＸ［１２６゜１２８．１
３０．１３２を形成する。その後、レジスト層１２０を
剥がす。
次に、Ｐ十形ソース／ドレイン・マスク１３６によって
ネガのレジストＰＪ１３４（第２ｐ図）のパターンを定
め、ＢＦ２イオンの打込みを行なって、Ｐ十形ソース及
びドレイン領域１３８．１４０及びゲー１−１４０を形
成する。ＢＦ２の打込みは４×１０１５／ｃｍ３で１３
０ ｋｅＶのエネルギで行なわれる。その後、レジスト
層１３４を清浄化の際に剥がす。この時点で、ＰＭＯＳ
トランジスタが形成され、完全な０Ｍ０８回路が完成さ
れる。
ネガのレジストＰＪ１３４（第２ｐ図）のパターンを定
め、ＢＦ２イオンの打込みを行なって、Ｐ十形ソース及
びドレイン領域１３８．１４０及びゲー１−１４０を形
成する。ＢＦ２の打込みは４×１０１５／ｃｍ３で１３
０ ｋｅＶのエネルギで行なわれる。その後、レジスト
層１３４を清浄化の際に剥がす。この時点で、ＰＭＯＳ
トランジスタが形成され、完全な０Ｍ０８回路が完成さ
れる。
ＢＣＣＤ１６（第１ａ図）の作り方は次の通りである。
Ｎ形仮想井戸マスク１４４によって、ネガのレジスト層
１４２（第２ｑ図）のパターンを定め、４．２Ｘ １０
１５／ｃｔｓ３及び１００ ｋｅＶのエネルギで燐（二
重荷電）イオンの打込みを行なう。
１４２（第２ｑ図）のパターンを定め、４．２Ｘ １０
１５／ｃｔｓ３及び１００ ｋｅＶのエネルギで燐（二
重荷電）イオンの打込みを行なう。
その後、レジスト層１４２を取除く。
次に仮想電極調節マスク１４８により、ネガのレジスト
層１４６（第２ｒ図）のパターンを定め、燐（二重荷電
）イオンの打込みを７．２×１０１２／ｃｍ３及び１０
５ ｋｅＶで行なう。この打込みにより、仮想電極領域
全体、障壁及び井戸の電位分布が深くなる。その後、レ
ジスト層１４６を剥がす。
層１４６（第２ｒ図）のパターンを定め、燐（二重荷電
）イオンの打込みを７．２×１０１２／ｃｍ３及び１０
５ ｋｅＶで行なう。この打込みにより、仮想電極領域
全体、障壁及び井戸の電位分布が深くなる。その後、レ
ジスト層１４６を剥がす。
次に、仮想ゲー１へ電極マスク１５２により、ネガのレ
ジスト層１５０（第２Ｓ図）のパターンを定め、Ｐ型材
料（Ｉｌｌ索）のイオンの打込みを８×１０１２／ｃｍ
３及び３０ ｋｅＶで行なう。この打込みは浅く、シリ
コン面をエピタキシャル層５６に実効的にビン接続する
。その後、レジスト層１５０を剥がす。
ジスト層１５０（第２Ｓ図）のパターンを定め、Ｐ型材
料（Ｉｌｌ索）のイオンの打込みを８×１０１２／ｃｍ
３及び３０ ｋｅＶで行なう。この打込みは浅く、シリ
コン面をエピタキシャル層５６に実効的にビン接続する
。その後、レジスト層１５０を剥がす。
次に１，５００人±５００人のプラズマ酸化物層１５４
をデポジットする。アニールの後、プラズマ酸化物層１
５４（第２を図）の上に１０．０００人の酸化物層１５
６を成長させる。酸化物層１５６を覆うネガのレジスト
層（図面に示してない）の上に電気接点１５８，１６０
，１６２．１６４．１６６．１６８，１７０，１７２，
１７４゜１７６のパターンを定め、酸化物の中に約１．
２ミクロンだ１ノエツチングする。その後、レジストを
除き、４００人の犠牲ポリシリコン層をデポジットする
。次に、犠牲ポリシリコンの約７５人をエツチングによ
って除き、約１．２ミクロンの金属（アルミニウム〉を
デポジットする。アルミニウムのパターンを定め（図面
に示してない）、それをエツチングして、接点を形成し
、残っている表面の犠牲ポリシリコン層をエツチングに
よって除く。次に、アルミニウムによってパターンを定
めたレジストを剥がし、アルミニウムを焼結（シンタリ
ング）する。最後に、１ミクロンの圧縮窒化物１７８を
デポジットし、保護窒化物層を形成する様にパターンを
定めたレジスト層を設ける。
をデポジットする。アニールの後、プラズマ酸化物層１
５４（第２を図）の上に１０．０００人の酸化物層１５
６を成長させる。酸化物層１５６を覆うネガのレジスト
層（図面に示してない）の上に電気接点１５８，１６０
，１６２．１６４．１６６．１６８，１７０，１７２，
１７４゜１７６のパターンを定め、酸化物の中に約１．
２ミクロンだ１ノエツチングする。その後、レジストを
除き、４００人の犠牲ポリシリコン層をデポジットする
。次に、犠牲ポリシリコンの約７５人をエツチングによ
って除き、約１．２ミクロンの金属（アルミニウム〉を
デポジットする。アルミニウムのパターンを定め（図面
に示してない）、それをエツチングして、接点を形成し
、残っている表面の犠牲ポリシリコン層をエツチングに
よって除く。次に、アルミニウムによってパターンを定
めたレジストを剥がし、アルミニウムを焼結（シンタリ
ング）する。最後に、１ミクロンの圧縮窒化物１７８を
デポジットし、保護窒化物層を形成する様にパターンを
定めたレジスト層を設ける。
その後、レジストを剥がし、１．２ミクロンのアルミニ
ウムをデポジットし、そのパターンを定めて（図面に示
してない）、第２レベルのアルミニウム１８０を形成し
、エツチングによって、パターンをはっきりとさせる。
ウムをデポジットし、そのパターンを定めて（図面に示
してない）、第２レベルのアルミニウム１８０を形成し
、エツチングによって、パターンをはっきりとさせる。
次に第３図について説明すると、完成された直列読取並
列遅延回路（、ＣＤ１６（第１図）が、ポリシリコン２
のゲート電極１８４．１８６．１８８を制御する為に、
クロック（図面に示してない）に接続された相クロック
導線１８２を持っている。
列遅延回路（、ＣＤ１６（第１図）が、ポリシリコン２
のゲート電極１８４．１８６．１８８を制御する為に、
クロック（図面に示してない）に接続された相クロック
導線１８２を持っている。
ゲート電極１８４，１８６，１８８は、クロック障壁１
９０及びクロック井戸１９２から厚さ約６００人の酸化
物層によって垂直方向に隔てられている。クロック障壁
及びクロック井戸領域１９０゜１９２は、基板内でゲー
トの下にあるが、その他に、ゲートの間の空間により、
仮想障壁領域１９４及び仮想井戸領域１９６が基板内に
限定される。
９０及びクロック井戸１９２から厚さ約６００人の酸化
物層によって垂直方向に隔てられている。クロック障壁
及びクロック井戸領域１９０゜１９２は、基板内でゲー
トの下にあるが、その他に、ゲートの間の空間により、
仮想障壁領域１９４及び仮想井戸領域１９６が基板内に
限定される。
これらの領域の電荷の電位が上背することが、第３図の
グラフに示されている。
グラフに示されている。
本発明の１つの実施例しか説明しなかったが、当業者で
あれば、図面に示し、以上説明した構成の細部に、本発
明の範囲内で種々の変更を加えることが出来ることは明
らかであろう。
あれば、図面に示し、以上説明した構成の細部に、本発
明の範囲内で種々の変更を加えることが出来ることは明
らかであろう。
以上の説明に関連して更に下記の項を開示する。
（１） ａ） 第１形式の半導体材料の面を用意し、
ｂ）前記第１形式の半導体材料の面の中に、相補形の選
ばれたトランジスタ（ＣＭＯＳ）に対する反対形式の半
導体材料のタンクを設け、Ｃ）前記面の上にモート・マ
スク層のパターンを定め、 ｄ）前記モートを介して選ばれた形式の材料のイオンの
打込みをして、Ｎ及びＰチ１１ンネル・トランジスタの
間のチャンネル分離部、及び電荷転送装置（ＣＴＤ）に
対する隔ｌｉ１を領域及びチレンネル・ストッパを形成
し、 ｅ）前記面の上に酸化物層を成長させ、ｆ）￥導体材料
の第１のポリシリコン層を設け、 ｇ）該ポリシリコン層の上に酸化物層を成長させ、 ｈ）前記酸化物層の上に窒化物層をデポジットし、 １）前記窒化物層のパターンを定めて、積重ねキャパシ
タの為に前記ポリシリコン層を選択的にエツチングし、 ｊ）前記窒化物層のパターンを定めて、Ｎチャンネル及
びＰチャンネルの両方の閾値を調節する為に選ばれた形
式の材料のイオンの打込みをし、 ｋ） ＣＴＤに対する埋込みチャンネルを形成する為
に選ばれた形式の材料のイオンの打込みをし、 ｊりＣＴＤ領域に選ばれた形式の材料のイオンの打込み
をすることにより、ＣＴＤりＯツク井戸を設け、 ｍ） Ｖ１重ねキャパシタ、トランジスタ・ゲート及
びＣＴＤのクロック・ゲートを完成する為にポリシリコ
ン半導体材料の第２レベル層を選択的に設け、 ｎ）ＣＭＯＳ回路を完成する為に、前配ＣＭＯＳｉ！’
ｌ域内に、ソース及びドレイン領域に対する選ばれた形
式の材料のイオンの打込みをすることにより、ソース及
びドレイン領域を設け、ｏ） ＣＴＤ回路を完成する
為に、仮想電極領域、障壁及び井戸の電位分布を深くす
る為に、選ばれた形式の材料のイオンの打込みをするこ
とにより、前記ＣＨＤ領域内に仮想電極領域を設け、ｐ
）前記ＣＭＯＳ及びＣＴＤ回路に電気接点を設ける工程
を含むＣＴＤ／ＣＭＯＳプロセス。
ｂ）前記第１形式の半導体材料の面の中に、相補形の選
ばれたトランジスタ（ＣＭＯＳ）に対する反対形式の半
導体材料のタンクを設け、Ｃ）前記面の上にモート・マ
スク層のパターンを定め、 ｄ）前記モートを介して選ばれた形式の材料のイオンの
打込みをして、Ｎ及びＰチ１１ンネル・トランジスタの
間のチャンネル分離部、及び電荷転送装置（ＣＴＤ）に
対する隔ｌｉ１を領域及びチレンネル・ストッパを形成
し、 ｅ）前記面の上に酸化物層を成長させ、ｆ）￥導体材料
の第１のポリシリコン層を設け、 ｇ）該ポリシリコン層の上に酸化物層を成長させ、 ｈ）前記酸化物層の上に窒化物層をデポジットし、 １）前記窒化物層のパターンを定めて、積重ねキャパシ
タの為に前記ポリシリコン層を選択的にエツチングし、 ｊ）前記窒化物層のパターンを定めて、Ｎチャンネル及
びＰチャンネルの両方の閾値を調節する為に選ばれた形
式の材料のイオンの打込みをし、 ｋ） ＣＴＤに対する埋込みチャンネルを形成する為
に選ばれた形式の材料のイオンの打込みをし、 ｊりＣＴＤ領域に選ばれた形式の材料のイオンの打込み
をすることにより、ＣＴＤりＯツク井戸を設け、 ｍ） Ｖ１重ねキャパシタ、トランジスタ・ゲート及
びＣＴＤのクロック・ゲートを完成する為にポリシリコ
ン半導体材料の第２レベル層を選択的に設け、 ｎ）ＣＭＯＳ回路を完成する為に、前配ＣＭＯＳｉ！’
ｌ域内に、ソース及びドレイン領域に対する選ばれた形
式の材料のイオンの打込みをすることにより、ソース及
びドレイン領域を設け、ｏ） ＣＴＤ回路を完成する
為に、仮想電極領域、障壁及び井戸の電位分布を深くす
る為に、選ばれた形式の材料のイオンの打込みをするこ
とにより、前記ＣＨＤ領域内に仮想電極領域を設け、ｐ
）前記ＣＭＯＳ及びＣＴＤ回路に電気接点を設ける工程
を含むＣＴＤ／ＣＭＯＳプロセス。
（２） 信号処理装置を作るＣＯＤ／ＣＭＯＳプロセ
スに於て、 ａ） シリコン面を用意し、 ｂ）前記面内にＰチャンネルＭＯ３ＦＥＴに対するＮタ
ンク領域を設け、 ｃ）Ｓｉ０２層を成長させて、その上にＳｉ３Ｎ４層を
デポジットし、 ｄ）前記面の上にモートのパターンを定め、ｅ） 前記
モートを選択的にマスクし、８１３Ｎ４層をエツチング
して、ＣＯＤパターンを作り、Ｐ形材料のイオンの打込
みをして、Ｎチャンネル及びＰチャンネル・トランジス
タの間のチャンネル分離部を形成すると共に、ＣＯＤに
対する隔離領域及びチャンネル・ストッパを形成し、ｆ
）Ｓｉ３Ｎ４層並びに少なくとも ＳｉＯ２の２．０００人の除去を含む清浄化の後、前記
面の上にＳｉｎ、、層を成長させ、ｇ）前記５ｈｏ２層
の上に第１のポリシリコン層を設けて、Ｎ形イオンの打
込みを行ない、ｈ）前記ポリシリコン層の上にＳ ｉ
０２ＩＩを成長させて、該ＳｉＯ層の上にＳｉ３Ｎ４層
をデポジットし、 １）前記Ｓｉ３Ｎ４層のパターンを定めて、積重ねキャ
パシタに対して前記ポリシリコン層をエツチングし、 Ｊ）前記Ｓｉ３Ｎ４層のパターンを定めて、Ｎデセンネ
ル及びＰチャンネルの両方の閾値の調節の為に、Ｐ形材
料のイオンを打込み、ｋ）パターンを定めた後、Ｎ形材
料のイオンの打込みをして、ＣＯＤに対する埋込みチャ
ンネルを形成し、 ｊりＣＣＤｍ域にＮ形材料のイオンの打込みを行なうこ
とにより、ＣＯＤクロック井戸を設け、 ｌ１１）ポリシリコン材料の第２レベルの層を選択的に
設けて、積重ねキャパシタ、トランジスタ・ゲート及び
ＣＯＤりＯツク・ゲートを完成し、ｎ）夫々Ｎ十材料及
びＰ十材料のイオンの打込みによってソース及びドレイ
ン領域を設けて、Ｎ十形ソース及びドレイン領域とＰ十
形ソース及びドレイン領域とを形成して、０Ｍ０８回路
を完成し、 ｏ） Ｎ形材料のイオンの打込みを行なうことにより
、ＣＯＤ領域内に多相電極領域を設けると共に、仮相電
極領域、障壁及び井戸の電位分布を深くして、ＣＯＤ回
路を完成し、 ｐ）０ＭＯ３及びＣＯＤ回路に対する電気接点を設ける
工程を含ｅｃｃＤ／ＣＭＯＳプロセス。
スに於て、 ａ） シリコン面を用意し、 ｂ）前記面内にＰチャンネルＭＯ３ＦＥＴに対するＮタ
ンク領域を設け、 ｃ）Ｓｉ０２層を成長させて、その上にＳｉ３Ｎ４層を
デポジットし、 ｄ）前記面の上にモートのパターンを定め、ｅ） 前記
モートを選択的にマスクし、８１３Ｎ４層をエツチング
して、ＣＯＤパターンを作り、Ｐ形材料のイオンの打込
みをして、Ｎチャンネル及びＰチャンネル・トランジス
タの間のチャンネル分離部を形成すると共に、ＣＯＤに
対する隔離領域及びチャンネル・ストッパを形成し、ｆ
）Ｓｉ３Ｎ４層並びに少なくとも ＳｉＯ２の２．０００人の除去を含む清浄化の後、前記
面の上にＳｉｎ、、層を成長させ、ｇ）前記５ｈｏ２層
の上に第１のポリシリコン層を設けて、Ｎ形イオンの打
込みを行ない、ｈ）前記ポリシリコン層の上にＳ ｉ
０２ＩＩを成長させて、該ＳｉＯ層の上にＳｉ３Ｎ４層
をデポジットし、 １）前記Ｓｉ３Ｎ４層のパターンを定めて、積重ねキャ
パシタに対して前記ポリシリコン層をエツチングし、 Ｊ）前記Ｓｉ３Ｎ４層のパターンを定めて、Ｎデセンネ
ル及びＰチャンネルの両方の閾値の調節の為に、Ｐ形材
料のイオンを打込み、ｋ）パターンを定めた後、Ｎ形材
料のイオンの打込みをして、ＣＯＤに対する埋込みチャ
ンネルを形成し、 ｊりＣＣＤｍ域にＮ形材料のイオンの打込みを行なうこ
とにより、ＣＯＤクロック井戸を設け、 ｌ１１）ポリシリコン材料の第２レベルの層を選択的に
設けて、積重ねキャパシタ、トランジスタ・ゲート及び
ＣＯＤりＯツク・ゲートを完成し、ｎ）夫々Ｎ十材料及
びＰ十材料のイオンの打込みによってソース及びドレイ
ン領域を設けて、Ｎ十形ソース及びドレイン領域とＰ十
形ソース及びドレイン領域とを形成して、０Ｍ０８回路
を完成し、 ｏ） Ｎ形材料のイオンの打込みを行なうことにより
、ＣＯＤ領域内に多相電極領域を設けると共に、仮相電
極領域、障壁及び井戸の電位分布を深くして、ＣＯＤ回
路を完成し、 ｐ）０ＭＯ３及びＣＯＤ回路に対する電気接点を設ける
工程を含ｅｃｃＤ／ＣＭＯＳプロセス。
（３） 第（２）項に２載したＣＯＤ／ＣＭＯＳプロ
セスに於て、シリコン面がＰ十形シリコン基板及び該シ
リコン基板の上に形成された厚さ１４乃至１６ミクロン
のＰ形エピタキシャル・シリコン層を含んでいるＣＯＤ
／ＣＭＯＳプロセス。
セスに於て、シリコン面がＰ十形シリコン基板及び該シ
リコン基板の上に形成された厚さ１４乃至１６ミクロン
のＰ形エピタキシャル・シリコン層を含んでいるＣＯＤ
／ＣＭＯＳプロセス。
（４） 第（３）項に記載したＣ ＣＩ） ／ ＣＭ
ＯＳプロセスに於て、少なくとも８００人のＳ ｉ
Ｏ２を前記エピタキシャル層の上に成長させて、９乃至
１１オーム／ａｎの抵抗率を持つ様にするＣＣＤ／ＣＭ
ＯＳプロセス。
ＯＳプロセスに於て、少なくとも８００人のＳ ｉ
Ｏ２を前記エピタキシャル層の上に成長させて、９乃至
１１オーム／ａｎの抵抗率を持つ様にするＣＣＤ／ＣＭ
ＯＳプロセス。
（５） 第（４）項に記載したＣＣＤ／ＣＭＯＳプロ
セスに於て、前記Ｓｉｎ、、層の上に少なくとも１．４
００人のＳｉ３Ｎ４をデポジットするＣＣＤ／ＣＭＯＳ
プロセス。
セスに於て、前記Ｓｉｎ、、層の上に少なくとも１．４
００人のＳｉ３Ｎ４をデポジットするＣＣＤ／ＣＭＯＳ
プロセス。
（６） 第（５）項に記載したＣＣＤ／ＣＭＯＳプロ
セスに於て、前記Ｓｉ３Ｎ４層のパターンを定めて、前
記ＳｉＯ２層の対応する部分と共にエツチングによって
除き、少なくとも５．５×１０１２／ｃｍ３の濃度及び
８０ ｋｅＶで燐イオンの打込みをして、Ｎ形タンク領
域を形成するＣＣＤ／ＣＭＯＳプロセス。
セスに於て、前記Ｓｉ３Ｎ４層のパターンを定めて、前
記ＳｉＯ２層の対応する部分と共にエツチングによって
除き、少なくとも５．５×１０１２／ｃｍ３の濃度及び
８０ ｋｅＶで燐イオンの打込みをして、Ｎ形タンク領
域を形成するＣＣＤ／ＣＭＯＳプロセス。
（７） 第（６）項に記載したＣＣＤ／ＣＭＯＳプロ
セスに於て、前記ＳｉＯ□層が前記Ｎ型タンク領域の上
に成長させた少なくとも５．３００人の領域を含み、残
りのＳｉ３Ｎ４層及び対応するＳ ｉ Ｏ２をエツチン
グによって除＜ＣＣＤ／ＣＭＯＳプロセス。
セスに於て、前記ＳｉＯ□層が前記Ｎ型タンク領域の上
に成長させた少なくとも５．３００人の領域を含み、残
りのＳｉ３Ｎ４層及び対応するＳ ｉ Ｏ２をエツチン
グによって除＜ＣＣＤ／ＣＭＯＳプロセス。
（８） 第（２）項に記載したＣＣＤ／ＣＭＯＳプロ
セスに於て、前記Ｓ；Ｏ２層が、Ｎ形タンク領域の上に
成長させた二酸化シリコンを含んで、前記面の上に成長
させた少なくともｉ、ｉｏｏ人のＳ；Ｏ２層を含み、そ
の上にデポジットされるＳｉ３Ｎ４層の厚さが少なくと
も１．４００人であるＣＣＤ／ＣＭＯＳプロセス。
セスに於て、前記Ｓ；Ｏ２層が、Ｎ形タンク領域の上に
成長させた二酸化シリコンを含んで、前記面の上に成長
させた少なくともｉ、ｉｏｏ人のＳ；Ｏ２層を含み、そ
の上にデポジットされるＳｉ３Ｎ４層の厚さが少なくと
も１．４００人であるＣＣＤ／ＣＭＯＳプロセス。
（９） 第（２）項に記載したＣＣＤ／ＣＭＯＳプロ
セスに於て、Ｎチャンネル及びＰチャンネル・１〜ラン
ジスタの間のチャンネル分離部に対するＰ形材料が、５
、５ Ｘ １０１２／ｅｔａ３及び９０ ｋｅＶで打
込ｌυだ硼素であり、ＣＯＤのＰ十隔離領域及びチャン
ネル・ストッパに対するＰ十形材料が１．０×１０１４
／ｃＪｌ１３及ヒ６０ｋｅｖテ打込ンタ硼素であるＣＣ
Ｄ／ＣＭＯＳプロセス。
セスに於て、Ｎチャンネル及びＰチャンネル・１〜ラン
ジスタの間のチャンネル分離部に対するＰ形材料が、５
、５ Ｘ １０１２／ｅｔａ３及び９０ ｋｅＶで打
込ｌυだ硼素であり、ＣＯＤのＰ十隔離領域及びチャン
ネル・ストッパに対するＰ十形材料が１．０×１０１４
／ｃＪｌ１３及ヒ６０ｋｅｖテ打込ンタ硼素であるＣＣ
Ｄ／ＣＭＯＳプロセス。
（１０）第（２）項に記載したＣＣＤ／ＣＭＯＳプロセ
スに於て、ポリシリコン層に対するＳｉＯ２層及びポリ
シリコン層の厚さが夫々５５０乃至６５０人及び４．８
００乃至５．２００人であるＣＣＤ／ＣＭＯＳプロセス
。
スに於て、ポリシリコン層に対するＳｉＯ２層及びポリ
シリコン層の厚さが夫々５５０乃至６５０人及び４．８
００乃至５．２００人であるＣＣＤ／ＣＭＯＳプロセス
。
（１１）第（２）項に記載したＣＣＤ／ＣＭＯＳプロセ
スに於て、ポリシリコンの上に成長させた８１０２層の
厚さが１７５乃至２２５人であり、該８１０２層の上に
デポジットしたＳ ｉ ３ Ｎ ４ Ｈが積重ねキャパ
シタの為に少なくとも２００人の厚さを持つＣＣＤ／Ｃ
ＭＯＳプロセス。
スに於て、ポリシリコンの上に成長させた８１０２層の
厚さが１７５乃至２２５人であり、該８１０２層の上に
デポジットしたＳ ｉ ３ Ｎ ４ Ｈが積重ねキャパ
シタの為に少なくとも２００人の厚さを持つＣＣＤ／Ｃ
ＭＯＳプロセス。
（１２）第（２）項に一己載したＣＣＤ／ＣＭＯＳプロ
セスに於て、Ｎチャンネル及びＰチャンネルの両方の閾
値調節の為のＰ形材料が４Ｘ１０１１／ｃＩＩ３及び４
０ ｋｅＶで打込んだ硼素イオンであるＣＣＤ／ＣＭＯ
Ｓプロセス。
セスに於て、Ｎチャンネル及びＰチャンネルの両方の閾
値調節の為のＰ形材料が４Ｘ１０１１／ｃＩＩ３及び４
０ ｋｅＶで打込んだ硼素イオンであるＣＣＤ／ＣＭＯ
Ｓプロセス。
（１３）第（２）項に記載したＣＣＤ／ＣＭＯＳプロセ
スに於て、ＣＯＤの埋込みチャンネルを形成する為のＮ
形材料が、３．８Ｘ １０１２／ｃａｒ３及びｉ Ｑ
Ｑ ｋｅＶで打込んだ燐イオンであるＣＣ［）／ＣＭＯ
Ｓプロセス。
スに於て、ＣＯＤの埋込みチャンネルを形成する為のＮ
形材料が、３．８Ｘ １０１２／ｃａｒ３及びｉ Ｑ
Ｑ ｋｅＶで打込んだ燐イオンであるＣＣ［）／ＣＭＯ
Ｓプロセス。
（１４）第（２）項に記載したＣＣＤ／ＣＭＯＳプロセ
スに於て、ＣＯＤりＯツク井戸に対するＮ形材料が１
、８ Ｘ １０１２／ａｎ３及び４０ｋｅＶｔ’打込ん
だ砒素イオンであるＣＣＤ／ＣＭＯＳプロセス。
スに於て、ＣＯＤりＯツク井戸に対するＮ形材料が１
、８ Ｘ １０１２／ａｎ３及び４０ｋｅＶｔ’打込ん
だ砒素イオンであるＣＣＤ／ＣＭＯＳプロセス。
（１５）第（２）項に記載したＣＣ：Ｄ／ＣＭＯＳプロ
セスに於て、第２レベルのポリシリコン層が、少なくと
も６００人のＳ ｉ ０２を成員させ、該ＳｉＯ２の上
に少なくとも５．０００人のポリシリコンをデポジット
し、該ポリシリコンをエツチングして、積重ねキャパシ
タ、トランジスタ・ゲート及びＣＯＤクロック・ゲート
を形成することによって設けられるＣＣＤ／ＣＭＯＳプ
ロセス。
セスに於て、第２レベルのポリシリコン層が、少なくと
も６００人のＳ ｉ ０２を成員させ、該ＳｉＯ２の上
に少なくとも５．０００人のポリシリコンをデポジット
し、該ポリシリコンをエツチングして、積重ねキャパシ
タ、トランジスタ・ゲート及びＣＯＤクロック・ゲート
を形成することによって設けられるＣＣＤ／ＣＭＯＳプ
ロセス。
（１６）第（２）項に記載したＣＣＤ／ＣＭＯＳプロセ
スに於て、Ｎ十形ソース及びドレイン領域の材料が、５
×１０１５／ｃｍ３及び１３０ ｋｅＶで打込んだ燐イ
オンであり、−Ｐ十形ソース及びドレイン領域のＵｌ’
ｌが４×１０１５／ｃＩＩ１３及び１３０ｋｅＶＦ打込
んだＢＦ２イＡイオンるＣＣＤ／ＣＭＯＳプロセス。
スに於て、Ｎ十形ソース及びドレイン領域の材料が、５
×１０１５／ｃｍ３及び１３０ ｋｅＶで打込んだ燐イ
オンであり、−Ｐ十形ソース及びドレイン領域のＵｌ’
ｌが４×１０１５／ｃＩＩ１３及び１３０ｋｅＶＦ打込
んだＢＦ２イＡイオンるＣＣＤ／ＣＭＯＳプロセス。
（１７）第（２）項に記載したＣＣＤ／ＣＭＯＳプロセ
スに於て、仮想井戸に対するＮ形材料が、４ 、２ Ｘ
１０１２／ｃｍ３及び１００ ｋｃＶで打込んだ燐イ
オンであるＣＣＤ／ＣＭＯＳプロセス。
スに於て、仮想井戸に対するＮ形材料が、４ 、２ Ｘ
１０１２／ｃｍ３及び１００ ｋｃＶで打込んだ燐イ
オンであるＣＣＤ／ＣＭＯＳプロセス。
（１８）第（２）項に記載したＣＯＤ／ＣＭＯＳプロセ
スに於て、仮想電極領域、障壁及び井戸の電位分布を深
くして０００回路を完成する為、ＣＯＤ領域に打込まれ
るＮ形材料のイオンが、７．２×１０１２／ｃＩ１１３
及び１０５ｋｅｖで打込まれた燐イオンであるＣＯＤ／
ＣＭＯＳプロセス。
スに於て、仮想電極領域、障壁及び井戸の電位分布を深
くして０００回路を完成する為、ＣＯＤ領域に打込まれ
るＮ形材料のイオンが、７．２×１０１２／ｃＩ１１３
及び１０５ｋｅｖで打込まれた燐イオンであるＣＯＤ／
ＣＭＯＳプロセス。
（１９） 第（２）項に記載したＣＯＤ／ＣＭＯＳプ
ロセスに於て、ＣＭＯＳ及び０００回路に対する電気接
点がアルミニウムを用いて形成されるＣＯＤ／ＣＭＯＳ
プロ廿ス。
ロセスに於て、ＣＭＯＳ及び０００回路に対する電気接
点がアルミニウムを用いて形成されるＣＯＤ／ＣＭＯＳ
プロ廿ス。
（２０）信号処理装置を作るＣＯＤ／ＣＭＯＳプロセス
に於て、仮想電極ＣＯＤプロセス工程及びＣＭＯＳプロ
セス工程を選択的に結合して、Ｎ形及びＰ形の両方のＭ
ＯＳ ｌ−ランリスタ、高密度のポリシリコン−ポリシ
リコン・キャパシタ及び埋込みチャンネルＣＯＤを半導
体材料の１個のチップの土に製造することを含むＣＯＤ
／ＣＭＯＳプロセス。
に於て、仮想電極ＣＯＤプロセス工程及びＣＭＯＳプロ
セス工程を選択的に結合して、Ｎ形及びＰ形の両方のＭ
ＯＳ ｌ−ランリスタ、高密度のポリシリコン−ポリシ
リコン・キャパシタ及び埋込みチャンネルＣＯＤを半導
体材料の１個のチップの土に製造することを含むＣＯＤ
／ＣＭＯＳプロセス。
第１ａ図乃至第１ｄ図は、ＣＯＤ入力構造、ＴＴＬから
ＣＭＯＳへのレベル変換器及びＣＭＯＳシフトレジスタ
を含む埋込みチャンネルＣＯＤ−ＣＭＯＳ信号処理装置
を含む直列読取並列遅延回路の一部分をブロック図で示
した回路図、第２ａ図乃至第２を図は埋込みチャンネル
ＣＣＤ 、−ＣＭＯＳ信号処理装置の製造工程を順次示
す略図、第３図は信号処理５Ａ置のＣＯＤ部分を示す図
である。
ＣＭＯＳへのレベル変換器及びＣＭＯＳシフトレジスタ
を含む埋込みチャンネルＣＯＤ−ＣＭＯＳ信号処理装置
を含む直列読取並列遅延回路の一部分をブロック図で示
した回路図、第２ａ図乃至第２を図は埋込みチャンネル
ＣＣＤ 、−ＣＭＯＳ信号処理装置の製造工程を順次示
す略図、第３図は信号処理５Ａ置のＣＯＤ部分を示す図
である。
Claims (1)
- 【特許請求の範囲】 ａ）第１形式の半導体材料の面を用意し、 ｂ）前記第１形式の半導体材料の面の中に、相補形の選
ばれたトランジスタ（ＣＭＯＳ）に対する反対形式の半
導体材料のタンクを設け、 ｃ）前記面の上にモート・マスク層のパターンを定め、 ｄ）前記モートを介して選ばれた形式の材料のイオンの
打込みをして、Ｎ及びＰチャンネル・トランジスタの間
のチャンネル分離部、及び電荷転送装置（ＣＴＤ）に対
する隔離領域及びチャンネル・ストッパを形成し、 ｅ）前記面の上に酸化物層を成長させ、 ｆ）半導体材料の第１のポリシリコン層を設け、ｇ）該
ポリシリコン層の上に酸化物層を成長させ、 ｈ）前記酸化物層の上に窒化物層をデポジットし、 ｉ）前記窒化物層のパターンを定めて、積重ねキャパシ
タの為に前記ポリシリコン層を選択的にエッチングし、 ｊ）前記窒化物層のパターンを定めて、Ｎチャンネル及
びＰチャンネルの両方の閾値を調節する為に選ばれた形
式の材料のイオンの打込みをし、ｋ）ＣＴＤに対する埋
込みチャンネルを形成する為に選ばれた形式の材料のイ
オンの打込みをし、ｌ）ＣＴＤ領域に選ばれた形式の材
料のイオンの打込みをすることにより、ＣＴＤクロック
井戸を設け、 ｍ）積重ねキャパシタ、トランジスタ・ゲート及びＣＴ
Ｄのクロック・ゲートを完成する為にポリシリコン半導
体材料の第２レベル層を選択的に設け、 ｎ）ＣＭＯＳ回路を完成する為に、前記ＣＭＯＳ領域内
に、ソース及びドレイン領域に対する選ばれた形式の材
料のイオンの打込みをすることにより、ソース及びドレ
イン領域を設け、 ｏ）ＣＴＤ回路を完成する為に、仮想電極領域、障壁及
び井戸の電位分布を深くする為に、選ばれた形式の材料
のイオンの打込みをすることにより、前記ＣＴＤ領域内
に仮想電極領域を設け、 ｐ）前記ＣＭＯＳ及びＣＴＤ回路に電気接点を設ける工
程を含むＣＴＤ／ＣＭＯＳプロセス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/750,364 US4642877A (en) | 1985-07-01 | 1985-07-01 | Method for making charge coupled device (CCD)-complementary metal oxide semiconductor (CMOS) devices |
| US750364 | 1985-07-01 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6284560A true JPS6284560A (ja) | 1987-04-18 |
Family
ID=25017567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61153961A Pending JPS6284560A (ja) | 1985-07-01 | 1986-06-30 | Ｃｔｄ／ｃｍｏｓプロセス |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4642877A (ja) |
| JP (1) | JPS6284560A (ja) |
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1985
- 1985-07-01 US US06/750,364 patent/US4642877A/en not_active Expired - Fee Related
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1986
- 1986-06-30 JP JP61153961A patent/JPS6284560A/ja active Pending
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Also Published As
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|---|---|
| US4642877A (en) | 1987-02-17 |
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