DE112011101378T5 - Epitaxie von Delta-Monoschicht-Dotierstoffen für eingebettetes Source/Drain-Silicid - Google Patents

Epitaxie von Delta-Monoschicht-Dotierstoffen für eingebettetes Source/Drain-Silicid Download PDF

Info

Publication number
DE112011101378T5
DE112011101378T5 DE112011101378T DE112011101378T DE112011101378T5 DE 112011101378 T5 DE112011101378 T5 DE 112011101378T5 DE 112011101378 T DE112011101378 T DE 112011101378T DE 112011101378 T DE112011101378 T DE 112011101378T DE 112011101378 T5 DE112011101378 T5 DE 112011101378T5
Authority
DE
Germany
Prior art keywords
layer
gate stack
epitaxial
dopant
semiconductor material
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE112011101378T
Other languages
English (en)
Other versions
DE112011101378B4 (de
DE112011101378T8 (de
Inventor
Kevin K. Chan
Abhishek Dube
Judson R. Holt
Jeffrey B. Johnson
Jinghong Li
Dae-Gyu Park
Zhengmao Zhu
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GlobalFoundries US Inc
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of DE112011101378T5 publication Critical patent/DE112011101378T5/de
Application granted granted Critical
Publication of DE112011101378T8 publication Critical patent/DE112011101378T8/de
Publication of DE112011101378B4 publication Critical patent/DE112011101378B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

Es werden Halbleiterstrukturen offenbart, welche darin eingebettete Stressorelemente aufweisen. Die offenbarten Strukturen weisen mindestens einen FET-Gate-Stapel (18) auf, welcher auf einer oberen Fläche eines Halbleitersubstrats (12) angeordnet ist. Der mindestens eine FET-Gate-Stapel weist Source- und Drain-Ausdehnungszonen (28) auf, welche innerhalb des Halbleitersubstrats an einer Standfläche des mindestens einen FET-Gate-Stapels angeordnet sind. Ein Einheitskanal (40) ist zwischen der Source- und Drain-Ausdehnungszone (28) und unterhalb des mindestens einen Gate-Stapels (18) ebenfalls vorhanden. Die Struktur weist ferner eingebettete Stressorelemente (33) auf, welche auf gegenüberliegenden Seiten des mindestens einen FET-Gate-Stapels und innerhalb des Halbleitersubstrats angeordnet sind. Jedes eingebettete Stressorelement weist von unten nach oben eine erste Schicht eines ersten Epitaxie-dotierten Halbleitermaterials (35), welches eine Gitterkonstante aufweist, die sich von einer Gitterkonstante des Halbleitermaterials unterscheidet und zu einer Spannung in dem Einheitskanal führt, eine zweite Schicht eines zweiten Epitaxie-dotierten Halbleitermaterials (36), die auf der ersten Schicht angeordnet ist, und eine Delta-Monoschicht eines Dotierstoffs auf, die auf einer oberen Fläche der zweiten Schicht angeordnet ist. Die Struktur weist ferner einen Metall-Halbleiter-Legierungs-Kontakt (45) auf, welcher direkt auf einer oberen Fläche der Delta-Monoschicht (37) angeordnet ist.

Description

  • VERWANDTE PATENTANMELDUNGEN
  • Die vorliegende Patentanmeldung ist mit der ebenfalls anhängigen US-Patentanmeldung 12/764,329 desselben Inhabers, eingereicht am 21. April 2010, verwandt, deren gesamter Inhalt durch Verweis hierin einbezogen wird.
  • HINTERGRUND
  • Die vorliegende Erfindung betrifft eine Halbleiterstruktur und ein Verfahren zur Herstellung derselben. Insbesondere betrifft die vorliegende Erfindung eine Halbleiterstruktur, die ein eingebettetes Stressorelement aufweist, welches eine Delta-Monoschicht eines Dotierstoffs aufweist, die sich an einer oberen Fläche desselben befindet. Die vorliegende Erfindung stellt auch ein Verfahren zur Herstellung einer solchen Halbleiterstruktur bereit.
  • Mechanische Spannungen innerhalb eines Substrats einer Halbleitereinheit sind verbreitet angewendet worden, um die Leistungseigenschaften einer Einheit, zum Beispiel den Betriebsstrom, zu modulieren. In der gewöhnlichen Siliciumtechnologie ist zum Beispiel der Kanal eines Transistors entlang den {110}-Ebenen des Siliciums orientiert. In dieser Anordnung ist die Defektelektronenmobilität erhöht, wenn der Kanal in Schichtrichtung unter Druckspannung und/oder in einer zu dem Kanal normalen Richtung unter Zugspannung steht, während die Elektronenmobilität erhöht ist, wenn die Siliciumschicht in Schichtrichtung unter Zugspannung und/oder in einer zu dem Kanal normalen Richtung unter Druckspannung steht. Deswegen können Druck und/oder Zugspannungen von Vorteil sein, die in der Kanalzone eines p-Kanal-Feldeffekttransistors (pFET) und/oder eines n-Kanal-Feldeffekttransistors (nFET) erzeugt werden, um die Leistungsfähigkeit solcher Einheiten zu verbessern.
  • Ein möglicher Ansatz zum Erzeugen einer wünschenswerten unter Spannung stehenden Silicium-Kanalzone ist es, innerhalb der Source- und Drain-Zone einer Komplementär-Metalloxid-Halbleiter(CMOS)-Einheit eingebettete SiGe- oder Si:C-Stressoren (d. h. Spannungswannen) zu bilden, um in der Kanalzone, die sich zwischen der Source-Zone und der Drain-Zone befindet, eine Druck- oder Zugspannung hervorzurufen. Zum Beispiel ist gezeigt worden, dass die Defektelektronenmobilität in p-Kanal-Siliciumtransistoren durch Verwendung eines eingebetteten SiGe-Stressors in der Source- und Drain-Zone deutlich erhöht werden kann. Für n-Kanal-Siliciumtransistoren ist ebenfalls gezeigt worden, dass die Elektronenmobilität durch Verwendung von selektivem Si:C erhöht werden kann, in welchem C eine Substitution ist.
  • Obwohl Strukturen des Standes der Technik, welche eingebettete Stressorelemente aufweisen, auf dem Fachgebiet bekannt sind, besteht immer noch ein Bedarf dafür, Halbleiterstrukturen, einschließlich CMOS-Strukturen, zu bilden, welche den Reihenkontaktwiderstand auf den Kanalwiderstand begrenzen. Für dieses Erfordernis wird nicht nur ein äußerst niedriger Übergangsschichtwiderstand benötigt, sondern auch ultraniedrige Kontaktwiderstände, welche mit der vorhandenen Technologie der selbstausgerichteten Silicidierung erhalten werden können.
  • KURZDARSTELLUNG
  • Die vorliegende Erfindung stellt eine Halbleiterstruktur bereit, welche ein eingebettetes Stressorelement für nFETs und/oder pFETs aufweist, wobei das eingebettete Stressorelement eine Delta-Monoschicht eines Dotierstoffs aufweist (welcher hierin auch als Atomschicht-Dotierstoff (Atomic Layer Dopant, ALDo) bezeichnet sein kann), welche sich zwischen einem darunter liegenden Epitaxie-dotierten Halbleitermaterial und einem darüber liegenden Metall-Halbleiter-Legierungs-Kontakt befindet. Der Begriff „Delta-Monoschicht eines Dotierstoffs” wird in der vorliegenden Patentanmeldung verwendet, um eine dünne Schicht (in der Größenordnung von weniger als 5 nm) zu bezeichnen, welche nur Dotierstoffatome enthält. Durch die Gegenwart einer Delta-Monoschicht eines Dotierstoffs zwischen dem darunter liegenden Epitaxie-dotierten Halbleitermaterial des eingebetteten Stressorelements und der darüber liegenden Metall-Halbleiter-Legierung wird der Gesamt-Kontaktwiderstand der Struktur verringert.
  • In einer Ausführungsform wird eine Halbleiterstruktur bereitgestellt, welche mindestens einen FET-Gate-Stapel aufweist, der auf einer oberen Fläche eines Halbleitersubstrats angeordnet ist. Der mindestens eine FET-Gate-Stapel der Halbleiterstruktur weist eine Source-Ausdehnungszone und eine Drain-Ausdehnungszone auf, die an einer Standfläche des mindestens einen FET-Gate-Stapels innerhalb des Halbleitersubstrats angeordnet sind. Ein Einheitskanal ist zwischen der Source-Ausdehnungszone und der Drain-Ausdehnungszone und unterhalb des mindestens einen Gate-Stapels ebenfalls vorhanden. Die Struktur weist ferner eingebettete Stressorelemente auf, die auf gegenüberliegenden Seiten des mindestens einen FET-Gate-Stapels und innerhalb des Halbleitersubstrats angeordnet sind. Jedes der eingebetteten Stressorelemente weist eine erste Schicht eines ersten Epitaxie-dotierten Halbleitermaterials, welches eine Gitterkonstante aufweist, die sich von einer Gitterkonstante des Halbleitersubstrats unterscheidet und zu einer Spannung in dem Einheitskanal führt, eine zweite Schicht eines zweiten Epitaxie-dotierten Halbleitermaterials, welche auf der ersten Schicht angeordnet ist, und eine Delta-Monoschicht eines Dotierstoffs auf, die auf einer oberen Fläche der zweiten Schicht des zweiten Epitaxie-dotierten Halbleitermaterials angeordnet ist. Die erste Schicht des ersten Epitaxie-dotierten Halbleitermaterials weist einen geringeren Dotierstoffgehalt als die zweite Schicht des zweiten Epitaxie-dotierten Halbleitermaterials auf. Die Struktur weist ferner einen Metall-Halbleiter-Legierungs-Kontakt auf, der direkt auf einer oberen Fläche der Delta-Monoschicht des Dotierstoffs angeordnet ist.
  • In einer anderen Ausführungsform wird eine CMOS-Struktur bereitgestellt, welche mindestens einen pFET-Gate-Stapel und mindestens einen nFET-Gate-Stapel aufweist, die auf einer oberen Fläche eines Halbleitersubstrats angeordnet sind. Jeder des mindestens einen pFET-Gate-Stapels und des mindestens einen nFET-Gate-Stapels weist eine Source-Ausdehnungszone und eine Drain-Ausdehnungszone auf, die an einer Standfläche sowohl des mindestens einen pFET-Gate-Stapels als auch des mindestens einen nFET-Gate-Stapels innerhalb des Halbleitersubstrats angeordnet sind. Die Struktur weist ferner einen Einheitskanal auf, der zwischen der Source-Ausdehnungszone und der Drain-Ausdehnungszone und unterhalb eines jeden der Gate-Stapel angeordnet ist. Eingebettete Stressorelemente des pFET befinden sich auf gegenüberliegenden Seiten des mindestens einen pFET-Gate-Stapels und innerhalb des Halbleitersubstrats, und eingebettete Stressorelemente des nFET befinden sich auf gegenüberliegenden Seiten des mindestens einen nFET-Gate-Stapels und innerhalb des Halbleitersubstrats. Jedes der eingebetteten Stressorelemente weist eine erste Schicht eines ersten Epitaxie-dotierten Halbleitermaterials, welches eine Gitterkonstante aufweist, die sich von einer Gitterkonstante des Halbleitersubstrats unterscheidet und zu einer Spannung in dem Einheitskanal führt, eine zweite Schicht eines zweiten Epitaxie-dotierten Halbleitermaterials, welche auf der ersten Schicht angeordnet ist, und eine Delta-Monoschicht eines Dotierstoffs auf, die auf der zweiten Schicht angeordnet ist. In der offenbarten Struktur weist die erste Schicht des ersten Epitaxie-dotierten Halbleitermaterials einen geringeren Dotierstoffgehalt als die zweite Schicht des zweiten Epitaxie-dotierten Halbleitermaterials auf. Die Struktur weist ferner einen Metall-Halbleiter-Legierungs-Kontakt auf, der direkt auf einer oberen Fläche der Delta-Monoschicht des Dotierstoffs angeordnet ist.
  • Die vorliegende Erfindung stellt auch ein Verfahren zur Herstellung der oben beschriebenen Strukturen bereit. Das Verfahren weist das Bilden mindestens eines Gate-Stapels auf einer oberen Fläche eines Halbleitersubstrats auf. Anschließend werden innerhalb des Halbleitersubstrats an der Standfläche des mindestens einen FET-Gate-Stapels eine Source-Ausdehnungszone und eine Drain-Ausdehnungszone gebildet. Auf gegenüberliegenden Seiten des mindestens einen FET-Gate-Stapels und innerhalb des Halbleitersubstrats werden ausgesparte Zonen gebildet. Im Wesentlichen innerhalb jeder ausgesparten Zone wird ein vorab eingebettetes Stressorelement gebildet. Jedes auf dieser Stufe gebildete vorab eingebettete Stressorelement weist, von unten nach oben, eine erste Schicht eines ersten Epitaxie-dotierten Halbleitermaterials, welches eine Gitterkonstante aufweist, die sich von einer Gitterkonstante des Halbleitersubstrats unterscheidet und zu einer Spannung in dem Einheitskanal führt, eine zweite Schicht eines zweiten Epitaxie-dotierten Halbleitermaterials, welche auf der ersten Schicht angeordnet ist, wobei die erste Schicht des ersten Epitaxie-dotierten Halbleitermaterials einen geringeren Dotierstoffgehalt als die zweite Schicht des zweiten Epitaxie-dotierten Halbleitermaterials aufweist, eine Delta-Monoschicht eines Dotierstoffs, die auf einer oberen Fläche der zweiten Schicht angeordnet ist, und eine dritte Schicht einer Epitaxie-dotierten Halbleiterschicht auf, welche auf der Delta-Monoschicht angeordnet ist. Das Verfahren weist auch das Umwandeln eines Abschnitts der dritten Schicht des vorab eingebetteten Stressorelements in einen Metall-Halbleiter-Legierungs-Kontakt auf. Der Metall-Halbleiter-Legierungs-Kontakt ist direkt auf einer oberen Fläche der Delta-Monoschicht angeordnet. Es ist zu beobachten, dass nach dieser Umwandlung ein eingebettetes Stressorelement, welches die erste Schicht des ersten Epitaxie-dotierten Halbleitermaterials, die zweite Schicht des zweiten Epitaxie-dotierten Halbleitermaterials und die Delta-Monoschicht eines Dotierstoffs aufweist, bereitgestellt wird, welches zu einer Spannung in dem Einheitskanal führt, während der Gesamt-Kontaktwiderstand der Struktur verringert wird.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist eine bildliche Darstellung (über eine Querschnittsansicht), die eine Anfangsstruktur zeigt, welche mindestens einen FET-Gate-Stapel aufweist, der auf einer oberen Fläche eines Halbleitersubstrats angeordnet ist, und welche in einer Ausführungsform der vorliegenden Erfindung eingesetzt werden kann.
  • 2 ist eine bildliche Darstellung (über eine Querschnittsansicht), welche die Struktur der 1 nach dem Bilden von ausgesparten Zonen innerhalb des Halbleitersubstrats zeigt, welche an der Standfläche des mindestens einen FET-Gate-Stapels angeordnet sein können.
  • 3 ist eine bildliche Darstellung (über eine Querschnittsansicht), welche die Struktur der 2 nach dem Füllen jeder der ausgesparten Zonen mit einem vorab eingebetteten Stressorelement zeigt, welches, von unten nach oben, eine erste Schicht eines ersten Epitaxie-dotierten Halbleitermaterials, eine zweite Schicht eines zweiten Epitaxie-dotierten Halbleitermaterials, eine Delta-Monoschicht eines Dotierstoffs und eine dritte Schicht eines dritten Epitaxie-dotierten Halbleitermaterials aufweist.
  • 4 ist eine bildliche Darstellung (über eine Querschnittsansicht), welche die Struktur der 3 nach dem Bilden eines weiteren Abstandhalters und dem Umwandeln der dritten Schicht des dritten Epitaxie-dotierten Halbleitermaterials in eine Metall-Halbleiter-Legierungs-Schicht zeigt, welche auf der Delta-Monoschicht des Dotierstoffs angeordnet ist.
  • 5 ist eine bildliche Darstellung (über eine Querschnittsansicht), welche eine CMOS-Struktur zeigt, die durch die Anwendung der grundlegenden Verarbeitungsschritte gebildet werden kann, die in 1 bis 4 dargestellt sind.
  • DETAILLIERTE BESCHREIBUNG
  • In der folgenden Beschreibung werden zahlreiche spezielle Einzelheiten, z. B. bestimmte Strukturen, Komponenten, Materialien, Abmessungen, Verarbeitungsschritte und Techniken, ausgeführt, um für ein gründliches Verständnis einiger Erscheinungsformen der vorliegenden Erfindung zu sorgen. Der Fachmann versteht jedoch, dass die Erfindung ohne diese speziellen Einzelheiten ausgeführt werden kann. In anderen Fällen werden wohlbekannte Strukturen oder Verarbeitungsschritte nicht detailliert beschrieben, um ein Verschleiern der Erfindung zu vermeiden.
  • Es versteht sich, dass ein Element, wie z. B. eine Schicht, eine Zone oder ein Substrat, wenn es als „auf” oder „über” einem anderen Element befindlich bezeichnet wird, sich direkt auf dem anderen Element befinden kann oder auch noch dazwischen angeordneten Elemente vorhanden sein können. Wenn ein Element im Gegensatz dazu als „direkt auf” oder „direkt über” einem anderen Element befindlich bezeichnet wird, sind keine dazwischen angeordneten Elemente vorhanden. Es versteht sich auch, dass ein Element, wenn es als mit einem anderen Element „verbunden” oder „verknüpft” bezeichnet wird, direkt mit dem anderen Element verbunden oder verknüpft sein kann oder dazwischen angeordneten Elemente vorhanden sein können. Wenn ein Element im Gegensatz dazu als mit einem anderen Element „direkt verbunden” oder „direkt verknüpft” bezeichnet wird, sind keine dazwischen angeordneten Elemente vorhanden.
  • Es werden nun Ausführungsformen der vorliegenden Erfindung unter Bezugnahme auf die folgende Beschreibung und die Zeichnungen, welche der vorliegenden Patentanmeldung beigefügt sind, detaillierter beschrieben. Die Zeichnungen der vorliegenden Patentanmeldung, auf welche hierin unten detaillierter Bezug genommen wird, dienen nur Veranschaulichungszwecken und sind daher nicht maßstabsgetreu.
  • Zunächst wird auf 1 Bezug genommen, welche eine Anfangsstruktur 10 veranschaulicht, die in einer Ausführungsform der vorliegenden Erfindung eingesetzt werden kann. Die Anfangsstruktur 10 weist ein Halbleitersubstrat 12 auf, welches mindestens eine FET-Einheitszone 14 aufweist. Eine (nicht dargestellte) zweite Einheitszone kann am Rand der mindestens einen FET-Einheitszone 14 ausgebildet sein, die in 1 dargestellt ist. Das Halbleitersubstrat 12 kann auch mindestens eine (nicht speziell dargestellte) Isolierungszone aufweisen. Falls vorhanden, wäre die mindestens eine Isolierungszone am Rand der mindestens einen FET-Einheitszone 14 angeordnet.
  • Die Anfangsstruktur 10 weist ferner mindestens einen FET-Gate-Stapel 18 auf, der sich auf einer oberen Fläche der mindestens einen FET-Einheitszone 14 des Halbleitersubstrats 12 befindet. In den Zeichnungen ist, lediglich zu Veranschaulichungszwecken, ein einzelner FET-Gate-Stapel dargestellt.
  • Der mindestens eine verwendete FET-Gate-Stapel 18 kann mindestens einen pFET-Gate-Stapel, mindestens einen nFET-Gate-Stapel oder eine Kombination aus mindestens einem pFET-Gate-Stapel und mindestens einem nFET-Gate-Stapel aufweisen, welche sich auf unterschiedlichen Einheitszonen des Halbleitersubstrats 12 befinden. Wenn eine Kombination aus nFET-Gate-Stapeln und pFET-Gate-Stapeln verwendet wird, liegt zwischen den Einheitszonen, welche die Einheiten unterschiedlicher Polarität aufweisen, typischerweise eine Isolierungszone vor.
  • Der mindestens eine verwendete FET-Gate-Stapel 18, welcher typischerweise strukturiert ist, weist, von unten nach oben, ein Gate-Dielektrikum 20, eine Gate-Elektrode 22 und gegebenenfalls eine Gate-Elektroden-Abdeckung 24 auf; die Gate-Elektroden-Abdeckung 24 kann hierin auch als dielektrische Abdeckung bezeichnet sein. An den Seitenwänden eines jeden der FET-Gate-Stapel, die in der Anfangsstruktur 10 vorliegen, befindet sich typischerweise mindestens ein Abstandhalter 26 (welcher als innerer Abstandhalter bezeichnet werden kann). In einigen Ausführungsformen ist kein Abstandhalter 26 vorhanden.
  • Die Anfangsstruktur 10, die in 1 dargestellt ist, kann durch herkömmliche Verfahren gebildet werden und Materialien aufweisen, die dem Fachmann wohlbekannt sind. Zum Beispiel kann das Halbleitersubstrat 12 der Anfangsstruktur 10 aus einem beliebigen Halbleitermaterial bestehen, einschließlich, ohne darauf beschränkt zu sein, Si, Ge, SiGe, SiC, SiGeC, GaAs, GaN, InAs, InP und allen anderen III/V- oder II/VI-Verbindungs-Halbleitern. Das Halbleitermaterial des Halbleitersubstrats 12 weist eine Gitterkonstante auf, die von der Art des verwendeten Halbleitermaterials abhängt. Das Halbleitersubstrat 12 kann auch einen organischen Halbleiter oder einen schichtförmigen Halbleiter wie Si/SiGe, ein Silicium-auf-Isolator(Silicon-on-Insulator, SOI)-, ein SiGe-auf-Isolator(SGOI)- oder ein Germanium-auf-Isolator(GOI)-Material aufweisen. In einer Ausführungsform der Erfindung weist das Halbleitersubstrat 12 ein SOI-Substrat auf, in welchem obere und untere Halbleitermaterialschichten, z. B. Si, durch ein vergrabenes Dielektrikum, z. B. ein vergrabenes Oxid, voneinander getrennt sind. In einigen Ausführungsformen besteht das Halbleitersubstrat 12 aus massivem Silicium oder einem Silicium-auf-Isolator-Material. Das Halbleitersubstrat 12 kann dotiert sein, undotiert sein oder dotierte und undotierte Zonen enthalten. Das Halbleitersubstrat 12 kann eine einzige Kristallorientierung aufweisen, oder es kann mindestens zwei koplanare Flächenzonen aufweisen, welche unterschiedliche Kristallorientierungen aufweisen (letzteres Substrat wird auf dem Fachgebiet als hybrides Substrat bezeichnet). Wenn ein hybrides Substrat verwendet wird, wird ein nFET typischerweise auf einer {100}-Kristallfläche gebildet, während ein pFET typischerweise auf einer {110}-Kristallebene gebildet wird. Das hybride Substrat kann durch Techniken gebildet werden, die auf dem Fachgebiet wohlbekannt sind. Vgl. zum Beispiel die US-Patentschrift 7 329 923 desselben Inhabers wie die vorliegende Patentanmeldung, US-Veröffentlichungs-Nr. 2005/0116290 vom 2. Juni 2005, und die US-Patentschrift 7 023 055 , deren gesamte Inhalte durch Verweis hierin einbezogen werden.
  • Die (nicht speziell dargestellte) mindestens eine Isolierungszone wird typischerweise in dem Halbleitersubstrat 12 gebildet, um Einheitszonen innerhalb des Halbleitersubstrats 12 zu bilden. Bei der mindestens einen Isolierungszone kann es sich um eine Grabenisolierungszone oder eine Feldoxid-Isolierungszone handeln. Die Grabenisolierungszone wird unter Anwendung eines herkömmlichen Grabenisolierungsverfahrens gebildet, welches dem Fachmann wohlbekannt ist. Zum Beispiel kann beim Bilden der Grabenisolierungszone ein Verfahren der Lithographie, des Ätzens und des Füllens des Grabens mit einem Grabendielektrikum angewendet werden. Gegebenenfalls kann in dem Graben vor der Grabenfüllung eine Auskleidung gebildet werden, nach der Grabenfüllung kann ein Verdichtungsschritt durchgeführt werden, und ein Planarisierungsverfahren kann der Grabenfüllung ebenfalls folgen. Die Höhe der Grabenisolierungszone kann über die Durchführung eines Nassätzverfahrens eingestellt werden, z. B. durch Ätzen mit einer Lösung, die Fluorwasserstoffsäure enthält. Das Feldoxid kann durch Anwendung eines Verfahrens der so genannten lokalen Oxidation von Silicium gebildet werden.
  • Die verschiedenen Einheitszonen können dotiert werden (z. B. durch Ionenimplantationsverfahren), um Wannenzonen innerhalb der verschiedenen Einheitszonen zu bilden. Aus Gründen der Klarheit der Darstellung sind die Wannenzonen in den Zeichnungen der vorliegenden Patentanmeldung nicht speziell dargestellt. Die Wannenzonen für pFET-Einheiten weisen typischerweise einen Dotierstoff des n-Typs auf, und die Wannenzonen für nFET-Einheiten weisen typischerweise einen Dotierstoff des p-Typs auf. Die Dotierstoffkonzentrationen der Wannenzonen desselben Leitfähigkeitstyps einer Einheit können dieselben oder unterschiedliche sein. In ähnlicher Weise können die Dotierstoffkonzentrationen der Wannenzonen des unterschiedlichen Leitfähigkeitstyps dieselben oder unterschiedliche sein.
  • Nach dem Bearbeiten des Halbleitersubstrats 12 wird der mindestens eine Gate-Stapel 18 gebildet, wobei ein beliebiges herkömmliches Verfahren angewendet wird, welches dem Fachmann wohlbekannt ist. In Ausführungsformen, bei denen sowohl nFET- als auch pFET-Gate-Stapel vorhanden sind, kann ein FET-Gate-Stapel einer ersten Polarität (entweder nFET oder pFET) vor, während oder nach dem Bilden eines FET-Gate-Stapels einer zweiten Polarität (entweder pFET oder nFET, nicht als der Gate-Stapel der ersten Polarität benutzt) gebildet werden. Es ist zu beobachten, dass, obwohl 1 sowie 2 bis 4 das Vorliegen einer einzelnen FET-Einheitszone 14 und eines einzelnen FET-Gate-Stapels zeigen, die vorliegende Erfindung auch durchgeführt werden kann, wenn mehr als eine Einheitszone vorhanden ist, und/oder mit einer anderen Anzahl an FET-Gate-Stapeln 18 durchgeführt werden kann. Wenn mehr als ein Gate-Stapel vorhanden ist, können die unterschiedlichen Gate-Stapel dieselben oder unterschiedliche Gate-Dielektrika und/oder Gate-Elektroden-Materialein aufweisen. Unterschiedliche Gate-Dielektrika und Gate-Elektroden-Materialien können unter Verwendung von Blockiermasken zum Blockieren der Bildung eines Materialtyps in einer Zone erhalten werden, während das Material in einer anderen Zone gebildet wird, welche die Blockiermaske nicht aufweist. Wenn mehr als ein Gate-Stapel bereitgestellt wird, können die Gate-Stapel beim Bilden von FETs derselben oder unterschiedlicher Leifähigkeitstypen verwendet werden.
  • In einer Ausführungsform wird der mindestens eine FET-Gate-Stapel 18 durch Abscheiden verschiedener Materialschichten, gefolgt vom Strukturieren der abgeschiedenen Materialschichten durch Lithographie und Ätzen gebildet. In einer anderen Ausführungsform wird der mindestens eine FET-Gate-Stapel 18 durch ein Ersatz-Gate-Verfahren gebildet, welches die Verwendung eines Blind-Gate-Materials beinhaltet.
  • Unabhängig von der Technik, die beim Bilden des mindestens einen FET-Gate-Stapels 18 angewendet wird, weist der mindestens eine Gate-Stapel 18, von unten nach oben, ein Gate-Dielektrikum 20, eine Gate-Elektrode 22 und gegebenenfalls eine Gate-Elektroden-Abdeckung 24 auf.
  • Das Gate-Dielektrikum 20 weist ein beliebiges Gate-Isoliermaterial auf, zum Beispiel ein Oxid, ein Nitrid, ein Oxynitrid oder einen mehrschichtigen Stapel aus diesen. In einer Ausführungsform handelt es sich bei dem Gate-Dielektrikum 20 um ein Halbleiteroxid, ein Halbleiternitrid oder ein Halbleiteroxynitrid. In einer anderen Ausführungsform weist das Gate-Dielektrikum 20 ein dielektrisches Metalloxid auf, welches eine Dielektrizitätskonstante aufweist, die höher als die Dielektrizitätskonstante von Siliciumoxid ist, z. B. 3,9. Typischerweise weist das verwendete Gate-Dielektrikum 20 eine höhere Dielektrizitätskonstante als 4,0 auf, wobei eine höhere Dielektrizitätskonstante als 8,0 noch typischer ist. Solche dielektrischen Materialien werden hierin als Dielektrikum hoher Dielektrizitätskonstante k bezeichnet. Beispielhafte Dielektrika hoher Dielektrizitätskonstante k sind, ohne darauf beschränkt zu sein, HfO2, ZrO2, La2O3, Al2O3, TiO2, SrTiO3, LaAlO3, Y2O3, HfOxNy, ZTOxNy, La2OxNy, Al2OxNy, TiOxNy, SrTiOxNy, LaAlOxNy, Y2OxNy, ein Silicat davon und eine Legierung davon. Mehrschichtige Stapel dieser Materialien hoher Dielektrizitätskonstante k können als das Gate-Dielektrikum 20 ebenfalls eingesetzt werden. Der Wert x beträgt jeweils unabhängig 0,5 bis 3, und der Wert y beträgt jeweils unabhängig 0 bis 2.
  • Die Dicke des Gate-Dielektrikums 20 kann in Abhängigkeit von der Technik variieren, die zum Bilden desselben angewendet wird. Typischerweise weist das Gate-Dielektrikum 20 eine Dicke von 1 nm bis zu 10 nm auf, wobei eine Dicke von 2 nm bis zu 5 nm noch typischer ist. Wenn ein Gate-Dielektrikum hoher Dielektrizitätskonstante k als das Gate-Dielektrikum 20 verwendet wird, kann das Gate-Dielektrikum hoher Dielektrizitätskonstante k eine effektive Oxiddicke in der Größenordnung von 1 nm oder weniger aufweisen.
  • Das Gate-Dielektrikum 20 kann durch Verfahren gebildet werden, die auf dem Fachgebiet wohlbekannt sind. In einer Ausführungsform kann das Gate-Dielektrikum 20 durch ein Abscheidungsverfahren gebildet werden, zum Beispiel durch chemische Abscheidung aus der Gasphase (Chemical Vapor Deposition, CVD), physikalische Abscheidung aus der Gasphase (PVD), Molekularstrahlabscheidung (Molecular Beam Deposition, MBD), gepulste Laserabscheidung (Pulsed Laser Deposition, PLD), chemische Abscheidung vernebelter flüssiger Quellen (Liquid Source Misted Chemical Deposition, LSMCD) und Atomschichtabscheidung (Atomic Layer Deposition, ALD). Alternativ kann das Gate-Dielektrikum 20 durch ein thermisches Verfahren gebildet werden, zum Beispiel durch thermische Oxidation und/oder thermische Nitridierung.
  • Die Gate-Elektrode 22 weist ein beliebiges leitfähiges Material auf, einschließlich, ohne darauf beschränkt zu sein, polykristallinen Siliciums, polykristallinen Siliciumgermaniums, eines elementaren Metalls (z. B. Wolfram, Titan, Tantal, Aluminium, Nickel, Ruthenium, Palladium und Platin), einer Legierung mindestens eines elementaren Metalls, eines elementaren Metallnitrids (z. B. Wolframnitrid, Aluminiumnitrid und Titannitrid), eines elementaren Metallsilicids (z. B. Wolframsilicid, Nickelsilicid und Titansilicid) und mehrschichtiger Kombinationen dieser. In einer Ausführungsform besteht die Gate-Elektrode 22 aus einer nFET-Metall-Gate-Zone. In einer anderen Ausführungsform besteht die Gate-Elektrode 22 aus einer pFET-Metall-Gate-Zone. In einer weiteren Ausführungsform besteht die Gate-Elektrode 22 aus polykristallinem Silicium. Die Polysilicium-Gate-Zone kann allein oder in Verbindung mit einem anderen leitfähigen Material verwendet werden, zum Beispiel mit einem Metall-Gate-Elektroden-Material und/oder einem Metallsilicid-Gate-Elektroden-Material.
  • Die Gate-Elektrode 22 kann unter Anwendung eines herkömmlichen Abscheidungsverfahrens gebildet werden, zum Beispiel durch chemische Abscheidung aus der Gasphase (CVD), plasmaunterstützte chemische Abscheidung aus der Gasphase (Plasma Enhanced CVD, PECVD), Verdampfen, physikalische Abscheidung aus der Gasphase (PVD), Sputtern, chemische Lösungsabscheidung, Atomschichtabscheidung (ALD) und andere ähnliche Abscheidungsverfahren. Wenn Si-haltige Materialien als Gate-Elektrode 22 verwendet werden, können die Si-haltigen Materialien mit einem geeigneten Fremdstoff dotiert werden, wobei entweder ein Abscheidungsverfahren mit In-situ-Dotierung angewendet wird oder eine Abscheidung, gefolgt von einem Schritt wie z. B. einer Ionenimplantation oder einer Gasphasendotierung angewendet wird, wobei der geeignete Fremdstoff in das Si-haltige Material eingebracht wird. Wenn ein Metallsilicid gebildet wird, wird ein herkömmliches Silicidierungsverfahren angewendet.
  • Die Gate-Elektrode 22 weist nach ihrer Abscheidung typischerweise eine Dicke von 10 nm bis zu 100 nm auf, wobei eine Dicke von 20 nm bis zu 50 nm noch typischer ist.
  • In einigen Ausführungsformen kann auf der Gate-Elektrode 22 eine optionale Gate-Elektroden-Abdeckung 24 ausgebildet sein. Die optionale Gate-Elektroden-Abdeckung 24 weist ein dielektrisches Oxid, Nitrid, Oxynitrid oder eine beliebige Kombination dieser auf, einschließlich mehrschichtiger Stapel. In einer Ausführungsform besteht die optionale Gate-Elektroden-Abdeckung 24 aus Siliciumnitrid. Wenn die optionale Gate-Elektroden-Abdeckung 24 vorliegt, wird die optionale Gate-Elektroden-Abdeckung 24 unter Anwendung eines herkömmlichen Abscheidungsverfahrens gebildet, welches dem Fachmann wohlbekannt ist, zum Beispiel durch CVD oder PECVD. Alternativ kann die optionale Gate-Elektroden-Abdeckung 24 durch ein thermisches Verfahren gebildet werden, zum Beispiel durch Oxidation und/oder Nitridierung. Die Dicke der optionalen Gate-Elektroden-Abdeckung 24 kann in Abhängigkeit von dem verwendeten genauen Abdeckungsmaterial sowie von dem Verfahren, das beim Bilden desselben angewendet wird, variieren. Typischerweise weist die optionale Gate-Elektroden-Abdeckung 24 eine Dicke von 10 nm bis zu 100 nm auf, wobei eine Dicke von 20 nm bis zu 50 nm noch typischer ist. Die optionale Gate-Elektroden-Abdeckung 24 wird typischerweise verwendet, wenn die Gate-Elektrode 22 aus einem Si-haltigen Material wie z. B. Polysilicium besteht.
  • Die in 1 dargestellte Anfangsstruktur 10 kann auch mindestens einen Abstandhalter 26 aufweisen, dessen Boden sich auf einer oberen Fläche des Halbleitersubstrats 12 befindet. Ein Rand des mindestens einen Abstandhalters 26 befindet sich an einer Seitenwand des mindestens einen FET-Gate-Stapels 18. Der mindestens eine Abstandhalter 26 weist ein beliebiges dielektrisches Material auf, zum Beispiel ein Oxid, ein Nitrid, ein Oxynitrid oder eine beliebige Kombination dieser. Typischerweise, jedoch nicht notwendigerweise immer, besteht der mindestens eine Abstandhalter 26 aus einem anderen Material als die optionale Gate-Elektroden-Abdeckung 24. In einer Ausführungsform besteht der mindestens eine Abstandhalter 26 aus Siliciumoxid oder Siliciumnitrid. In einer anderen Ausführungsform weist der mindestens eine Abstandhalter 26 einen dünnen inneren Abstandhalter und einen (im Vergleich zum inneren Abstandhalter) breiteren äußeren Abstandhalter auf. In einer solchen Ausführungsform kann der dünne innere Abstandhalter aus Siliciumoxid bestehen, während der breitere äußere Abstandhalter aus Siliciumnitrid bestehen kann.
  • Der mindestens eine Abstandhalter 26 kann unter Anwendung von Verfahren gebildet werden, die dem Fachmann wohlbekannt sind. Zum Beispiel kann der mindestens eine Abstandhalter 26 durch Abscheiden des Abstandhaltermaterials und anschließendes Ätzen gebildet werden. Die Breite des mindestens einen Abstandhalters 26, gemessen an seinem Boden, beträgt typischerweise 2 nm bis 50 nm, wobei eine Breite von 5 nm bis 15 nm, gemessen an seinem Boden, noch typischer ist.
  • Die in 1 dargestellte Anfangsstruktur 10 weist ferner Ausdehnungszonen 28 auf, welche sich an der Standfläche jedes der FET-Gate-Stapel innerhalb des Halbleitersubstrats 12 befinden. In 1 handelt es sich bei einer der mit 28 gekennzeichneten Zonen um eine Source-Ausdehnungszone, während es sich bei der anderen mit 28 gekennzeichneten Zone um eine Drain-Ausdehnungszone handelt. Die Ausdehnungszonen 28 können in dem Halbleitersubstrat 12 unter Anwendung eines Ausdehnungs-Ionenimplantationsverfahrens gebildet werden, welches dem Fachmann wohlbekannt ist. Der mindestens eine Gate-Stapel 18 und, falls vorhanden, der mindestens eine Abstandhalter 26 dienen während des Ausdehnungs-Ionenimplantationsverfahrens in der FET-Einheitszone 14 als Implantationsmaske.
  • Nach dem Implantieren der Ausdehnungszonen 28 kann eine Temperbehandlung angewendet werden, um die Ausdehnungszonen 28 zu aktivieren. Die Temperbehandlung, welche zu jeder Zeit nach dem Ionenimplantationsschritt durchgeführt werden kann, wird typischerweise bei einer Temperatur von mehr als 800°C durchgeführt, wobei eine Temperatur von mehr als 850°C noch typischer ist. Die Temperbehandlung kann unter Anwendung eines beliebigen herkömmlichen Temperverfahrens durchgeführt werden. Beispiele für Temperbehandlungen, die eingesetzt werden können, sind das Kurzzeittempern, das Ofentempern, das Lasertempern, das Mikrowellentempern oder eine Kombination dieser Techniken. Die Dauer der Temperbehandlung, d. h. die Temperzeit, kann in Abhängigkeit von dem angewendeten genauen Temperverfahren sowie der Tempertemperatur variieren. Typischerweise wird die Temperbehandlung für eine Dauer von 10 Minuten oder weniger durchgeführt. Die Temperbehandlung erfolgt typischerweise in einer inerten Umgebung, zum Beispiel in Helium, Stickstoff und/oder Argon. In einigen Ausführungsformen kann die Temperbehandlung unter Verwendung eines Formiergases (einer Mischung aus Wasserstoff und Stickstoff) durchgeführt werden.
  • Es ist zu beobachten, dass der Abschnitt des Halbleitersubstrats 12, der sich unterhalb des mindestens einen FET-Gate-Stapels 18 befindet, welcher durch die Ausdehnungszonen 28 begrenzt ist, der Einheitskanal 40 ist.
  • In einigen Ausführungsformen wird ein optionales Haloimplantationsverfahren durchgeführt, wodurch in dem Halbleitersubstrat 12 der Anfangsstruktur 10 (nicht dargestellte) optionale Halozonen gebildet werden. Das optionale Haloimplantationsverfahren kann unter Anwendung eines beliebigen herkömmlichen Haloimplantationsverfahrens durchgeführt werden, z. B. eines abgewinkelten Haloimplantationsverfahrens, welches dem Fachmann wohlbekannt ist. Nach dem optionalen Haloimplantationsverfahren wird typischerweise bei einer Temperatur von 1.350°C oder weniger eine optionale Haloaktivierungstemperung durchgeführt. In einer Ausführungsform kann die optionale Haloaktivierungstemperung ein Verfahren des Lasertemperns oder Kurzzeittemperns beinhalten.
  • Bezug nehmend auf 2, ist dort die Struktur der 1 nach dem Bilden ausgesparter Zonen 30 innerhalb des Halbleitersubstrats 12 an der Standfläche des mindestens einen FET-Gate-Stapels 18 dargestellt. Die ausgesparten Zonen 30 werden auf gegenüber liegenden Seiten des FET-Gate-Stapels gebildet, wie in 2 dargestellt; eine der ausgesparten Zonen 30 kann als Source-Graben bezeichnet werden, während die andere ausgesparte Zone als Drain-Graben bezeichnet werden kann. Die ausgesparten Zonen 30, z. B. Gräben, werden unter Anwendung einer Ätztechnik gebildet, welche dem Fachmann wohlbekannt ist. Der mindestens eine Gate-Stapel 18 und, falls vorhanden, der mindestens eine Abstandhalter 26 dienen während des Ätzverfahrens als Ätzmaske. Durch das Ätzverfahren werden frei liegende Abschnitte des Halbleitersubstrats 12, die nicht durch den mindestens einen FET-Gate-Stapel 18 und, falls vorhanden, den mindestens einen Abstandhalter 26 geschützt sind, selektiv entfernt. Die Tiefe jeder der ausgesparten Zonen 30, gemessen von der oberen Fläche des Substrats 12 bis zum Boden der ausgesparten Zone 30, beträgt typischerweise 20 nm bis 150 nm, wobei 30 nm bis 70 nm noch typischer sind.
  • Die Ätzbehandlung, die beim Bilden jeder der ausgesparten Zonen 30 angewendet werden kann, beinhaltet das Nassätzen, das Trockenätzen oder eine Kombination aus Nass- und Trockenätzen. In einer Ausführungsform wird beim Bilden jeder der ausgesparten Zonen 30 ein anisotropes Ätzverfahren angewendet. In einer anderen Ausführungsform wird beim Bilden jeder der ausgesparten Zonen 30 ein isotropes Ätzverfahren angewendet. In einer weiteren Ausführungsform kann beim Bilden jeder der ausgesparten Zonen 30 eine Kombination aus anisotropem Ätzen und isotropem Ätzen angewendet werden. Wenn beim Bilden jeder der ausgesparten Zonen 30 eine Trockenätzbehandlung angewendet wird, kann die Trockenätzbehandlung eines aus reaktivem Ionenätzen (Reactive Ion Etcing, RIE), Plasmaätzen, Ionenstrahlätzen und Laserablation beinhalten. Wenn beim Bilden jeder der ausgesparten Zonen 30 eine Nassätzbehandlung angewendet wird, wird bei der Nassätzbehandlung ein beliebiges chemisches Ätzmittel verwendet, zum Beispiel Ammoniumhydroxid, welches selektiv die frei liegende FET-Einheitszone 14 des Halbleitersubstrats 12 ätzt. In einigen Ausführungsformen kann beim Bilden jeder der ausgesparten Zonen 30 ein kristallographisches Ätzverfahren angewendet werden.
  • In der Ausführungsform, die in 2 veranschaulicht ist, werden durch das Ätzen ausgesparte Zonen 30 innerhalb des Halbleitersubstrats 12 bereitgestellt, welche im Wesentlichen gerade Seitenwände 32 aufweisen. Die im Wesentlichen geraden Seitenwände 32 können eine gewisse Schräge aufweisen.
  • In einer (nicht dargestellten) alternativen Ausführungsform kann eine Struktur gebildet werden, welche facettenartige ausgesparte Zonen aufweist. Die alternative Struktur kann unter Anwendung eines Trockenätzverfahrens, gefolgt von einem lateralen Nassätzverfahren, gebildet werden. Bei dem lateralen Nassätzverfahren kann zum Beispiel Ammoniumhydroxid verwendet werden.
  • Bezug nehmend auf 3, ist dort die Struktur der 2 nach dem Bilden eines vorab eingebetteten Stressorelements 33 innerhalb jeder der ausgesparten Zonen 30 dargestellt. Jedes vorab eingebettete Stressorelement 33 weist einen Materialstapel auf, welcher, von unten nach oben, eine erste Schicht 35 eines ersten Epitaxie-dotierten Halbleitermaterials, eine zweite Schicht 36 eines zweiten Epitaxie-dotierten Halbleitermaterials, eine Delta-Monoschicht eines Dotierstoffs 37 und eine dritte Schicht 38 eines dritten Epitaxie-dotierten Halbleitermaterials aufweist. Die Delta-Monoschicht eines Dotierstoffs 37 weist eine Schicht eines Dotierstoffs des n-Typs oder eines Dotierstoffs des p-Typs auf, welche zwischen der zweiten Schicht 36 und der dritten Schicht 38 angeordnet ist. In einigen Ausführungsformen kann eine Delta-Monoschicht eines Dotierstoffs innerhalb der ersten Schicht 35, der zweiten Schicht 36 und/oder der dritten Schicht 38 angeordnet sein. Diese speziellen Ausführungsformen sind in den Zeichnungen der vorliegenden Patentanmeldung nicht dargestellt.
  • Der Begriff „vorab eingebettetes Stressorelement” wird in dieser Stufe des Verfahrens verwendet, weil die dritte Schicht des vorab eingebetteten Stressorelements während eines folgenden Temperschritts in eine Metall-Halbleiter-Legierung umgewandelt wird. Somit ist nach dieser folgenden Temperbehandlung ein eingebettetes Stressorelement bereitgestellt, welches von unten nach oben die erste Schicht 35, die zweite Schicht 36 und die Delta-Monoschicht des Dotierstoffs 37 aufweist.
  • Wie oben angeführt, besteht die erste Schicht 35 jedes vorab eingebetteten Stressorelements 33 aus einem ersten Epitaxie-dotierten Halbleitermaterial. Das erste Epitaxie-dotierte Halbleitermaterial weist eine andere Gitterkonstante als das Halbleitersubstrat 12 auf und kann deswegen die Elektronenmobilität in dem Einheitskanal 40 erhöhen. In einer Ausführungsform, und wenn das Halbleitersubstrat 12 aus Silicium besteht und wenn ein pFET-Gate-Stapel vorhanden ist, besteht die erste Schicht 35 des ersten Epitaxie-dotierten Halbleitermaterials aus SiGe oder SiGe:C. In einer anderen Ausführungsform, und wenn das Halbleitersubstrat 12 aus Silicium besteht und wenn ein nFET-Gate-Stapel vorhanden ist, besteht die erste Schicht 35 des ersten Epitaxie-dotierten Halbleitermaterials aus Si:C, d. h. mit Kohlenstoff dotiertem Silicium.
  • Bei dem Dotierstoff innerhalb der ersten Schicht 35 kann es sich um einen Dotierstoff des p-Typs für einen pFET-Gate-Stapel oder um einen Dotierstoff des n-Typs für einen nFET-Gate-Stapel handeln. Mit dem Begriff „Dotierstoff des p-Typs” ist ein Atom der Gruppe IIIA des Periodensystems der Elemente bezeichnet, zum Beispiel B, Al, Ga und/oder In. Von diesen Gruppe-IIIA-Elementen, und in einer Ausführungsform der Erfindung, wird B verwendet. Mit dem Begriff „Dotierstoff des n-Typs” ist ein Atom der Gruppe VA des Periodensystems der Elemente bezeichnet, zum Beispiel P, As und/oder Sb. Von diesen Gruppe-VA-Elementen, und in einer Ausführungsform der Erfindung, wird P verwendet. Es sei angemerkt, dass die Nomenklatur IIIB und VA aus der CAS-Version des Periodensystems der Elemente stammt.
  • Unabhängig von der Art des Dotierstoffs innerhalb der ersten Schicht 35 liegt die Dotierstoffkonzentration in der ersten Schicht 35 des ersten Epitaxie-dotierten Halbleitermaterials in einem Bereich von 5 × 1019 Atomen/cm3 bis zu 1 × 1021 Atomen/cm3, wobei eine Dotierstoffkonzentration von 1 × 1020 Atomen/cm3 bis zu 7 × 1020 Atomen/cm3 noch typischer ist.
  • Die erste Schicht 35 des ersten Epitaxie-dotierten Halbleitermaterials füllt einen unteren Teil jeder der ausgesparten Zonen 30 und kann sich bis zu einer unteren Fläche der Ausdehnungszonen 28 erstrecken, aber typischerweise nicht über diese hinaus.
  • Die erste Schicht 35 jedes vorab eingebetteten Stressorelements 33 wird in den ausgesparten Zonen 30 unter Anwendung eines beliebigen Verfahrens des epitaxialen Anwachsens mit In-situ-Dotierung gebildet, welches dem Fachmann wohlbekannt ist. Durch das epitaxiale Anwachsen wird sichergestellt, dass die erste Schicht 35 des ersten Epitaxie-dotierten Halbleitermaterials kristallin ist und dieselbe kristallographische Struktur wie die Fläche des Halbleitersubstrats 12 aufweist, in welchem die erste Schicht 35 gebildet wird. Bei dem Verfahren des epitaxialen Anwachsens mit In-situ-Dotierung wird typischerweise ein Vorstufen-Gasgemisch verwendet, in welchem die Dotierstoffatome vorhanden sind. Die Arten der Vorstufen, die beim Bilden der ersten Schicht 35 des ersten Epitaxie-dotierten Halbleitermaterials verwendet werden, sind dem Fachmann wohlbekannt.
  • Die zweite Schicht 36 jedes vorab eingebetteten Stressorelements 33 wird auf der oberen Fläche der ersten Schicht 35 sowie auf allen frei liegenden Seitenwänden des Halbleitersubstrats 12 gebildet, welche nicht die erste Schicht 35 aufweisen. Die zweite Schicht 36 jedes vorab eingebetteten Stressorelements 33 weist ein zweites Epitaxie-dotiertes Halbleitermaterial auf, welches dasselbe oder ein anderes, vorzugsweise dasselbe, Epitaxie-Halbleitermaterial wie die erste Schicht 35 aufweist. Die zweite Schicht 36 jedes vorab eingebetteten Stressorelements 33 weist typischerweise dieselbe Gitterkonstante wie die erste Schicht 35 auf. Bei dem Dotierstoff innerhalb des zweiten Epitaxie-dotierten Halbleitermaterials handelt es sich um einen Dotierstoff desselben Leitfähigkeitstyps wie jenes des ersten Epitaxie-dotierten Halbleitermaterials. Der Dotierstoffgehalt innerhalb des zweiten Epitaxie-dotierten Halbleitermaterials ist jedoch höher als der Dotierstoffgehalt innerhalb des ersten Epitaxie-dotierten Halbleitermaterials. Da die erste Schicht 35 des ersten Epitaxie-dotierten Halbleitermaterials einen niedrigeren Dotierstoffgehalt als die zweite Schicht 36 des zweiten Epitaxie-dotierten Halbleitermaterials aufweist, kann die erste Schicht die Diffusion von Dotierstoffen aus der zweiten Schicht 36 heraus verzögern. Die zweite Schicht 36 jedes vorab eingebetteten Stressorelements 33 kann eine Dotierstoffkonzentration von 5 × 1021 Atomen/cm3 bis zu 3 × 1022 Atomen/cm3 aufweisen, wobei eine Dotierstoffkonzentration von 8 × 1019 Atomen/cm3 bis zu 4 × 1020 Atomen/cm3 noch typischer ist.
  • Die zweite Schicht 36, welche im Wesentlichen den verbleibenden Teil jeder ausgesparten Zone 30 füllt, kann durch ein herkömmliches Verfahren des epitaxialen Anwachsens einschließlich des formangepassten Epitaxieverfahrens mit In-Situ-Dotierung gebildet werden, welches oben in Bezug auf das erste Epitaxie-Halbleitermaterial der ersten Schicht 35 angeführt ist. Beim Bilden der zweiten Schicht 36 kann ein beliebiges bekanntes Vorstufenmaterial verwendet werden. In einigen Ausführungsformen können die ersten und zweiten Schichten 35, 36 jedes vorab eingebetteten Stressorelements 33 gebildet werden, ohne zwischen dem Bilden dieser Schichten das Vakuum zu unterbrechen. In anderen Ausführungsformen werden die ersten und zweiten Schichten 35, 36 jedes vorab eingebetteten Stressorelements 33 gebildet, indem zwischen den jeweiligen Schritten des epitaxialen Anwachsens das Vakuum unterbrochen wird.
  • Wie oben erwähnt, weist jedes vorab eingebettete Stressorelement 33 auch eine Delta-Monoschicht eines Dotierstoffs (des n-Typs oder des p-Typs) 37 auf, die auf der zweiten Schicht 36 angeordnet ist. Die Delta-Monoschicht eines Dotierstoffs 37 ist mit der verbleibenden Fläche des Halbleitersubstrats 12, die sich unterhalb des mindestens einen Gate-Stapels 18 befindet, im Wesentlichen koplanar. Der Dotierstoff innerhalb der Delta-Monoschicht 37 passt zu dem Dotierstoff innerhalb des ersten und zweiten Epitaxie-dotierten Halbleitermaterials. Wenn also zum Beispiel das erste und zweite Epitaxie-dotierte Halbleitermaterial einen p-Typ aufweisen, weist die Delta-Monoschicht 37 auch einen p-Typ auf. In ähnlicher Weise weist die Delta-Monoschicht 37, wenn das erste und zweite Epitaxie-dotierte Halbleitermaterial einen n-Typ aufweisen, auch einen n-Typ auf.
  • Die Delta-Monoschicht 37, welche nur Dotierstoffatome aufweist, wird gebildet, indem das Anwachsen zumindest des zweiten Epitaxie-dotierten Halbleitermaterials unterbrochen wird und anschließend die Delta-Monoschicht 37 unter Anwendung der schnellen thermischen chemischen Abscheidung aus der Gasphase (Rapid Thermal CVD, RTCVD) abgeschieden wird. Bei der Delta-Monoschicht 37 handelt es sich um eine dünne Schicht, deren Dicke ungefähr 0,5 nm bis 3 nm beträgt; es können jedoch auch andere Dicken eingesetzt werden.
  • Sobald die Delta-Monoschicht 37 gebildet ist, kann die dritte Schicht 38 des dritten Epitaxie-dotierten Halbleitermaterials gebildet werden. Die dritte Schicht 38 des dritten Epitaxie-dotierten Halbleitermaterials weist typischerweise dieselbe Zusammensetzung (d. h. Halbleitermaterial und Dotierstoff) wie das erste Epitaxie-dotierte Halbleitermaterial auf. Obwohl die dritte Schicht 38 typischerweise dieselbe Zusammensetzung wie das erste Epitaxie-dotierte Halbleitermaterial aufweist, kann die dritte Schicht 38 dieselbe oder eine andere, typischerweise dieselbe, Dotierstoffkonzentration wie/als das erste Epitaxie-dotierte Halbleitermaterial aufweisen. Die dritte Schicht 38 jedes vorab eingebetteten Stressorelements 33 kann unter Anwendung eines der Verfahren gebildet werden, die oben zum Bilden der ersten Schicht 35 des ersten Epitaxie-dotierten Halbleitermaterials beschrieben sind. Die dritte Schicht 38 des dritten Epitaxie-dotierten Halbleitermaterials erstreckt sich über die obere Fläche des ursprünglichen Halbleitersubstrats 12 hinaus.
  • Es ist zu beobachten, dass, wenn CMOS-Einheiten hergestellt werden sollen, in der pFET-Einheitszone ein Typ eines vorab eingebetteten Stressorelements gebildet werden kann, während in der nFET-Einheitszone ein anderer Typ eines vorab eingebetteten Stressorelements gebildet werden kann. Dies kann erreicht werden, indem man zum Bilden eines Typs eines vorab eingebetteten Stressorelements in einer der Einheitszonen (pFET- oder nFET-Einheitszone) dem oben angegebenen Verfahren folgt, während über der anderen Einheitszone eine Blockiermaske verwendet wird. Die Blockiermaske kann entfernt werden, und auf der Einheitszone, die den einen Typ eines eingebetteten Stressorelements aufweist, kann eine zweite Blockiermaske gebildet werden. Anschließend kann das obige Verfahren wiederholt werden, um einen anderen Typ eines eingebetteten Stressorelements innerhalb der Einheitszone zu bilden, die nicht von der zweiten Blockiermaske geschützt ist.
  • Es wird somit unterstrichen, dass die vorliegende Erfindung ein vorab eingebettetes Stressorelement für einen nFET und/oder ein vorab eingebettetes Stressorelement für einen pFET bereitstellt.
  • Bezug nehmend nun auf 4, ist dort die Struktur der 3 nach der weiteren CMOS-Verarbeitung dargestellt, welche das Bilden eines anderen Abstandhalters 44 (welcher hierin im Vergleich zum Abstandhalter 26 als äußerer Abstandhalter bezeichnet werden kann) und das Bilden einer Source-Zone und Drain-Zone (in den Zeichnungen der vorliegenden Patentanmeldung nicht speziell dargestellt) beinhaltet. Die Source-Zone und die Drain-Zone werden hierin zusammen als Source/Drain-Zonen bezeichnet. Die Source/Drain-Zonen werden typischerweise innerhalb der zweiten Schicht 36 des oben beschriebenen zweiten Epitaxie-dotierten Halbleitermaterials gebildet. In einigen Ausführungsformen und vor dem Bilden des anderen Abstandhalters 44 kann die optionale Gate-Elektroden-Abdeckung 24 aus der Struktur entfernt werden. Die Entfernung der optionalen Gate-Elektroden-Abdeckung 24 kann unter Verwendung eines Ätzmittels durchgeführt werden, welches im Verhältnis zu dem mindestens einen Abstandhalter 26, der darunter liegenden Gate-Elektrode 22 und der dritten Schicht 38 jedes eingebetteten Stressorelements 34 selektiv das Gate-Elektroden-Abdeckungsmaterial entfernt. Ein Beispiel für ein solches Ätzmittel ist, ohne darauf beschränkt zu sein, das reaktive Ionenätzen.
  • Der Abstandhalter 44 wird unter Anwendung desselben oder eines anderen Verfahrens wie/als beim Bilden des mindestens einen Abstandhalters 26 gebildet. Der Abstandhalter 44 kann aus demselben oder einem anderen dielektrischen Material wie/als der mindestens eine Abstandhalter 26 bestehen. In einer Ausführungsform ist der Abstandhalter 44 aus einem anderen dielektrischen Material als der mindestens eine Abstandhalter 26 zusammengesetzt. In einer Ausführungsform handelt es sich bei dem Abstandhalter 44 um einen Abstandhalter, welcher die Lage des Silicids definiert. Der Abstandhalter 44 kann durch ein herkömmliches Silicidverfahren und Ätzen gebildet werden.
  • In einigen Ausführungsformen und vor dem Bilden des Abstandhalters 44 kann der mindestens eine Abstandhalter 26 entfernt werden, und der Abstandhalter 44 wird in direktem Kontakt mit Seitenwänden des mindestens einen FET-Gate-Stapels 18 gebildet. In der veranschaulichten Ausführungsform befindet sich ein seitlicher Rand des Abstandhalters 44 in direktem Kontakt mit einer Seitenwand des mindestens einen Abstandhalters 26.
  • Nach dem Bilden des Abstandhalters 44 werden zumindest in der zweiten Schicht 36 jedes der vorab eingebetteten Stressorelemente 33 Source/Drain-Zonen gebildet. Die Source/Drain-Zonen werden unter Anwendung eines Source/Drain-Ionenimplantationsverfahrens, gefolgt von einer Temperbehandlung, gebildet. Der Abstandhalter 44 dient als eine Ionenimplantationsmaske.
  • Weiterhin Bezug nehmend auf 4, wird unter Anwendung eines beliebigen Verfahrens, mit welchem die dritte Schicht 38 des dritten Epitaxie-dotierten Halbleitermaterials in eine Metall-Halbleiter-Legierung umgewandelt werden kann, ein Metall-Halbleiter-Legierungs-Kontakt 45 gebildet. Es sei angemerkt, dass nach diesem Umwandlungsverfahren ein eingebettetes Stressorelement bereitgestellt ist, welches von unten nach oben die erste Schicht 35, die zweite Schicht 36 und die Delta-Monoschicht des Dotierstoffs 37 aufweist.
  • In einer Ausführungsform wird der Metall-Halbleiter-Legierungs-Kontakt 45 unter Anwendung eines Silicidverfahrens gebildet. Das Silicidverfahren kann an dem äußeren Rand des anderen Abstandhalters 44 selbstausgerichtet sein. Das Silicidverfahren beinhaltet das Bilden eines Metalls, welches eine Metall-Halbleiter-Legierung bilden kann, wenn es mit der dritten Schicht 38 des dritten Epitaxie-dotierten Halbleitermaterials zur Reaktion gebracht wird. Das beim Bilden des Metall-Halbleiter-Legierungs-Kontakts 45 verwendete Metall kann, ohne darauf beschränkt zu sein, Tantal, Titan, Wolfram, Ruthenium, Kobalt, Nickel oder eine beliebige geeignete Kombination dieser Materialien einschließen. Auf dem Metall kann eine Diffusionsbarriere, wie z. B. Titannitrid oder Tantalnitrid, gebildet werden. Es wird eine Temperbehandlung durchgeführt, welche eine Reaktion zwischen dem Metall und der darunter liegenden dritten Schicht des dritten Epitaxie-dotierten Halbleitermaterials bewirkt, wodurch Metall-Halbleiter-Legierungs-Kontakte 45 gebildet werden. Es ist zu beobachten, dass die gebildeten Metall-Halbleiter-Legierungs-Kontakte 45 ein Halbleitermaterial (wie es in der dritten Schicht 38 vorliegt), ein Metall wie oben definiert und einen Dotierstoff (wie er in der dritten Schicht 38 vorliegt) aufweisen. Typischerweise wird die Temperbehandlung bei einer Temperatur von mindestens 250°C oder mehr durchgeführt. Es kann ein einziger Temperschritt oder es können mehrere Temperschritte angewendet werden. Nach der Durchführung der Temperbehandlung werden jegliches nicht umgesetzte Metall und die optionale Diffusionsbarriere entfernt. In einigen Ausführungsformen kann direkt auf der Gate-Elektrode 22 ein Metall-Halbleiter-Legierungs-Kontakt gebildet werden, wenn die optionale Gate-Elektroden-Abdeckung 24 entfernt ist und die Gate-Elektrode aus einem Si-haltigen Material besteht.
  • Es wird nun auf 5 Bezug genommen, welche eine CMOS-Struktur 100 veranschaulicht, die unter Anwendung der oben angeführten grundlegenden Verarbeitungsschritte gebildet werden kann. Speziell weist die in 5 veranschaulichte CMOS-Struktur 100 mindestens einen pFET-Gate-Stapel 18' und mindestens einen nFET-Gate-Stapel 18'' auf, die auf einer oberen Fläche eines Halbleitersubstrats 12 angeordnet sind. Zwischen dem mindestens einen pFET-Gate-Stapel 18' und dem mindestens einen nFET-Gate-Stapel 18'' liegt eine Isolierungszone 102 vor.
  • Jeder aus dem mindestens einen pFET-Gate-Stapel 18' und dem mindestens einen nFET-Gate-Stapel 18'' weist ein Gate-Dielektrikum 20, eine Gate-Elektrode 22 und eine optionale Gate-Elektroden-Abdeckung 24 auf, wie oben angegeben. An Seitenwänden eines jeden der Gate-Stapel können auch Abstandhalter 26 vorhanden sein. Jeder der FET-Gate-Stapel weist ferner eine Source-Ausdehnungszone und eine Drain-Ausdehnungszone (zusammen als Ausdehnungszonen 28 bezeichnet) auf, die an einer Standfläche sowohl des mindestens einen pFET-Gate-Stapels 18' als auch des mindestens einen nFET-Gate-Stapels 18'' innerhalb des Halbleitersubstrats 12 angeordnet sind. Zwischen den Ausdehnungszonen 28 und jedem der FET-Gate-Stapel ist ein Einheitskanal 40 angeordnet. Eingebettete pFET-Stressorelemente 34' sind auf gegenüberliegenden Seiten des mindestens einen pFET-Gate-Stapels 18' und innerhalb des Halbleitersubstrats 12 angeordnet, und eingebettete nFET-Stressorelemente 34'' sind auf gegenüberliegenden Seiten des mindestens einen nFET-Gate-Stapels 18'' und innerhalb des Halbleitersubstrats 12 angeordnet. Jedes der eingebetteten Stressorelemente weist eine erste Schicht (35', 35'') eines ersten Epitaxie-dotierten Halbleitermaterials, welches eine Gitterkonstante aufweist, die sich von einer Gitterkonstante des Halbleitersubstrats 12 unterscheidet und zu einer Spannung in dem Einheitskanal 40 führt, und eine zweite Schicht (36', 36'') eines zweiten Epitaxie-dotierten Halbleitermaterials auf, die auf der ersten Schicht angeordnet ist, wobei die erste Schicht des ersten Epitaxie-dotierten Halbleitermaterials einen niedrigeren Dotierstoffgehalt als die zweite Schicht des zweiten Epitaxie-dotierten Halbleitermaterials aufweist. Jedes eingebettete Stressorelement weist auch eine Monoschicht eines Dotierstoffs (37', 37'') auf, welche auf einer oberen Fläche der zweiten Schicht (36', 36'') jedes eingebetteten Stressorelements angeordnet ist. Auf der mindestens einen Monoschicht von Dotierstoffen (37', 37'') liegt in jeder der Einheitszonen eine Metall-Halbleiter-Legierung 45 vor. Die in 5 dargestellte Struktur zeigt auch das Vorliegen eines anderen Abstandhalters 44. Der andere Abstandhalter 44 ist auf einem Teil der dritten Schicht (38', 38'') angeordnet, welcher in der Struktur verbleibt.
  • Es wird hervorgehoben, dass durch die Gegenwart der Delta-Monoschicht zwischen der Metall-Halbleiter-Legierung und der zweiten Schicht des eingebetteten Stressorelements der Gesamt-Kontaktwiderstand der Halbleiterstruktur im Vergleich zu einer Halbleiterstruktur, in welcher zwischen einer oberen Schicht eines eingebetteten Stressorelements und einem darüber liegenden Metall-Halbleiter-Legierungs-Kontakt keine Delta-Monoschicht vorhanden ist, deutlich verbessert wird. Da der Gesamt-Kontaktwiderstand verbessert wird, zeigen die Strukturen der vorliegenden Offenbarung eine bessere Leistungsfähigkeit als Strukturen des Standes der Technik, welche die Delta-Monoschicht des Dotierstoffs zwischen dem Metall-Halbleiter-Legierungs-Kontakt und der oberen Schicht des eingebetteten Stressorelements nicht aufweisen. Da die hierin offenbarte Delta-Monoschicht dünn ist, werden außerdem durch die Gegenwart derselben die Spannungseigenschaften für den Einheitskanal nicht verändert.
  • Überdies ist, da die Dotierstoffe innerhalb der Delta-Monoschicht während der obigen Verarbeitungsschritte nicht verbraucht werden, kein Silicid-Piping zu beobachten.
  • Daher wird durch das in dieser Erfindung beschriebene Verfahren die Ausbeute an Einheiten verbessert.
  • In einigen Ausführungsformen wird eine verbesserte Kanalspannung (Druckspannung) erreicht, weil sich die Metall-Halbleiter-Legierung (ziehend) über dem Einheitskanal befindet und von diesem entfernt ist.
  • Außerdem stellt, da die Metall-Halbleiter-Legierungs-Kontakte relativ zu der ursprünglichen Fläche des Substrats erhöht sind, der erhöhte Metall-Halbleiter-Legierungs-Kontakt eine verbesserte Leistungsfähigkeit der Einheit bereit.
  • Obwohl die vorliegende Erfindung speziell in Bezug auf bevorzugte Ausführungsformen dargestellt und beschrieben worden ist, versteht der Fachmann, dass die vorstehenden und andere Veränderungen der Form und der Einzelheiten vorgenommen werden können, ohne von der Idee und dem Umfang der vorliegenden Erfindung abzuweichen. Die vorliegende Erfindung soll daher nicht auf die beschriebenen und veranschaulichten genauen Formen und Einzelheiten beschränkt sein, sondern durch den Schutzbereich der anhängenden Patentansprüche bestimmt sein.
  • INDUSTRIELLE ANWENDBARKEIT
  • Die vorliegende Erfindung findet industrielle Anwendbarkeit im Design und in der Herstellung von Hochleistungs-Halbleiter-Feldeffekttransistor(FET)-Einheiten, welche in Chips integrierter Schaltungen eingebaut werden, welche in einer großen Vielfalt von elektronischen und elektrischen Vorrichtungen Anwendungen finden.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 7329923 [0022]
    • US 7023055 [0022]

Claims (20)

  1. Halbleiterstruktur, aufweisend: mindestens einen FET-Gate-Stapel 18, welcher auf einer oberen Fläche eines Halbleitersubstrats 12 angeordnet ist, wobei der mindestens eine FET-Gate-Stapel eine Source-Ausdehnungszone 28 und eine Drain-Ausdehnungszone 28, welche innerhalb des Halbleitersubstrats an einer Standfläche des mindestens einen FET-Gate-Stapels angeordnet sind, und einen Einheitskanal 40 aufweist, welcher zwischen der Source-Ausdehnungszone und der Drain-Ausdehnungszone und unterhalb des mindestens einen Gate-Stapels angeordnet ist; eingebettete Stressorelemente 33, welche auf gegenüberliegenden Seiten des mindestens einen FET-Gate-Stapels und innerhalb des Halbleitersubstrats angeordnet sind, wobei jedes eingebettete Stressorelement von unten nach oben eine erste Schicht eines ersten Epitaxie-dotierten Halbleitermaterials 35, welches eine Gitterkonstante aufweist, die sich von einer Gitterkonstante des Halbleitermaterials unterscheidet und zu einer Spannung in dem Einheitskanal führt, eine zweite Schicht eines zweiten Epitaxie-dotierten Halbleitermaterials 36, die auf der ersten Schicht angeordnet ist, wobei die erste Schicht des ersten Epitaxie-dotierten Halbleitermaterials einen niedrigeren Dotierstoffgehalt als die zweite Schicht des zweiten Epitaxie-dotierten Halbleitermaterials aufweist, und eine Delta-Monoschicht eines Dotierstoffs 37 aufweist, die auf der oberen Fläche der zweiten Schicht des zweiten Epitaxie-dotierten Halbleitermaterials angeordnet ist; und eine Metall-Halbleiter-Legierung 45, welche auf einer oberen Fläche der Delta-Monoschicht des Dotierstoffs angeordnet ist.
  2. Halbleiterstruktur nach Anspruch 1, wobei das Halbleitersubstrat 12 aus massivem Si oder Silicium-auf-Isolator hergestellt ist.
  3. Halbleiterstruktur nach Anspruch 1, wobei der mindestens eine FET-Gate-Stapel ein pFET-Gate-Stapel 18' ist und wobei die erste Schicht jedes eingebetteten Stressorelements 33' SiGe oder SiGe:C aufweist.
  4. Halbleiterstruktur nach Anspruch 1, wobei der mindestens eine FET-Gate-Stapel ein nFET-Gate-Stapel 18'' ist und wobei die erste Schicht jedes eingebetteten Stressorelements 33'' Si:C aufweist.
  5. Halbleiterstruktur nach Anspruch 3, wobei das erste und zweite Epitaxie-dotierte Halbleitermaterial einen Dotierstoff des p-Typs aufweisen und die Delta-Monoschicht des Dotierstoffs ebenfalls vom p-Typ ist.
  6. Halbleiterstruktur nach Anspruch 4, wobei das erste und zweite Epitaxie-dotierte Halbleitermaterial einen Dotierstoff des n-Typs aufweisen und die Delta-Monoschicht des Dotierstoffs ebenfalls vom n-Typ ist.
  7. Halbleiterstruktur nach Anspruch 1, welche ferner einen Silicid-Abstandhalter 26 aufweist, der in Nachbarschaft zu dem mindestens einen Gate-Stapel 18 und auf einer dritten Schicht eines dritten Epitaxie-dotierten Halbleitermaterials 38 angeordnet ist.
  8. Halbleiterstruktur, aufweisend: mindestens einen pFET-Gate-Stapel 18' und mindestens einen nFET-Gate-Stapel 18'', welche auf einer oberen Fläche eines Halbleitersubstrats 12 angeordnet sind, wobei jeder des mindestens einen pFET-Gate-Stapels und des mindestens einen nFET-Gate-Stapels eine Source-Ausdehnungszone 28 und eine Drain-Ausdehnungszone 28, welche innerhalb des Halbleitersubstrats an einer Standfläche sowohl des mindestens einen pFET-Gate-Stapels als auch des mindestens einen nFET-Gate-Stapels angeordnet sind, und einen Einheitskanal 40 aufweist, welcher zwischen der Source-Ausdehnungszone und der Drain-Ausdehnungszone und unterhalb eines jeden der Gate-Stapel angeordnet ist; eingebettete pFET-Stressorelemente 33', welche auf gegenüberliegenden Seiten des mindestens einen pFET-Gate-Stapels 18' und innerhalb des Halbleitersubstrats angeordnet sind, und eingebettete nFET-Stressorelemente 33'', welche auf gegenüberliegenden Seiten des mindestens einen nFET-Gate-Stapels 18'' und innerhalb des Halbleitersubstrats 12 angeordnet sind, wobei jedes der eingebetteten Stressorelemente von unten nach oben eine erste Schicht eines ersten Epitaxie-dotierten Halbleitermaterials 35', 35'', welches eine Gitterkonstante aufweist, die sich von einer Gitterkonstante des Halbleitermaterials unterscheidet und zu einer Spannung in dem Einheitskanal führt, eine zweite Schicht eines zweiten Epitaxie-dotierten Halbleitermaterials 36', 36'', die auf der ersten Schicht angeordnet ist, wobei die erste Schicht des ersten Epitaxie-dotierten Halbleitermaterials einen niedrigeren Dotierstoffgehalt als die zweite Schicht des zweiten Epitaxie-dotierten Halbleitermaterials aufweist, und eine Monoschicht eines Dotierstoffs 37', 37'' aufweist, die auf einer oberen Fläche der zweiten Schicht eines jeden der eingebetteten Stressorelemente angeordnet ist; und eine Metall-Halbleiter-Legierung 45, welche auf einer oberen Fläche der Delta-Monoschicht des Dotierstoffs 37 angeordnet ist.
  9. Halbleiterstruktur nach Anspruch 8, wobei die erste Schicht eines jeden der eingebetteten pFET-Stressorelemente 33' SiGe oder SiGe:C aufweist.
  10. Halbleiterstruktur nach Anspruch 8, wobei die erste Schicht eines jeden der eingebetteten nFET-Stressorelemente 33'' Si:C aufweist.
  11. Halbleiterstruktur nach Anspruch 9, wobei das erste und zweite Epitaxie-dotierte Halbleitermaterial der pFET-Stressorelemente einen Dotierstoff des p-Typs aufweisen und die Monoschicht des Dotierstoffs ebenfalls vom p-Typ ist.
  12. Halbleiterstruktur nach Anspruch 10, wobei das erste und zweite Epitaxie-dotierte Halbleitermaterial der nFET-Stressorelemente einen Dotierstoff des n-Typs aufweisen und die Monoschicht des Dotierstoffs ebenfalls vom n-Typ ist.
  13. Halbleiterstruktur nach Anspruch 9, welche ferner einen Silicid-Abstandhalter 26 aufweist, der in Nachbarschaft zu jedem der Gate-Stapel und auf einer dritten Schicht eines dritten Epitaxie-dotierten Halbleitermaterials angeordnet ist.
  14. Verfahren zur Herstellung einer Struktur, aufweisend: Bilden mindestens eines FET-Gate-Stapels 18 auf einer oberen Fläche eines Halbleitersubstrats; Bilden einer Source-Ausdehnungszone 28 und einer Drain-Ausdehnungszone 28 innerhalb des Halbleitersubstrats 12 an der Standfläche des mindestens einen FET-Gate-Stapels; Bilden ausgesparter Zonen auf gegenüberliegenden Seiten des mindestens einen FET-Gate-Stapels und innerhalb des Halbleitersubstrats; Bilden vorab eingebetteter Stressorelemente 33 im Wesentlichen innerhalb der ausgesparten Zonen, wobei jedes der vorab eingebetteten Stressorelemente von unten nach oben eine erste Schicht eines ersten Epitaxie-dotierten Halbleitermaterials 35, welches eine Gitterkonstante aufweist, die sich von einer Gitterkonstante des Halbleitermaterials unterscheidet und zu einer Spannung in dem Einheitskanal führt, eine zweite Schicht eines zweiten Epitaxie-dotierten Halbleitermaterials 36, die auf der ersten Schicht angeordnet ist, wobei die erste Schicht des ersten Epitaxie-dotierten Halbleitermaterials einen niedrigeren Dotierstoffgehalt als die zweite Schicht des zweiten Epitaxie-dotierten Halbleitermaterials aufweist, eine Delta-Monoschicht eines Dotierstoffs 37, die auf einer oberen Fläche der zweiten Schicht angeordnet ist, und eine dritte Schicht 38 eines Epitaxie-dotierten Halbleitermaterials aufweist, welche auf der Delta-Monoschicht angeordnet ist; und Umwandeln eines Teils der dritten Schicht des vorab eingebetteten Stressorelements in einen Metall-Halbleiter-Legierungs-Kontakt 45, wobei der Metall-Halbleiter-Legierungs-Kontakt direkt auf einer oberen Fläche der Delta-Monoschicht 37 angeordnet ist.
  15. Verfahren nach Anspruch 14, wobei die erste, zweite und dritte Schicht jedes vorab eingebetteten Stressorelements durch ein Verfahren des epitaxialen Anwachsens mit In-situ-Dotierung gebildet werden.
  16. Verfahren nach Anspruch 14, wobei die Delta-Monoschicht des Dotierstoffs durch Atomschichtabscheidung gebildet wird, wobei die Atomschichtabscheidung durch Unterbrechen des Anwachsens der zweiten Schicht des zweiten Epitaxie-dotierten Halbleitermaterials erfolgt.
  17. Verfahren nach Anspruch 14, wobei das Umwandeln ein Silicidierungsverfahren beinhaltet.
  18. Verfahren nach Anspruch 14, wobei der mindestens eine FET-Gate-Stapel ein pFET-Gate-Stapel ist, die erste Schicht eines jeden der eingebetteten Stressorelemente SiGe oder SiGe:C aufweist, das erste und zweite Epitaxie-dotierte Halbleitermaterial einen Dotierstoff des p-Typs aufweisen und die Delta-Monoschicht des Dotierstoffs einen Dotierstoff des p-Typs aufweist.
  19. Verfahren nach Anspruch 14, wobei der mindestens eine FET-Gate-Stapel ein nFET-Gate-Stapel ist, die erste Schicht eines jeden der eingebetteten Stressorelemente Si:C aufweist, das erste und zweite Epitaxie-dotierte Halbleitermaterial einen Dotierstoff des n-Typs aufweisen und die Delta-Monoschicht des Dotierstoffs einen Dotierstoff des n-Typs aufweist.
  20. Verfahren nach Anspruch 14, welches ferner ein Bilden eines Silicid-Abstandhalters in Nachbarschaft zu dem mindestens einen Gate-Stapel aufweist, wobei eine untere Fläche des Silicid-Abstandhalters auf einem verbleibenden Teil der dritten Schicht des dritten Epitaxie-dotierten Halbleitermaterials angeordnet ist, wobei der Silicid-Abstandhalter vor dem Umwandeln gebildet wird.
DE112011101378.7T 2010-06-25 2011-06-10 Epitaxie von Delta-Monoschicht-Dotierstoffen für eingebettetes Source/Drain-Silicid Active DE112011101378B4 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/823,163 2010-06-25
US12/823,163 US8299535B2 (en) 2010-06-25 2010-06-25 Delta monolayer dopants epitaxy for embedded source/drain silicide
PCT/US2011/039892 WO2011162977A2 (en) 2010-06-25 2011-06-10 Delta monolayer dopants epitaxy for embedded source/drain silicide

Publications (3)

Publication Number Publication Date
DE112011101378T5 true DE112011101378T5 (de) 2013-03-07
DE112011101378T8 DE112011101378T8 (de) 2013-05-08
DE112011101378B4 DE112011101378B4 (de) 2018-12-27

Family

ID=45351702

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112011101378.7T Active DE112011101378B4 (de) 2010-06-25 2011-06-10 Epitaxie von Delta-Monoschicht-Dotierstoffen für eingebettetes Source/Drain-Silicid

Country Status (9)

Country Link
US (1) US8299535B2 (de)
JP (1) JP2013534052A (de)
KR (1) KR20130028941A (de)
CN (1) CN102906880B (de)
BR (1) BR112012031951A2 (de)
DE (1) DE112011101378B4 (de)
GB (1) GB2494608B (de)
SG (1) SG184824A1 (de)
WO (1) WO2011162977A2 (de)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9537004B2 (en) * 2011-05-24 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain formation and structure
US20130270647A1 (en) * 2012-04-17 2013-10-17 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for nfet with high k metal gate
KR102059526B1 (ko) 2012-11-22 2019-12-26 삼성전자주식회사 내장 스트레서를 갖는 반도체 소자 형성 방법 및 관련된 소자
TWI643346B (zh) 2012-11-22 2018-12-01 三星電子股份有限公司 在凹處包括一應力件的半導體裝置及其形成方法（三）
US9029226B2 (en) 2013-03-13 2015-05-12 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for doping lightly-doped-drain (LDD) regions of finFET devices
US9219133B2 (en) * 2013-05-30 2015-12-22 Stmicroelectronics, Inc. Method of making a semiconductor device using spacers for source/drain confinement
US9293534B2 (en) 2014-03-21 2016-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Formation of dislocations in source and drain regions of FinFET devices
US8841189B1 (en) 2013-06-14 2014-09-23 International Business Machines Corporation Transistor having all-around source/drain metal contact channel stressor and method to fabricate same
US9853154B2 (en) 2014-01-24 2017-12-26 Taiwan Semiconductor Manufacturing Company Ltd. Embedded source or drain region of transistor with downward tapered region under facet region
US10164107B2 (en) * 2014-01-24 2018-12-25 Taiwan Semiconductor Manufacturing Company Ltd. Embedded source or drain region of transistor with laterally extended portion
US9673295B2 (en) 2014-05-27 2017-06-06 Globalfoundries Inc. Contact resistance optimization via EPI growth engineering
US9893183B2 (en) * 2014-07-10 2018-02-13 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
CN105280492B (zh) * 2014-07-21 2018-08-10 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
US9601574B2 (en) * 2014-12-29 2017-03-21 Taiwan Semiconductor Manufacturing Company, Ltd. V-shaped epitaxially formed semiconductor layer
KR102326112B1 (ko) 2015-03-30 2021-11-15 삼성전자주식회사 반도체 소자
US10665693B2 (en) * 2015-04-30 2020-05-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and manufacturing method thereof
US10177187B2 (en) 2015-05-28 2019-01-08 Taiwan Semiconductor Manufacturing Company Ltd. Implant damage free image sensor and method of the same
US9812570B2 (en) 2015-06-30 2017-11-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10084090B2 (en) * 2015-11-09 2018-09-25 International Business Machines Corporation Method and structure of stacked FinFET
CN108735894B (zh) * 2017-04-14 2022-02-25 上海磁宇信息科技有限公司 一种高密度随机存储器架构
US10763328B2 (en) 2018-10-04 2020-09-01 Globalfoundries Inc. Epitaxial semiconductor material grown with enhanced local isotropy

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7023055B2 (en) 2003-10-29 2006-04-04 International Business Machines Corporation CMOS on hybrid substrate with different crystal orientations using silicon-to-silicon direct wafer bonding
US7329923B2 (en) 2003-06-17 2008-02-12 International Business Machines Corporation High-performance CMOS devices on hybrid crystal oriented substrates

Family Cites Families (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100272523B1 (ko) 1998-01-26 2000-12-01 김영환 반도체소자의배선형성방법
US6331486B1 (en) 2000-03-06 2001-12-18 International Business Machines Corporation Method and structure for reduction of contact resistance of metal silicides using a metal-germanium alloy
US7078742B2 (en) * 2003-07-25 2006-07-18 Taiwan Semiconductor Manufacturing Co., Ltd. Strained-channel semiconductor structure and method of fabricating the same
US7303949B2 (en) * 2003-10-20 2007-12-04 International Business Machines Corporation High performance stress-enhanced MOSFETs using Si:C and SiGe epitaxial source/drain and method of manufacture
US20050116290A1 (en) 2003-12-02 2005-06-02 De Souza Joel P. Planar substrate with selected semiconductor crystal orientations formed by localized amorphization and recrystallization of stacked template layers
US7115955B2 (en) 2004-07-30 2006-10-03 International Business Machines Corporation Semiconductor device having a strained raised source/drain
US7256121B2 (en) 2004-12-02 2007-08-14 Texas Instruments Incorporated Contact resistance reduction by new barrier stack process
JP4369359B2 (ja) * 2004-12-28 2009-11-18 富士通マイクロエレクトロニクス株式会社 半導体装置
US20060234455A1 (en) 2005-04-19 2006-10-19 Chien-Hao Chen Structures and methods for forming a locally strained transistor
US20070026599A1 (en) 2005-07-27 2007-02-01 Advanced Micro Devices, Inc. Methods for fabricating a stressed MOS device
US7612389B2 (en) 2005-09-15 2009-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded SiGe stressor with tensile strain for NMOS current enhancement
JP2007157924A (ja) 2005-12-02 2007-06-21 Fujitsu Ltd 半導体装置および半導体装置の製造方法
US7939413B2 (en) 2005-12-08 2011-05-10 Samsung Electronics Co., Ltd. Embedded stressor structure and process
US7718500B2 (en) 2005-12-16 2010-05-18 Chartered Semiconductor Manufacturing, Ltd Formation of raised source/drain structures in NFET with embedded SiGe in PFET
US8900980B2 (en) 2006-01-20 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Defect-free SiGe source/drain formation by epitaxy-free process
US7446026B2 (en) 2006-02-08 2008-11-04 Freescale Semiconductor, Inc. Method of forming a CMOS device with stressor source/drain regions
US8017487B2 (en) * 2006-04-05 2011-09-13 Globalfoundries Singapore Pte. Ltd. Method to control source/drain stressor profiles for stress engineering
US7288822B1 (en) * 2006-04-07 2007-10-30 United Microelectronics Corp. Semiconductor structure and fabricating method thereof
JP4345774B2 (ja) * 2006-04-26 2009-10-14 ソニー株式会社 半導体装置の製造方法
DE102006019937B4 (de) 2006-04-28 2010-11-25 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung eines SOI-Transistors mit eingebetteter Verformungsschicht und einem reduzierten Effekt des potentialfreien Körpers
US7413961B2 (en) 2006-05-17 2008-08-19 Chartered Semiconductor Manufacturing Ltd. Method of fabricating a transistor structure
US7618866B2 (en) * 2006-06-09 2009-11-17 International Business Machines Corporation Structure and method to form multilayer embedded stressors
JP2008004776A (ja) * 2006-06-22 2008-01-10 Toshiba Corp 半導体装置およびその製造方法
US7795124B2 (en) 2006-06-23 2010-09-14 Applied Materials, Inc. Methods for contact resistance reduction of advanced CMOS devices
US8853746B2 (en) 2006-06-29 2014-10-07 International Business Machines Corporation CMOS devices with stressed channel regions, and methods for fabricating the same
US7554110B2 (en) * 2006-09-15 2009-06-30 Taiwan Semiconductor Manufacturing Company, Ltd. MOS devices with partial stressor channel
US7494884B2 (en) 2006-10-05 2009-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. SiGe selective growth without a hard mask
US7750338B2 (en) * 2006-12-05 2010-07-06 Taiwan Semiconductor Manufacturing Company, Ltd. Dual-SiGe epitaxy for MOS devices
US20080157200A1 (en) 2006-12-27 2008-07-03 International Business Machines Corporation Stress liner surrounded facetless embedded stressor mosfet
US7544997B2 (en) * 2007-02-16 2009-06-09 Freescale Semiconductor, Inc. Multi-layer source/drain stressor
US8344447B2 (en) * 2007-04-05 2013-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. Silicon layer for stopping dislocation propagation
US8124473B2 (en) 2007-04-12 2012-02-28 Advanced Micro Devices, Inc. Strain enhanced semiconductor devices and methods for their fabrication
US7989901B2 (en) * 2007-04-27 2011-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. MOS devices with improved source/drain regions with SiGe
US7736957B2 (en) 2007-05-31 2010-06-15 Freescale Semiconductor, Inc. Method of making a semiconductor device with embedded stressor
JP2009099702A (ja) * 2007-10-16 2009-05-07 Toshiba Corp 半導体装置及びその製造方法
US20090140186A1 (en) * 2007-12-03 2009-06-04 Metso Automation Usa Inc. Energy efficient solenoid for mechanically actuating a movable member
JP2009164200A (ja) * 2007-12-28 2009-07-23 Fujitsu Microelectronics Ltd 半導体装置及びその製造方法
US7687354B2 (en) 2008-02-29 2010-03-30 Freescale Semiconductor, Inc. Fabrication of a semiconductor device with stressor
US20090242989A1 (en) 2008-03-25 2009-10-01 Chan Kevin K Complementary metal-oxide-semiconductor device with embedded stressor
US8361895B2 (en) 2008-09-16 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Ultra-shallow junctions using atomic-layer doping
US8299453B2 (en) * 2009-03-03 2012-10-30 International Business Machines Corporation CMOS transistors with silicon germanium channel and dual embedded stressors
JP2011066042A (ja) * 2009-09-15 2011-03-31 Panasonic Corp 半導体装置とその製造方法
US8022488B2 (en) * 2009-09-24 2011-09-20 International Business Machines Corporation High-performance FETs with embedded stressors
US20110079861A1 (en) * 2009-09-30 2011-04-07 Lucian Shifren Advanced Transistors with Threshold Voltage Set Dopant Structures
US8035141B2 (en) * 2009-10-28 2011-10-11 International Business Machines Corporation Bi-layer nFET embedded stressor element and integration to enhance drive current
US8236660B2 (en) * 2010-04-21 2012-08-07 International Business Machines Corporation Monolayer dopant embedded stressor for advanced CMOS
US9263339B2 (en) * 2010-05-20 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Selective etching in the formation of epitaxy regions in MOS devices

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7329923B2 (en) 2003-06-17 2008-02-12 International Business Machines Corporation High-performance CMOS devices on hybrid crystal oriented substrates
US7023055B2 (en) 2003-10-29 2006-04-04 International Business Machines Corporation CMOS on hybrid substrate with different crystal orientations using silicon-to-silicon direct wafer bonding

Also Published As

Publication number Publication date
JP2013534052A (ja) 2013-08-29
WO2011162977A3 (en) 2012-03-15
BR112012031951A2 (pt) 2018-03-06
DE112011101378B4 (de) 2018-12-27
GB201300789D0 (en) 2013-02-27
SG184824A1 (en) 2012-11-29
DE112011101378T8 (de) 2013-05-08
CN102906880B (zh) 2015-08-19
GB2494608B (en) 2013-09-04
CN102906880A (zh) 2013-01-30
US8299535B2 (en) 2012-10-30
GB2494608A (en) 2013-03-13
US20110316044A1 (en) 2011-12-29
KR20130028941A (ko) 2013-03-20
WO2011162977A2 (en) 2011-12-29

Similar Documents

Publication Publication Date Title
DE112011101378B4 (de) Epitaxie von Delta-Monoschicht-Dotierstoffen für eingebettetes Source/Drain-Silicid
DE112010002895B4 (de) Verfahren und Struktur zur Bildung leistungsstarker FETs mit eingebetteten Stressoren
DE102006009225B4 (de) Herstellung von Silizidoberflächen für Silizium/Kohlenstoff-Source/Drain-Gebiete
DE112011101433B4 (de) Stressor mit eingebetteter Dotierstoff-Monoschicht für hochentwickelten CMOS-Halbleiter
DE112012002700B4 (de) Verfahren für niederohmige Source- und Drain-Bereiche in einem Prozessablauf mit Ersatz-Metall-Gate
DE112011103483B4 (de) Verfahren und Struktur für pFET-Übergangs-Profil mit SiGe-Kanal
DE112012004932B4 (de) Verfahren zur Herstellung eines SOI-FinFET mit vertieften verschmolzenen Rippen und Schicht zur verbesserten Spannungskopplung
DE102007041207B4 (de) CMOS-Bauelement mit Gateisolationsschichten mit unterschiedlicher Art und Dicke und Verfahren zur Herstellung
DE102005052054B4 (de) Halbleiterbauteil mit Transistoren mit verformten Kanalgebieten und Verfahren zu seiner Herstellung
DE112007002306B4 (de) Verspannter Feldeffekttransistor und Verfahren zu dessen Herstellung
DE102009055392B4 (de) Halbleiterbauelement und Verfahren zur Herstellung des Halbleiterbauelements
DE102009015748B4 (de) Verringern des Silizidwiderstands in SiGe-enthaltenden Drain/Source-Gebieten von Transistoren
DE102010038742B4 (de) Verfahren und Halbleiterbauelement basierend auf einer Verformungstechnologie in dreidimensionalen Transistoren auf der Grundlage eines verformten Kanalhalbleitermaterials
DE102005052055B3 (de) Eingebettete Verformungsschicht in dünnen SOI-Transistoren und Verfahren zur Herstellung desselben
DE102008064959B3 (de) Halbleitervorrichtungen
DE102006030647B4 (de) Verfahren zum Herstellen eines Halbleiterbauelements
DE102012102781B4 (de) Verfahren zur Herstellung eines 3D-Halbleiterbauelements
DE102006019835B4 (de) Transistor mit einem Kanal mit Zugverformung, der entlang einer kristallographischen Orientierung mit erhöhter Ladungsträgerbeweglichkeit orientiert ist
DE102017126416A1 (de) FET mit negativer Kapazität mit verbessertem Zuverlässigkeitsverhalten
DE112007003116B4 (de) Verfahren zur Herstellung eines verspannten Transistors und Transistor
DE102006040765B4 (de) Verfahren zur Herstellung eines Feldeffekttransistors mit einer verspannten Kontaktätzstoppschicht mit geringerer Konformität und Feldeffekttransistor
DE102008054075B4 (de) Halbleiterbauelement mit Abgesenktem Drain- und Sourcebereich in Verbindung mit einem Verfahren zur komplexen Silizidherstellung in Transistoren
DE102009055393B4 (de) Verfahren zur Herstellung und Halbleiterbauelement mit besserem Einschluss von empfindlichen Materialien einer Metallgateelektrodenstruktur mit großem ε
DE112011100975B4 (de) Verfahren zur Herstellung biaxial verspannter Feldeffekttransistor-Bauelemente
DE102016103402A1 (de) Halbleitereinheit mit geringem Band-zu-Band-Tunneln

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R081 Change of applicant/patentee

Owner name: GLOBALFOUNDRIES U.S. INC., SANTA CLARA, US

Free format text: FORMER OWNER: INTERNATIONAL BUSINESS MACHINES CORPORATION, ARMONK, N.Y., US

Owner name: GLOBALFOUNDRIES INC., KY

Free format text: FORMER OWNER: INTERNATIONAL BUSINESS MACHINES CORPORATION, ARMONK, N.Y., US

R082 Change of representative

Representative=s name: GRUENECKER PATENT- UND RECHTSANWAELTE PARTG MB, DE

Representative=s name: RICHARDT PATENTANWAELTE PARTG MBB, DE

R081 Change of applicant/patentee

Owner name: GLOBALFOUNDRIES U.S. INC., SANTA CLARA, US

Free format text: FORMER OWNER: GLOBALFOUNDRIES US 2 LLC (N.D.GES.DES STAATES DELAWARE), HOPEWELL JUNCTION, N.Y., US

Owner name: GLOBALFOUNDRIES INC., KY

Free format text: FORMER OWNER: GLOBALFOUNDRIES US 2 LLC (N.D.GES.DES STAATES DELAWARE), HOPEWELL JUNCTION, N.Y., US

R082 Change of representative

Representative=s name: GRUENECKER PATENT- UND RECHTSANWAELTE PARTG MB, DE

Representative=s name: RICHARDT PATENTANWAELTE PARTG MBB, DE

R016 Response to examination communication
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final
R081 Change of applicant/patentee

Owner name: GLOBALFOUNDRIES U.S. INC., SANTA CLARA, US

Free format text: FORMER OWNER: GLOBALFOUNDRIES INC., GRAND CAYMAN, KY

R082 Change of representative

Representative=s name: GRUENECKER PATENT- UND RECHTSANWAELTE PARTG MB, DE