KR20090101198A - 스트레스 강화형 트랜지스터 및 이를 제조하는 방법 - Google Patents

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Abstract

스트레스 강화형 MOS 트랜지스터(30)와 그 제조방법이 제공된다. 제 1 표면(37)을 갖는 반도체층(38)을 포함하는 반도체-온-절연체 구조(36)가 제공된다. 스트레인-유발 에피택셜층(50) 상기 제 1 표면(37) 위에 블랭킷 증착되며, 이후 제 1 표면(37) 위에 있는 소스 영역(51) 및 드레인 영역(52)을 형성하는데 이용될 수 있다.
압축성, 신장성, 스트레인, 스트레스, 에피택셜

Description

스트레스 강화형 트랜지스터 및 이를 제조하는 방법{STRESS ENHANCED TRANSISTOR AND METHODS FOR ITS FABRICATION}
일반적으로, 본 발명은 트랜지스터 및 이의 제조에 관한 것이며, 좀더 상세하게는 스트레스 강화형 트랜지스터들 및 이러한 트랜지스터들을 제조하는 방법에 관한 것이다.
오늘날 대부분의 집적 회로들은 복수개의 상호 연결된 전계효과 트랜지스터(field effect transister, 이하 'FET')들을 이용하여 구현되는데, 상기 FET는 금속 산화물 반도체 FET(metal oxide semiconductor field effect transistor : MOSFET) 또는 단순하게 MOS 트랜지스터들이라고도 지칭된다. FET는 제어 전극으로서의 게이트 전극과, 전류가 그 사이에 흐를 수 있도록 이격되어 위치한 소스 전극 및 드레인 전극을 포함하여 구성된다. 상기 게이트 전극에 인가된 제어 전압은 소스와 드레인 전극 사이의 채널을 통해 흐르는 전류의 흐름을 제어한다.
집적회로(IC)의 복잡도와 집적회로에 통합되는 디바이스들의 개수는 나날히 증가하고 있다. 집적회로에 통합되는 디바이스들의 개수가 증가함에 따라, 개별 디바이스들의 사이즈는 감소한다. 집적회로 내에서 디바이스 사이즈는 통상적으로 최소 피쳐 사이즈라고 지칭되는바, 즉, 회로 설계 규칙에 의해 허용되는 최소 선폭 또는 최소 간격을 말한다. 45 나노미터 및 심지어 그 이하인 최소 피쳐 사이즈를 갖게끔 반도체 산업이 발전함에 따라, 디바이스 축소로 인한 성능 이득은 점점 제한적이다. 이러한 집적회로들을 구현하는데 이용되는 새로운 세대의 집적회로들 및 트랜지스터들이 설계됨에 따라, 기술자들은 디바이스 성능을 한 단계 향상시키기 위해서, 통상적이지 않은(non conventional) 소자에 더욱 더 의존해야만 한다.
전류 수송 능력에 의해 측정되는 MOS 트랜지스터의 성능은, 트랜지스터 채널 내의 다수 캐리어의 이동도에 비례한다. 적절한 세로방향(longitudinal) 스트레스를 MOS 트랜지스터의 채널에 인가함으로써, 트랜지스터 채널에서 다수 캐리어들의 이동도가 증가될 수 있다. 예를 들어, 압축성 세로방향 스트레스를 P-채널 MOS(PMOS)의 채널에 인가하면, 트랜지스터의 다수 캐리어인 홀들의 이동도가 향상된다. 이와 유사하게, 신장성 세로방향 스트레스를 N-채널 MOS(NMOS)의 채널에 인가하면, 트랜지스터의 다수 캐리어인 전자들의 이동도가 향상된다. 공지된 스트레스 엔지니어링 방법들은, 디바이스 사이즈 및 디바이스 캐패시턴스를 증가시킴이 없이 디바이스 구동 전류를 증가시킴으로써, 회로 성능을 대폭적으로 향상시킨다.
P-채널 MOS(PMOS) 트랜지스터에서는, 트랜지스터 채널에 인접하게 실리콘 게르마늄을 내장(embedding silicon germanium : eSiGe)함으로써, 압축성 세로방향 스트레스가 생성될 수 있는바, 이는 홀들의 이동도를 증가시키기 위한 것이다. 이러한 디바이스를 제조하기 위해서, 트렌치 혹은 리세스(recess)가 실리콘 기판 안으로 식각되어, 실리콘 기판 내에 트렌치들을 형성한다. 이후, 실리콘 게르마늄의 선택적 에피택셜 성장을 이용하여 상기 트렌치들이 충전되어(filling), 내장형 실 리콘 게르마늄(embedded silicon germanium)(또는 "eSiGe") 영역을 형성한다. 결과적으로 상기 eSiGe 영역들은 MOSFET 디바이스의 소스/드레인(S/D) 영역을 형성하는데 이용된다. 실리콘 기판과 선택적 에피택셜 공정에 의해 성장된 SiGe 영역은 결정 격자 미스매치(crystal lattice mismatch)를 가지며, 이는 PMOS 트랜지스터에서 기계적인 진성 스트레스(intrinsic mechanical stress)를 유발한다. 이러한 기계적인 진성 스트레스는, PMOS 트랜지스터의 실리콘 채널에서 홀의 이동도를 증가시키는바, 이는 구동 전류를 개선할 수 있으며, 또한 PMOS 트랜지스터의 성능을 향상시킬 수 있다.
eSiGe를 구현하는데 필요한 선택적 에피택셜 성장 공정에서는 많은 어려움들을 경험하게 된다. 이러한 어려움들은, 에피택셜 격자 결함의 형성(이는 디바이스 고장을 유발함), 비균일한 SiGe 두께(이는 디바이스 파라미터들의 변동을 유발함), SiGe에서 진성 스트레스의 이완(이는 디바이스 성능을 저하시킴), 선택적 에피택셜 공정의 고비용, 그리고 eSiGe 영역을 선택적으로 에피택셜 성장시키는 공정과 CMOS 제조 공정을 통합하는 복잡함 등과 같은 많은 어려움들을 포함한다.
상기 eSiGe 필름의 두께는 MOSFET 디바이스의 채널에 인가될 수 있는 스트레스/스트레인을 결정한다. 마찬가지로, 내장 공정으로부터 실현될 수 있는 성능향상은, 트렌치 내에서 성장되는 내장형 SiGe의 두께에 비례한다. 더 얇은 실리콘층이 이용되는 경우, 기판 내에 형성될 수 있는 트렌치들의 가능 깊이(potential depth)가 줄어들며, 따라서 eSiGe 영역의 가능 두께 역시도 감소한다. 이처럼, 구현될 수 있는 eSiGe의 두께는, 원하는 채널 스트레스 및 이동도 이득을 얻어내기에는 불충 분하다. 예를 들어, 실리콘-온-절연체(SOI) 상의 통상적인 eSiGe 공정에서는, 50nm 에서 100nm 사이의 두께를 갖는 얇은 실리콘층에 트랜지스터들이 형성되며, 그리고 식각되어 SiGe로 충전되는 트렌치들의 두께는 40nm 에서 60nm 사이로 제한된다. eSiGe 층의 두께가 상기 범위 내로 제한되는 경우, eSiGe 소스/드레인 영역들은 적절한 또는 양호한 채널 스트레인/스트레스를 생성할 수 없다. 더 나아가, 10nm 또는 그 이하 두께의 실리콘 기판을 갖는 극도로 얇은 실리콘-온-절연체(ultra-thin silicon-on-insulator : UTSOI) 기판이 적용되는 경우에는, eSiGe 기법을 이용할 수 있을 정도의 트렌치 혹은 리세스를 실리콘 기판에 형성하는 것조차도 매우 어렵다(불가능하지 않다면).
에피택셜 성장 공정에서, 소정 표면 위에서 성장하는 물질층은, 상기 소정 표면의 격자 구조를 반복(repeat)하는 것이 일반적이다. 기판 표면의 임의의 오염 또는 손상은 에피택셜층에서 성장 결함(growth-in defects)이 형성되는 것을 유발한다. 반응성 이온 식각법(reactive ion etching : RIE)의 사용으로 인해, 실리콘 기판 내의 트렌치들의 측벽은, 이러한 오염 및/또는 손상에 특히 취약하다. 결과적으로, eSiGe의 선택적 에피택셜 영역은 측벽에서 종종 결정 결함들을 갖는다. 이들 결함들은 eSiGe에서 스트레스 완화를 유발하며, 디바이스 파라미터의 변동을 유발한다.
따라서, 스트레스 강화형 MOS 트랜지스터를 제조하는 방법을 최적화하는 것이 바람직하다. 또한, 통상적인 트랜지스터 제조에 수반되는 여러 문제점들을 회피할 수 있는, 최적화된 스트레스 강화형 MOS 트랜지스터를 제공하는 것이 바람직하 다. 또한, 본 발명의 다른 바람직한 피쳐들과 특성들은, 첨부된 도면들과 전술한 기술분야와 배경기술과 관련하여 후술되는 발명의 상세한 설명과 청구범위로부터 명확해질 것이다.
반도체 디바이스를 제조하는 방법이 제공되는바, 상기 반도체 디바이스에는 반도체-온-절연체(semiconductor-on-insulator) 구조가 제공되며 그리고, 스트레인-유발(strain-inducing) 에피택셜층이 상기 반도체-온-절연체 구조 위에 블랭킷(blanket) 증착된다. 반도체-온-절연체 구조는 기판, 제 1 표면 및 제 2 표면을 갖는 반도체층, 그리고 상기 반도체층의 제 2 표면과 상기 기판 사이에 배치된 절연층을 포함한다. 상기 스트레인-유발 에피택셜층은 상기 제 1 표면 위에 블랭킷 증착될 수 있다.
반도체 디바이스가 제공되는바, 상기 반도체 디바이스는 반도체-온-절연체 구조, 게이트 절연층, 소스 영역, 드레인 영역 및 상기 게이트 절연층 위에 있는 전도성 게이트를 포함한다. 반도체-온-절연체 구조는, 기판, 반도체층, 상기 반도체층과 상기 기판 사이에 배치된 절연층을 포함한다. 상기 반도체층은 제 1 표면, 제 2 표면 및 제 1 영역을 갖는다. 상기 게이트 절연층은 상기 제 1 영역 위에 놓여있고, 상기 전도성 게이트는 상기 게이트 절연층 위에 놓여있으며, 그리고 소스 영역과 드레인 영역은 상기 제 1 표면 위에 놓여있으며 그리고 스트레인-유발 에피택셜층을 포함한다.
다음의 도면들을 참조하여 본 발명이 설명될 것인바, 도면들에서 유사한 구성요소들은 유사한 도면부호를 갖는다.
도1 내지 도7은 본 발명의 다양한 실시예들에 따른 스트레스형 MOS 트랜지스터 및 이를 제조하는 방법을 도시한 단면도들이다.
다음의 상세한 설명은 사실상 본 발명의 단순한 예시에 불과하며 본 발명이나 또는 본 발명의 적용예 및 사용예들을 제한하고자 의도된 것은 아니다. 본 명세서에서 사용되는 "예시적(exemplary)" 이라는 용어는 "일례(example), 사례(instance), 혹은 실례(illustration)로서 기능하는" 이라는 의미이다. 본 명세서에서 "예시적"으로 서술된 임의의 실시예들은, 다른 실시예들 보다 더 바람직하다거나 혹은 더 유용한 것으로 이해되어야할 필요는 없다. 아래에 설명된 모든 구현예들은 해당 기술분야의 당업자가 본 발명을 이용하는 것을 가능케하기 위하여 제공된 예시적인 구현예들이며, 청구범위에 의해 정의되는 본 발명의 범위를 제한하고자 의도한 것이 아니다. 또한, 전술한 기술 분야, 배경 기술, 발명의 상세한 설명 또는 다음의 실시예들에서 개시되거나 또는 암시된 어떤 이론들에 의해 구속되고자 하는 어떤 의도도 없다.
본 발명의 다양한 실시예들에 따르면, 스트레스 강화형(stress enhanced) MOS 트랜지스터 및 이러한 디바이스를 제조하는 방법이 제공되는바, 이는 채널 스트레스와 이동도 이득(mobility gain)을 최적화한다. 제 1 표면을 갖는 반도체층을 포함하는 반도체-온-절연체 구조가 제공된다. 스트레인-유발 에피택셜층(strain- inducing epitaxial layer)이 상기 제 1 표면 위에 블랭킷 증착되며, 이후 스트레스 강화형 소스 및 드레인 영역을 생성하는데 이용될 수 있다. 상기 소스 및 드레인 영역은 제 1 표면 위에 놓이며 그리고 제 1 표면 위로 융기한다(raised above). 상기 스트레인 유발 에피택셜층은 비-선택적으로(non-selectively) 증착되며, 따라서 선택적 에피택셜 성장에 관련된 몇몇 문제점들을 일소할 수 있다. 예를 들어, 스트레스 강화형 소스 및 드레인 영역은, 선택적 에피택셜 공정에 관련된 결정 결함 및 형태학적 결함(crystal and morphological defects)을 갖지 않기 때문에, 디바이스의 신뢰성과 수율이 향상될 수 있다. 또한, eSiGe 제조를 위해 이용되었던 다른 제조 공정들에 비하여, 제조 공정이 상대적으로 단순해지며 그리고 비용도 덜 소요된다. 결과적인 MOS 트랜지스터가 개선된 전기적 성능을 갖도록, 스트레인-유발 에피택셜층의 두께가 제어될 수 있다. 반도체층 위에 성장되는 스트레인-유발 에피택셜층의 두께는, 상기 반도체층의 두께에 의해 제한되지 않기 때문에, 상기 스트레인-유발 에피택셜층은 증가된 채널 스트레스를 제공할 수 있으며 그리고 스트레인-유발형(strain-induced) 디바이스 성능을 획기적으로 개선시킬 수 있다. 또한, 상기 스트레인-유발 에피택셜층은, 가령, 10nm 또는 그 이하 두께의 반도체층을 갖는 것들과 같은 극도로 얇은 실리콘-온-절연체(ultra-thin silicon-on-insulator : UTSOI) 구조를 이용하는 MOSFET을 제조하는 경우에도 이용될 수 있다.
도1 내지 도7은 본 발명의 일실시예에 따른 스트레스형 MOS 디바이스(30)와 이러한 스트레스형 MOS 디바이스(30)를 제조하는 단계들을 도시한 단면도들이다.
결과적인 스트레스형 MOS 디바이스(30)는 강화된 스트레스 소스/드레인 영역 들을 가지는바, 이는 스트레스형 MOS 디바이스의 채널 영역(72)을 변형(strain)시켜, 전하 캐리어 이동도를 증가시키며 그리고 구동 전류를 증대시킨다. 이러한 예시적인 실시예에서 스트레스형 MOS 디바이스(30)는 하나의 P-채널 MOS(PMOS) 트랜지스터로서 예시된다. 본 발명의 기술적 사상은 디바이스 유형에 따른 적절한 변경을 거치면 NMOS 제조 기술들에도 적용가능함을 유의해야 하는바, 이에 대해서는 후술한다. 설명된 기술들은 CMOS 디바이스의 제조에도 적절히 통합될 수 있다. 서로 다른 많은 집적회로들(ICs)이, 디바이스(30)와 같은 스트레스형 MOS 디바이스들과 함께 형성될 수 있다. 이러한 집적회로들은 가령, 디바이스(30)와 같은 매우 많은 수의 트랜지스터들을 포함할 수 있으며 그리고 비스트레스형 PMOS 트랜지스터들을 포함할 수도 있으며, 스트레스형 및 비스트레스형 N-채널 MOS(NMOS) 트랜지스터 역시도 포함할 수 있다.
MOS 트랜지스터 제조의 다양한 단계들이 잘 공지되어 있으므로, 본 명세서에서는 간략화를 위해서, 통상적인 많은 단계들이 간단히만 언급될 것이다. 또한, 상기 잘 알려진 공정에 대한 세부사항들은 그 전체가 생략될 수도 있다. 비록, "MOS 디바이스" 라는 용어는 금속 게이트 전극과 산화물 게이트 절연체를 갖는 디바이스를 지칭하는 것이 바람직하지만, 본 명세서에서 상기 용어는, 게이트 절연체(산화물 혹은 다른 절연체) 위에 위치한 전도성 게이트 전극(금속 혹은 다른 전도성 물질)을 갖는 임의의 반도체 디바이스를 지칭하도록 사용될 것이다. 여기서, 상기 게이트 절연체는 반도체 기판(실리콘 혹은 다른 반도체 물질) 위에 위치한다.
도1에 예시된 바와 같이, 본 발명의 일실시예에 따른 스트레스형 MOS 트랜지 스터(30)의 제조는, 트랜지스터들이 그 위에 형성되는 반도체 구조(36)를 제공하는 것으로 시작된다. MOS 트랜지스터(30) 제조의 초기 단계들은 통상적이며, 본 명세서에서는 상세히 설명되지 않을 것이다. 반도체 구조(36)는 반도체-온-절연체 구조(36)인 것이 바람직하며, 이는 매립형(buried) 산화절연층(40) 상에 배치된 적어도 하나의 반도체 물질 박막층(38)을 포함한다. 또한, 상기 산화절연층(40)은 캐리어 웨이어(42)에 의해 지지된다.
반도체층(38)은 제 1 표면(37), 제 2 표면(39)을 가지며, 상기 제 1 표면(37)과 제 2 표면(39) 사이에서 정의되는 제 1 두께(41)를 갖는다. 이하에서는 편의를 위해서(하지만, 이에 한정되는 것은 아님), 상기 반도체층(38)은 실리콘 기판 혹은 반도체 기판으로 지칭될 것이다. 하지만, 반도체 기술분야의 당업자라면, 상기 반도체 기판(38)이 게르마늄층, 갈륨비소층(gallium arsenide layer), 또는 또 다른 반도체 물질들이 될 수도 있음을 능히 이해할 것이다. 매립형 산화절연층(40)은, 반도체층(38)의 제 2 표면(39)과 캐리어 웨이퍼(42) 사이에 위치한다. 예를 들어, 상기 매립형 산화절연층(40)은 약 50~200nm의 두께를 갖는 실리콘 이산화물층이 될 수도 있다. 본 발명의 일실시예에 따르면, 상기 제 1 두께는 10nm ~ 30nm 이다
SOI-기반의 기술들은, 절연층 상의 실리콘 박막층을 포함하며, 절연층은 캐리어 기판 위에 놓여있다. 일실시예에 따르면, 상기 반도체 구조(36)는 실리콘-온-절연체(SOI) 구조를 포함할 수도 있으며, 여기서 반도체층(38)은 매립형 산화절연층(40) 상의 얇은 실리콘 단결정층(38)을 포함할 수도 있다. 얇은 실리콘 단결정 층(38)은 (100) 표면 결정 방향을 갖는 실리콘 기판이 될 수 있다. 여기서, "실리콘 기판" 이라는 용어는, 반도체 산업에서 일반적으로 이용되는 비교적 순수한 실리콘 물질을 포함할 뿐만 아니라, 보론, 인(phosphorus), 및 비소와 같은 불순물 도판트들 뿐만 아니라 게르마늄, 탄소 등과 같은 다른 성분들이 소량 혼합된 실리콘도 망라한다. 실리콘은 N형 또는 P형으로 불순물 도핑될 수 있는바, PMOS 트랜지스터(30)가 제조되는 상기 일례에서는 N형으로 도핑된다. 얇은 실리콘층(38)은 적어도 1 ~ 35 옴/스퀘어(ohms per square)의 저항을 갖는 것이 바람직하다.
도1에 도시된 바와같이, 스트레인-유발(strain-inducing), 에피택셜층(50)이 반도체층(38)의 제 1 표면(37) 상에 "블랭킷(blanket)" 방식으로 에피택셜 성장된다. 일반적으로 상기 스트레인-유발 에피택셜층(50)은, 반도체층(38)의 제 1 표면(37) 상에 에피택셜하게 성장될 수 있는 임의의 부정형 물질(pseudomorphic material)을 포함한다. 상기 부정형 물질은 반도체층(38)과는 다른 격자 상수를 갖는다. 성장 동안에, 상기 부정형 물질은 자신이 성장되고 있는 반도체층(38)의 격자 구조를 반복한다. 나란히 놓인(juxtaposed) 2개 물질들의 격자 상수의 차이는, 반도체층(38)의 호스트 물질(host material)에 스트레스를 생성한다.
일반적으로 블랭킷 성장(blanket growth)이라는 용어는, 전체 웨이퍼 위에서 균일하게 비-선택적으로 성장하는 것을 의미한다. 본 발명에 따르면, 블랭킷 성장이라는 용어는, 웨이퍼의 전체 P채널 영역 혹은 웨이퍼의 전체 N채널 영역 위에서의 비내장형(non-embedded) 에피택셜 성장을 지칭하는데 이용될 것이다. 본 발명의 블랭킷 성장은, 식각된 트렌치들과 같은 작은 영역에서 내장형 성장(embedded growth)이 일어나는 내장 공정에서 채용되는 선택적 에피택셜 성장과는 상이한 것이다. P-채널 혹은 PMOS 디바이스가 제조되는 경우, 웨이퍼의 몇몇 영역들(예컨대, N-채널 혹은 NMOS 디바이스에 대응하는 영역)은 마스킹되며, 따라서 스트레인-유발 에피택셜층(50)은 이들 N-채널 영역들 상에서는 성장되지 않으며, 오직 P-채널 영역에만 성장된다. 이와 같이, 스트레인 유발 에피택셜층(50)은 디바이스의 N-채널 영역들 상에는 "블랭킷" 증착되지 않는다. 스트레인-유발 에피택셜층(50)은 상기 제 1 표면(37) 상에 얹혀지게(superjacent) 증착된다. 따라서, 스트레인-유발 에피택셜층(50)은 제 1 표면(37)의 결정 구조를 반복한다. 본 명세서에 사용된 바와같이, "상에 얹혀지게(superjacent)" 이라는 용어는, "무언가 상에 직접 얹혀지거나 혹은 바로 위에 놓인다(resting or lying immediately above or on something else)" 라는 뜻이며, 반면에 "오버라잉(overlying)" 은 "무언가 상에 혹은 위에 위치한다(being placed on or over something else)" 라는 뜻이거나 혹은 "무언가 위에 혹은 상에 놓여있다(lying over or upon something else)" 라는 뜻이다.
스트레인-유발 에피택셜층(50)은 비-선택적인 방식으로 반도체 호스트 상에 에피택셜하게 성장된다. 일실시예에서는, 예컨대, 에피택셜 반응기(epitaxial reactor) 내에서의 화학기상증착(CVD) 공정을 이용하여 블랭킷 성장이 수행될 수 있는데, 상기 에피택셜 반응기는 웨이퍼를 가열하고, 그리고 이후에는 스트레인-유발 물질(50)을 포함하는(선택적으로는, 전도도를 결정하는 도판트를 포함할 수도 있음) 가스 혼합물을 흐르게함으로써, 반도체층(38)의 제 1 표면(37) 위에 에피택셜층을 성장시킨다. 비-선택적 에피택셜 성장은 제 1 표면(37) 상에서 핵형성되 며(nucleate), 그리고 에피택셜 성장 동안의 반응물 유량(reactant flow), 성장 온도, 성장 압력 등과 같은 성장 조건들을 조절함으로써 성장 속도를 제어할 수 있다. 가스 상태의 분자들(gaseous molecules)이 제 1 표면(37) 상에 증착되며, 반도체층(38)의 제 1 표면(37)의 결정 구조가 연장된다. 스트레인-유발 에피택셜층(50)의 에피택셜 성장이 "내장형(embedded)"이 아니기 때문에, 상기 에피택셜 성장은 오직 핵형성 평면에서만 일어나며 그리고 N형 디바이스와 P형 디바이스 사이의 경계에서 오직 종료된다. 트렌치 바닥 및 트렌치 측벽을 따라 있는 다수의 평면들에서 eSiGe가 핵형성하는 내장형 SiGe 물질과는 달리, 상기 스트레인-유발 에피택셜층(50)은 하나의 평면을 따라 핵형성하며 따라서, 상기 스트레인-유발 에피택셜층(50)은 내장형 eSiGe 물질의 측벽 부분들을 따라 야기되는 결정 결함(crystal defects) 혹은 형태학적 결함(morphological defects)으로부터 비교적 자유롭다.
상기 스트레인-유발 에피택셜층(50)은 결국에는, 반도체층(38)의 제 1 표면(37) 상에 얹혀지게 되는 스트레스 강화된 소스 및 드레인 영역을 생성하는데 이용될 것이다. 상기 스트레인-유발 에피택셜층(50)은, 상기 반도체층(38)의 제 1 두께(41)와 같거나 또는 이보다 더 두꺼운 제 2 두께(43)를 갖는다. 예를 들어, 본 발명의 일실시예에 따르면, 스트레인-유발 에피택셜층(50)은 30nm ~ 100nm 인 제 2 두께(43)를 갖는다. 스트레인-유발 에피택셜층(50)으로부터 최종적으로 제조되는 스트레스 강화된 소스 및 드레인 영역의 두께는, 반도체 구조(36)의 반도체층(38)의 제 1 두께(41)에 의해 제한을 받지 않는다. 이와 같이, 상기 스트레인-유발 에피택셜층(50)은, 채널(72) 내에 강한 스트레인을 제공할 수 있을 정도로 충분히 두 껍게 제조될 수 있으며, 따라서 스트레인-유발형 디바이스의 성능을 상당히 개선할 수 있다.
단결정 실리콘은 실리콘 결정의 치수인 격자 상수에 의해 특징지워진다. 결정 격자내의 실리콘을 다른 원자로 치환함으로써, 결정의 사이즈 및 격자 상수가 변경될 수 있다. 예를 들어, 게르마늄 원자와 같은 더 큰 치환 원자가 실리콘 격자에 추가된다면, 격자 상수는 증가하게 되며, 격자 상수의 증가는 치환 원자(substitutional atom)의 농도에 비례한다.
일실시예에 따르면, 스트레인-유발 에피택셜층(50)은 단결정 실리콘 게르마늄(SiGe) 또는 이들의 도핑된 변종들과 같은 실리콘 혼합 물질(silicon alloy material)이 될 수 있다. 예컨대, 단결정 실리콘 게르마늄(SiGe)은 약 10~35 원자 퍼센트 바람직하게는 20~35 원자 퍼센트의 게르마늄을 가질 수 있다. 게르마늄은 실리콘보다 큰 원자이기 때문에, 실리콘에 게르마늄을 추가하는 것은, 반도체층(38)의 격자 상수보다 더 큰 격자 상수를 갖는 결정 물질을 생성한다. SiGe는 반도체 물질(38)보다 큰 격자 상수를 가지기 때문에, SiGe는 호스트 반도체 물질(38)에 특히, 트랜지스터 채널(72)에 압축성 세로방향 스트레스를 만들어낼 것이다. 상기 압축성 세로방향 스트레스는 채널(72) 내의 홀들의 이동도를 증가시키며 따라서 P채널 MOSFET 디바이스의 성능을 개선시킬 수 있다.
본 발명의 다른 실시예에 따르면, 상기 스트레인-유발 에피택셜층(50)은 계층화된 층(graded layer)으로 구성될 수도 있는바, 여기서는 제 1 표면(37)이 순수한 단결정 실리콘(50)으로 성장하기 시작하고, 이후 스트레인-유발 에피택셜층(50) 이 성장함에 따라 게르마늄 종의 농도가 증가한다. 이러한 것은, 비-균일한 게르마늄 농도를 갖는 스트레인-유발 에피택셜층(50)을 생성하는바, 따라서 스트레인-유발 에피택셜층(50) 내에서 게르마늄 농도의 경사가 존재한다. 이는 에피택셜층(50)내에서 결함을 감소시키는데 도움을 줄 수 있다.
본 발명의 다른 실시예에 따르면, 스트레인-유발 에피택셜층(50)은 순수한 게르마늄 또는 다수의 게르마늄-기반의 혼합물들(alloys) 중 하나가 될 수 있다.
본 발명의 다른 실시예에 따르면, 상기 스트레인-유발 에피택셜층(50)은, 전도도를 결정하는 도판트들로 인 시츄(in situ) 도핑된 SiGe를 포함하여 구성될 수도 있다. 불순물 도핑 원소들이 에피택셜 성장 반응물(epitaxial growth reactant)에 추가되어, 소스와 드레인 영역들을 적절히 도핑할 수도 있다. 예컨대, 본 발명의 일실시예에서는, SiGe의 에피택셜 성장 동안에 보론(boron)이 에피택셜 성장 반응물에 추가될 수도 있다. 불순물 도핑된 SiGe는 결국 MOS 트랜지스터(30)의 소스(51) 및 드레인(52) 영역을 형성한다.
또한, 도1에 도시된 바와같이, 보호성 캡핑층(55)이 스트레인-유발 에피택셜층(50) 위에 형성된다. 예를 들어, 상기 보호성 캡핑층(55)은 실리콘이산화물(SiO2)층 또는 실리콘질화물(SiN)층을 포함할 수도 있다. 상기 캡핑층이 SiN인 경우, 캡핑층(55)은 LPCVD 법에 의해 증착될 수 있다. 스트레인-유발 에피택셜층(50)의 두께와 보호성 캡핑층(55)의 두께를 합한 것은, 100nm ~ 150nm인 것이 바람직하다.
도2에 도시된 바와같이, 포토레지스트 마스크(48)가 상기 보호성 캡핑층(55) 의 일부분 위에 형성될 수 있다. 포토레지스트 마스크(48)는 제 1 영역(49) 위의 개구부 또는 윈도우(53)를 포함한다. 상기 제 1 영역의 일부는 MOS 트랜지스터(30)의 채널(72)을 정의할 것이다.
보호성 캡핑층(55)의 커버된 부분들 및 스트레스-유발 에피택셜층(52)을 보호하는 포토레지스트 마스크(48)를 이용하여, 보호성 캡핑층(55)의 노출된 부분들과 스트레인-유발 에피택셜층(50)은 도3에 도시된 바와같이 측벽(62)을 정의하도록 패터닝될 수 있다. 이후, 보호성 캡핑층(55)의 제 1 부분과 상기 스트레인-유발 에피택셜층(50)의 제 1 부분이 제거될 수 있는바(예컨대, 식각으로), 이는 보호성 캡핑층(55) 및 상기 스트레인-유발 에피택셜층(50) 내에 측벽들(62)을 정의하기 위함이다. 예를 들어, 보호성 캡핑층(55)은 플라즈마 식각 CHF3, CF4, SF6 화학제내에서의 플라즈마 식각에 의해서 원하는 패턴으로 식각될 수 있으며, 그리고 상기 스트레인-유발 에피택셜층(50)은 Cl 또는 HBr/O2 화학제에서의 플라즈마 식각에 의해서, 원하는 패턴으로 식각될 수 있다. 화살표로 도시된 바와 같이, 스트레인-유발 에피택셜층(50)의 남아있는 부분들(51, 52)은 반도체층(38)에 대해 압축성 스트레스 또는 스트레인을 가한다.
측벽들(62) 사이의 개구부(59)는 반도체층(38)의 제 1 표면(37)의 노출 부분을 정의한다. 스트레스형 MOS 트랜지스터(30)의 MOSFET 채널 영역(72)은 제 1 표면(37)의 노출된 부분 내에 정의될 것이다. 본 발명의 일실시예에 따르면, 반도체층(38)의 일부(49)를 식각해버리기 위해서 과도-식각이 적용될 수도 있는바, 이는 채널 영역(72)의 두께를 조절하기 위함이다. 다른 실시예에서는, 스트레인-유발 에 피택셜층 전체가 소모되기 전에 식각을 멈추기 위해서 언더 에칭이 적용될 수 있는바, 따라서 채널(72) 물질로서 이용되도록 스트레인-유발 에피택셜층의 얇은 층이 제 1 표면(37) 위의 영역 내에 남아있으며, 이는 전하 캐리어 이동도를 증가시킬 수 있다. 예를 들어, SiGe 내의 홀들 및 전자들 둘다의 이동도는 실리콘에서의 이동도에 비하여 크기때문에, 상기 SiGe 채널은 더 큰 전하 캐리어 이동도를 제공할 수 있으며, 디바이스 성능을 향상시킬 수 있다.
일단, 스트레인-유발 에피택셜층(50)과 보호성 캡핑층(55)이 패터닝되면, 예컨대 플라즈마 애슁(plasma ashing)에 의해서 상기 마스크(48)가 제거될 수 있다. 도3에 도시된 바와 같이, 식각 이후에 상기 보호성 캡핑층(55) 및 스트레인-유발 에피택셜층(50)은 잔존 부분(51, 53) 및 잔존 부부(52, 54)으로 지칭될 수 있다. 스트레인-유발 에피택셜층(50)의 잔존 부분들(51, 52)은, 반도체층(38)의 제 1 표면(37)의 노출된 부분을 따라 압축성 스트레인을 인가한다. 반도체층(38)의 제 1 표면(37)의 물질과 스트레인-유발 에피택셜층(50) 물질 사이에서의 격자 상수 미스매치(mismatch)때문에, 상기 압축성 스트레인이 야기된다.
본 발명의 일실시예에 따르면, 스페이서 물질의 절연층(56)을 도4에 도시된 바와 같이 증착함으로써 상기 방법이 계속된다. 상기 절연층(56)은 개구부(59)를 충전하기에 충분한 두께 혹은 원하는 스페이서 폭을 갖기에 충분한 두께로 증착될 수 있다. 여기서, 스페이서 폭은 디바이스 구조에 따라 달라질 수도 있다. 절연층(56)은 산화물, 질화물 혹은 이들의 조합이 될 수 있으며, 실리콘 질화물(SiN)층 위에 놓인 얇은 실리콘 이산화물(SiO2)이 될 수도 있다. 본 발명의 일실시예에 따 르면, 스페이서 형성 물질층(56)은 적절한 전도도 결정 도판트들(예컨대, 보론)로 도핑될 수 있다. 도7을 참조하여 후술되는 바와 같이, 상기 전도도 결정 도판트는 나중에 반도체층(38)의 제 1 표면(37) 안쪽으로 확산되어 소스/드레인 확장 영역을 형성할 수 있다.
본 발명의 일실시예에 따르면, 도5에 도시된 바와 같이 절연 스페이서(57)를 형성하기 위해서 상기 절연층(56)을 이방성 식각함으로써, 상기 방법이 계속된다. 스페이서 형성 물질층(56)은, 예컨대 CF4 또는 CHF3 화학제를 이용하는 플라즈마 혹은 반응성 이온 식각법(RIE)에 의해서 이방성으로 식각될 수 있다. 절연 스페이서(57)는, 보호성 캡핑층(55)의 잔여 부분, 스트레인-유발 에피택셜층(50), 반도체층(38)의 노출된 표면 부분, 및 대향하고 있는 측벽들(62) 위에 놓여있는다. 비록, 도5에는 도시되어 있지 않지만, 제 1 표면(37)의 초기 노출 부분의 남아있는 노출 부분은 반도체-온-절연체 구조(36)의 제 1 영역 위에 정의되며, 바람직하게는 20nm 내지 50nm의 폭 또는 세로방향 치수를 갖는다.
남아있는 노출 부분들은 세정되며, 반도체층(38)의 제 1 표면(37)의 남아있는 노출부분 위에는 게이트 절연층(58)이 형성된다. 제 1 표면(37)의 남아있는 노출부분은 스트레스형 MOS 디바이스(30)의 채널(72)을 형성하며, 상기 절연층(58)은 도5에 도시된 바와같이 게이트 절연층으로서 기능할 것이다. 상기 게이트 절연층은 1nm ~ 10nm의 두께를 갖는 것이 일반적이며, 바람직하게는 약 1 ~ 2nm의 두께를 갖는다. 절연 스페이서(57)는, 스트레스형 MOS 디바이스(30)의 소스 및 드레인 영 역(51, 52)으로부터 절연층(58)을 이격시킨다.
예를 들어, 본 발명의 일실시예에서 상기 절연층(58)은, 높은 유전 상수(k)를 갖는 유전물질층을 증착하는 원자층 증착법(atomic layer deposition)을 이용하여 형성될 수 있다. high-k 유전물질을 증착하는데 이용되는 상기 원자층 증착 기법들은, 예를 들면 화학기상증착(CVD), 저압 화학기상증착(LPCVD), 반상압 화학기상증착(semi-atmospheric CVD : SACVD) 또는 플라즈마 강화 화학기상증착(PECVD)을 포함할 수 있다. high-k 유전 물질들은 유전상수가 3.9 보다 큰 유전물질들이며, 예를 들면 하프늄 또는 지르코늄 실리케이트를 포함하여 구성될 수 있으며, 하프늄 또는 지르코늄 산화물을 포함할 수도 있다.
대안적으로는, 본 발명의 다른 실시예에 따르면, 상기 절연층(58)은 실리콘 이산화물층을 성장시킴으로써 형성될 수 있다. 예컨대, 상기 절연층(58)은, 산화 환경(oxidizing ambient)에서 실리콘 기판을 가열함으로써 형성되는, 열 성장된 실리콘 이산화물이 될 수 있는바, 열 성장된 실리콘 이산화물층은 반도체층(38)의 제 1 표면(37)의 노출된 부분 상에서만 성장한다.
도6에 도시된 바와같이, 보호성 캡핑층(55)의 잔존부분들(53, 54), 절연 스페이서(57) 및 게이트 절연층(58) 위에 게이트 전극 형성물질층(60)(또는, 전도성 게이트 물질)이 형성될 수 있다.
예를 들어, 전도성 게이트 물질(60)은, 예컨대, LPCVD법에 의해 실란(silane : SiH4)을 수소 환원(hydrogen reduction)함으로써 게이트 절연층(58) 상에 증착되는 다결정 실리콘이 될 수 있다. 다결정 실리콘층은 도핑되지 않은 다결정 실리콘으로 증착되는 것이 바람직하며, 그리고 이온 주입공정에 의해 후속적으로 불순물 도핑될 수 있다. 다결정 실리콘층은 약 50 ~ 200nm의 두께로 증착될 수 있으며, 바람직하게는 약 100nm의 두께를 갖는다. 대안적으로는, 게이트 절연층(58) 및 전도성 게이트 물질(60)이 "high-k 금속 게이트 구조"를 포함하는 경우, 상기 전도성 게이트 물질(60)은 이리듐(Ir), 레늄(Re), 티타늄(Ti), 질화티타늄(TiN) 및 이들의 합금과 같은 금속 게이트 전극 형성물질, 그리고 콘택 물질로서 상기 금속 위의 폴리실리콘 인터페이스를 포함할 수 있다. 금속층은 그 자체로서 증착될 수 있으며 또는 트랜지스터의 필요한 임계전압을 설정하기 위해서 적절한 불순물 도핑을 갖게 증착될 수도 있다.
스트레인-유발 에피택셜층(50)의 남아있는 부분들(51, 52) 위에 놓인, 전도성 게이트 전극층(60) 부분들은, 도7에 도시된 바와 같이 소스/드레인 영역(51, 52)을 노출시키기 위해서 제거될 수 있다. 본 발명의 일실시예에 따르면, 게이트 전극(60)과 소스/드레인 영역(51, 52) 사이에서 적당한 간격을 확보하기 위해서, 절연 스페이서(57)의 최상부 뿐만 아니라 스트레인-유발 에피택셜층(50)의 남아있는 부분들(51, 52)의 최상부 역시도 제거될 수 있다. 절연 스페이서(57)는 100nm ~ 150nm의 초기 높이를 갖지만, 절연 스페이서(57)의 최종 높이는 30nm ~ 60nm로 감소될 수 있다. 예컨대, 본 발명의 일실시예에 따르면, 스트레인-유발 에피택셜층(50)의 남아있는 부분들(51, 52) 위에 놓인 전도성층 부분을 제거하고 그리고 보호성 캡핑층(55)의 남아있는 부분들(53, 54)을 제거하기 위해서, 화학기계연 마(CMP) 공정이 이용될 수 있다. CMP 공정 이후에는, 도7에 도시된 바와 같이, 스트레인-유발 에피택셜층(50)의 남아있는 부분들(51, 52)은, 스트레스형 MOS 트랜지스터(30)의 소스(51) 및 드레인(52)과, 그리고 게이트 전극(60)을 포함한다. 게이트 전극(60)은, 게이트 전극 아래에 놓인 얇은 실리콘층(38)의 표면에서의 해당 부분으로서 채널 영역(72)을 정의한다. 채널(72)은 [110] 결정 방향을 따라 배향되는 것이 바람직하며, 따라서 트랜지스터 내에서의 전류 흐름은 [110] 결정 방향이 될 것이다. 몇몇 구조에서는 NMOS에 대해서 [100] 결정 방향이 바람직할 수도 있다.
또한, 도7의 예시적인 실시예에 도시된 바와같이, 전도도 결정 도판트를 스트레인-유발 에피택셜층(50)의 남아있는 부분들로부터 외부확산(out diffuse)시킴으로써, 소스/드레인 영역들(51, 52)이 점선으로 도시된 반도체층(38)의 제 1 표면 아래로 연장될 수도 있다. 이러한 확산은, 열 어닐링, 바람직하게는 급속 열 어닐링(rapid thermal anneal : RTA)에 의해 야기될 수 있다. 이러한 확산 전부가 도7에서만 전적으로 발생할 필요는 없다는 점을 유의해야 하며, 대신에 스트레스형 MOS 트랜지스터(30)가 제조되는 중에 발생하는 다양한 가열 단계들에서 발생할 수도 있다. 도7에 도시된 본 발명의 또 다른 실시예에 따르면, 소스/드레인 확장영역(70, 71)을 절연 스페이서(57) 하부에 형성하기 위해서, 전도도 결정 도판트가 절연 스페이서(57)로부터 확산될 수도 있다. 일단 확산이 완료되면, 소스/드레인 확장영역(70, 71)은 5nm에서 채널(72)의 두께만큼의 두께를 가질 수 있다.
비록, 도시되어 있지는 않지만, 도7에 도시된 스트레스 강화형 MOS 트랜지스터(30)는 통상적인 방법으로 완성될 수 있다. 예를 들어, 통상적인 제조단계들은, 소스 및 드레인 영역 상에 금속 실리사이드 콘택을 형성하는 단계, 층간(interlayer) 유전층을 형성하는 단계, 상기 층간 유전층을 평탄화하는 단계, 및 상기 유전층을 지나 상기 금속 실리사이드 콘택에 도달하는 비아들 또는 개구부들을 식각하는 단계를 포함할 수 있다. 예컨대, 스트레인-유발 에피택셜층(50)의 남아있는 노출부분들 위에 실리사이드 형성 금속층이 증착(또는, 형성)되며, 스트레인-유발 에피택셜층(50)의 노출부분과 금속이 서로 반응하도록 가열되며, 그리고 스트레인-유발 에피택셜층(50)의 남아있는 부분들(51, 52)은 금속 실리사이드를 형성한다. 다음으로, 콘택 개구부에 형성되는 콘택 플러그에 의해서 그리고 배선 금속 증착 및 패터닝에 의해서, 금속 실리사이드층으로의(따라서, 소스 영역 51 및 드레인 영역 52으로의) 전기적 콘택과 게이트 전극으로의 전기적 콘택이 만들어진다.
전술한 바와 같은 실시예들은 스트레스 강화형 PMOS 트랜지스터를 제조하기 위한 것들이다. 스트레스 강화형 NMOS 트랜지스터를 제조하기 위해서 유사한 NMOS 제조 기법들이 이용될 수 있으며, 그리고 어느 한 구조의 제조기법들 또는 2개 구조 모두의 제조 기법들은, 스트레스형 및 비스트레스형 PMOS와 NMOS 트랜지스터를 포함하는 CMOS 집적회로를 제조하기 위한 방법에 통합될 수 있다.
반도체층(38)이 P형으로 도핑되고 그리고 소스 및 드레인 영역들이 N형 전도도 결정 이온들로 불순물 도핑된다는 점을 제외하면, 스트레스 강화형 NMOS 트랜지스터를 제조하는 방법은 전술한 방법과 유사하다. 또한, 스트레인 유발 물질(50)은 더 작은 치환 원자를 가져야만 하는바, 이는 성장된 스트레인-유발 물질(50)이 호 스트 물질의 격자 상수보다 더 작은 격자 상수를 갖게하기 위함이다. 더 작은 치환 원자를 스트레인-유발 물질(50)에 추가하는 것은, 반도체층(38)의 제 1 표면(37)에서의 물질과 스트레인-유발 에피택셜층(50)의 물질 사이에서 격자 상수 미스매치를 야기한다. 이러한 것은 호스트 격자 상에 신장성 세로방향 스트레스(혹은 스트레인)을 생성한다.
예를 들면, N-채널 MOSFET 디바이스에 대한 예시적인 일실시예에서 스트레인-유발 에피택셜층(50)은, 실리콘 카본(Si:C)과 같은 단결정 물질이 될 수 있다. 상기 실리콘 카본(Si:C)은 카본을 약 15%까지 포함할 수 있으며, 바람직하게는 약 2~7%까지의 카본을 포함한다. 실리콘 카본은 반도체층(38)의 격자 상수보다 더 작은 격자 상수를 갖는다. 카본은 실리콘보다 더 작은 원자이기 때문에, 실리콘에 카본을 추가하게 되면, 반도체층(38)의 격자 상수보다 더 작은 격자 상수를 갖는 결정질 물질이 생성된다. 소스 및 드레인 영역(51, 52)으로 이용되는 스트레인-유발 에피택셜층(50)의 남아있는 부분들(51, 52)은, 반도체층(38)의 제 1 표면(37)의 노출된 부분을 따라 신장성 스트레인(즉, 신장성 세로방향 스트레스)을 가한다. 트랜지스터 채널(72)에 인가되는 신장성 세로방향 스트레스는, NMOS 트랜지스터의 트랜지스터 채널(72)에서 다수 캐리어인 전자들의 이동도를 증가시키며, 따라서 N-채널 MOSFET 디바이스의 성능을 개선시킬 수 있다.
본 발명의 다른 실시예에서, 상기 실리콘 카본은 비소(arsenic) 또는 인(phosphorus)과 같은 전도도 결정 도판트로 인시츄 도핑될 수 있다. 소스 및 드레인 영역을 적절히 도핑하기 위하여, 불순물 도핑 원소들이 에피택셜 성장 반응 물(epitaxial growth reactant)에 부가될 수 있다. 예를 들면, 실리콘 카본의 에피택셜 성장 동안에, 비소 또는 인이 에피택셜 성장 반응물에 부가될 수 있다. 불순물 도핑된 실리콘 카본은 MOS 트랜지스터(30)의 소스 및 드레인 영역(51, 52)을 형성한다.
전술한 본 발명의 상세한 설명에는 적어도 하나의 예시적인 실시예가 제시되었지만, 수 많은 변형예들이 가능함을 유의해야 한다. 상기 예시적인 실시예 및 예시적인 실시예들은 단지 예시일뿐이며 본 발명의 범위, 응용, 또는 구성을 한정하고자 의도된 것이 아님을 유의해야 한다. 또한, 전술한 상세한 설명은 당업자가 본 발명에 따른 실시예를 실시하기 위한 편리한 로드맵을 제공하기 위한 것이다. 첨부된 특허 청구범위에 제시된 범위 및 이의 법적 균등 범위를 벗어남이 없이도, 전술한 실시예에서의 기능 및 구성요소들의 배열에 있어서 다양한 변경을 가할 수 있음이 이해되어야 한다.

Claims (20)

  1. 반도체 디바이스(30)의 제조방법으로서,
    기판(42), 제 1 표면(37)과 제 2 표면(39)을 갖는 반도체층(38), 및 상기 기판(42)과 상기 반도체층(38)의 상기 제 2 표면(39) 사이에 배치된 절연층을 포함하여 구성되는 반도체-온-절연체 구조(36)를 제공하는 단계; 및
    상기 제 1 표면(37) 위에(over) 스트레인-유발 에피택셜층(50)을 블랭킷(blanket) 성장시키는 단계
    를 포함하는 반도체 디바이스의 제조방법.
  2. 제1항에 있어서,
    상기 블랭킷 성장시키는 단계는,
    상기 제 1 표면(37) 상에 얹혀지게(superjacent) 상기 스트레인-유발 에피택셜층(50)을 블랭킷 성장시키는 것을 특징으로 하는 반도체 디바이스의 제조방법.
  3. 제1항에 있어서,
    상기 블랭킷 성장시키는 단계는,
    상기 제 1 표면(37) 위에 실리콘 게르마늄층을 블랭킷 성장시키는 것을 특징으로 하는 반도체 디바이스의 제조방법.
  4. 제3항에 있어서,
    상기 제 1 표면(37) 위에 실리콘 게르마늄층을 블랭킷 성장시키는 것은,
    전도도 결정 도판트로 도핑된 실리콘 게르마늄층을 상기 제 1 표면(37) 위에 블랭킷 성장시키는 것을 특징으로 하는 반도체 디바이스의 제조방법.
  5. 제1항에 있어서,
    상기 블랭킷 성장시키는 단계는,
    상기 제 1 표면(37) 위에 실리콘 카본층을 블랭킷 성장시키는 것을 특징으로 하는 반도체 디바이스의 제조방법.
  6. 제5항에 있어서,
    상기 제 1 표면(37) 위에 실리콘 카본층을 블랭킷 성장시키는 것은,
    전도도 결정 도판트로 도핑된 실리콘 카본층을 상기 제 1 표면(37) 위에 블랭킷 성장시키는 것을 특징으로 하는 반도체 디바이스의 제조방법.
  7. 제1항에 있어서,
    상기 스트레인-유발 에피택셜층(50) 위에 캡핑층(55)을 증착하는 단계; 및
    상기 캡핑층(55)과 상기 스트레인-유발 에피택셜층(50) 내에 측벽들(62)을 정의하도록 상기 캡핑층(55)과 상기 스트레인-유발 에피택셜층(50)을 패터닝하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 디바이스의 제조방법.
  8. 제7항에 있어서,
    상기 캡핑층(55)과 스트레인-유발 에피택셜층(50)을 패터닝하는 단계는,
    상기 캡핑층(55)과 상기 스트레인-유발 에피택셜층(50) 내에 측벽들(62)을 정의하도록 상기 캡핑층(55)의 제 1 부분과 상기 실리콘 게르마늄층의 제 1 부분을 제거하는 단계를 포함하며,
    제 1 절연층(56)을 증착하는 단계; 및
    상기 측벽들(62) 위에 놓인 절연 스페이서(57)를 형성하고 그리고 상기 제 1 표면(37)의 노출된 부분을 포함하는 간격을 상기 절연 스페이서들(57) 사이에서 정의하도록 상기 제 1 절연층(56)을 식각하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 디바이스의 제조방법.
  9. 제8항에 있어서,
    상기 제 1 표면(37)의 노출된 부분 위에 제 2 절연층(58)을 형성하는 단계;
    상기 캡핑층(55)의 나머지 부분들(53, 54), 상기 절연 스페이서들(57) 및 상기 제 2 절연층(58) 위에 전도성 게이트 전극층(60)을 증착하여, 상기 절연 스페이서들(57) 사이의 간격을 상기 전도성 게이트 전극층(60)으로 충전하는 단계; 및
    스트레인-유발 에피택셜층(50)의 남아있는 부분들(51, 52) 위에 놓인, 상기 캡핑층(55)의 남아있는 부분들(53, 54)과 상기 전도성 게이트 전극층(60) 부분들을 제거하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 디바이스의 제조방법.
  10. 제8항에 있어서,
    상기 절연 스페이서들(57) 아래에 소스/드레인 확장 영역들(70, 71)을 형성하는 단계를 더 포함하며,
    상기 소스/드레인 확장 영역들(70, 71)은 상기 스트레인-유발 에피택셜층(50)의 남아있는 부분들(51, 52)과 접촉하는 것을 특징으로 하는 반도체 디바이스의 제조방법.
  11. 제10항에 있어서,
    상기 스트레인-유발 에피택셜층(50)은 도판트로 인시츄(in situ) 도핑되며,
    상기 절연 스페이서들(57)은 도판트로 인시츄(in situ) 도핑되며, 그리고
    소스/드레인 확장 영역들(70, 71)을 형성하는 상기 단계는,
    상기 절연 스페이서들(57) 아래에 소스/드레인 확장 영역들(70, 71)을 형성하도록 상기 절연 스페이서들(57)로부터 도판트를 확산시키는 것을 특징으로 하는 반도체 디바이스의 제조방법.
  12. 제1항에 있어서,
    상기 반도체층은 제 1 두께(41)를 가지며,
    상기 블랭킷 성장시키는 단계는,
    상기 제 1 두께(41)와 같거나 혹은 더 두꺼운 제 2 두께로 상기 스트레인-유발 에피택셜층(50)을 상기 제 1 표면(37) 위에 블랭킷 성장시키는 것을 특징으로 하는 반도체 디바이스의 제조방법.
  13. 반도체 디바이스(30)의 제조방법으로서,
    기판(42), 제 1 표면(37)과 제 2 표면(39) 및 제 1 두께(41)를 갖는 반도체층(38), 및 상기 기판(42)과 상기 반도체층(38)의 상기 제 2 표면(39) 사이에 배치된 절연층을 포함하여 구성되는 반도체-온-절연체 구조(36)를 제공하는 단계; 및
    상기 제 1 두께(41)와 같거나 혹은 더 두꺼운 제 2 두께(43)로 스트레인-유발 에피택셜층(50)을 상기 제 1 표면(37) 상에 얹혀지게(superjacent) 블랭킷(blanket) 성장시키는 단계;
    상기 스트레인-유발 에피택셜층(50) 내에 측벽들(62)을 정의하기 위해서 상기 스트레인-유발 에피택셜층(50)의 제 1 부분을 패터닝하는 단계;
    상기 측벽들(62) 위에 절연 스페이서들(57)을 형성하는 단계, 상기 절연 스페이서(57)는 상기 제 1 표면(37)의 노출된 부분을 포함하는 간격을 상기 절연 스페이서들(57) 사이에서 정의하며;
    상기 제 1 표면(37)의 노출된 부분 위에 게이트 유전층(58)을 형성하는 단계;
    상기 절연 스페이서들(57)의 남아있는 부분들과 상기 게이트 유전층(58) 위 에 전도성 게이트 전극층(60)을 증착하여, 상기 절연 스페이서들(57) 사이의 간격을 상기 전도성 게이트 전극층(60)으로 충전하는 단계; 및
    상기 스트레인-유발 에피택셜층(50)의 남아있는 부분들(51, 52) 위에 있는 상기 전도성 게이트 전극층(60) 부분들을 제거하는 단계
    를 포함하는 반도체 디바이스 제조방법.
  14. 제13항에 있어서,
    상기 블랭킷 성장시키는 단계는,
    상기 제 1 두께(41)와 같거나 혹은 더 두꺼운 제 2 두께(43)로 실리콘 게르마늄층을 상기 제 1 표면(37) 상에 얹혀지게(superjacent) 블랭킷(blanket) 성장시키며, 상기 실리콘 게르마늄층은 전도도 결정 도판트로 도핑되는 것을 특징으로 하는 반도체 디바이스 제조방법.
  15. 제13항에 있어서,
    상기 블랭킷 성장시키는 단계는,
    상기 제 1 두께(41)와 같거나 혹은 더 두꺼운 제 2 두께(43)로 실리콘 카본층을 상기 제 1 표면(37) 상에 얹혀지게(superjacent) 블랭킷(blanket) 성장시키며, 상기 실리콘 카본층은 전도도 결정 도판트로 도핑되는 것을 특징으로 하는 반도체 디바이스 제조방법.
  16. 제13항에 있어서,
    상기 스트레인-유발 에피택셜층(50) 위에 캡핑층(55)을 증착하는 단계;
    상기 캡핑층(55) 내에 측벽들(62)을 정의하기 위하여 상기 캡핑층(55)의 제 1 부분을 패터닝하는 단계를 더 포함하며,
    상기 전도성 게이트 전극층(60)을 증착하는 단계는,
    상기 캡핑층(55)의 남아있는 부분들(53, 54), 상기 절연 스페이서들(57) 및 상기 게이트 유전층(58) 위에 상기 전도성 게이트 전극층(60)을 증착하는 것을 포함하며,
    상기 전도성 게이트 전극층(60) 부분들을 패터닝하는 단계는,
    상기 스트레인-유발 에피택셜층(50)의 남아있는 부분들(51, 52)과 상기 캡핑층(55)의 남아있는 부분들(53, 54)의 위에 있는 전도성 게이트 전극층(60) 부분들을 패터닝하는 것을 포함하는 반도체 디바이스 제조방법.
  17. 제16항에 있어서,
    상기 블랭킷 성장시키는 단계는,
    상기 제 1 두께(41)와 같거나 혹은 더 두꺼운 제 2 두께(43)로 스트레인-유발 에피택셜층(50)을 상기 제 1 표면(37) 상에 얹혀지게(superjacent) 블랭킷(blanket) 성장시키며, 상기 스트레인-유발 에피택셜층(50)은 전도도 결정 도판트로 도핑되는 것을 특징으로 하며, 그리고
    상기 절연 스페이서들(57) 아래에 소스/드레인 확장 영역들(70, 71)을 형성 하기 위하여 상기 스트레인-유발 에피택셜층(50)으로부터 상기 전도도 결정 도판트를 확산시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스 제조방법.
  18. 반도체 디바이스(30)로서,
    기판(42), 제 1 표면(37)과 제 2 표면(39) 및 제 1 영역을 갖는 반도체층(38), 및 상기 기판(42)과 상기 반도체층(38)의 상기 제 2 표면(39) 사이에 배치된 절연층을 포함하여 구성되는 반도체-온-절연체 구조(36);
    상기 제 1 영역 위에 있는 게이트 절연층(58);
    상기 제 1 표면(37) 위에 있는 소스 영역(51), 상기 소스 영역(51)은 스트레인-유발 에피택셜층(50)을 포함하며;
    상기 제 1 표면(37) 위에 있는 드레인 영역(52), 상기 드레인 영역(52)은 스트레인-유발 에피택셜층(50)을 포함하며; 그리고
    상기 게이트 절연층(58) 위에 있는 전도성 게이트(60)
    를 포함하는 반도체 디바이스.
  19. 제18항에 있어서,
    상기 스트레인-유발 에피택셜층(50)은 전도도 결정 도판트로 도핑된 실리콘 게르마늄층을 포함하는 것을 특징으로 하는 반도체 디바이스.
  20. 제18항에 있어서,
    상기 스트레인-유발 에피택셜층(50)은 전도도 결정 도판트로 도핑된 실리콘 카본층을 포함하는 것을 특징으로 하는 반도체 디바이스.
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