KR20060089736A - Ｃｍｏｓ를 위한 스트레인드 비-전위 채널 및 그 제조 방법 - Google Patents

Ｃｍｏｓ를 위한 스트레인드 비-전위 채널 및 그 제조 방법 Download PDF

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Abstract

반도체 디바이스 및 반도체 디바이스 제조 방법이 개시된다. 반도체 디바이스는 pFET 및 nFET을 위한 채널을 포함한다. SiGe층이 nFET 채널의 채널내에 성장되고 Si:C층이 pFET 채널내에 성장된다. SiGe 및 Si:C층은 위에서 성장된 에피택셜층내에 스트레스 요소를 생성하기 위해 밑에 있는 Si층의 격자 네트워크와 매치한다. 한가지 구현에서, 이것은 pFET 채널내에 압축성 스트레스를 nFET 채널내에 신장성 스트레스를 야기시킨다. 다른 구현에서, SiGe층은 nFET 및 pFET 채널 둘 모두내에 성장된다. 이 구현에서, pFET 채널내의 스트레스 레벨은 약 3GPa보다 커야만 한다.
CMOS, nFET, pFET, 채널, 스트레스

Description

ＣＭＯＳ를 위한 스트레인드 비-전위 채널 및 그 제조 방법{STRAINED DISLOCATION-FREE CHANNELS FOR CMOS AND METHOD OF MANUFACTURE}
본 발명은 일반적으로 반도체 디바이스 및 그 제조에 관한 것으로, 좀더 구체적으로는, 디바이스 제조 과정중 디바이스내에 신장성(tensile) 및 압축성(compressive) 스트레스를 부과하는 반도체 디바이스 및 그 제조 방법에 관한 것이다.
반도체 디바이스 기판에서의 기계적 스트레스는 디바이스 성능을 변화시킬 수 있다. 즉, 반도체 디바이스내의 스트레스는 반도체 디바이스 특성을 강화시키는 것으로 알려져 있다. 따라서, 반도체 디바이스의 특성을 개선시키기 위해, 신장성 및/또는 압축성 스트레스가 n-타입 디바이스(예를 들면, nFET) 및/또는 p-타입 디바이스(예를 들면, pFET)의 채널내에 생성된다. 그러나, 동일한 스트레스 요소는, 신장성 스트레스 또는 압축성 스트레스, n-타입 디바이스와 p-타입 디바이스의 특성에 차별적으로 영향을 미친다.
집적회로(IC) 칩내의 nFET 및 pFET의 성능을 최대화하기 위해, 스트레스 요소는 nFET와 pFET에 다르게 처리되고 적용되어야 한다. 즉, nFET의 성능에 유리한 스트레스 타입은 일반적으로 pFET의 성능에는 불리하다. 좀더 구체적으로, 디바이 스가 신장될때(예를 들면, 평면 디바이스의 전류 흐름 방향), nFET의 특성의 성능은 강화되는 반면에 pFET의 특성 성능은 감소된다. nFET에는 신장성 pFET에는 압축성 스트레스를 선택적으로 생성시키기 위해, 차별적인 프로세스 및 다른 물질 조합이 이용된다.
예를 들면, 트렌치 격리 구조물이 nFET 및 pFET 각각에 적절한 스트레스를 형성하기 위해 제시되었다. 이러한 방법이 이용될때, nFET 디바이스에 대한 격리 영역은 세로 방향(예를 들면, 전류 흐름 방향에 평행)과 가로 방향(예를 들면, 전류 흐름 방향에 수직)으로 nFET 디바이스상에 제1 기계적 스트레스 타입을 적용하는 제1 격리 물질을 포함한다. 또한, 제1 격리 영역 및 제2 격리 영역은 pFET에 대해 제공되고 pFET 디바이스의 상기 영역 각각은 가로 및 세로 방향으로 pFET 디바이스상에 유일한 기계적 스트레스를 적용한다.
대안적으로, 게이트 측벽상의 라이너가 FET 디바이스의 채널내에 적절한 스트레스를 선택적으로 유도하기위해 제시되었다(예를 들면, 오츠카 외, IEDM2000, p.575 참조). 라이너를 제공하는 것에 의해 적절한 스트레스가 트렌치 격리 충전 기술의 결과로서 적용되는 스트레스보다 디바이스에 근접하여 적용된다.
이러한 방법들은 nFET에 대해 적용되는 신장성 스트레스와 pFET 디바이스의 세로 방향을 따라 적용되는 압축성 스트레스를 갖는 구조물을 제공하지만, 이들은 추가적인 물질 및/또는 좀더 복잡한 프로세싱을 요하므로, 그 결과 높은 비용을 초래한다. 또한, 이러한 경우에서 적용될 수 있는 스트레스의 레벨은 일반적으로 변한다(즉, 100s MPa와 유사하게). 따라서, nFET 및 pFET 채널 각각에 높은 신장성 및 압축성 스트레스를 생성하기 위한 비용절감적이고 단순화된 방법을 제공하는 것이 바람직하다.
본 발명의 첫번째 측면에 따라, 반도체 구조물을 제조하기 위한 방법이 제공된다. 상기 방법은 기판에 p-타입 전계 효과 트랜지스터(pFET) 채널과 n-타입 전계 효과 트랜지스터(nFET) 채널의 형성을 포함한다. 기판의 격자 상수와는 다른 격자 상수를 갖는 제1 물질층이 pFET 채널내에 제공되며 기판의 격자 상수와는 다른 격자 상수를 갖는 제2 물질층이 nFET 채널내에 제공된다. 에피택셜 반도체 층이 pFET 채널의 제1 물질층과 nFET 채널의 제2 물질층 위에 형성된다. 에피택셜 반도체 층은 스트레스 요소가 pFET 채널 및 nFET 채널내에 생성되도록 기판과 실질적으로 동일한 격자 상수를 갖는다.
본 발명의 다른 측면에 따라, 반도체 구조물을 제조하기 위한 방법이 제공된다. 상기 방법은 실리콘 또는 실리콘 온 인슐레이터와 같은 기판층에 pFET 및 nFET 채널의 형성을 포함한다. 기판의 격자 상수와는 다른 격자 상수를 갖는 제1 물질층이 pFET 채널내에 제공되며 기판의 격자 상수와는 다른 격자 상수를 갖는 제2 물질층이 nFET 채널내에 제공된다. 에피택셜 반도체 층이 pFET 채널의 제1 물질층과 nFET 채널의 제2 물질층 위에 형성된다. 에피택셜 반도체 층은 기판층과 실질적으로 동일한 격자 상수를 가지며 이에 따라 pFET 채널내의 제1 물질층과 nFET 채널내의 제2 물질층과는 반대되는 스트레스 요소를 생성한다.
본 발명의 또다른 측면에 따라, 반도체 구조물은 Si층과 같은 기판에 형성된 pFET 및 nFET 채널을 포함한다. Si층과 Si층의 격자 상수와는 다른 격자 상수를 갖는 pFET 채널의 제1물질에 얕은 트렌치 격리 구조물이 형성된다. nFET 채널의 제2물질층은 Si층의 격자 상수와는 다른 격자 상수를 갖는다. pFET 채널의 제1 물질층과 nFET 채널의 제2 물질층 위에 형성되는 에피택셜 반도체 층은 Si층과 실질적으로 동일한 격자 상수를 가지며 이에 따라 pFET 채널 및 nFET 채널내에 원하는 스트레스 요소를 생성한다.
도 1a 내지 1f는 본 발명에 따라 디바이스를 형성하기 위한 제조 프로세스를 나타낸다.
도 2a 내지 2d는 본 발명에 따라 디바이스를 형성하기 위한 제조 프로세스를 나타낸다.
도 3은 본 발명에 따라 nFET 디바이스내의 스트레스의 위치를 나타낸다.
도 4는 본 발명에 따라 pFET 디바이스내의 스트레스의 위치를 나타낸다.
본 발명은 CMOS 디바이스의 nFET 채널에는 신장성 스트레스를 제공하고 pFET 내철에는 압축성 스트레스를 제공하는 반도체 디바이스 및 그 제조 방법에 관한 것이다. 일실시예에서, 높은 신장성 스트레스가 디바이스 성능을 증가시키기 위해 pFET 채널에 제공될 수도 있다. 본 발명의 일실시예에서, 채널은 nFET 및 pFET의 형성 영역이 있는 실리콘층에 형성된다. 다음으로, 채널은 밑에 있는 실리콘층의 격자 상수와 매치하지 않는 격자 상수를 갖는 실리콘 기반 물질로 채워진다. 이러 한 물질을 적용하는 것에 의해, 신장성 및/또는 압축성 힘이 nFET 및 pFET의 채널내의 위에 있는 에피택셜 층에 가해진다. 일실시예에서, nFET 및 pFET 채널은 동시에 형성될 수 있다. 본 발명의 제조 프로세스를 이용하는 것에 의해, 높은 수율과 낮은 디바이스 결점뿐만 아니라 개선된 디바이스 특성이 얻어질 수 있다. 또한, 본 발명의 제조 프로세스로 낮은 제조 비용이 실현될 수 있다.
도 1a 내지 1f는 본 발명에 따른 디바이스를 형성하기 위한 제조 프로세스를 나타낸다. 도 1a에서, 실리콘-온-인슐레이터(SOI) 또는 이와 유사한 기판(10)이 제공된다. 이는 베리드 산화물층(15)과 실리콘-온-인슐레이터층(20)(예를 들면, Si층)을 포함한다. SOI 웨이퍼는 당해분야에서 공지된 SIMOX 또는 결합 기술에 의해 형성될 수 있다. 일실시예에서, Si층(20)은 약 300Å에서 1500Å이다;그러나, Si층(20)의 높이는 특정 어플리케이션에 따라 변경될 수 있다는 것도 역시 자명할 것이다.
도 1a를 참조하여, Si층(20)은 패드 산화물화, 패드 질화물 증착, 패터닝 기반 리소그래피, 베리드 산화물 밑에 질화물, 산화물, 실리콘으로 구성된 스택의 반응성 이온 에칭(RIE), 엣지 산화물화, 라이너 증착, 충전 증착, 및 화학적 기계적 연마와 같은 표준 기술들을 이용하여 얕은 트렌치 격리(STI) 피쳐(25)를 형성하기 위해 패터닝된다. STI 형성 프로세스는 당해분야에서 공지되어 있다. 패드 질화물이 그 다음 스트립된다.
도 1b를 참조하여, 산화물층(32)이 STI 영역(25)과 Si층(20)의 연마된 표면상에 증착된다. 이 산화물층(32)의 높이는 변할 수 있고, 일실시예에서는 약 200Å 이다. 포토레지스트 물질로 알려진 임의의 포토레지스트층(35)이 산화물층(32)상에 증착된다. 공지된 마스킹과 리소그래피 패터닝 기술, 반응성 이온 에칭이 포토레지스트층(35)과 산화물층(32)에 수행된다. 이 단계에서, 반응성 이온 에칭은 산화물층에 대해서는 선택적일 수 있다. 이것은 pFET 채널(40) 및 nFET 채널(45)의 형성 프로세스와 동시에 시작한다. 산화물 에칭후, Si층(20)은 도 1c에 도시된 바와 같이 반응성 이온 에칭을 이용하여 선택적으로 에칭된다.
대안적인 단계로, 요구되는 에칭의 깊이에 따라 10keV에서 100keV의 범위의 에너지로 2e14#/cm2에서 1e15#/cm2의 도스(dose)에서 Ge 주입을 이용하여 Si이 먼저 어몰파이즈(amorphize)된다. 이러한 선택적 어몰파이즈 단계는 에칭 품질을 개선하는데 이용될 수 있다. 어떤 제조에 있어서든, pFET 및 nFET의 배치에 대응하여 Si층(20)에 채널(40, 45)이 각각 형성된다. 일실시예에서, 채널(40, 45)은 Si층(20)에서 약 200Å에서 400Å의 깊이로 에칭된다. 그러나, 이러한 깊이는 본 발명의 특정 어플리케이션에 따라 변할 수 있다.
도 1d는 본 발명에 따른 다른 제조 프로세스를 나타낸다. 이 제조 프로세스에 있어서, 포토레지스트 물질(35)은 공지 기술을 이용하여 제거된다. 하드 마스크(50)는 공지된 리소그래피 프로세스를 이용하여 pFET 채널(40)내에서 패터닝된다. 일실시예에서, 하드 마스크는 질화물 물질이고 pFET 채널에 근접하여, 산화물층(32)위에서 패터닝된다. SiGe층(45a)은 약 100Å에서 300Å의 두께로 nFET 채널(45)에서 에피택셜 성장되며, 다른 두께 역시 본 발명에 의해 고려될 수 있다.
SiGe는 보통 Si층(20)보다 큰 격자 상수를 갖는다. 즉, SiGe 물질의 격자 상수는 Si층(20)의 격자 상수와 매치하지 않는다. 그러나, 본 발명의 구조물에 있어서, nFET 채널(45)내의 SiGe층(45a)의 성장때문에, SiGe층(45a)의 격자 구조물은 밑에 있는 Si층(20)의 격자 구조물과 매치하는 경향이 있을 것이다.
Si층(20)에 대한 SiGe(45a)의 격자 매치에 의하여(일반적으로는 보다 큼), SiGe층(45a)과 그 주변 영역이 압력하에 있게 만든다. SiGe층의 주변 영역은 평형 상태를 얻으려고 할 것이므로 SiGe층(45a)상에 형성된 에피택셜 Si층의 신장성 스트레스를 초래한다(도 1f에 도시된 바와 같이). 일실시예에서, SiGe층(45a)의 Ge 함유량은 Si 함유량에 대해 5%에서 50%가 될 수 있다.
도 1e에서, 하드 마스크(50)는 공지된 프로세스에 의해 제거된다. 하드 마스크(55)는 공지된 리소그래피 프로세스를 이용하여 nFET 채널(45)내에서 패터닝된다. 하드 마스크(55)는 또한 nFET 채널(45)에 근접한, 산화물층(32)과 성장된 SiGe층(45a) 위에서 패터닝된다. 또한, 일실시예에서, 하드 마스크(55)는 질화물 물질이다. Si:C층(40a)는 약 100Å에서 300Å의 두께로 pFET의 채널(40)에서 에피택셜 성장되며, 다른 두께 역시 본 발명에서 고려될 수 있다. 당업자라면 도 1e의 프로세스 단계는 도 1d에 도시된 프로세스 단계에 앞서서 수행될 수 있다는 것을 이해할 수 있을 것이다.
단독으로 있을때, Si:C는 보통 Si층(20)보다 작은 격자 상수를 가질 것이다. 즉, Si:C 물질의 격자 상수는 Si층(20)의 격자 상수와 매치되지 않는다. 그러나, 본 발명의 구조물에 있어서, pFET 채널(40)내의 Si:C층(40a)의 성장으로 인해, Si:C층(40a)의 격자 구조물은 밑에 있는 Si층(20)의 격자 상수와 매치될 것이다.
Si층(20)에 대한 Si:C(40a)의 격자 매칭으로 인해, Si:C층(40a) 및 그 주변 영역은 신장성 스트레스하에 있게 된다. SiGe층에서의 발생과 유사하게, Si:C층(40a)의 주변 영역은 평형 상태를 얻을려고 할 것이고 따라서 Si:C층(40a)상에 형성된 에피택셜 Si층의 압축성 스트레스를 초래한다. 일실시예에서, C 함유량은 Si 함유량에 대해 0 % 에서 4%의 비율이다.
도 1f는 중간 구조물을 나타낸다. 이 구조물을 얻기 위해, 도 1e를 참조하여 설명된 것과 유사한 방식으로 하드 마스크(55)가 제거된다. Si 에피택셜층(60)은 pFET 및 nFET의 채널내의 Si:C 및 SiGe층 위에 각각 선택적으로 성장된다. 일실시예에서, Si 에피택셜층(60)은 nFET 채널(45)내에 신장성 스트레스를 pFET 채널(40)내에 압축성 스트레스를 초래하는 SiGe(45a) 또는 Si:C(40a)와 Si 절연층(20)의 주변 구조물과 평형을 유지한다. SiGe층내의 Ge 함유농도를 조정하는 것에 의해, nFET 채널(45)내의 신장성 스트레스를 조정하는 것이 가능하다는 것을 이해하여야 할 것이다. 이와 유사하게, Si:C층내의 C 함유농도를 조정하는 것에 의해, pFET 채널(40)내의 압축성 스트레스를 조정하는 것이 가능하다. 이것은 이러한 물질들의 격자 상수때문이다.
도 1f를 참조하여, 희생 산화물층(65)이 선택적으로 성장된 에피택셜 Si층(60)위에 성장된다. 그 다음 nFET 채널 주입이 수행될 수 있도록 표준 포토레지스트-기반 리소그래피 기술을 이용하여 pFET이 마스크된다. 포토레지스트(도 1f에는 미도시)가 스트립핑된 후, nFET이 마스크되고(이 또한 표준 포토레지스트-기반 리소그래피 기술을 이용) pFET 채널 주입이 수행되고 또 다른 포토레지스트 스트립이 이뤄진다. 그 다음, 희생 산화물층(65)이 스트립되고 도 1f에 도시된 바와 같이 게이트 산화물층(70)이 성장된다. 그 후, 게이트 폴리실리콘(70)이 pFET 및 nFET 영역내에 형성된다. 당업자에게는 공지된, 게이트 폴리 증착과 화학적 기계적 연마가 도 1f에 도시된 구조물을 생산하기 위해 수행된다.
다마신 산화물층(32)의 스트립핑후, 표준 CMOS 프로세싱으로 상기 프로세스를 계속한다. 예를 들면, 공지된 기술을 이용하여 산화물층(32)이 스트립된 후, 표준 스페이서 및 이온 주입 프로세스가 신장부분(extension)과 pFET 및 nFET의 소스 및 드레인 영역을 형성하기 위해 수행될 수 있다.
도 2a 내지 2d는 본 발명에 따른 디바이스를 형성하기 위한 또다른 제조 프로세스를 나타낸다. 도 2a에서, 기판 및 STI가 도 1a와 같은 방식으로 형성된다. 도 2a에서, 실리콘-온-인슐레이터(SOI) 또는 이와 유사한 기판(10)이 제공된다. 이것은 베리드(buried) 산화물층(15)과 실리콘-온-인슐레이터층(20)을 포함한다. SOI 웨이퍼는 공지된 SIMOX 또는 결합 기술에 의해 형성될 수 있다. 일실시예에서, Si층(20)은 약 300Å에서 1500Å이다; 그러나, 당업자라면 본 발명에서 고려되는 Si층(20)의 높이는 특정 어플리케이션에 따라 변경이 가능하다는 것을 알 수 있을것이다.
도 2a를 참조하여, 그 다음 Si층(20)은 Si층(20)은 패드 산화물화, 패드 질화물 증착, 패터닝 기반 리소그래피, 베리드 산화물 밑에 질화물, 산화물, 실리콘으로 구성된 스택의 반응성 이온 에칭(RIE), 엣지 산화물화, 라이너 증착, 충전 증 착, 및 화학적 기계적 연마와 같은 표준 기술들을 이용하여 얕은 트렌치 격리(STI) 피쳐(25)를 형성하기 위해 패터닝된다. STI 형성 프로세스는 당해분야에서 공지되어 있다. 패드 질화물이 그 다음 스트립된다.
도 2b를 참조하여, 산화물층(32)이 STI 영역(25) 및 Si층(20)의 연마된 표면상에 증착된다. 산화물층(32)의 높이는 변할 수 있으며, 일실시예에서는 약 200Å이다. 임의의 포토레지스트 물질일 수 있는 포토레지스트층(35)이 산화물층(32)상에 증착된다. 공지된 마스킹 및 리소스래픽 패터닝 기술, 예를 들면, 반응성 이온 에칭이 그 다음 포토레지스트층(35)과 산화물층(32)상에서 수행된다. 이 단계에서, 반응성 이온 에칭은 산화물층에 대해서는 선택적일 수 있다. nFET 채널(45) 형성 프로세스가 시작된다. 산화물 에칭후, 반응성 이온 에칭을 이용하여 Si층(20이 선택적으로 에칭된다. 에칭 품질을 개선하기 위해 선택적(optional) 비결정성 Si 에칭이 수행될 수 있다. 한가지 구현에서, 채널(45)이 Si 절연층(20)내 약 200Å에서 400Å 깊이로 에칭된다. 그러나, 이 깊이는 본 발명과 이용되는 특정 어플리케이션에따라 변할 수 있다.
도 2c는 본 발명에 따른 다른 제조 프로세스를 나타낸다. 이 제조 프로세스에서, SiGe층(45a)은 약 100Å에서 300Å 높이로 nFET의 채널(45)내에 성장된다. 다른 높이 역시 본 발명에서 고려될 수 있다. 일실시예에서, SiGe의 Ge 함유량은 Si 함유량에 대해 약 0%에서 5%의 비율일 수 있으며, 바람직하게는 약 15%이다. 그 다음, 에피택셜 Si층(60)이 nFET 채널(45)내 SiGe층(45a) 위에 선택적으로 성장된다. 희생 게이트 산화물층이 그 다음 선택적으로 성장된 Si층(60) 위에 성장된다. 그 다음 공지된 제조 프로세스를 이용하여 nFET 마스크 및 웰 주입(well implant)이 제공된다. 게이트 산화물이 그 다음 nFET 영역내에 형성된다. 도 2c에 도시된 구조물을 생산하기 위해 게이트 폴리실리콘(70a)이 증착되고 당업자에게는 공지된 화학적 기계적 연마된다.
도 2b와 2c로 나타난것과 동일한 프로세스가 디바이스의 pFET을 형성하는데 이용될 수 있다. pFET 구조물의 SiGe 대신에 Si:C와 결합한다. 선택적 Si:C 게이트 산화물(65b)과 게이트 폴리(70b)를 결합시키는 pFET을 나타내는 마지막 생성물이 도 2d에 도시되어 있다. 산화물(32)는 스트립되고 표준 CMOS 프로세싱이 프로세스를 계속하는데 이용될 수 있다. 이것은 신장부분, 소스 및 드레인 영역, 실리사이드 형성, 질화물 에칭 정지층, 컨택트 프로세스, 상호접속 등을 포함한다.
본 발명의 또 다른 실시예에서, SiGe 물질로부터 채널내에 약 3GPa보다 큰 스트레스 레벨이 얻어질 수 있으며, SiGe 물질은 pFET 및 nFET 채널 둘다에서 이용될 수 있다. 이러한 접근법은 긴장된(unrelaxed) 시스템을 요하기 때문에 큰 Ge 함유량을 용이하게 한다. 그러므로, pFET에서 설명된 SiGe 증착 단계를 이용하는 것이 가능하다. 높은 스트레스 및 전위(dislocation) 문제와 같이 대치하는 요구로 인해 프로세스(Ge%) 윈도우는 작을 수 있다. 채널과 스트레스 레벨은 임베디드(embedded) 물질과 비교했을때 줄어들기 때문에, 임베디드 물질은 pFET에 대한 이 구조물에 적용하기 위해서, 일실시예에서, 약 25%에서 30%보다 큰 Ge 퍼센티지를 가져야 한다. 이 접근법에서, 독립적 pFET 및 nFET 제어는 존재하지 않는다.
도 3은 본 발명에 따른 nFET 디바이스내의 스트레스 위치를 나타낸다. 도 3 에 도시된 바와 같이, 긴장된 SiGe 영역이 압축하에 있는 nFET의 채널내에 신장성 스트레스가 존재한다. 좀더 구체적으로, 본 발명의 구조물에서, SiGe층(45a)의 격자 상수는 밑에 있는 Si 절연층(20)의 격자 상수와 매치한다. 이것은 SiGe층(45a)과 그 주변 영역이 압축성 스트레스하에 있도록 한다. 주변 영역은 평형 상태를 얻으려 할 것이고 따라서 SiGe층(45a)상에 형성된 에피택셜 Si층(60)의 신장성 스트레스를 초래한다.
도 4는 본 발명에 따른 pFET 디바이스내의 스트레스 위치를 나타낸다. 도 4에 도시된 바와 같이, 긴장된 Si:C 영역이 신장(tension)하에 있는 pFET의 채널내에 압축성 스트레스가 존재한다. 좀더 구체적으로, 본 발명의 구조물에서, Si:C 층(40a)의 격자 구조물은 밑에 있는 Si 절연층(20)의 격자 구조물과 매치할 것이다. 이것은 Si:C층(40a)와 그 주변 영역이 신장성 스트레스하에 있게 한다. SiGe층에서 발생하는 것과 같이, Si:C층(40a)의 주변 영역은 평형 상태를 얻을 것이다. 이것은, 그러나, Si:C층(40a)상에 형성된 에피택셜 Si층(60)의 압축성 스트레스를 초래한다.
한가지 구현에서, nFET의 Si 에피택셜(60)내의 세로방향 스트레스 요소(소스로부터 드레인으로의 전류 흐름 방향의 스트레스)의 바람직한 범위는 100MPa보다 큰 신장치(tensile value)이며, pFET Si 채널내에서는 100MPa보다 큰 압축치(compressive value)가 바람직하다.
따라서, 본 발명의 구조물에서, 신장성 스트레스가 nFET의 채널내에 형성되고 압축성 스트레스가 pFET내에 형성된다. 한가지 구현에서, 높은 신장성 스트레스 또한 pFET내에 형성될 수 있다. 이러한 스트레스를 허용하는 것에 의해, 높은 디바이스 성능이 얻어질 수 있다. 또한, 본 발명의 프로세스에서, 높은 수율을 가지며 제조 비용이 감소될 수 있다.
본 발명은 실시예의 형식으로 설명되었지만, 당업자라면 첨부된 청구항들의 의도 및 범위를 벗어나지 않는 변경이 가해질 수 있음을 알 수 있을 것이다. 예를 들면, 본 발명은 벌크 기판에 대해 쉽게 적용할 수 있다.

Claims (26)

  1. 반도체 구조물 제조 방법에 있어서,
    기판에 p-타입 전계-효과-트랜지스터(pFET) 채널 및 n-타입 전계-효과-트랜지스터(nFET) 채널을 형성하는 단계와,
    상기 기판의 격자 상수(lattice constant)와 다른 격자 상수를 갖는 제1 물질층을 상기 pFET 채널내에 제공하는 단계와,
    상기 기판의 격자 상수와 다른 격자 상수를 갖는 제2 물질층을 상기 nFET 채널내에 제공하는 단계와,
    상기 pFET 채널의 상기 제1 물질층 및 상기 nFET 채널의 상기 제2 물질층 위에 에피택셜 반도체 층을 형성하는 단계 -상기 pFET 채널 및 상기 nFET 채널내에 스트레스 요소(stress component)가 생성되도록 상기 에피택셜 반도체 층은 상기 기판과 실질적으로 동일한 격자 상수를 가짐-
    를 포함하는, 반도체 구조물 제조 방법.
  2. 제1항에 있어서,
    상기 pFET 채널 및 상기 nFET 채널은 동시에 형성되는, 반도체 구조물 제조 방법.
  3. 제1항에 있어서,
    상기 pFET 채널 및 상기 nFET 채널은 개별적으로 형성되는, 반도체 구조물 제조 방법.
  4. 제1항에 있어서,
    상기 제1 물질층은 Si에 대한 Ge 함유량이 25%보다 큰 SiGe인, 반도체 구조물 제조 방법.
  5. 제4항에 있어서,
    상기 제1 물질층은 상기 에피택셜 반도체 층내에 3GPa보다 큰 신장성(tensile) 스트레스를 생성시키는, 반도체 구조물 제조 방법.
  6. 제1항에 있어서,
    상기 제2 물질층은 SiGe인, 반도체 구조물 제조 방법.
  7. 제6항에 있어서,
    상기 제2 물질층은 상기 nFET 채널내의 상기 에피택셜 반도체 층내에 신장성 스트레스를 생성시키는, 반도체 구조물 제조 방법.
  8. 제1항에 있어서,
    상기 제1 물질층은 Si:C인, 반도체 구조물 제조 방법.
  9. 제1항에 있어서,
    상기 에피택셜 반도체 층 위에 게이트 산화물 구조물을 형성하는 단계와,
    상기 게이트 산화물 구조물의 측면상의 기판내에 신장부분(extension)과 드레인 영역 및 소스 영역을 형성하는 단계를 더 포함하는, 반도체 구조물 제조 방법.
  10. 제1항에 있어서,
    상기 nFET 및 pFET 채널을 형성하는 단계는 약 200Å에서 400Å의 깊이로 상기 Si층을 에칭하는 단계를 포함하는, 반도체 구조물 제조 방법.
  11. 제1항에 있어서,
    상기 제1 물질층은 상기 nFET 채널위에 하드 마스크를 배치하고 상기 pFET 채널내에 상기 제1 물질층을 성장시키는 것에 의해 형성되고,
    상기 제2 물질층은 pFET 채널위에 하드 마스크를 배치하고 상기 nFET 채널내에 상기 제2 물질층을 성장시키는 것에 의해 형성되는, 반도체 구조물 제조 방법.
  12. 제1항에 있어서,
    상기 기판내에 얕은 트렌치 구조물을 형성하는 단계를 더 포함하는, 반도체 구조물 제조 방법.
  13. 제1항에 있어서,
    상기 제1 물질층 및 제2 물질층은 약 100Å에서 300Å의 높이로 성장되는, 반도체 구조물 제조 방법.
  14. 제1항에 있어서,
    상기 기판층은 실리콘-온-인슐레이터(SOI)인, 반도체 구조물 제조 방법.
  15. 제1항에 있어서,
    상기 제1 물질층 및 제2 물질층은 둘다 SiGe물질이며, pFET에 적용하기 위해 약 25%에서 30%보다 큰 Ge 퍼센티지를 갖는, 반도체 구조물 제조 방법.
  16. 반도체 구조물 제조 방법에 있어서,
    기판에 p-타입 전계-효과-트랜지스터(pFET) 채널 및 n-타입 전계-효과-트랜지스터(nFET) 채널을 형성하는 단계와,
    상기 기판의 격자 상수와 다른 격자 상수를 갖는 제1 물질층을 상기 pFET 채널내에 제공하는 단계와,
    상기 기판의 격자 상수와 다른 격자 상수를 갖는 제2 물질층을 상기 nFET 채널내에 제공하는 단계와,
    상기 pFET 채널의 상기 제1 물질층 및 상기 nFET 채널의 상기 제2 물질층 위 에 에피택셜 반도체 층을 형성하는 단계 -상기 에피택셜 반도체 층은 상기 기판과 실질적으로 동일한 격자 상수를 가지며 따라서 상기 pFET 채널내의 상기 제1 물질층 및 상기 nFET 채널내의 상기 제2 물질층과는 상반되는 스트레스 요소를 생성시킴-
    를 포함하는, 반도체 구조물 제조 방법.
  17. 제16항에 있어서,
    상기 pFET 채널 및 상기 nFET 채널은 동시에 형성되는, 반도체 구조물 제조 방법.
  18. 제16항에 있어서,
    상기 pFET 채널 및 상기 nFET 채널은 개별적으로 형성되는, 반도체 구조물 제조 방법.
  19. 제16항에 있어서,
    상기 제1 물질층은 Si:C 이며 상기 제2 물질층은 SiGe인, 반도체 구조물 제조 방법.
  20. 제19항에 있어서,
    상기 제1 물질층은 상기 pFET 채널내의 상기 에피택셜 반도체 층내에 압축성 스트레스를 생성시키며,
    상기 제2 물질층은 상기 nFET 채널내의 상기 에피택셜 반도체 층내에 신장성 스트레스를 생성시키는, 반도체 구조물 제조 방법.
  21. 제16항에 있어서,
    상기 에피택셜 반도체 층위에 게이트 산화물 구조물을 형성하는 단계와,
    상기 산화물 구조물의 측면상의 Si층내에 신장부분과 드레인 영역 및 소스 영역을 형성하는 단계를 더 포함하는, 반도체 구조물 제조 방법.
  22. 제16항에 있어서,
    상기 제1 물질층은 상기 nFET 채널위에 하드 마스크를 배치하고 상기 pFET 채널내에 상기 제1 물질층을 성장시키는 것에 의해 형성되며,
    상기 제2 물질층은 상기 pFET 채널위에 하드 마스크를 배치하고 상기 nFET 채널내에 상기 제2 물질층을 성장시키는 것에 의해 형성되는, 반도체 구조물 제조 방법.
  23. 반도체 구조물에 있어서,
    기판에 형성된 p-타입 전계-효과-트랜지스터(pFET) 채널과,
    상기 기판에 형성된 n-타입 전계-효과-트랜지스터(nFET) 채널과,
    상기 기판에 형성된 얕은 트렌치 격리 구조물과,
    상기 기판의 격자 상수와 다른 격자 상수를 갖는 상기 pFET 채널내의 제1 물질층과,
    상기 기판의 격자 상수와 다른 격자 상수를 갖는 상기 nFET 채널내의 제2 물질층과,
    상기 pFET 채널의 상기 제1 물질층 및 상기 nFET 채널의 상기 제2 물질층 위에 형성된 에피택셜 반도체 층 -상기 에피택셜 반도체 층은 상기 기판과 실질적으로 동일한 격자 상수를 가지며 따라서 상기 pFET 채널 및 nFET 채널내에 원하는 스트레스 요소를 생성시킴-
    을 포함하는, 반도체 구조물.
  24. 제23항에 있어서,
    상기 제1 물질층은 Si:C 이며 상기 제2 물질층은 SiGe인, 반도체 구조물.
  25. 제23항에 있어서,
    상기 제1 물질층 및 제2 물질층은 상기 pFET 채널에 약 3GPa 보다 큰 스트레스 레벨을 생성시키는 SiGe인, 반도체 구조물.
  26. 제23항에 있어서,
    상기 제1 물질층은 상기 pFET 채널내의 상기 에피택셜 반도체 층내에 압축성 스트레스를 생성시키며,
    상기 제2 물질층은 상기 nFET 채널내의 상기 에피택셜 반도체 층내에 신장성 스트레스를 생성시키는, 반도체 구조물.
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