KR20150145606A - Mosfet 소자들의 레이아웃들 및 수직 구조들 - Google Patents
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Abstract
Description
도 2a 내지 2j는 본 발명의 다양한 실시예들에 의한 MOSFET 소자들을 도시한 레이아웃들이다.
도 3a는 본 발명의 일 실시예에 의한 반도체 소자의 간략한 레이아웃이고, 도 3b 내지 3d는 상기 I-I', II-II', 및 III-III' 방향을 따라 절단한 개념적인 종단면도들이다.
도 4a 내지 4e는 본 발명의 다양한 실시예들에 의한 MOSFET 소자들의 레이아웃들이다.
도 5a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 모듈을 개념적으로 도시한 도면이다.
도 5b 및 5c는 본 발명의 기술적 사상의 실시예들에 의한 전자 시스템들을 개념적으로 도시한 블록다이어그램이다.
10: 활성 영역 10a: 제1 활성 영역
10b: 제2 활성 영역 11: 채널 영역
11a: 제1 채널 영역 11b: 제2 채널 영역
15: 소스 영역 15a: 제1 소스 영역
15b: 제2 소스 영역 16: 드레인 영역
16a: 제1 드레인 영역 16b: 제2 드레인 영역
23: 게이트 전극 23a: 제1 게이트 전극
23b: 제2 게이트 전극 31: 게이트 컨택
31a: 제1 게이트 컨택 31b: 제2 게이트 컨택
35: 소스 컨택 35a: 제1 소스 컨택
35b: 제2 소스 컨택 36: 드레인 컨택
36a: 제1 드레인 컨택 36b: 제2 드레인 컨택
CA: 셀 영역 PA: 주변 영역
100: 기판 105: STI
110: 활성 영역 111: 채널 영역
115: 소스 영역 116: 드레인 영역
120: 게이트 패턴 121: 게이트 절연층
123: 게이트 전극 125: 게이트 캡핑층
127: 게이트 스페이서 131L: 하부 게이트 컨택
131U: 상부 게이트 컨택 135L: 하부 소스 컨택
135U: 상부 소스 컨택 136L: 하부 드레인 컨택
136U: 상부 드레인 컨택 141: 게이트 배선
145: 소스 배선 146: 드레인 배선
151: 바닥 절연층 153: 워드 라인 전극
155: 층간 절연층 157: 캡핑 절연층
160: 수직 채널 161: 하부 패드층
163: 전하 저장층 165: 채널층
167: 코어층 169: 상부 패드층
171: 하부 비트 라인 컨택 173: 비트 라인 패드
175: 상부 비트 라인 컨택 177: 비트 라인
181: 게이트 입출력 컨택 185: 소스 입출력 컨택
186: 드레인 입출력 컨택 191: 게이트 입출력 배선
195: 소스 입출력 배선 196: 드레인 입출력 배선
Claims (20)
- 제1 활성 영역;
상기 제1 활성 영역을 Y 방향으로 가로질러 연장하여 제1 소스 영역 및 제1 드레인 영역을 정의하는 제1 게이트 전극;
상기 제1 게이트 전극 상에 상기 Y 방향으로 연장하는 가상의 제1 게이트 통과선 상에 정렬되도록 배치된 제1 게이트 컨택들;
상기 제1 소스 영역 상에 상기 Y 방향으로 연장하는 가상의 제1 소스 통과선 상에 정렬되도록 배치된 제1 소스 컨택들; 및
상기 제1 드레인 영역 상에 상기 Y 방향으로 연장하는 가상의 제1 드레인 통과선 상에 정렬되도록 배치된 제1 드레인 컨택들을 포함하고,
상기 제1 드레인 컨택들 중 적어도 하나는 상기 제1 소스 컨택들의 사이를 지나 상기 Y 방향과 수직하는 X 방향으로 평행하게 연장하는 가상의 제1 X-직선들 중 어느 하나 상에 정렬되도록 배치된 레이아웃을 갖는 MOSFET 소자. - 제1항에 있어서,
상기 제1 게이트 컨택들은 상기 제1 소스 컨택들을 지나 상기 X 방향으로 평행하게 연장하는 가상의 제2 X-직선들 상에 배치된 레이아웃을 갖는 MOSFET 소자. - 제2항에 있어서,
상기 제1 드레인 컨택들은 상기 인접하는 두 개의 제1 게이트 컨택들의 사이를 지나 상기 X 방향으로 연장하는 가상의 인터-게이트 컨택 선 상에 배치되지 않는 레이아웃을 갖는 MOSFET 소자. - 제3항에 있어서,
상기 가상의 인터-게이트 컨택 선은 상기 인접하는 두 개의 제1 게이트 컨택들의 사이의 중앙을 지나는 레이아웃을 갖는 MOSFET 소자. - 제2항에 있어서,
상기 가상의 제2 X-직선들은 상기 게이트 컨택들의 중심부들 및 상기 제1 소스 컨택들의 중심부들을 지나는 레이아웃을 갖는 MOSFET 소자. - 제1항에 있어서,
상기 제1 게이트 통과선은 상기 제1 게이트 컨택들의 중심부들을 지나고,
상기 제1 소스 통과선은 상기 제1 소스 컨택들의 중심부들을 지나고, 및
상기 제1 드레인 통과선은 상기 제1 드레인 컨택들의 중심부들을 지나는 레이아웃을 갖는 MOSFET 소자. - 제1항에 있어서,
상기 제1 소스 컨택들과 상기 제1 드레인 컨택들은 상기 Y 방향으로 지그재그 모양으로 배치된 레이아웃을 갖는 MOSFET 소자. - 제1항에 있어서,
상기 제1 게이트 컨택들과 상기 제1 드레인 컨택들은 상기 Y 방향으로 지그재그 모양으로 배치된 레이아웃을 갖는 MOSFET 소자. - 제1항에 있어서,
상기 제1 소스 영역과 상기 제1 드레인 영역은 실질적으로 동일한 면적을 갖는 레이아웃을 갖는 MOSFET 소자. - 제1항에 있어서,
상기 제1 게이트 전극으로부터 각(each) 상기 제1 소스 컨택들 간의 거리들, 및 상기 제1 게이트 전극으로부터 각(each) 상기 제1 드레인 컨택들 간의 거리들은 실질적으로 동일한 레이아웃을 갖는 MOSFET 소자. - 제1항에 있어서,
상기 제1 게이트 컨택들, 상기 제1 소스 컨택들, 및 상기 제1 드레인 컨택들은 동일한 크기를 갖는 레이아웃을 갖는 MOSFET 소자. - 제1항에 있어서,
상기 제1 드레인 컨택들 중 하나와 가장 가까운 두 개의 상기 제1 소스 컨택들 간의 거리들은 실질적으로 동일한 레이아웃을 갖는 MOSFET 소자. - 제1항에 있어서,
상기 제1 X-직선들은 상기 제2 X-직선들보다 상기 Y 방향으로 낮게 위치하는 레이아웃을 갖는 MOSFET 소자. - 제1항에 있어서,
상기 제1 활성 영역과 인접하는 제2 활성 영역;
상기 제2 활성 영역을 상기 Y 방향으로 가로질러 연장하여 제2 소스 영역 및 제2 드레인 영역을 정의하는 제2 게이트 전극;
상기 제2 게이트 전극 상에 상기 Y 방향으로 연장하는 가상의 제2 게이트 통과선 상에 정렬되도록 배치된 제2 게이트 컨택들;
상기 제2 소스 영역 상에 상기 Y 방향으로 연장하는 가상의 제2 소스 통과선 상에 정렬되도록 배치된 제2 소스 컨택들; 및
상기 제2 드레인 영역 상에 상기 Y 방향으로 연장하는 가상의 제2 드레인 통과선 상에 정렬되도록 배치된 제2 드레인 컨택들을 더 포함하고,
상기 제2 드레인 컨택들 중 적어도 하나는 상기 제2 소스 컨택들의 사이를 지나 상기 X 방향으로 평행하게 연장하는 가상의 제2 X-직선들 중 어느 하나 상에 정렬되도록 배치된 레이아웃을 갖는 MOSFET 소자. - 제14항에 있어서,
상기 제1 드레인 컨택들과 상기 제2 소스 컨택들은 상기 Y 방향으로 지그재그 형태로 배치된 레이아웃을 갖는 MOSFET 소자. - 활성 영역;
상기 활성 영역을 Y 방향으로 가로질러 연장하여 소스 영역 및 드레인 영역을 정의하는 게이트 전극;
상기 소스 영역 상에 상기 Y 방향으로 배치된 소스 컨택들; 및
상기 드레인 영역 상에 상기 Y 방향으로 배치된 드레인 컨택들을 포함하고,
상기 드레인 컨택들 중 적어도 하나는 상기 게이트 컨택들의 사이를 지나 상기 Y 방향과 수직하는 X 방향으로 연장하는 가상의 X-직선 상에 배치된 레이아웃을 갖는 MOSFET 소자. - 활성 영역;
상기 활성 영역을 Y 방향으로 가로질러 연장하여 소스 영역 및 드레인 영역을 정의하는 게이트 전극;
상기 게이트 전극 상에 상기 Y 방향으로 정렬, 배치된 게이트 컨택들;
상기 소스 영역 상에 상기 Y 방향으로 정렬, 배치된 소스 컨택들; 및
상기 드레인 영역 상에 상기 Y 방향으로 정렬, 배치된 드레인 컨택들을 포함하고,
상기 게이트 컨택들은 상기 Y 방향과 수직하는 X 방향에서, 상기 소스 컨택들 또는 상기 드레인 컨택들 중 어느 하나와 중첩하는 레이아웃을 갖는 MOSFET 소자. - 제17항에 있어서,
상기 게이트 컨택들은 상기 X 방향에서, 상기 소스 컨택들과 중첩하는 레이아웃을 갖는 MOSFET 소자. - 제18항에 있어서,
상기 드레인 컨택들은 상기 X 방향에서 상기 소스 컨택들의 사이와 중첩하는 레이아웃을 갖는 MOSFET 소자. - 제19항에 있어서,
상기 드레인 컨택들은 상기 X 방향에서 상기 게이트 컨택들의 사이와 중첩하지 않는 레이아웃을 갖는 MOSFET 소자.
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Legal Events
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Comment text: Notification of reason for refusal Patent event date: 20200428 Patent event code: PE09021S01D |
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Comment text: Registration of Establishment Patent event date: 20201006 Patent event code: PR07011E01D |
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