CN105206672B - 金属氧化物半导体场效应晶体管器件 - Google Patents

金属氧化物半导体场效应晶体管器件 Download PDF

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Abstract

一种金属氧化物半导体场效应晶体管器件包括：第一有源区；第一栅电极，被构造为沿Y方向延伸以跨过第一有源区，并限定第一源极区和第一漏极区；第一栅极接触件，设置在第一栅电极上以排列在沿Y方向延伸的第一虚拟的栅极穿过线上；第一源极接触件，设置在第一源极区上以排列在沿Y方向延伸的第一虚拟的源极穿过线上；以及第一漏极接触件，设置在第一漏极区上以排列在沿Y方向延伸的第一虚拟的漏极穿过线上，其中，所述第一漏极接触件中的至少一个第一漏极接触件设置在被构造为在第一源极接触件之间穿过并且沿与Y方向垂直的X方向平行地延伸的第一虚拟的X直线中的任意一条第一虚拟的X直线上。

Description

金属氧化物半导体场效应晶体管器件
技术领域
发明构思的实施例涉及金属氧化物半导体场效应晶体管(MOSFET)器件的布局和垂直结构。
背景技术
随着金属氧化物半导体场效应晶体管(MOSFET)器件在尺寸上减小，在MOSFET器件的操作期间，间隔近的接触件之间的寄生电容的影响增大。
发明内容
发明构思的实施例提供金属氧化物半导体场效应晶体管(MOSFET)器件的布局。
发明构思的其他实施例提供MOSFET器件的垂直结构。
发明构思的技术目的不限于以上公开内容；对于本领域技术人员而言，其他目的可以基于下面的描述变得明了。
根据发明构思的一方面，具有一种布局的MOSFET器件可以包括：第一有源区；第一栅电极，沿Y方向延伸以与第一有源区交叉并在第一有源区中限定第一源极区和第一漏极区；第一栅极接触件，位于第一栅电极上并排列在在沿Y方向延伸的第一虚拟的栅极穿过线上；第一源极接触件，位于位于第一源极区上并排列在沿Y方向延伸的第一虚拟的源极穿过线上；以及第一漏极接触件，位于位于第一漏极区上并排列在沿Y方向延伸的第一虚拟的漏极穿过线上。所述第一漏极接触件中的至少一个第一漏极接触件位于第一虚拟线中的任意一条第一虚拟线上，所述第一虚拟线沿X方向平行地延伸并且均在第一源极接触件中的两个相邻的第一源极接触件之间穿过，其中，X方向与Y方向垂直。
在实施例中，所述MOSFET器件还可以包括：第二有源区，与第一有源区相邻；第二栅电极，沿Y方向延伸以跨过第二有源区并在第二有源区中限定第二源极区和第二漏极区；第二栅极接触件，位于第二栅电极上并排列在沿Y方向延伸的第二虚拟的栅极穿过线上；第二源极接触件，位于第二源极区上并排列在沿Y方向延伸的第二虚拟的源极穿过线上；以及第二漏极接触件，位于第二漏区上并排列在沿Y方向延伸的第二虚拟的漏极穿过线上。所述第二漏极接触件中的至少一个第二漏极接触件可以位于所述第二虚拟线中的任意一条第二虚拟线上。
根据发明构思的另一方面，MOSFET器件包括：有源区；栅电极，沿Y方向延伸以跨过有源区并在有源区中限定源极区和漏极区；源极接触件，在源极区上沿Y方向延伸；漏极接触件，在漏极区上沿Y方向延伸。
根据发明构思的又一方面，MOSFET器件可包括：有源区；栅电极，沿Y方向延伸以跨过有源区并限定源极区和漏极区；栅极接触件，位于栅电极上；以及第一漏极接触件，位于漏极区上。
根据发明构思的再一方面，MOSFET器件可包括：有源区；第一至第三栅电极，沿Y方向延伸以跨过有源区并限定第一源极区、第一漏极区、第二源极区和第二漏极区；在第一源极区中的第一源极接触件和在第二源极区中的第二源极接触件；以及在第一漏极区中的第一漏极接触件和在第二漏极区中的第二漏极接触件。
根据发明构思的再一方面，MOSFET器件可包括：有源区；栅电极，沿Y方向延伸以跨过有源区并限定源极区和漏极区；栅极接触件，位于栅电极上以沿Y方向排列；源极接触件，位于源极区上以沿Y方向排列；以及漏极接触件，位于漏极区上以沿Y方向排列，其中，栅极接触件可以与源极接触件和漏极接触件中的任意一者在与Y方向垂直的X方向上对齐。
根据发明构思的再一方面，MOSFET器件可包括：第一有源区；第一栅电极，沿Y方向延伸以跨过第一有源区，第一栅电极在第一有源区中限定第一源极区和第一漏极区；第一栅极接触件，位于第一栅电极上，第一栅极接触件排列在沿Y方向延伸的第一虚拟的栅极穿过线上；第一源极接触件，位于第一源极区上，第一源极接触件排列在沿Y方向延伸的第一虚拟的源极穿过线上；以及第一漏极接触件，位于第一漏极区上，第一漏极接触件排列在沿Y方向延伸的第一虚拟的漏极穿过线上。从栅极接触件中的一个栅极接触件到与栅极接触件中的所述一个栅极接触件最为接近的两个源极接触件的距离基本相同。
根据发明构思的再一方面，MOSFET器件可包括：第一有源区；第一栅电极，沿Y方向延伸以跨过第一有源区，第一，第一栅电极在第一有源区中限定第一源极区和第一漏极区；第一栅极接触件，位于第一栅电极上，第一栅极接触件排列在沿Y方向延伸的第一虚拟的栅极穿过线上；第一源极接触件，位于第一源极区上，第一源极接触件排列在沿Y方向延伸的第一虚拟的源极穿过线上；以及第一漏极接触件，位于第一漏极区上，第一漏极接触件排列在沿Y方向延伸的第一虚拟的漏极穿过线上。第一源极接触件中的至少一些第一源极接触件与第一漏极接触件中相应的一个第一漏极接触件在与Y方向垂直的X方向上对齐，其中，第一栅极接触件不与第一源极接触件或第一漏极接触件中的任意一个在X方向上对齐。
其他实施例的细节包括在详细的解释和附图中。
附图说明
根据对如附图中所示的发明构思的优选实施例的更具体的描述，发明构思的前述和其他特征及优势将明了，在附图中，在所有不同的视图中，同样的附图标记指示相同的部件。附图不一定按照比例绘制，而是侧重于示出发明构思的原理。在附图中：
图1A至图1L是示出根据发明构思的各种实施例的MOSFET器件的布局图；
图2A至图2J是根据发明构思的另外实施例的MOSFET器件的布局图；
图3A是根据发明构思的另一实施例的MOSFET器件的布局图，图3B至图3D是分别沿着图3A的线I-I’、II-II’和III-III’截取的概念性垂直剖视图；
图4A至图4E是根据发明构思的额外实施例的MOSFET的布局图；
图5A是示出根据发明构思的实施例的半导体模块的概念性视图；
图5B和图5C是示出根据发明构思的实施例的电子系统的概念性框图。
具体实施方式
在下面的描述中，主要参照“布局图”来描述本发明的实施例，所述布局图是指器件的平面视图，或者，换言之，是指从上方沿着与基底的顶表面垂直的轴朝着器件的基底的顶表面向下看每个器件的视图。还通过术语“X方向”和“Y方向”来描述器件，所述“X方向”和“Y方向”是与基底的顶表面平行并且彼此垂直的方向。在下面的描述中，为了有助于对发明构思的理解，–Y方向是指图中的向下方向(即，朝向图纸的底部)，+Y方向是指向上方向。在下面的描述中，如果与基底的顶表面垂直的轴穿过两个元件，则所述两个元件“垂直地叠置”。
在发明构思的一方面中，MOSFET器件可以具有对称的形状、结构和特性。例如，源极和漏极在发明构思的实施例中可以彼此兼容。因此，源极接触件的位置和特性可以与漏极接触件的位置和特性兼容。
图1A至图1L是示出根据发明构思的各种实施例的MOSFET器件的布局图。
参照图1A，根据发明构思的实施例的MOSFET器件包括有源区10、沿Y方向延伸以与有源区10交叉的栅电极23、由栅电极23限定的源极区15和漏极区16、与栅电极23垂直地叠置的多个栅极接触件31、与源极区15垂直地叠置的多个源极接触件35以及与漏极区16垂直地叠置的多个漏极接触件36。MOSFET器件可以包括与栅电极23和栅极接触件31垂直地叠置的栅极互连件41、与源极区15和源极接触件35垂直地叠置的源极互连件45以及与漏极区16和漏极接触件36垂直地叠置的漏极互连件46。有源区10的与栅电极23垂直地叠置的部分可以是沟道区11。
有源区10可以具有例如四边形的形状。
栅电极23可以具有沿Y方向延伸以与有源区10的中间部分交叉的条形形状或线形形状。
源极区15可以是有源区10的在栅电极23的第一侧上的一部分，漏极区16可以是有源区10的在栅电极23的与第一侧相对的第二侧上的另一部分。源极区15和漏极区16可以关于沿Y方向二等分栅电极23的线对称地设置。例如，源极区15和漏极区16可以具有基本相同的形状和面积。源极区15和漏极区16可以具有在Y方向上延长的形状。
栅极接触件31、源极接触件35和漏极接触件36可分别设置在均沿Y方向延伸的虚拟的栅极穿过线Yg、虚拟的源极穿过线Ys和虚拟的漏极穿过线Yd上。例如，虚拟的栅极穿过线Yg可以沿Y方向穿过栅电极23和沟道区11，虚拟的源极穿过线Ys可以沿Y方向穿过源极区15，虚拟的漏极穿过线Yd可以沿Y方向穿过漏极区16。如图1A中所示，虚拟的穿过线Yg、Ys和Yd可以大体上分别与栅极接触件31、源极接触件35和漏极接触件36的中心交叉。
源极接触件35和漏极接触件36可以设置在沿X方向彼此平行地延伸的虚拟的源极/漏极接触件交叉线Xsd上。例如，源极接触件35中的一个和漏极接触件36中的一个可以均设置在虚拟的源极/漏极接触件交叉线Xsd中的一条上。
源极接触件35和漏极接触件36可以关于沿Y方向二等分栅电极23的线对称地设置。例如，每个源极接触件35和栅电极23之间的距离可以与每个漏极接触件36和栅电极23之间的距离相同。
栅极接触件31没有设置在虚拟的源极/漏极接触件交叉线Xsd上。反之，栅极接触件31可以设置在沿X方向彼此平行地延伸的虚拟的栅极接触件交叉线Xg中的各条虚拟的栅极接触件交叉线Xg上。每条虚拟的栅极接触件交叉线Xg可以自虚拟的源极/漏极接触件交叉线Xsd起始沿–Y方向(或+Y方向)偏移。例如，每条虚拟的栅极接触件交叉线Xg可以在源极接触件35中的两个相邻的源极接触件35之间和/或漏极接触件36中的两个相邻的漏极接触件36之间穿过。因此，栅极接触件31可以不与源极接触件35或漏极接触件36在X方向上对齐。
栅极接触件31均可以与彼此最为接近的两个源极接触件35分隔开基本相同的距离，并且可以与彼此最为接近的两个漏极接触件36分隔开基本相同的距离。
栅极接触件31、源极接触件35和漏极接触件36的尺寸可以基本相同。
栅极接触件31和源极接触件35可以在X方向和Y方向两个方向上均以之字形图案设置。同样地，栅极接触件31和漏极接触件36可以在X方向和Y方向两个方向上均以之字形图案设置。
栅极互连件41、源极互连件45和漏极互连件46可以分别沿着虚拟的栅极穿过线Yg、虚拟的源极穿过线Ys和虚拟的漏极穿过线Yd彼此平行地延伸。栅极互连件41可以与栅电极23平行地延伸，并可以与栅电极23叠置。源极互连件45可以与源极区15平行地延伸，并可以与源极区15叠置。漏极互连件46可以与漏极区16平行地延伸，并可以与漏极区16叠置。
由于图1A的MOSFET器件包括在X方向和Y方向两个方向上均以之字形图案设置的栅极接触件31、源极接触件35和漏极接触件36，因此可增大栅极接触件31和源极接触件35之间的最小距离以及栅极接触件31和漏极接触件36之间的最小距离。因此，接触件31、35和36之间的寄生电容可以减小，接触件31、35和36的在X方向上的长度可以增大，和/或用于形成接触件31、35和36的工艺余量可以增加。
参照图1B，在根据发明构思的另一实施例的MOSFET器件中，省略了图1A的实施例的设置在沿X方向延伸并在两个相邻的栅极接触件31之间穿过的虚拟的栅极接触件间线Xgi上的漏极接触件36。虚拟的栅极接触件间线Xgi可以在两个相邻的栅极接触件31之间的中点处横穿。
在图1B的实施例中，漏极接触件36的总数可以比源极接触件35的总数少，少的数量可为相邻的栅极接触件31之间的间隙的总数。被省略的漏极接触件36的个数可以是相邻的栅极接触件31之间的间隙的个数。相邻的栅极接触件31之间的间隙的总数可以比栅极接触件31的总数少一个。在图1B的实施例中，栅极接触件31和漏极接触件36之间的寄生电容可以进一步减小。
参照图1C，在根据发明构思的又一实施例的MOSFET器件中，漏极接触件36可以仅设置在漏极区16的在Y方向上的下部中。
例如，漏极接触件36可以仅设置在漏极区16的下部中，所述漏极区16的下部在比沿X方向延伸以与栅极接触件31交叉的所有虚拟的栅极接触件交叉线Xg低的高度处。换言之，漏极接触件36可以相对于栅极接触件31位于–Y方向上。此外，沿X方向延伸以与漏极接触件36交叉的虚拟的漏极接触件交叉线Xd可以设置在比虚拟的栅极接触件交叉线Xg低的高度处，因此可以相对于虚拟的栅极接触件交叉线Xg位于–Y方向上。
漏极接触件36的总数可以比源极接触件35的总数少，少的数量可为栅极接触件31的总数。栅极接触件31和漏极接触件36之间的寄生电容可以进一步减小。
参照图1D，在根据发明构思的再一实施例的MOSFET器件中，与图1A至图1C的实施例中的漏极接触件36相比，设置在漏极区16的下部区域中的漏极接触件36可以具有在Y方向上延长的条形形状或矩形形状。
例如，图1D的MOSFET器件可以包括不同数量的源极接触件35和漏极接触件36。源极接触件35可以具有正方形或圆形的形状，漏极接触件36可以具有条形形状、矩形形状或椭圆形形状。条形、矩形或椭圆形的漏极接触件36可以具有减小的电阻。
参照图1E，在根据发明构思的又一实施例的MOSFET器件中，每个栅极接触件31可以设置在第一虚拟的栅极接触件交叉线Xg1上和第二虚拟的栅极接触件交叉线Xg2上，其中，Xg1沿X方向延伸以在两个相邻的源极接触件35之间和两个相邻的漏极接触件36之间穿过，第二虚拟的栅极接触件交叉线Xg2与第一虚拟的栅极接触件交叉线Xg1平行并且自源极接触件35中的至少一个和/或漏极接触件36中的至少一个起始沿+Y方向偏移。因此，栅极接触件31可以沿+Y方向偏移，从而不与源极接触件35和/或漏极接触件36沿X方向设置在同一条虚拟的源极/漏极接触件交叉线Xsd上。
栅极接触件31和源极接触件35可以在X方向和/或Y方向上以之字形图案设置。栅极接触件31和漏极接触件36也可以在X方向和/或Y方向上以之字形图案设置。
参照图1F，在根据发明构思的另一实施例的MOSFET器件中，在沿X方向延伸以在两个相邻的栅极接触件31之间穿过的虚拟的栅极接触件间线Xgi上没有设置漏极接触件36。
例如，在图1F的实施例中，省略了图1E的实施例中的设置在沿X方向延伸以横穿两个相邻的栅极接触件31之间的虚拟的栅极接触件间线Xgi上的漏极接触件36。
参照图1G，根据发明构思的又一实施例的MOSFET器件可以包括：栅电极23，与有源区10交叉以限定源极区15和漏极区16；多个栅极接触件31，设置在栅电极23上以与栅电极23叠置；多个源极接触件35，设置在源极区15上以与源极区15叠置；多个漏极接触件36，设置在漏极区16上以与漏极区16叠置；栅极互连件41，与栅电极23平行地延伸以与栅电极23和栅极接触件31叠置；源极互连件45，与栅电极23平行地延伸以与源极区15和源极接触件35叠置；以及漏极互连件46，与栅电极23平行地延伸以与漏极区16和漏极接触件36叠置。栅极接触件31可以与沿X方向延伸以与源极接触件35交叉的虚拟的栅极/源极接触件交叉线Xgs对齐，并设置在虚拟的栅极/源极接触件交叉线Xgs上，漏极接触件36可以设置在沿X方向延伸以横穿两个相邻的源极接触件35之间的虚拟的漏极接触件交叉线Xd上。
例如，漏极接触件36均可以相对于自源极接触件35沿–Y方向偏移，从而漏极接触件36不设置在虚拟的栅极/源极接触件交叉线Xgs上和/或虚拟的源极接触件交叉线Xs上。因此，漏极接触件36不与源极接触件35和/或栅极接触件31在X方向上对齐。漏极接触件36可以与栅极接触件31之间的空间和/或源极接触件35之间的空间在X方向上对齐。
每个栅极接触件31可以设置在沿X方向的虚拟的栅极/源极接触件交叉线Xgs上和沿Y方向的虚拟的栅极穿过线Yg上。源极接触件35可以设置在沿X方向的虚拟的栅极/源极接触件交叉线Xgs和/或虚拟的源极接触件交叉线Xs上以及在Y方向上的虚拟的源极穿过线Ys上。源极接触件35与漏极接触件36和/或栅极接触件31与漏极接触件36可以在X方向上和/或Y方向上以之字形图案设置。
当源极接触件35通过接地电压接地时，栅极接触件31和源极接触件35之间的寄生电容可以低到忽略不计。因此，当源极接触件35通过接地电压接地时，可以仅调整栅极接触件31和漏极接触件36之间的距离。
参照图1H，在根据发明构思的另外实施例的MOSFET器件中，省略了图1G的实施例中的设置在沿X方向横穿栅极接触件31之间的虚拟的栅极接触件间线Xgi上的漏极接触件36。因此，漏极接触件36可以仅设置在漏极区16的相对于栅极接触件31中的最下面的栅极接触件31沿–Y方向定位的下部中。
参照图1I，在根据发明构思的再一额外实施例的MOSFET器件中，栅极接触件31、源极接触件35和漏极接触件36均可以设置在沿X方向平行地延伸的多条虚拟的栅极/源极接触件交叉线Xsg和/或多条虚拟的源极/漏极接触件交叉线Xsd上。
漏极接触件36可不设置在沿X方向延伸以与栅极接触件31交叉的虚拟的栅极/源极接触件交叉线Xsg上。栅极接触件31可不设置在沿X方向延伸以与源极接触件35和漏极接触件36交叉的虚拟的源极/漏极接触件交叉线Xsd上。例如，栅极接触件31和漏极接触件36中的仅一者可以排他地设置在虚拟的栅极/源极接触件交叉线Xsg和/或虚拟的源极/漏极接触件交叉线Xsd上。因此，漏极接触件36可以仅设置在漏极区16的相对于栅极接触件31中的最下面的栅极接触件31沿–Y方向定位的下部中。
参照图1J，在根据发明构思的又一实施例的MOSFET器件中，设置在漏极区16的相对于栅极接触件31中的最下面的栅极接触件31沿–Y方向定位的下部中的漏极接触件36可以具有条形形状、矩形形状或椭圆形形状。
参照图1K，根据发明构思的又一实施例的MOSFET器件可以包括：栅电极23，与有源区10交叉以限定源极区15和漏极区16；多个栅极接触件31，设置在栅电极23上以与栅电极23叠置；多个源极接触件35，设置在源极区15上以与源极区15叠置；多个漏极接触件36，设置在漏极区16上以与漏极区16叠置；栅极互连件41，与栅电极23平行地延伸以与栅电极23和栅极接触件31叠置；源极互连件45，与栅电极23平行地延伸以与源极区15和源极接触件35叠置；以及漏极互连件46，与栅电极23平行地延伸以与漏极区16和漏极接触件36叠置。源极接触件35和漏极接触件36可以设置在沿X方向延伸的虚拟的源极/漏极接触件交叉线Xsd上。
一个源极接触件35和一个漏极接触件36可以共同地设置在每条虚拟的源极/漏极接触件交叉线Xsd上。
栅极接触件31可以不与源极接触件35和/或漏极接触件36在X方向上对齐。
源极接触件35和漏极接触件36可以仅沿Y方向设置在源极区15和漏极区16的相对于最下面的栅极接触件31沿–Y方向定位的部分中。例如，栅极接触件31可以设置在有源区10的上部中，而源极接触件35和漏极接触件36可以设置在有源区10的下部中。
与源极接触件35和漏极接触件36交叉的虚拟的源极/漏极接触件交叉线Xsd以及与栅极接触件31交叉的虚拟的栅极接触件交叉线Xg可以彼此平行地设置，并可以沿X方向延伸。虚拟的源极/漏极接触件交叉线Xsd和虚拟的栅极接触件交叉线Xg可以在Y方向上与相邻的虚拟的源极/漏极接触件交叉线Xsd和/或相邻的虚拟的栅极接触件交叉线Xg分隔开相同的距离。
源极接触件35的总数和漏极接触件36的总数可以相同。
参照图1L，在根据发明构思的另一实施例的MOSFET器件中，设置在源极区15的下部区域中的源极接触件35和设置在漏极区16的下部区域中的漏极接触件36可以具有条形形状、矩形形状或椭圆形形状。
图2A至图2J是示出根据发明构思的各种实施例的MOSFET器件的布局图。
参照图2A，根据发明构思的实施例的MOSFET器件可以包括第一MOSFET器件5a和第二MOSFET器件5b。
第一MOSFET器件5a可以包括：第一有源区10a；第一栅电极23a，沿Y方向与第一有源区10a交叉以限定第一源极区15a和第一漏极区16a；第一源极接触件35a，设置在第一源极区15a上；第一漏极接触件36a，设置在第一漏极区16a上；以及第一栅极接触件31a，设置在第一栅电极23a上。第一MOSFET器件5a还可以包括：第一栅极互连件41a，与第一栅电极23a和第一栅极接触件31a垂直地叠置；第一源极互连件45a，与第一源极区15a和第一源极接触件35a垂直地叠置；以及第一漏极互连件46a，与第一漏极区16a和第一漏极接触件36a垂直地叠置。
第二MOSFET器件5b可以包括：第二有源区10b；第二栅电极23b，沿Y方向与第二有源区10b交叉以限定第二源极区15b和第二漏极区16b；第二源极接触件35b，设置在第二源极区15b上；第二漏极接触件36b，设置在第二漏极区16b上；以及第二栅极接触件31b，设置在第二栅电极23b上。第二MOSFET器件5b还可以包括：第二栅极互连件41b，与第二栅电极23b和第二栅极接触件31b垂直地叠置；第二源极互连件45b，与第二源极区15b和第二源极接触件35b垂直地叠置；以及第二漏极互连件46b，与第二漏极区16b和第二漏极接触件36b垂直地叠置。
第一栅电极23a和第二栅电极23b可以彼此平行地设置。
第一栅极接触件31a可以设置在沿Y方向延伸的第一虚拟的栅极穿过线Yg1上。第一源极接触件35a可以设置在沿Y方向延伸的第一虚拟的源极穿过线Ys1上。第一漏极接触件36a可以设置在沿Y方向延伸的第一虚拟的漏极穿过线Yd1上。第二栅极接触件31b可以设置在沿Y方向延伸的第二虚拟的栅极穿过线Yg2上。第二源极接触件35b可以设置在沿Y方向延伸的第二虚拟的源极穿过线Ys2上。第二漏极接触件36b可以设置在沿Y方向延伸的第二虚拟的漏极穿过线Yd2上。
第一源极接触件35a和第一栅极接触件31a均可以设置在均沿X方向延伸的第一虚拟的栅极/源极接触件交叉线Xgs1上和/或第一虚拟的源极接触件交叉线Xs1上。
第一漏极接触件36a可以设置在横穿两个相邻的第一源极接触件35a之间和/或两个相邻的第一栅极接触件31a之间的第一虚拟的漏极接触件交叉线Xd1上。第一虚拟的漏极接触件交叉线Xd1均沿X方向延伸。
第二源极接触件35b、第二栅极接触件31b和第二漏极接触件36b均可以设置在均沿X方向延伸的第二虚拟的栅极/源极/漏极接触件交叉线Xgsd2上和/或第二虚拟的源极/漏极接触件交叉线Xsd2上。
第一虚拟的栅极/源极接触件交叉线Xgs1沿X方向延伸以与第一栅极接触件31a交叉，第二虚拟的栅极/源极/漏极接触件交叉线Xgsd2沿X方向延伸以与第二栅极接触件31b交叉。每条第一虚拟的栅极/源极接触件交叉线Xgs1可以相对于第二虚拟的栅极/源极/漏极接触件交叉线Xgsd2中的相应的一条在X方向上(水平地)基本对齐。例如，最上面的(在+Y方向上)第一栅极接触件31a设置在第一虚拟的栅极/源极接触件交叉线Xgs1上，最上面的第二栅极接触件31b设置在与第一虚拟的栅极/源极接触件交叉线Xgs1共线的第二虚拟的栅极/源极/漏极接触件交叉线Xgsd2上。
第一漏极接触件36a可以设置在均沿X方向延伸以横穿两个相邻的第二源极接触件35b之间的第一虚拟的漏极接触件交叉线Xd1上。第二源极接触件35b可以设置在均沿X方向延伸以横穿两个相邻的第一漏极接触件36a之间的第二虚拟的栅极/源极/漏极接触件交叉线Xgsd2和/或第二虚拟的源极/漏极接触件交叉线Xsd2上。第一漏极接触件36a和第二源极接触件35b可以分别排他地设置在均沿X方向延伸的第一虚拟的漏极接触件交叉线Xd1和第二虚拟的源极/漏极接触件交叉线Xsd2上。如图2A中所示，第一漏极接触件36a和第二源极接触件35b可以在Y方向上以之字形图案设置。
第一栅极互连件41a、第一源极互连件45a、第一漏极互连件46a、第二栅极互连件41b、第二源极互连件45b和第二漏极互连件46b可以分别沿均在Y方向上延伸的虚拟的直线Yg1、Ys1、Yd1、Yg2、Ys2和Yd2彼此平行地延伸。第一栅极互连件41a可以与第一栅电极23a平行并可以与第一栅电极23a垂直地叠置。第二栅极互连件41b可以与第二栅电极23b平行并可以与第二栅电极23b垂直地叠置。第一源极互连件45a可以与第一源极区15a平行并可以与第一源极区15a垂直地叠置。第二源极互连件45b可以与第二源极区15b平行并可以与第二源极区15b垂直地叠置。第一漏极互连件46a可以与第一漏极区16a平行并可以与第一漏极区16a垂直地叠置。第二漏极互连件46b可以与第二漏极区16b平行并可以与第二漏极区16b垂直地叠置。
参照图2B，在根据发明构思的另一实施例的MOSFET器件中，图2A的MOSFET器件被修改为使得第一漏极接触件36a均被定位在第一漏极区16a中的比第一栅极接触件31a中的最下面的第一栅极接触件31a低的高度处。
例如，第一漏极接触件36a不设置在沿X方向延伸以横穿两个相邻的第一栅极接触件31a之间的第一虚拟的栅极接触件间线Xgi1上。
参照图2C，在根据发明构思的另一实施例的MOSFET器件中，第一漏极接触件36a可以被定位在比第一栅极接触件31a中的最下面的第一栅极接触件31a低的高度处，并且可以具有条形形状、矩形形状或椭圆形形状。
参照图2D，在根据发明构思的再一实施例的MOSFET器件中，与图2B的实施例不同，第二漏极接触件36b可以设置在第二漏极区16b中的比第二栅极接触件31b中的最下面的第二栅极接触件31b低的高度处。具体地，在图2D的实施例中，第二漏极接触件36b不设置在沿X方向延伸以与相应的第二源极接触件35b和相应的第二栅极接触件31b交叉的第二虚拟的源极/栅极接触件交叉线Xsg2上。
参照图2E，在根据发明构思的又一实施例的MOSFET器件中，第二漏极接触件36b可以被定位在如在图2D的实施例中那样比第二栅极接触件31b中的最下面的第二栅极接触件31b低的高度处，并且这些第二漏极接触件还可以具有条形形状、矩形形状或椭圆形形状。
参照图2F，在根据发明构思的再一实施例的MOSFET器件中，图2B的MOSFET器件可以被修改为使得第二栅极接触件31b不设置在均沿X方向延伸以与相应的第二源极接触件35b和第二漏极接触件36b交叉的第二虚拟的源极/漏极接触件交叉线Xsd2上。相反，第二栅极接触件31b可以设置在沿X方向延伸以横穿两个相邻的第二源极接触件35b之间和/或两个相邻的第二漏极接触件36b之间的第二虚拟的栅极接触件交叉线Xg2上。换言之，与第一栅极接触件31a、第二源极接触件35b或第二漏极接触件36b相比，第二栅极接触件31b可以沿–Y方向偏移。
参照图2G，在根据发明构思的另一实施例的MOSFET器件中，第一漏极接触件36a可以设置在第一漏极区16a中比第一栅极接触件31a中的最下面的第一栅极接触件31a低的高度处。例如，第一漏极接触件36a可以不设置在沿X方向延伸以横穿两个相邻的第一源极接触件35a和两个相邻的第一栅极接触件31a之间的第一虚拟的栅极接触件间线Xgi1上。
参照图2H，在根据发明构思的再一实施例的MOSFET器件中，图2G的实施例的第一漏极接触件36a可以被具有条形形状、矩形形状或椭圆形形状的漏极接触件36a代替。
参照图2I，根据发明构思的另一实施例的MOSFET器件可以包括第一MOSFET器件5a，其中，所述第一MOSFET器件5a包括：第一有源区10a；第一栅电极23a，沿Y方向与第一有源区10a交叉，以限定第一源极区15a和第一漏极区16a；第一源极接触件35a，设置在第一源极区15a上；第一漏极接触件36a，设置在第一漏极区16a上；第一栅极接触件31a，设置在第一栅电极23a上；第一栅极互连件41a，与第一栅电极23a平行地沿Y方向延伸以与第一栅电极23a和第一栅极接触件31a垂直地叠置；第一源极互连件45a，与第一栅电极23a平行地沿Y方向延伸以与第一源极区15a和第一源极接触件35a垂直地叠置；以及第一漏极互连件46a，与第一栅电极23a平行地沿Y方向延伸以与第一漏极区16a和第一漏极接触件36a垂直地叠置。MOSFET器件还包括第二MOSFET器件5b，其中，所述第二MOSFET器件5b包括：第二有源区10b；第二栅电极23b，沿Y方向与第二有源区10b交叉，以限定第二源极区15b和第二漏极区16b；第二源极接触件35b，设置在第二源极区15b上；第二漏极接触件36b，设置在第二漏极区16b上；第二栅极接触件31b，设置在第二栅电极23b上；第二栅极互连件41b，与第二栅电极23b平行地沿Y方向延伸以与第二栅电极23b和第二栅极接触件31b垂直地叠置；第二源极互连件45b，与第二栅电极23b平行地沿Y方向延伸以与第二源极区15b和第二源极接触件35b垂直地叠置；第二漏极互连件46b，与第二栅电极23b平行地沿Y方向延伸以与第二漏极区16b和第二漏极接触件36b垂直地叠置。
例如，第一源极接触件35a和第一栅极接触件31a可以在X方向上和/或Y方向上以之字形图案布置。
第一漏极接触件36a可以在第一漏极区16a中设置在比第一栅极接触件31a中的最下面的第一栅极接触件31a低的高度处。第一漏极接触件36a可以设置在沿X方向延伸以横穿两个相邻的第一源极接触件35a之间的第一虚拟的上漏极接触件交叉线Xd1a上，或者设置在自第一虚拟的源极接触件交叉线Xs1起始沿–Y方向偏移的第一虚拟的下漏极接触件交叉线Xd1b上。
第二栅极接触件31b可以设置在均沿X方向延伸以横穿两个相邻的第二源极接触件35b之间的第二虚拟的栅极接触件交叉线Xg2上。因此，第二源极接触件35b和第二栅极接触件31b可以在X方向和/或Y方向上以之字形图案设置。
第二漏极接触件36b可以设置在第二漏极区16b中比第二栅极接触件31b中的最下面的第二栅极接触件31b低的高度处。第二漏极接触件36b可以设置在横穿两个相邻的第二源极接触件35b之间的第二虚拟的上漏极接触件交叉线Xd2a上，或者设置在自第二虚拟的源极接触件交叉线Xs2起始沿–Y方向偏移的第二虚拟的下漏极接触件交叉线Xd2b上。第二虚拟的源极接触件交叉线Xs2沿X方向延伸以横穿第二源极接触件35b中的最下面的第二源极接触件35b。
参照图2J，在根据发明构思的再一实施例的MOSFET器件中，图2I的MOSFET器件可以被修改成第一漏极接触件36a和第二漏极接触件36b可以具有条形形状、矩形形状或椭圆形形状。
图3A是示出根据发明构思的实施例的MOSFET器件的示意性布局，图3B至图3D是分别沿图3A的线I-I’、II-II’和III-III’截取的概念性垂直剖视图。
参照图3A，根据发明构思的本实施例的半导体器件可以包括单元区CA和外围区PA。
垂直沟道160、下位线接触件171、位线焊盘173、上位线接触件175和位线177可以形成在单元区CA中。垂直沟道160和下位线接触件171可以具有矩形形状或圆形形状。位线焊盘173可以具有延长的条形形状、矩形形状或椭圆形形状。位线177可以具有直线形状并可以在两个方向上延伸。
MOSFET器件5和逻辑电路7可以形成在外围区PA中。
MOSFET器件5可以包括：有源区110；栅电极123，与有源区110交叉以限定源极区115和漏极区116；栅极接触件131，设置在栅电极123上；源极接触件135，设置在源极区115上；漏极接触件136，设置在漏极区116上；栅极互连件141，与栅极接触件131和栅电极123垂直地叠置；源极互连件145，与源极接触件135和源极区115垂直地叠置；以及漏极互连件146，与漏极接触件136和漏极区116垂直地叠置。MOSFET器件5可以是图1A至图1L中描述的MOSFET器件中的一个。为了简化讨论，MOSFET器件5被简化地描述为包括一个栅极接触件131、一个源极接触件135和一个漏极接触件136。
逻辑电路7可以包括：设置在栅极互连件141上的栅极输入/输出接触件181、与栅极输入/输出接触件181垂直地叠置的栅极输入/输出互连件191、设置在源极互连件145上的源极输入/输出接触件185、与源极输入/输出接触件185垂直地叠置的源极输入/输出互连件195、设置在漏极互连件146上的漏极输入/输出接触件186以及与漏极输入/输出接触件186垂直地叠置的漏极输入/输出互连件196。
虽然位线177在图3A中被示出为与栅极互连件141、源极互连件145、漏极互连件146、栅极输入/输出互连件191、源极输入/输出互连件195和漏极输入/输出互连件196平行，但是不限于此。
参照图3B，MOSFET器件5可以包括：下绝缘层151，形成在基底100上；字线电极153和层间绝缘层155，交替地堆叠在下绝缘层151上；覆盖绝缘层157，覆盖字线电极153和层间绝缘层155；以及垂直沟道160，穿透覆盖绝缘层157、字线电极153、层间绝缘层155和下绝缘层151以接触基底100。MOSFET器件5还包括形成在垂直沟道160上的下位线接触件171、位线焊盘173、上位线接触件175和位线177。
基底100可以包括半导体晶片。例如，基底100可以包括单晶硅晶片或诸如锗化硅(SiGe)的化合物半导体晶片。
下绝缘层151可以在基底100的表面上相对厚地形成。下绝缘层151可以包括诸如氧化硅的绝缘材料。
字线电极153和层间绝缘层155可以交替地堆叠。字线电极153可以包括诸如钨的导体。诸如氮化钛(TiN)或氮化钽(TaN)的导电阻挡层(未示出)还可以设置在每个字线电极153和相邻的层间绝缘层155之间。层间绝缘层155可以包括诸如氧化硅的绝缘材料。
覆盖绝缘层157可以形成在字线电极153中的最上面的字线电极153上。覆盖绝缘层157可以相对厚地形成。
垂直沟道160可以包括下焊盘层161、电荷存储层163、沟道层165、芯层167和上焊盘层169。下焊盘层161可以包括能够通过例如外延生长工艺形成的硅。下绝缘层151可以具有足够的厚度，使得下焊盘层161具有合适的厚度。下焊盘层161可以比下绝缘层151薄。电荷存储层163可以包括诸如氧化硅层、氮化硅层和金属氧化物层的多个层。沟道层165可以包括诸如硅的导电层。芯层167可以包括诸如氧化硅的绝缘材料。上焊盘层169可以包括诸如硅的导电层。覆盖绝缘层157可以具有足够的厚度，使得上焊盘层169具有合适的厚度。
下位线接触件171可以在垂直沟道层160的上焊盘层169上垂直地排列并可以自垂直沟道层160的上焊盘层169垂直地延伸。下位线接触件171可以包括硅化物和/或金属，以将垂直沟道层160的上焊盘层169电连接到位线焊盘173。
位线焊盘173可以水平地延伸以与下位线接触件171垂直地叠置并接触。位线焊盘173可以包括诸如金属的导体。
上位线接触件175可以水平地延伸以与位线焊盘173垂直地叠置并接触。上位线接触件175可以包括金属。
参照图3C，MOSFET器件5可以包括：浅沟槽隔离(STI)105，限定基底100中的有源区110；栅极图案120，形成在有源区110上；源极区115、漏极区116和沟道区111，在有源区110中；下栅极接触件131L和上栅极接触件131U，形成在栅极图案120上；下源极接触件135L和上源极接触件135U，形成在源极区115上；下漏极接触件136L和上漏极接触件136U，形成在漏极区116上；栅极互连件141，形成在上栅极接触件131U上；源极互连件145，形成在上源极接触件135U上；以及漏极互连件146，形成在上漏极接触件136U上。
栅极图案120可以包括栅极绝缘层121、栅电极123、栅极覆盖层125和栅极分隔件127。栅极绝缘层121可以包括氧化硅或金属氧化物。栅电极123可以包括硅化物或诸如钨的金属。栅极覆盖层125和栅极分隔件127可以包括诸如氮化硅的相对刚性的绝缘材料。
有源区110可以包括位于栅电极123的一侧上的源极区115、位于栅电极123的与所述一侧相对的另一侧上的漏极区116以及在栅电极123下方的沟道区111。
下栅极接触件131L可以排列在栅极图案120上，并且可以垂直地穿透栅极覆盖层125以接触栅电极123。上栅极接触件131U可以排列在下栅极接触件131L上。
下源极接触件135L可以排列在源极区115上，并可以接触源极区115。上源极接触件135U可以排列在下源极接触件135L上。
下漏极接触件136L可以排列在漏极区116上，并可以接触漏极区116。上漏极接触件136U可以排列在下漏极接触件136L上。
下栅极接触件131L、上栅极接触件131U、下源极接触件135L、上源极接触件135U、下漏极接触件136L和上漏极接触件136U可以包括硅化物和/或金属。
下栅极接触件131L和上栅极接触件131U、下源极接触件135L和上源极接触件135U以及下漏极接触件136L和上漏极接触件136U均可以形成为物理地连续的单个个体。
栅极互连件141、源极互连件145和漏极互连件146可以分别与上栅极接触件131U、上源极接触件135U和上漏极接触件136U垂直地对齐。
参照图3D，MOSFET器件5还可以包括栅极输入/输出接触件181和栅极输入/输出互连件191。栅极输入/输出接触件181可以形成在栅极互连件141的端部上或栅极互连件141的端部附近。栅极输入/输出互连件191可以与栅极输入/输出接触件181垂直地叠置并接触，并且沿一个方向延伸。
参照图3A至图3D，下栅极接触件131L、下源极接触件135L和下漏极接触件136L均可以具有比垂直沟道160的高度高的高度。
下位线接触件171的高度可以比上栅极接触件131U的高度高。
位线焊盘173、栅极互连件141、源极互连件145和漏极互连件146可以位于同一高度处。因此，位线焊盘173、栅极互连件141、源极互连件145以及漏极互连件146均可以在同一工艺中形成。
上位线接触件175、栅极输入/输出接触件181、源极输入/输出接触件185和漏极输入/输出接触件186可以位于同一高度处。因此，上位线接触件175、栅极输入/输出接触件181、源极输入/输出接触件185和漏极输入/输出接触件186均可以在同一工艺中形成。
位线177、栅极输入/输出互连件191、源极输入/输出互连件195和漏极输入/输出互连件196可以位于同一高度处。因此，位线177、栅极输入/输出互连件191、源极输入/输出互连件195和漏极输入/输出互连件196均可以在同一工艺中形成。
图4A至图4E是示出根据发明构思的另外实施例的MOSFET器件的布局图。
参照图4A，根据发明构思的另一实施例的MOSFET器件可以包括：有源区210；多个栅电极223，沿Y方向延伸至与有源区210交叉，以限定源极区215和漏极区216；多个栅极接触件231，设置在多个栅电极223上；源极接触件235，设置在源极区215上；以及漏极接触件236，设置在漏极区216上。多个栅电极223可以电连接并且物理连接。
源极接触件235和漏极接触件236可以设置在沿X方向平行地延伸的虚拟的源极/漏极接触件交叉线Xsd上。
栅极接触件231可以设置在均沿X方向延伸以横穿两个相邻的源极接触件235之间或两个相邻的漏极接触件236之间的虚拟的栅极接触件交叉线Xg上。例如，栅极接触件231可以自虚拟的源极/漏极接触件交叉线Xsd起始沿–Y方向偏移。
栅极接触件231和源极接触件235以及栅极接触件231和漏极接触件236可以在Y方向上以之字形图案设置。
参照图4B，根据发明构思的另外实施例的MOSFET器件可以包括：有源区210；多个栅电极223，沿Y方向延伸至与有源区交叉，以限定源极区215和漏极区216；多个栅极接触件231，设置在多个栅电极223上；源极接触件235，设置在源极区215上；以及漏极接触件236，设置在漏极区216上。源极接触件235和/或漏极接触件236可以不设置在沿X方向延伸以横穿两个相邻的栅极接触件231之间的虚拟的栅极接触件间线Xgi上。因此，与图4A的实施例相比，图4B的实施例可以不包括任何位于虚拟的栅极接触件间线Xgi上的源极接触件235或漏极接触件236，其中，虚拟的栅极接触件间线Xgi沿X方向延伸以在两个相邻的栅极接触件231之间横穿。另外，在图4B的实施例中，可以省略栅极接触件231中的位于图4A的实施例中的有源区210的下部区域中的一些栅极接触件231。例如，可以省略栅极接触件231中的设置在–Y方向上的一些栅极接触件231。
参照图4C，根据发明构思的又一实施例的MOSFET器件可以包括：有源区210；多个栅电极223，沿Y方向延伸至与有源区210交叉，以限定源极区215和漏极区216；多个栅极接触件231，设置在多个栅电极223上；源极接触件235，设置在源极区215上；以及漏极接触件236，设置在漏极区216上。栅极接触件231可以沿Y方向设置在有源区210的上区域或栅电极223的上区域上，源极接触件235和漏极接触件236可以沿–Y方向设置在源极区215和漏极区216的下区域中。
例如，栅极接触件231和源极接触件235或者栅极接触件231和漏极接触件236可以排他地设置在沿X方向延伸的虚拟的栅极接触件交叉线Xg和/或虚拟的源极/漏极接触件交叉线Xsd上。
参照图4D，在根据发明构思的另外实施例的MOSFET器件中，源极接触件235和/或漏极接触件236可以具有沿Y方向延长的条形形状、矩形形状或椭圆形形状。
参照图4E，在根据发明构思的又一额外实施例的MOSFET器件中，栅极接触件231可以具有沿Y方向延长的条形形状、矩形形状或椭圆形形状。
图5A是示出根据发明构思的实施例的半导体模块2200的概念性视图。参照图5A，半导体模块2200可以包括安装在半导体模块基底2210上的处理器2220和存储装置2230。处理器2220或存储装置2230可以包括根据发明构思的各种实施例的MOSFET器件中的至少一个MOSFET器件。输入/输出端子2240可以设置在模块基底2210的至少一侧上。
图5B是示出根据发明构思的实施例的电子系统2300的概念性框图。参照图5B，电子系统2300可以包括主体2310、显示单元2360和外部装置2370。主体2310可以包括微处理器单元2320、电源2330、功能单元2340和/或显示控制器单元2350。主体2310可以包括具有PCB等的系统板或母板和/或箱。微处理器单元2320、电源2330、功能单元2340和显示控制器单元2350可以安装或设置在主体2310的上表面上或主体2310内部。显示单元2360可以设置在主体2310的上表面上或主体2310内部/外部。显示单元2360可以显示被显示控制器单元2350处理后的图像。例如，显示单元2360可以包括液晶显示器(LCD)、有源矩阵有机发光二极管(AMOLED)或各种显示面板。显示单元2360可以包括触摸屏。因此，显示单元2360可以具有输入/输出功能。电源2330可以向微处理器单元2320、功能单元2340、显示控制器单元2350等供应电流或电压。电源2330可以包括充电电池、用于干电池的插座或电压/电流转换器。微处理器单元2320可以从电源2330接收电压以控制功能单元2340和显示单元2360。例如，微处理器单元2320可以包括CPU或应用处理器(AP)。功能单元2340可以包括：触摸板、触摸屏、易失性/非易失性存储器、存储卡控制器、相机、灯、记录音频和运动画面的处理器、无线电波天线、扬声器、麦克风、USB接口或具有其他各种功能的单元。微处理器单元2320或功能单元2340可以包括根据发明构思的实施例的MOSFET器件中的至少一个MOSFET器件。
参照图5C，根据发明构思的另外实施例的电子系统2400可以包括：被配置为利用总线2420来执行数据通信的微处理器2414、存储系统2412、用户接口2418。微处理器2414可以包括CPU或AP。电子系统2400还可以包括被配置为与微处理器2414直接通信的RAM 2416。微处理器2414和/或RAM 2416可以装配在单个封装件中。用户接口2418可以用于向电子系统2400输入数据或从电子系统2400输出数据。例如，用户接口2418可以包括触摸板、触摸屏、键盘、鼠标、声音检测器、阴极射线管(CRT)监视器、LCD、AMOLED、等离子体显示板(PDP)、打印机、灯或各种输入/输出装置。存储系统2412可以存储微处理器2414的操作代码、由微处理器2414处理的数据或从外部接收的数据。存储系统2412可以包括存储控制器、硬盘或固态硬盘(SSD)。微处理器2414、RAM 2416和/或存储系统2412可以包括根据发明构思的实施例的MOSFET器件中的至少一个MOSFET器件。
根据依据发明构思的各种实施例的MOSFET器件，由于漏极接触件与栅极接触件之间的距离或源极接触件与栅极接触件之间的距离增大，因此能够减小在接触件之间形成的寄生电容。因此，能够改善MOSFET器件的操作速度，能够减小功耗和故障并可以使MOSFET器件电稳定化。
前述是实施例的举例说明，并且不被解释为对实施例的限制。虽然已经描述了一些实施例，但本领域技术人员将容易领会的是，在实质上不脱离新颖性教导和优势的情况下，能够在实施例中进行许多修改。因此，在按权利要求限定的本发明构思的范围内意图包括所有这样的修改。

Claims (22)

1.一种金属氧化物半导体场效应晶体管器件，所述金属氧化物半导体场效应晶体管器件包括：
第一有源区；
第一栅电极，沿Y方向延伸以与第一有源区交叉，第一栅电极在第一有源区中限定第一源极区和第一漏极区；
第一栅极接触件，位于第一栅电极上，第一栅极接触件排列在沿Y方向延伸的第一虚拟的栅极穿过线上；
第一源极接触件，位于第一源极区上，第一源极接触件排列在沿Y方向延伸的第一虚拟的源极穿过线上；以及
第一漏极接触件，位于第一漏极区上，第一漏极接触件排列在沿Y方向延伸的第一虚拟的漏极穿过线上，
其中，第一漏极接触件中的至少一个第一漏极接触件位于第一虚拟线中的任意一条第一虚拟线上，所述第一虚拟线沿X方向平行地延伸并且均在第一源极接触件中的两个相邻的第一源极接触件之间穿过，其中，X方向与Y方向垂直，
其中，第一栅极接触件设置在沿X方向平行地延伸以与第一源极接触件交叉的第二虚拟线上。
2.根据权利要求1所述的金属氧化物半导体场效应晶体管器件，其中，第一漏极接触件不设置在沿X方向延伸以在所述两个相邻的第一栅极接触件之间穿过的虚拟的栅极接触件间线上。
3.根据权利要求2所述的金属氧化物半导体场效应晶体管器件，其中，虚拟的栅极接触件间线横穿在所述两个相邻的第一栅极接触件之间延伸的虚拟线的中点。
4.根据权利要求1所述的金属氧化物半导体场效应晶体管器件，其中，第一源极接触件和第一漏极接触件在Y方向上以之字形图案设置。
5.根据权利要求1所述的金属氧化物半导体场效应晶体管器件，其中，第一栅极接触件和第一漏极接触件在Y方向上以之字形图案设置。
6.根据权利要求1所述的金属氧化物半导体场效应晶体管器件，其中，第一漏极接触件中的一个第一漏极接触件和与第一漏极接触件中的所述一个第一漏极接触件最为接近的所述两个第一源极接触件之间的距离基本相同。
7.根据权利要求1所述的金属氧化物半导体场效应晶体管器件，其中，第一漏极接触件在Y方向上位于比第一栅极接触件的高度低的高度处。
8.根据权利要求7所述的金属氧化物半导体场效应晶体管器件，其中，第一漏极接触件在俯视图中具有条形形状或椭圆形形状。
9.根据权利要求8所述的金属氧化物半导体场效应晶体管器件，其中，第一漏极接触件在俯视图中具有矩形形状。
10.根据权利要求1所述的金属氧化物半导体场效应晶体管器件，所述金属氧化物半导体场效应晶体管器件还包括：
第二有源区，与第一有源区相邻；
第二栅电极，沿Y方向延伸以与第二有源区交叉，第二栅电极在第二有源区中限定第二源极区和第二漏极区；
第二栅极接触件，位于第二栅电极上，第二栅极接触件排列在沿Y方向延伸的第二虚拟的栅极穿过线上；
第二源极接触件，位于第二源极区上，第二源极接触件排列在沿Y方向延伸的第二虚拟的源极穿过线上；以及
第二漏极接触件，位于第二漏极区上，第二漏极接触件排列在沿Y方向延伸的第二虚拟的漏极穿过线上，
其中，第二漏极接触件中的至少一个第二漏极接触件位于第二虚拟线中的任意一条第二虚拟线上。
11.根据权利要求10所述的金属氧化物半导体场效应晶体管器件，其中，第一漏极区与第二源极区相邻。
12.根据权利要求10所述的金属氧化物半导体场效应晶体管器件，其中，第一漏极接触件和第二源极接触件在Y方向上以之字形图案设置。
13.根据权利要求10所述的金属氧化物半导体场效应晶体管器件，其中，第一源极区、第一漏极区、第二源极区和第二漏极区的大小基本相同。
14.根据权利要求10所述的金属氧化物半导体场效应晶体管器件，其中，第一源极接触件和第一栅电极之间的距离、第一漏极接触件和第一栅电极之间的距离、第二源极接触件和第二栅电极之间的距离以及第二漏极接触件和第二栅电极之间的距离基本相同。
15.一种金属氧化物半导体场效应晶体管器件，所述金属氧化物半导体场效应晶体管器件包括：
第一有源区；
第一栅电极，沿Y方向延伸以与第一有源区交叉，第一栅电极在第一有源区中限定第一源极区和第一漏极区；
第一栅极接触件，位于第一栅电极上，第一栅极接触件排列在沿Y方向延伸的第一虚拟的栅极穿过线上；
第一源极接触件，位于第一源极区上，第一源极接触件排列在沿Y方向延伸的第一虚拟的源极穿过线上；以及
第一漏极接触件，位于第一漏极区上，第一漏极接触件排列在沿Y方向延伸的第一虚拟的漏极穿过线上，
其中，第一源极接触件中的至少一些第一源极接触件与第一漏极接触件中的相应的一个第一漏极接触件在与Y方向垂直的X方向上对齐，并且第一栅极接触件在X方向上不与第一源极接触件或第一漏极接触件中的任意一个对齐。
16.根据权利要求15所述的金属氧化物半导体场效应晶体管器件，其中，第一栅极接触件中的至少一个第一栅极接触件位于第一虚拟线中的任意一条第一虚拟线上，所述第一虚拟线沿X方向平行地延伸并且均在第一源极接触件中的两个相邻的第一源极接触件之间穿过。
17.根据权利要求15所述的金属氧化物半导体场效应晶体管器件，其中，所有的第一漏极接触件都位于沿X方向延伸的虚拟线的第一侧上，所有的第一栅极接触件都位于所述虚拟线的相对侧上。
18.根据权利要求17所述的金属氧化物半导体场效应晶体管器件，其中，第一漏极接触件具有条形形状或椭圆形形状。
19.根据权利要求18所述的金属氧化物半导体场效应晶体管器件，其中，第一漏极接触件具有矩形形状。
20.根据权利要求15所述的金属氧化物半导体场效应晶体管器件，其中，所有的第一源极接触件都位于沿X方向延伸的虚拟线的第一侧上，所有的第一栅极接触件都位于所述虚拟线的相对侧上。
21.根据权利要求20所述的金属氧化物半导体场效应晶体管器件，其中，第一源极接触件具有条形形状或椭圆形形状。
22.根据权利要求21所述的金属氧化物半导体场效应晶体管器件，其中，
第一漏极接触件具有矩形形状。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9343467B2 (en) * 2014-08-28 2016-05-17 Kabushiki Kaisha Toshiba Semiconductor device
US10283406B2 (en) 2017-01-23 2019-05-07 International Business Machines Corporation Fabrication of self-aligned gate contacts and source/drain contacts directly above gate electrodes and source/drains
CN108574013B (zh) * 2017-03-13 2021-07-30 中芯国际集成电路制造(上海)有限公司 半导体装置及其操作方法
US10332819B1 (en) * 2018-03-29 2019-06-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method for manufacturing the same
US11121129B2 (en) * 2018-07-31 2021-09-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device
US11362032B2 (en) * 2019-08-01 2022-06-14 Samsung Electronics Co., Ltd. Semiconductor device
KR20220001812A (ko) * 2020-06-30 2022-01-06 삼성전기주식회사 Rf 스위치
US20220399266A1 (en) * 2021-06-10 2022-12-15 Samsung Electronics Co., Ltd. Integrated circuit including high-speed device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101459198A (zh) * 2007-12-12 2009-06-17 精工电子有限公司 半导体装置及其制造方法
KR20100131718A (ko) * 2009-06-08 2010-12-16 주식회사 하이닉스반도체 불휘발성 메모리 소자의 접합 영역 및 그 형성 방법
CN102800361A (zh) * 2011-05-24 2012-11-28 爱思开海力士有限公司 三维非易失性存储器件及其制造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000067235A (ko) * 1999-04-26 2000-11-15 김영환 정전기 보호용 트랜지스터
KR20040009251A (ko) * 2002-07-23 2004-01-31 삼성전자주식회사 반도체소자의 트랜지스터 형성방법
KR100640620B1 (ko) 2004-12-27 2006-11-02 삼성전자주식회사 트윈비트 셀 구조의 ｎｏｒ형 플래쉬 메모리 소자 및 그제조 방법
US9059282B2 (en) * 2007-12-03 2015-06-16 Infineon Technologies Ag Semiconductor devices having transistors along different orientations
JP5268979B2 (ja) 2010-03-23 2013-08-21 株式会社東芝 半導体装置および半導体装置の製造方法。
US8486778B2 (en) * 2011-07-15 2013-07-16 International Business Machines Corporation Low resistance source and drain extensions for ETSOI
US20130240997A1 (en) 2012-03-19 2013-09-19 International Business Machines Corporation Contact bars for modifying stress in semiconductor device and related method
JP2013232135A (ja) * 2012-05-01 2013-11-14 Renesas Electronics Corp レイアウト設計装置、レイアウト設計方法およびプログラム
US9312354B2 (en) * 2014-02-21 2016-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact etch stop layers of a field effect transistor

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101459198A (zh) * 2007-12-12 2009-06-17 精工电子有限公司 半导体装置及其制造方法
KR20100131718A (ko) * 2009-06-08 2010-12-16 주식회사 하이닉스반도체 불휘발성 메모리 소자의 접합 영역 및 그 형성 방법
CN102800361A (zh) * 2011-05-24 2012-11-28 爱思开海力士有限公司 三维非易失性存储器件及其制造方法

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