JP2002134622A - 半導体集積回路のレイアウト方法 - Google Patents

Abstract

(57)【要約】 【課題】ネットリストに配線チャネルを確保するための
配線用ダミーセルを挿入し、配線用ダミーセルを配置し
て生成された配線領域を用いて論理セル間の配線を実行
することにより、配線混雑度が緩和された半導体集積回
路のレイアウト方法を提供する。 【解決手段】ステップＳ１でネットリスト１を参照して
配置領域の占有配置グリッド数およびネット数を算出す
る。ステップＳ２で、ネットリスト１に配線用ダミーセ
ルを挿入したネットリスト２を生成し、ステップＳ３で
ネットリスト２を参照しネットリスト２を構成する論理
セルと配線用ダミーセルを、ステップＳ１で設定した配
置領域に自動配置する。ステップＳ５、６において、配
線用ダミーセルにより生成された配線領域を用いて、概
略配線および詳細配線を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路のレ
イアウト方法に関し、特にネットリストに配線チャネル
を確保するための配線用ダミーセルを挿入し、このネッ
トリストを参照して配線用ダミーセルおよび論理セルを
配置し、配置された配線用ダミーセルを配線領域として
用いて配線処理を行うことにより、配線混雑度が緩和さ
れた半導体集積回路のレイアウト方法に関する。

【０００２】

【従来の技術】最近半導体集積回路は回路規模が急速に
増大してきており、これに伴って配線数も膨大になって
きている。通常半導体集積回路においては、配線密度が
半導体チップ内部領域で一様ではなく、配線が特に混雑
する領域が発生する。このため、これらの領域では配線
ができずに未配線が多数発生するという問題が生じてい
る。

【０００３】特に入力端子や出力端子などの端子の数が
多い論理セルが配置された領域や、ピンペア数の多い論
理セルの周辺領域と、論理セルが局所的に密集した領域
では配線密度が高くなり、未配線が発生しやすい。

【０００４】半導体チップ内部領域で局所的に配線混雑
度が大幅に高くなり、未配線が発生するのを防止するた
めの従来技術が特開平９−４５７７６号公報に記載され
ている。上記公報記載のレイアウト方法を図１２を参照
して説明すると、ステップＳ１２１でネットリスト１２
１およびライブラリ１２２情報に基づいて仮の論理セル
配置を行う。すなわち、配線チャネル領域を生成すると
ともに論理セルを配置しセル列を生成する。

【０００５】次にステップＳ１２２で、半導体チップ内
部領域を格子状に分割した概略配線格子が、概略配線に
よりどれくらい占有されているかを予測する配線混雑度
予測処理を行う。

【０００６】そしてステップＳ１２３において、配線チ
ャネル毎の配線混雑度分布から平均より高い配線混雑度
となっている配線チャネルの配線リソースを増やし、平
均より低い配線混雑度となっている配線チャネルの配線
リソースを減らして配線混雑度を平均化する。このと
き、論理セルは新たに決定されたセル行に再配置され
る。次にステップＳ１２４で再度概略配線処理と、詳細
配線処理を行う。

【０００７】

【発明が解決しようとする課題】上述した上記公報記載
のレイアウト方法は、各配線チャネル毎の配線混雑度を
算出し、算出した配線混雑度を平均化するように配線チ
ャネル領域の幅を決定して論理セルを配置するので、幅
が変更された配線チャネル領域に関連した論理セルを全
て再配置しなければならない。

【０００８】特に論理セルが密集している領域では、広
い範囲で論理セルの再配置が必要となる。この場合は、
図１２のステップＳ１２２において、再度概略配線処理
と生成された概略配線を参照して配線混雑度とを算出
し、ステップＳ１２３で配線混雑度が平均値以下となる
まで配線混雑度緩和処理繰り返し実行しなければならな
いため、設計期間が長期化するという問題がある。

【０００９】このため本発明の目的は、ネットリストに
配線チャネルを確保するための配線用ダミーセルを挿入
し、このネットリストを参照して配線用ダミーセルおよ
び論理セルを配置し配線用ダミーセルの配置によって生
成された配線領域を用いて論理セル間の配線を実行する
ことにより、配線混雑度が緩和された半導体集積回路の
レイアウト方法を提供することにある。

【００１０】また本発明の他の目的は、集積度が高い半
導体集積回路のレイアウト方法を提供することにある。

【００１１】さらに本発明の他の目的は、配線混雑度が
所定値以下になるまでの収束性を大幅に向上させること
により、レイアウト処理工程の繰り返しが少なく、設計
期間を短縮することが可能な半導体集積回路のレイアウ
ト方法を提供することにある。

【００１２】

【課題を解決するための手段】そのため、本発明による
半導体集積回路のレイアウト方法は、論理セルを含む半
導体集積回路の回路接続情報に基づき前記論理セルを配
置し、配置した前記論理セル間の配線を行う半導体集積
回路のレイアウト方法であって、配線領域を確保するた
めの配線用ダミーセルを前記回路接続情報に挿入接続す
るための条件を設定する配線用ダミーセル挿入条件設定
工程と、前記配線用ダミーセル挿入条件設定工程で設定
された配線用ダミーセルの挿入条件に基づき、前記回路
接続情報に前記配線用ダミーセルを挿入接続し、配線用
ダミーセル付き回路接続情報を生成する配線用ダミーセ
ル挿入工程と、前記配線用ダミーセル付き回路接続情報
を参照して、前記論理セルおよび前記配線用ダミーセル
を配置する配置工程と、前記配線用ダミーセル付き接続
情報から前記配線用ダミーセルの接続情報が削除された
修正回路接続情報を生成する修正回路接続情報生成工程
と、前記修正回路接続情報を参照して、前記論理セル間
の配線を行う配線工程と、を備えている。

【００１３】

【発明の実施の形態】次に、本発明の半導体集積回路の
レイアウト方法の第１の実施の形態について図面を参照
して説明する。

【００１４】初めに本発明の半導体集積回路のレイアウ
ト方法で用いる配線用ダミーセルについて、図１を参照
して説明する。

【００１５】図１において、（ａ）〜（ｃ）は配線用ダ
ミーセルのシンボル図であり、１１ａ，１１ｂ，１１ｃ
は入力端子を、１２ａ，１２ｂ，１２ｃは出力端子を表
す。また（ａ）’〜（ｃ）’は配線用ダミーセル（ａ）
〜（ｃ）に対応するレイアウト図であり、１３ａ，１３
ｂ，１３ｃは配線用ダミーセルの外枠を、１１ａ’，１
１ｂ’，１１ｃ’は入力端子１１ａ，１１ｂ，１１ｃに
それぞれ対応するレイアウト上の入力端子を、１２
ａ’，１２ｂ’，１２ｃ’は出力端子１２ａ，１２ｂ，
１２ｃにそれぞれ対応するレイアウト上の出力端子をそ
れぞれ表す。

【００１６】また（ｂ）’、（ｃ）’の配線用ダミーセ
ルは、（ａ）’に示す配線用ダミーセルの横幅の２倍お
よびｎ倍の長さを有する。このように、配線用ダミーセ
ルは基本的には外枠と端子とを有し、論理機能を有しな
い特別な論理セルであり、論理セル間の配線領域を確保
するために用いる。

【００１７】次に図２に示すフローチャートを参照し
て、本発明の半導体集積回路のレイアウト方法の第１の
実施の形態について説明する。

【００１８】図２のステップＳ１で、配線用ダミーセル
のネットリストへの挿入条件を設定する。すなわち、半
導体集積回路のネットリスト１を入力し、このネットリ
スト１を参照して論理セルを配置するための配置領域の
占有配置グリッド数およびネット数を算出する。そして
配線用ダミーセルがネットリスト１に挿入可能である場
合は、ネット数と空配置グリッド数との大小関係を判定
する。

【００１９】次にステップＳ２において、ネットリスト
１に配線用ダミーセルを挿入し、この配線用ダミーセル
が挿入されたネットリストをネットリスト２として生成
する。

【００２０】続いてステップＳ３において、ネットリス
ト２を参照してネットリスト２を構成する論理セルと配
線用ダミーセルを、ステップＳ１で設定した配置領域に
自動配置する。このとき接続関係が強い論理セル間、す
なわち論理セル同士が他の論理セルを介さずに直接接続
している論理セル間では、これらの論理セル間が近接配
置されるので、論理セルに接続している配線用ダミーセ
ルは、接続している論理セルの周辺部に配置される。

【００２１】次にステップＳ４において配線用ダミーセ
ルをネットリスト２から削除するとともに、配線用ダミ
ーセルを接続していたネットに対して配線を優先的に行
うための属性を付加したネットリスト３を生成する。

【００２２】この理由は、配線用ダミーセルが論理機能
をもたない配線領域を確保するための仮想的な論理セル
であること、および配線用ダミーセルが挿入されていた
ネットは、元々配線混雑度が高かった可能性が大きく、
このネットを優先的に配線すれば他の配線については未
配線が生じにくいことなどのためである。

【００２３】次にステップＳ５においてネットリスト３
を参照して、ステップＳ３で配置された配線用ダミーセ
ルを除く論理セル間の概略配線を行い、続いてステップ
Ｓ６においてネットリスト３とステップＳ５で生成され
た概略配線とを参照して、論理セル間の詳細配線を行
う。

【００２４】本発明の半導体集積回路のレイアウト方法
では、ステップＳ３で配置された配線用ダミーセルによ
り配線混雑度が高いと予測される論理セルの周辺に配線
領域が確保されているので、ステップＳ５の概略配線と
ステップＳ６の詳細配線の各処理工程では配線性の収束
性が良く、未配線が発生しにくい。このため設計期間を
短縮することが可能である。

【００２５】なお図２の処理フローにおいて、ステップ
Ｓ３で論理セルと配線用ダミーセルを配置領域に自動配
置した後ステップＳ４の処理を行わずに、ネットリスト
１を参照してステップＳ５の概略配線およびステップＳ
６の詳細配線を行うようにしても良い。

【００２６】次に図３および図４を参照して、図２のス
テップＳ１およびステップＳ２の処理についてより詳細
に説明する。

【００２７】図３のステップＳ１１でネットリスト１を
入力し、このネットリスト１を構成する論理セルを配置
するための配置領域を設定し、配置領域に配置グリッド
を設定する。

【００２８】図４において、４１が論理セルを配置する
ための配置グリッドであり、この配置グリッド４１は半
導体チップの内部領域（図示せず）あるいは内部領域の
一部に設定される。

【００２９】また４２は配置領域を示し、４０Ａ、４０
Ｂ〜４０Ｊは配置領域４２に配置された論理セルを示し
ている。ここで４０Ｇが最小面積の論理セルであり、配
置グリッドの大きさと同一である。通常４０Ｇは最小の
インバータである。

【００３０】図４において配置領域４２は一つしか記載
していないが一般的には複数存在し、それぞれの配置領
域の大きさは、配置領域にそれぞれ配置する論理セルの
数および論理セルの面積を考慮して決定する。

【００３１】次に図３のステップＳ１２において、配置
領域の全配置グリッド数のうちで論理セルにより占有さ
れる占有配置グリッド数と、ネットリスト１の情報から
配置領域に配置する論理セル間のネットの数、すなわち
ネット数とを算出する。

【００３２】ここで占有配置グリッド数Ｎｇｒｉｄは次
の（１）式で算出する。 Ｎｇｒｉｄ＝ｇ１・Ｓ１＋ｇ２・Ｓ２＋・・・・＋ｇｎ・Ｓｎ・・・（１） ここでＳ１〜Ｓｎおよびｇ１〜ｇｎは、それぞれ配置グ
リッドを単位とする各論理セルの面積および対応する論
理セルの数を表している。図４の例では、論理セル４０
Ａは３、論理セル４０Ｃは５であり、配置領域４２の占
有配置グリッド数は３７（＝１＋２×２＋３×３＋５＋
６×３）である。

【００３３】次に図３のステップＳ１３において配線用
ダミーセルをネットリストに挿入した場合、論理セルと
配線用ダミーセルとを配置領域に配置することが可能か
否かを判定し、配置できないと判定された場合は、ステ
ップＳ１１に戻って配置領域を大きくし、論理セルと配
線用ダミーセルとが配置できるように配置領域を再設定
する。

【００３４】次にステップＳ１３において、論理セルと
配線用ダミーセルとが配置領域に配置可能と判定された
場合は、ステップＳ１４において、ネット数と、配置領
域内で論理セルが配置可能な配置グリッド数から占有配
置グリッド数を減算した値である空配置グリッド数との
大小関係を判定する。

【００３５】図４の例において空配置グリッド数は、１
４×４−３７＝１９となる。ここで、配置領域４２にお
いて論理セル４０Ａ、４０Ｂ、４０Ｃ、４０Ｄで一つの
論理セル行４３を構成し、同様に論理セル４０Ｅ，４０
Ｆで一つの論理セル行４４を構成し論理セル行４３と論
理セル行４４との間は配線領域とし、この領域では論理
セルは配置禁止となっているものとして空配置グリッド
数を算出した。

【００３６】なお上記において、ステップＳ１１〜ステ
ップＳ１４でステップＳ１が構成される。

【００３７】次にステップＳ１４において、ネット数が
空配置グリッド数よりも小さいと判定された場合は、ス
テップＳ２を構成するステップＳ２１の処理を実行し、
ネット数が空配置グリッド数よりも大きいか等しいと判
定された場合は、ステップＳ２を構成するステップＳ２
２の処理を実行する。

【００３８】すなわちステップＳ２１において、ネット
数が空配置グリッド数よりも小さいので、全てのネット
に対して配線用ダミーセルを挿入しても、配置領域に全
ての論理セルと全ての配線用ダミーセルとを配置するこ
とが可能である。このため、全てのネットに対して配線
用ダミーセルを挿入する。

【００３９】一方ステップＳ２２においては、ネット数
が空配置グリッド数よりも大きいか等しいので、全ての
ネットに対して配線用ダミーセルを挿入すると配置領域
に全ての論理セルと全ての配線用ダミーセルとを配置す
ることはできない。このため、全てのネットに対して配
線用ダミーセルを挿入するのではなく、端子数の多い論
理セルまたはピンペア数が多い論理セルなど特定の論理
セルの端子に接続するネットに配線用ダミーセルを挿入
する。ここで、端子数またはピンペア数が多いか少ない
かを判定する判定値は、ネット数および空配置グリッド
数を参照して決定する。

【００４０】次に図５〜図７を参照して、本発明の半導
体集積回路のレイアウト方法を具体的に説明する。

【００４１】図５（ａ）は、図２のネットリスト１を構
成する一部のネットリストを回路図として表現してお
り、この回路図はインバータＸ、ＹおよびネットＡ，
Ｂ，Ｃから構成されている。このネットリストは、処理
上図６（ａ）のようなデータ構造を有している。すなわ
ち、１行目はインバータＦ１０１の素子名がＸであり、
２行目はこの素子Ｘの入力ピンＩＩがネットＡに接続
し、３行目は素子Ｘの出力ピンＩOがネットＢに接続し
ていることを表している。４行目〜６行目も、１行目〜
３行目と同様である。

【００４２】次に図２のステップＳ２において、図５
（ｂ）に示すように、配線用ダミーセルＳ，Ｔを図５
（ａ）のネットＢおよびネットＣに挿入する。ここで、
ＢＺは配線用ダミーセルＳとインバータＹとを接続する
ネットであり、ＣＺは配線用ダミーセルＴに接続するネ
ットである。このネットリストは図２のネットリスト２
に対応し、図６（ｂ）のようなデータ構造を有する。す
なわち、７〜９行目は配線用ダミーセルＳの入力ピンＩ
ＩがネットＢに接続し、配線用ダミーセルＳの出力ピン
ＩOがネットＢＺに接続していることを表している。同
様に、１０〜１２行目は配線用ダミーセルＴの入力ピン
ＩＩがネットＣに接続し、配線用ダミーセルＳの出力ピ
ンＩOがネットＣＺに接続していることを表している。

【００４３】図６から容易にわかるように、配線用ダミ
ーセルは論理セルの名称体系とは異なる名称にしてあ
り、かつＤＵＭＣＥＬＬのように統一した名称となって
いる。このようにすることにより、例えば配線用ダミー
セルを検索する場合などミスを起こさずに高速に検索で
きる。また配線用ダミーセルをネットリストから削除す
る場合なども、ミスを起こさずに高速に削除することが
できる。このようにして、本発明の半導体集積回路のレ
イアウト方法を計算機を用いて処理する場合、全体の処
理を高速に処理することが可能である。

【００４４】図５（ｃ）は、図６（ｂ）のネットリスト
を参照して図２のステップＳ３で生成された論理セル
Ｘ、Ｙおよび配線用ダミーセルＳ、Ｙのレイアウトを表
しており、配線用ダミーセルＳ、Ｙは、配線用ダミーセ
ルＳ，Ｙと接続関係が強い論理セルＸ、Ｙの近辺にほぼ
均等に配置されている。

【００４５】上記に説明したように、本発明の半導体集
積回路のレイアウト方法は、配線混雑度が高いと予想さ
れる箇所の近くに配線用ダミーセルがほぼ均等に配置さ
れ、配線性が大幅に改善される。

【００４６】これを図７を参照して具体的に説明する
と、図７（ａ）は従来のレイアウト方法のセル配置処理
ステップＳ１２１で生成されたセル行７３〜７７と、配
線処理ステップＳ１２４で、配置領域内の位置７１Ａ〜
７１Ｄでそれぞれ生成された未配線７２Ａ〜７２Ｄとを
示している。

【００４７】また図７（ｂ）は、図２のステップＳ３で
生成された論理セルおよび配線用ダミーセルからなるセ
ル行７３’〜７７’と、ステップＳ５の概略配線で生成
された概略配線７２Ａ’〜７２Ｄ’とを表している。こ
こでセル行７３’〜７７’はセル行７３〜７７に対応
し、概略配線７２Ａ’〜７２Ｄ’は未配線７２Ａ〜７２
Ｄに対応している。

【００４８】図７（ｂ）から明らかなように、本発明の
半導体集積回路のレイアウト方法では、斜線部で示す配
線用ダミーセル７８Ａ〜７８Ｅにより、従来のレイアウ
ト方法では配線処理ができなかった未配線７２Ａ〜７２
Ｄを解消することができる。また図７（ｃ）は、本発明
の半導体集積回路のレイアウト方法で用いる配線用ダミ
ーセルを削除したときの論理セルのレイアウト図を示し
ている。

【００４９】次に、本発明の半導体集積回路のレイアウ
ト方法の第２の実施の形態について図８，９を参照して
説明する。

【００５０】図８は、半導体集積回路の階層構造を説明
するための説明図であり、最上位の階層ＴＯＰ（半導体
チップ）８０は、レイアウト的に形状が固定されたＣＰ
Ｕ８２，ＲＯＭ８３・・・と、レイアウト的に形状が固
定されていない論理回路８１，８４・・・などからな
る。

【００５１】さらに論理回路８１は、下位階層の論理回
路８１１，８１２・・・からなり、最下位はＮＡＮＤゲ
ート、フリップフロップなどの基本論理回路から構成さ
れる。

【００５２】次に図９に示すフローチャートを参照し
て、図８の階層構造を有する半導体集積回路のレイアウ
ト方法について説明する。

【００５３】図９のステップＳ９１で階層構造を有する
ネットリスト９１を入力し、各階層毎の階層回路接続情
報を生成する。そして各階層毎に、この階層回路接続情
報を構成する論理セルを配置するための配置領域を設定
し、各階層毎の配置領域に配置グリッドを設定する。

【００５４】次にステップＳ９２において、各階層毎
に、図３のステップＳ２と同様に、配置領域の全配置グ
リッド数のうちで論理セルにより占有される占有配置グ
リッド数と、階層回路接続情報から配置領域に配置する
論理セル間のネット数、すなわちネット数とを算出す
る。

【００５５】続いてステップＳ９３において、図３のス
テップＳ１３と同様に、各階層毎に配線用ダミーセルを
階層回路接続情報に挿入した場合、論理セルと配線用ダ
ミーセルとを各階層毎の配置領域に配置することが可能
か否かを判定し、配置できないと判定された場合は、ス
テップＳ９１に戻って対応する階層の配置領域を大きく
し、論理セルと配線用ダミーセルとが配置できるように
各階層毎に配置領域を再設定する。

【００５６】次にステップＳ９３において、論理セルと
配線用ダミーセルとが各階層毎の配置領域に配置可能と
判定された場合は、ステップＳ９４において、図３のス
テップＳ１４と同様に、各階層毎にネット数と、配置領
域内で論理セルが配置可能な配置グリッド数から占有配
置グリッド数を減算した値である空配置グリッド数との
大小関係を判定する。

【００５７】ステップＳ９４において、任意の階層にお
けるネット数が空配置グリッド数よりも小さいと判定さ
れた場合は、ステップＳ９２１の処理を実行し、任意の
階層におけるネット数が空配置グリッド数よりも大きい
か等しいと判定された場合は、ステップＳ９２２の処理
を実行する。

【００５８】すなわちステップＳ９２１において、図３
のステップＳ２１と同様に、ネット数が空配置グリッド
数よりも小さいという条件を満たす階層上の全ての階層
回路接続情報に対して配線用ダミーセルを挿入する。

【００５９】一方ステップＳ９２２においては、図３の
ステップＳ２２と同様に、ネット数が空配置グリッド数
よりも大きいか等しいという条件を満たす階層上の端子
数の多い論理セルまたはピンペア数が多い論理セルなど
特定の論理セルの端子に接続する階層回路接続情報に配
線用ダミーセルを挿入する。ここで、端子数またはピン
ペア数が多いか少ないかを判定する判定値は、各階層毎
のネット数および空配置グリッド数を参照して決定す
る。

【００６０】次に図２のステップＳ３〜ステップＳ６と
同様な処理を行うが、処理方法は基本的には変わらない
ので。説明を省略する。

【００６１】以上説明したように、本発明の半導体集積
回路のレイアウト方法の第２の実施の形態は、半導体集
積回路の階層毎に配線混雑度が高いと予想される箇所の
近くに配線用ダミーセルがほぼ均等に配置されるので、
各階層の配線性が大幅に改善される。

【００６２】次に、本発明の半導体集積回路のレイアウ
ト方法の第３の実施の形態について図１０および図１１
を参照して説明する。なお、図３と共通の構成要素には
共通の参照文字／数字を付してある。

【００６３】図１０でステップＳ１１〜ステップＳ１３
までは、図３の処理内容と同様なので説明を省略し、ス
テップＳ１０１において、ネット数がどのネット数範囲
に入っているかを判定する。一例として、ｎ１，ｎ２
（ｎ１＜ｎ２））を整数として、ネット数ＮをＮ＜ｎ
１、ｎ１≦Ｎ≦ｎ２、ｎ２＜Ｎの３つの場合に分類し、
ネット数がこの３つの条件のどれを満たすかについて判
定する。

【００６４】そしてネット数ＮがＮ＜ｎ１の場合、ステ
ップＳ１０２においてネットリスト１に図１（ｃ）に示
すようなｍ１配置グリッドの大きさ、例えば１配置グリ
ッドの大きさの配線用ダミーセルを挿入する。

【００６５】またネット数Ｎがｎ１≦Ｎ≦ｎ２の場合、
ステップＳ１０３においてネットリスト１にｍ２（ｍ１
＜ｍ２）配置グリッドの大きさ、例えば２配置グリッド
の大きさの配線用ダミーセルを挿入する。

【００６６】またネット数Ｎがｎ２＜Ｎの場合、ステッ
プＳ１０４においてネットリスト１にｍ３（ｍ２＜ｍ
３）配置グリッドの大きさ、例えば３配置グリッドの大
きさの配線用ダミーセルを挿入する。

【００６７】この後の処理については、図２のステップ
Ｓ３以降と同様であるので説明を省略し、図１０の処理
フローで配置された論理セルおよび配線用ダミーセルの
レイアウト例を図１１に示す。

【００６８】図１１において、１１Ａは１配置グリッド
の大きさの配線用ダミーセルを、１１Ｂ、１１Ｄは２配
置グリッドの大きさの配線用ダミーセルを、１１Ｃ、１
１Ｅ、１１Ｆは３配置グリッドの大きさの配線用ダミー
セルをそれぞれ表している。

【００６９】本実施の形態による半導体集積回路のレイ
アウト方法は、ネット数が多くなると、配線領域の大き
さを決定する配線用ダミーセルの大きさが大きくなるよ
うに設定されるので、配線混雑度が高くなった場合によ
り大きな配線領域が確保され、配線混雑度が極端に高く
なった場合においても、半導体チップ全体で配線混雑度
を平均的なレベルまで緩和することができる。

【００７０】なお上記のステップＳ１０１でネット数の
絶対値の大きさを判定したが、ネット数を配置面積で除
した値であるネット数密度の大きさを判定し、この大き
さでステップＳ１０２〜ステップＳ１０４と同様な処理
を行うようにしても良い。

【００７１】またステップＳ１０１の条件設定は一例で
あり、他の方法でも本発明は容易に適用できる。すなわ
ち、ネット数またはネット数密度が大きくなると、ネッ
トリストに挿入する配線用ダミーセルの大きさが大きく
なるように、ネットリストに重み付けをすることが重要
である。

【００７２】また図１に示す配線用ダミーセルは外枠と
端子とを有するとして説明したが、電源配線および接地
配線、ウェル領域を含むように構成しても良い。

【００７３】

【発明の効果】以上説明したように、本発明による半導
体集積回路のレイアウト方法は、ネットリストに配線チ
ャネルを確保するための配線用ダミーセルを挿入し、こ
のネットリストを参照して配線用ダミーセルおよび論理
セルを配置し、配線用ダミーセルの配置によって生成さ
れた配線領域を用いて論理セル間の配線を実行すること
により、配線混雑度を緩和して未配線が発生するのを防
止することができる。

【００７４】また、配線混雑度を均一化することができ
るので、集積度が高いという特徴がある。

【００７５】さらに、配線混雑度が所定値以下になるま
での収束性が向上することにより、レイアウト処理工程
の繰り返しを少なく、かつ設計期間を短縮することがで
きる。

【００７６】また配線用ダミーセルを論理セルの名称体
系と異なる名称とし、かつ統一した名称とすることによ
り、配線用ダミーセルを検索する場合などミスを起こさ
ずに高速に検索でき、処理フロー全体を高速に処理する
ことが可能である。

【図面の簡単な説明】

【図１】本発明の半導体集積回路のレイアウト方法で用
いる配線用ダミーセルのシンボル図と、配線用ダミーセ
ルの各シンボル図に対応するレイアウト図である。

【図２】本発明の半導体集積回路のレイアウト方法の第
１の実施の形態を表すフローチャートである。

【図３】図２のステップＳ１およびステップＳ２の詳細
フローチャートである。

【図４】半導体チップの内部領域と、論理セルを配置す
るための配置グリッドを説明するためのレイアウト図で
ある。

【図５】本発明の半導体集積回路のレイアウト方法を具
体的に説明するための回路図、およびこの回路図に対応
した論理セルと配線用ダミーセルのレイアウト例であ
る。

【図６】図５（ａ），（ｂ）の回路図に対応するネット
リストを表したデータ構造の一例である。

【図７】図７（ａ）は従来のレイアウト方法で生成され
たセル行、および配線処理工程で生成された未配線を表
し、図７（ｂ）は、図２のステップＳ３で生成された論
理セルおよび配線用ダミーセルからなるセル行、および
ステップＳ５の概略配線で生成された概略配線を表し、
図７（ｃ）は、配線用ダミーセルを削除したときの論理
セルのレイアウト図を表している。

【図８】半導体集積回路の階層構造を表す説明図であ
る。

【図９】本発明の半導体集積回路のレイアウト方法の第
２の実施の形態を表すフローチャートである。

【図１０】本発明の半導体集積回路のレイアウト方法の
第３の実施の形態を表すフローチャートである。

【図１１】本発明の半導体集積回路のレイアウト方法の
第３の実施の形態により生成した論理セルと配線用ダミ
ーセルからなるセル行を表すレイアウト図である。

【図１２】従来の半導体集積回路のレイアウト方法を表
すフローチャートである。

【符号の説明】

１、９１、１２１ ネットリスト １１ａ，１１ｂ，１１ｃ 入力端子 １２ａ，１２ｂ，１２ｃ 出力端子 １３ａ，１３ｂ，１３ｃ 配線用ダミーセルの外枠 １１ａ’，１１ｂ’，１１ｃ’ 入力端子１１ａ，１
１ｂ，１１ｃにそれぞれ対応するレイアウト上の入力端
子 １２ａ’，１２ｂ’，１２ｃ’ 出力端子１２ａ，１
２ｂ，１２ｃにそれぞれ対応するレイアウト上の出力端
子 ４０Ａ〜４０Ｊ、Ｘ，Ｙ 論理セル ４１ 配置グリッド ４２ 配置領域 ４３、４４、７３〜７７、７３’〜７７’ セル行 ７１Ａ〜７１Ｄ 配置領域内の位置 ７２Ａ〜７２Ｄ 未配線 ７２Ａ’〜７２Ｄ’ 論理セル間の配線 ７８Ａ〜７８Ｅ、１１Ａ〜１１Ｆ、Ｓ，Ｔ 配線用ダ
ミーセル ８０ 半導体チップ ８１，８４，８１１，８１２ 論理回路 Ａ，Ｂ，Ｃ，ＢＺ，ＣＺ ネット １２２ ライブラリ

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B046 AA08 BA05 BA06 JA02 5F038 CA17 CA18 CD05 5F064 BB05 BB07 BB09 BB15 BB19 DD02 DD26 EE02 EE03 EE06 EE13 EE15 HH06 HH12

Claims (9)

【特許請求の範囲】
1. 【請求項１】 論理セルを含む半導体集積回路の回路接
   続情報に基づき前記論理セルを配置し、配置した前記論
   理セル間の配線を行う半導体集積回路のレイアウト方法
   であって、 配線領域を確保するための配線用ダミーセルを前記回路
   接続情報に挿入接続するための条件を設定する配線用ダ
   ミーセル挿入条件設定工程と、 前記配線用ダミーセル挿入条件設定工程で設定された配
   線用ダミーセルの挿入条件に基づき、前記回路接続情報
   に前記配線用ダミーセルを挿入接続し、配線用ダミーセ
   ル付き回路接続情報を生成する配線用ダミーセル挿入工
   程と、 前記配線用ダミーセル付き回路接続情報を参照して、前
   記論理セルおよび前記配線用ダミーセルを配置する配置
   工程と、 前記配線用ダミーセル付き接続情報から前記配線用ダミ
   ーセルの接続情報が削除された修正回路接続情報を生成
   する修正回路接続情報生成工程と、 前記修正回路接続情報を参照して、前記論理セル間の配
   線を行う配線工程と、を備えることを特徴とする半導体
   集積回路のレイアウト方法。
2. 【請求項２】 前記修正回路接続情報として、前記回路
   接続情報を用いることを特徴とする請求項１記載の半導
   体集積回路のレイアウト方法。
3. 【請求項３】 前記修正回路接続情報は、前記配線用ダ
   ミーセルが挿入接続された接続箇所に対して、前記配線
   工程における配線の優先度が付与されていることを特徴
   とする請求項１記載の半導体集積回路のレイアウト方
   法。
4. 【請求項４】 前記配線用ダミーセル挿入条件設定工程
   は、前記論理セルを配置するための配置領域と、この配
   置領域に前記論理セルを配置するための配置グリッドと
   を設定する配置領域・配置グリッド設定工程と、 前記配置領域における配置グリッド数のうち、前記論理
   セルが配置される占有配置グリッド数と、前記回路接続
   情報から回路接続数とを算出する工程と、 前記回路接続数が、前記配置グリッド数から前記占有配
   置グリッド数を減算した空配置グリッド数よりも小さい
   か否かを判定する空グリッド数判定工程と、 を備えることを特徴とする請求項１記載の半導体集積回
   路のレイアウト方法。
5. 【請求項５】 前記配線用ダミーセル挿入工程は、前記
   空グリッド数判定工程において、前記回路接続数が前記
   空配置グリッド数よりも小さいと判定された場合は、全
   ての前記回路接続情報に前記配線用ダミーセルを挿入接
   続し、前記回路接続数が前記空配置グリッド数よりも大
   きいかまたは等しいと判定された場合は、特定の前記論
   理セルの端子に接続する前記回路接続情報に前記配線用
   ダミーセルを挿入接続することを特徴とする請求項４記
   載の半導体集積回路のレイアウト方法。
6. 【請求項６】 前記特定の論理セルは、第１の所定数よ
   りも端子数が多い前記論理セル、あるいは第２の所定数
   よりもピンペア数が多い前記論理セルであることを特徴
   とする請求項５記載の半導体集積回路のレイアウト方
   法。
7. 【請求項７】 前記配線用ダミーセルの名称は全て統一
   された名称とし、かつ前記論理セルの名称とは異なるこ
   とを特徴とする請求項１記載の半導体集積回路のレイア
   ウト方法。
8. 【請求項８】 前記配線用ダミーセル挿入条件設定工程
   は、前記論理セルを配置するための配置領域と、この配
   置領域に前記論理セルを配置するための配置グリッドと
   を設定する配置領域・配置グリッド設定工程と、 前記回路接続情報から回路接続数を算出し、前記回路接
   続数が第１乃至第ｎ（ｎは２以上の整数）のグループの
   いずれに入るかを判定する回路接続数工程とを備え、 前記配線用ダミーセル挿入工程において、前記第１、２
   ・・・ｎのグループの順に、面積が大きい前記配線用ダ
   ミーセルを前記回路接続情報に前記配線用ダミーセルを
   挿入接続することを特徴とする請求項１記載の半導体集
   積回路のレイアウト方法。
9. 【請求項９】 前記配線用ダミーセル挿入条件設定工程
   は、前記回路接続情報を前記半導体集積回路の階層毎に
   階層回路接続情報として生成する工程と、 階層毎の前記論理セルを配置するための配置領域と、こ
   の配置領域に前記論理セルを配置するための配置グリッ
   ドとを階層毎に設定する配置領域・配置グリッド設定工
   程と、 階層毎の前記配置領域における前記配置グリッド数のう
   ち、前記論理セルが配置される占有配置グリッド数と、
   前記回路接続情報から回路接続数とを階層毎に算出する
   工程と、 前記回路接続数が、前記配置グリッド数から前記占有配
   置グリッド数を減算した空配置グリッド数よりも小さい
   か否かを階層毎に判定する空グリッド数判定工程とを備
   え、 前記配線用ダミーセル挿入工程は、前記空グリッド数判
   定工程において、前記回路接続数が前記空配置グリッド
   数よりも小さいと判定された場合は、全ての前記階層回
   路接続情報に前記配線用ダミーセルを挿入接続し、前記
   回路接続数が前記空配置グリッド数よりも大きいまたは
   等しいと判定された場合は、特定の前記論理セルの端子
   に接続する前記階層回路接続情報に前記配線用ダミーセ
   ルを挿入接続することを特徴とする請求項１記載の半導
   体集積回路のレイアウト方法。