JP2010522975A - 半導体レイアウトの走査方法およびシステム - Google Patents
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- G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
Abstract
【選択図】図1
Description
Claims (19)
- レイアウトが縁辺および角部を有する対象物を含む半導体レイアウトの走査のための方法であって、前記方法は以下を含む:
第1の縁辺上の第1の位置および第2の縁辺上の第2の位置を含む局所的に最も近い位置ペアを識別すること、ここで
前記第1の縁辺と前記第2の縁辺とは互いに接触しておらず、
前記第1の位置と前記第2の位置との距離は、前記第1の縁辺と前記第2の縁辺との最短距離であり、そして
前記第1の位置および前記第2の位置を境界上に有する凸状境界エリアは、縁辺を含まず、
少なくとも1つの局所的に最も近い共通の位置ペアを有する、2つの平行した縁辺間の近接関係を識別すること、および
前記対応する縁辺のペアの参照と共に、前記近接関係をデータベースの近接関係テーブルに格納すること。 - 請求項1に記載の方法であって、さらに以下を含む:
平行でない縁辺の、局所的に最も近い位置ペアを分担する2つの角部間の近接関係を識別すること、および
前記対応する角部のペアの参照と共に、前記近接関係を前記近接関係テーブルに格納すること。 - 請求項1に記載の方法であって、さらに以下を含む:
第1の縁辺と、この縁辺に平行でない縁辺の角部、ここで前記第1の縁辺および前記角部は局所的に最も近い位置ペアを分担する、との近接関係を識別すること、および
前記対応する角部および第1の参照と共に、前記近接関係を前記近接関係テーブルに格納すること。 - 請求項1に記載の方法であって、前記凸状境界エリアは矩形である。
- 請求項1に記載の半導体設計レイアウトの走査のための方法であって、前記凸状境界エリアは、完全な前記縁辺のペアを含む矩形であり、前記方法は、前記対応する縁辺のペアの参照と共に、前記関係を拡張近接関係として前記データベースに格納することをさらに含む。
- 請求項2に記載の半導体設計レイアウトの走査のための方法であって、前記凸状境界エリアは、前記2つの角部の各々に対して、それぞれの角部に接続する少なくとも1つの完全な縁辺を含む矩形であり、前記方法は、前記対応する角部のペアの参照と共に、前記近接関係を拡張近接関係として前記データベースに格納することをさらに含む。
- 請求項2に記載の半導体設計レイアウトの走査のための方法であって、前記凸状境界エリアは、前記2つの角部および当該2つの角部の各々に接続する2つの完全な縁辺を共に含む、2つの矩形を含み、前記方法は、前記対応する角部のペアの参照と共に、前記近接関係を拡張近接関係として前記データベースに格納することをさらに含む。
- 請求項5〜7のいずれか1項に記載の半導体設計レイアウトの走査のための方法であって、前記格納することは、前記拡張近接関係を前記データベースの拡張近接関係テーブルに格納することを含む。
- 請求項1に記載の半導体設計レイアウトの走査のための方法であって、前記格納された近接関係および前記対応する縁辺のペアに基づいて、半導体設計レイアウトの接続形態が変更される制限を超えて前記対応する縁辺の相対的位置に対する制限を定めているトリガーを生成することをさらに含む。
- 請求項2に記載の半導体設計レイアウトの走査のための方法であって、前記格納された近接関係および前記対応する縁辺のペアに基づいて、半導体設計レイアウトの接続形態が変更される制限を超えて前記対応する角部の相対的位置に対する制限を定めているトリガーを生成することをさらに含む。
- 請求項9または10に記載の半導体設計レイアウトの走査のための方法であって、前記トリガーを前記対応する近接関係と共に前記近接関係テーブルに格納するステップをさらに含む。
- 請求項1または2に記載の半導体設計レイアウトの走査のための方法であって、前記縁辺および前記角部を前記対応する近接関係と共に前記データベースのレイアウトテーブルに格納するステップをさらに含む。
- 請求項1または2に記載の半導体設計レイアウトの走査のための方法であって、前記近接関係と共に、前記近接関係の近接タイプを格納することをさらに含む。
- 請求項13に記載の半導体設計レイアウトの走査のための方法であって、前記近接タイプは、スペース、幅、重なりまたは拡張状況のグループのうちの1つである。
- 請求項1または2に記載の半導体設計レイアウトの走査のための方法であって、前記方法は以下を含む:
レイアウトの第1の側部からレイアウトの第2の側部まで第1の方向に走査線を移動すること、
前記走査線が1つの前記対象物の角部に到達したとき前記走査線を停止すること、
前記走査線上の対象物についての情報を格納すること、
前記角部または当該角部を含む前記縁辺に対応する、前記近接関係を識別するために、前記走査線上の情報を分析すること、
前記近接関係を前記対応する角部または縁辺と共にデータベースに格納すること、
前記走査線が前記第2の側部に到達するまで、移動、停止、分析、および格納のステップを繰り返し実行すること。 - 請求項15に記載の半導体設計レイアウトの走査のための方法であって、レイアウトの第3の側部からレイアウトの第4の側部まで前記第1の方向と垂直な第2の方向に第2の走査線を移動すること、移動、停止、分析、格納の前記ステップを実行して、前記走査線が前記第4の側部に到達するまで繰り返し実行すること、をさらに含む。
- 請求項1に記載の方法におけるすべてのステップを含む論理回路を生産するための方法。
- プログラムが請求項1に記載の方法をプロセッサに実行させるのに有効な、半導体設計レイアウトの走査のためのコンピュータプログラム製品。
- レイアウトが縁辺および角部を有する半導体材料の対象物を含む半導体設計レイアウトの走査のためのシステムであって、前記システムは以下を含む:
レイアウトを受け入れるための入力、
前記レイアウトを格納するための、および近接データベースを格納するための記憶装置、および
第1の縁辺上の第1の位置および第2の縁辺上の第2の位置を含む局所的に最も近い位置ペアであって、前記第1の縁辺と前記第2の縁辺とは互いに接触しておらず、前記第1の位置と前記第2の位置との距離は、前記第1の縁辺と前記第2の縁辺との間の最短距離であり、そして、前記第1の位置および前記第2の位置を境界上に有する凸状境界エリアは縁辺を含まない、前記位置ペアを識別するために、
少なくとも1つの局所的に最も近い共通の位置ペアを有する、2つの平行した縁辺間の近接関係を識別するために、調整されているプロセッサ、
前記対応する縁辺のペアと共に、前記近接関係をデータベースの近接関係テーブルに格納すること。
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