JP2010522975A - 半導体レイアウトの走査方法およびシステム - Google Patents

半導体レイアウトの走査方法およびシステム Download PDF

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Abstract

レイアウトが縁辺および角部を有する対象物を含む半導体レイアウトの走査のための方法であって、前記方法は、局所的に最も近い位置ペアを識別すること、少なくとも1つの局所的に最も近い共通の位置ペアを有する、2つの平行した縁辺間の近接関係を識別すること、および、前記対応する縁辺のペアの参照と共に、前記近接関係をデータベースの近接関係テーブルに格納することを含む。前記第1の縁辺と前記第2の縁辺とは互いに接触しておらず、前記第1の位置と前記第2の位置との距離は、前記第1の縁辺と前記第2の縁辺との間の最短距離であり、そして、前記第1の位置および前記第2の位置を境界上に有する凸状境界エリアは縁辺を含まないところで、局所的に最も近い位置ペアは識別される。
【選択図】図1

Description

本発明は、レイアウトが縁辺および角部を有する対象物を含む半導体レイアウトの走査のための方法に関する。
本発明はさらに、半導体レイアウトの走査のためのコンピュータプログラム製品およびシステム、並びに集積回路を生産するための方法に関する。
レイアウトを他の技術に移行するレイアウト処理または変更システム、レイアウトをより小さくするシステム、またはこれらのレイアウトにおける制約条件の違反を修正しようとするシステムにおいて、半導体レイアウトの走査が使用される。レイアウト移行システムは、入力レイアウトに基づいて、半導体デバイスのための新規な生産プロセスの設計ルールまたは制約条件を満たす新規なレイアウトを算出しようとする。レイアウト圧縮システムは、計画またはレイアウトをエリアのために最適化しようとする。レイアウトの設置面積はより小さくならなければならず、圧縮エンジンは、最初の設計意図が新規なレイアウトにまだあり、そして、設計ルール違反が現れないように、これを実現することができる。
二次元の圧縮システムは、米国特許第6,587,992号明細書から公知である。この米国特許によるシステムでは、レイアウト要素における縁辺および角部位置の位置変数が決定され、そして、システムの制約条件がつくられる。制約条件は、2つのレイアウト要素における縁辺と角部との間の最小距離を位置変数のことばで記述する。いくつかの制約条件は一次元(例えばx2−x1>d)であり、他の制約条件は二次元(例えば(x2−x12+(y2−x12>d2)である。二次元の圧縮のために最適化されなければならない目的関数が決定される。システムの制約条件は、2つの次元で同時にレイアウトを圧縮して最適化するために解析される。非線形二次元の制約条件であるため、システムの制約条件は、合理的な実行時間において解析するのが非常に困難である。従って、非線形制約条件は、線形制約条件によって表現される。例えば
Figure 2010522975
n個の要素を有するレイアウトで、2つの次元の可動自由が結果としてn2の制約条件になることは、既知のシステムの課題である。理論的には、あらゆる対象物は他のすべての対象物の近くに移動することができ、したがって、あらゆる対象物は他のすべての対象物に対する制約条件を有する。より大きいレイアウトにとって、制約条件の数は、システムの制約条件を解析するために必要とされる時間を厳しく増加させる。
制約条件の数を減らす、半導体レイアウトを走査するための方法を提供することが、本発明の目的である。この目的は、最初の段落による走査方法を提供することによって達成され、この方法は以下をさらに含む:第1の縁辺上の第1の位置および第2の縁辺上の第2の位置を含む局所的に最も近い位置ペアを識別すること、ここで、第1の縁辺と第2の縁辺とは互いに接触しておらず、第1の位置と第2の位置との距離は、第1の縁辺と第2の縁辺との間の最短距離であり、そして第1の位置および第2の位置を境界上に有する凸状境界エリアは縁辺を含まず、少なくとも1つの局所的に最も近い共通の位置ペアを有する、2つの平行した縁辺間の近接関係を識別すること、および対応する縁辺のペアの参照と共に、近接関係をデータベースの近接関係テーブルに格納すること。
本発明による走査機構は、レイアウトの対象物を走査する。対象物は、多角形またはパスでもよい。走査機構は、二次元の環境において、隣り合う対象物の縁辺間の近接関係、および、隣り合う角部間の近接関係を識別する。近接関係が見つかる所で、対応する縁辺または角部は隣り合う。近接関係は、局所的に最も近い共通の位置ペアを有する縁辺のための探索をすることによって、見つけられる。局所的に最も近い位置ペアは、2つの対象物または縁辺間の相互作用がどこで最上位であるかについて示す。相互作用は、縁辺どうしが接近していて、かつ、その間に他の対象物がない場所において、最上位である。格納される近接関係は、対応する縁辺および角部と共に、半導体設計レイアウトのレイアウト構成または接続形態によって決定される。データベースは、優れた機会をレイアウト分析に提供する。格納される近接情報はまた、修正が可能であるかまたは要求されるレイアウトにおける場所での速い探索および検索を可能にする。近接関係が、直接的に隣り合うもの間で識別されるだけであるので、関係の数は比較的小さく、そして対象物の数を伴う線形に維持される。走査した後に実行されてもよい近接ベースのレイアウト圧縮または設計修正は、先行技術の既知の方法よりもはるかに少ない計算力で済む。本発明による半導体レイアウトを走査するための方法は、集積回路の設計および/または生産のための方法に使用するのに適している。
実施形態において、この方法は、平行でない縁辺の、局所的に最も近い位置ペアを分担する2つの角部間の近接関係を識別すること、および、対応する角部のペアの参照と共に、近接関係を近接関係テーブルに格納すること、をさらに含む。
本実施例では、互いに対角線的に対向している2つの対象物の近接関係も、格納される。近接情報によって実行されるオペレーションに応じて、これらの追加的な近接関係は、役立てられても役立てられなくてもよい。平行した縁辺は上記の基本的な実施形態によって既に近接関係を有しているので、平行した縁辺の角部間の近接関係は格納される必要はない。
好ましい実施形態において、方法は、第1の縁辺と、この縁辺に平行でない縁辺の角部、ここで、第1の縁辺および角部は局所的に最も近い位置ペアを分担する、との近接関係を識別すること、および、対応する角部および第1の参照と共に、近接関係を近接関係テーブルに格納すること、をさらに含む。
平行でなく直交でもない縁辺を有するレイアウトにおける近接関係も識別することが、この実施形態の効果である。例えば、角度45°以下の縁辺が、半導体レイアウトにおいてしばしば用いられる。この種の縁辺は、別の縁辺の角部を有する局所的に最も近い位置ペアを分担してもよい。
さらなる実施形態において、凸状境界エリアは、完全な縁辺のペアを含む矩形であり、方法は、対応する縁辺のペアの参照と共に、関係を拡張近接関係としてデータベースに格納することをさらに含む。凸状境界エリアが、完全な縁辺のペアを含む矩形であり、その矩形が他の任意の角部または縁辺を含まない場合に、拡張近接関係は2つの角部間で識別されてもよい。また、2つの角部間の拡張近接関係を識別するために、さらにより厳しい基準が使用されてもよい。より厳しい基準は、凸状境界エリアが、2つの角部の各々にそれぞれの角部に接続される少なくとも一つの完全な縁辺を含み、かつ、他の任意の角部または縁辺を含まない矩形であることを要求してもよい。
拡張近接関係は、縁辺の一部だけまたは角部だけの代わりに完全な縁辺から成る大きな境界ボックスを使用して識別される。拡張近接関係のより大きな境界ボックスは、より小さい境界ボックスも含む。拡張近接関係は、近接関係の亜種である。「標準の」近接関係の代わりに拡張近接関係を考慮する場合には、制約条件の数はさらに減少する。制約条件の数のさらなる減少が、利点(より簡単な計算)であるかまたは不利点(レイアウトに関するより少ない情報)であるかは、近接関係が用いられる応用に依存する。
実施形態において、方法は、格納された近接関係および前記対応する縁辺のペアに基づいて、半導体設計レイアウトの接続形態が変更される制限を超えて前記対応する縁辺の相対的位置に対する制限を定めているトリガーを生成することをさらに含む。
レイアウトの接続形態(どの他の対象物の中でどの対象物が残される、どの1つが捨てられる、等)が変更されない限り、近接関係は半導体設計レイアウトに関する充分な情報を提供する。近接情報がレイアウト分析のために使われるだけである場合、追加情報は必要でない。応用がいくつかのレイアウト変更動作を実行するとき、レイアウトの接続形態は変更される。トリガーは、対応する近接が無効になる制限を超えてレイアウト変更のための制限を定めて、そして、接続形態は変更される。トリガーは、格納された近接の基礎および、対応する縁辺および角部の相対的位置上に導出される。トリガーは、接続形態の変更を防止するために、そして、接続形態が有効なままである制限を定めるために、用いられてもよい。
高度な実施形態では、近接関係と共に、近接関係の近接タイプが格納される。本発明によれば、近接関係は例えば、スペース、幅、重なり、または拡張状況を定めてもよい。
本発明の第2の態様によれば、プログラムが本発明による方法をプロセッサに実行させるのに有効な、半導体設計レイアウトの走査のためのコンピュータプログラム製品が提供される。
本発明の第3の態様によれば、本発明による方法を実施することによって半導体設計レイアウトを走査することに適したシステムが提供される。
本発明のこれらのおよび他の態様は、以下に記述される実施形態から明らかであり、それに関して説明される。
図1は、2つの多角形における平行した縁辺の近接関係を示す。 図2は、多角形の縁辺と平行パスとの近接関係を示す。 図3aは、2つの多角形における角部の近接関係を示す。 図3bは、多角形の角部と他の多角形の縁辺との近接関係を示す。 図4は、合成した多角形の内部での近接関係を示す。 図5は、2つの多角形の平行した縁辺間における空の拡張境界ボックスを示す。 図6は、2つの多角形の平行した縁辺間における占有された拡張境界ボックスを示す。 図7は、重なり合う多角形に関する近接関係を示す。 図8aは、レイアウトを走査する方法を図式的に示す。 図8bは、レイアウトを走査する方法を図式的に示す。 図9aは、走査結果から近接関係がどのようにして導かれるかを図で示す。 図9bは、走査結果から近接関係がどのようにして導かれるかを図で示す。 図9cは、走査結果から近接関係がどのようにして導かれるかを図で示す。 図9dは、走査結果から近接関係がどのようにして導かれるかを図で示す。 図9eは、走査結果から近接関係がどのようにして導かれるかを図で示す。 図10は、近接関係に関連があるいくつかのトリガーを示す。 図11は、近接関係に関連があるいくつかのトリガーを示す。 図12は、近接関係に関連があるいくつかのトリガーを示す。 図13は、本発明による方法のフローチャートを示す。 図14は、本発明によるシステム140のブロック図を示す。
図1は、2つの多角形11、12における平行した縁辺の近接関係14を示す。多角形11、12は、特定の材料、構造または機能要素を有する半導体レイアウト上のエリアを表す。2つの多角形11、12は、互いに対向する平行した縁辺を有する。縁辺の平行部分を含む凸状境界エリア13が抽出される。凸状境界エリア13が空であり、すなわち他のいかなる角部または縁辺も含まないという理由で、2つの多角形の近接関係14は識別される。この近接関係14は、2つの隣り合う多角形11、12間にスペースを表す。この実施例および本明細書の以下の実施例において、凸状境界エリア13は、近接関係14に関係する縁辺または角部の少なくとも部分を含む矩形である。しかしながら、応用次第で、他の形状が凸状境界エリアとして等価またはより適切であってもよいことに注意すべきである。凸状境界エリアは、例えば、三角形でも、円でも、卵形でも、楕円でもよい。
近接関係15は、多角形11、12の内部でも存在する。この種の近接関係15は、同じ多角形11,12における2つの平行した縁辺間に識別されて、多角形11、12の幅を表す。この種の近接関係15の境界ボックス矩形は、多角形11、12と一致する。
図2は、多角形21の縁辺と多角形21に平行なパス22との近接関係を示す。
図3aは、2つの多角形31、32における角部35、36の近接関係34を示す。両方の角部35、36を含む境界ボックス矩形33が示される。境界ボックス矩形33が他のいかなる角部または縁辺も含まないという理由で、近接関係34は角部35、36間に識別される。図3aには矩形の境界ボックス33が示されるが、しかしこれに代えて、例えば円、楕円、三角形、五角形または他の多角形のような他のタイプの凸状境界エリアが使用されてもよい。
図3bは、第1の多角形31bの角部35bと第2の多角形32bの縁辺36bとの近接関係34bを示す。第2の多角形32bの縁辺36bは、多角形32bの他の縁辺とほぼ45°の角度をなす。両方の角部35b、36bを含む境界ボックス矩形33bが示される。境界ボックス矩形33bが他のいかなる角部または縁辺も含まないという理由で、近接関係34bは角部35b、36b間に識別される。
図4は、合成した多角形41の内部での近接関係43、45を示す。多角形41の縁辺間の近接関係43は、破線の矢印によって示される。多角形41の角部間の近接関係45は、実線の矢印によって示される。いくつかの応用にとって、識別されることができるすべての近接関係43、45を使用しているレイアウトの接続形態を記述することは、不要でもよい。特別の周囲状況において、格納された近接関係の量は、必要な近接関係を識別するための選択アルゴリズムまたは付加的な規準を使用して制限されてもよい。
格納される近接関係の量を制限してもよいさらなる要件が、図5に示される。図5は、2つの多角形51、52の平行した縁辺間における空の拡張境界ボックス矩形56を示す。拡張境界ボックス矩形56は、境界ボックス矩形53に含まれる平行した縁辺に沿って境界ボックス矩形53を延長することによって得られる。拡張境界ボックス矩形56は、多角形51、52の完全な縁辺を含む。拡張境界ボックス矩形56が他のいかなる角部または縁辺も含まないので、近接関係57は、さらに、拡張近接関係であると考慮される。いくつかの応用にとって、すべての近接関係の代わりに拡張近接関係だけを考慮することが好ましくてもよい。
図6は、パス68と共に、図5で示すものと同じ多角形51、52を示す。多角形は、例えば半導体構造を表してもよく、パスは、2つ以上の半導体構造を相互接続するための導線を表してもよい。図6において、パス68は、拡張境界ボックス56を通過する。従って、2つの多角形51、52における縁辺間の近接関係67は、拡張近接関係とは考えられない。
図7は、重なり合う多角形71、72に関する近接関係74、76、78を示す。半導体レイアウトは、一般に、半導体材料の構造を有するいくつかの相互に作用する層を含む。矩形の多角形72は、U型の多角形71の上方に位置している1枚の層である。多角形71、72は、部分的に重なる。図7において、いくつかの近接関係が識別される。2つの近接関係74は、矩形の多角形72における長い縁辺と、U型の多角形71における内側の平行した縁辺との間の、空きスペースに対応する。別の近接関係76は、2つの多角形の重なりに対応する。矩形の多角形72は、結果として2つの近接関係78になる、U型の多角形71における2つの縁辺を超えて延長する。
図8a、図8bは、近接関係を識別するためのレイアウトを走査する方法を図式的に示す。図8aには、レイアウトが示される。レイアウトは、2つの多角形81、82を含む。多角形81、82の位置は、既知である。多角形81、82の位置に関する情報に基づいて、近接関係は、以下の走査プロセスを使用して識別される。レイアウトの走査は、レイアウトの第1側部からレイアウトの第2側部まで走査線83を移動して、走査線83が1つの多角形81、82の角部に到達したときに走査線83を止めることによって、実行される。この例では、走査線83は、レイアウトの底部から頂部まで移動する。走査線83が止まるときに、走査線83上のすべての角部位置に関する情報はメモリに格納される。検出される角部位置は、イベントと呼ばれる。第1回目の停止で、2つのイベントが検出される。多角形82の2つの下方の角部は、これらの角部が、走査線83が底部から頂部まで移動する間に検出される第1の角部であるという理由で、底部イベント(B)として格納される。次の停止で、多角形81によって、2つの底部イベント(B)が生じる。先の走査の底部イベント(B)は、同じ水平位置での頂部イベント(T)にはまだ到達していない。従って、底部シャドウイベント(BS)が、多角形82における底部の角部の水平位置に格納される。走査線83の3回目の停止によって、多角形81に対しての2つの底部シャドウイベント(BS)、および、多角形82に対しての2つの頂部イベント(T)が生じる。頂部イベントは、多角形82の縁辺を記録する。4回目の停止で、多角形81の一番上の角部によって2つの頂部イベント(T)が生じ、2つの頂部シャドウイベント(TS)が、多角形82における角部の水平位置で検出される。
走査線83が止まるたびに、さまざまなイベントが検出されるだけでなく、検出されたイベントの相対的位置が近接関係を検出するために分析される。図9は、走査結果から近接関係がどのようにして導かれるかを示す。図9aのように、走査線83上で、底部シャドウイベント(BS)が底部イベント(B)の右側で見つかった場合には、近接関係91は、角部に接続される平行した縁辺間で識別される。類似の方法において、BSがBの左側に位置している場合(図9b)、または、2つの底部イベント(B)が隣どうしに位置している場合(図9c)には、近接関係92、93が識別される。図9dは、2つの角部間の近接関係94が識別される状況を示す。図9dにおいて、走査線83は、右側にBを有するTSを含む。こうした状況では、近接関係94は、それぞれBおよびTSに関係する底部および頂部の角部間に定められる。さらに可能な状況が、図9eに示される。この状況では、頂部イベントが、2つの平行した縁辺間に位置する。走査線83上に、BS、1T、BSの組合せが見つかる。走査線83よりも下方で、両方の縁辺が、パスと直接的に隣り合う。走査線83がレイアウトにおいてより下方に位置したときに、縁辺およびパス間の近接関係はすでに識別されている。走査線83よりも上方で、2つの平行した縁辺が、互いに直接的に隣り合う。従って、近接関係95は、2つの平行した縁辺間に識別される。
走査線がレイアウトの底部から頂部までずっと移動するときに、走査プロセスは左から右に移動する走査線によって繰り返される。もちろん、これに代えて、走査は、上から下までおよび/または右から左に実行されてもよい。図9に示される近接関係を識別するための規則だけを使用するときに、水平または垂直の近接関係を分担もする対角線的な近接関係は、角部と縁辺との間には定められない。その結果、近接関係の数は比較的低く保持され、そして、例えばより速い圧縮アルゴリズムに結果としてなる。
図10は、近接関係101に関連があるいくつかのトリガーを示す。図10において、3つのトリガー102、103、104は、2つの平行した縁辺の近接関係101のために定められる。トリガーは、レイアウト変更アプリケーション(圧縮のような)でのみ発生することが好ましい。レイアウト分析に関わるだけのアプリケーションにおいて、トリガーは必要でない。トリガーは、格納された近接関係のリストを調べるトリガー捜出アルゴリズムによって発生する。近接関係101に関連した縁辺の角部の座標における相対的位置に基づいて、3つのトリガー102、103、104が定められる。トリガーは、レイアウトの接続形態に影響を及ぼさずに可能であるレイアウト変更を定める。第1のトリガー102は、右側の多角形の上方縁辺が左側の多角形の上方縁辺よりも低い位置にあるとすぐに、消えるのと同様に新しい近接関係に結果としてなってもよいレイアウト変更の接続形態を確認する。同様に、他のトリガー103および104は、縁辺間の他の関係のために関連する。例えば、左側の多角形の上方縁辺が右側の多角形の下方縁辺よりも低い位置にあるとき、トリガー103が起動して、近接関係101は消えて、2つの角部の新しい近接関係が作られる。トリガー102、103、104は、したがって、その近接関係を定めるためのレイアウトを走査することの繰り返しを必要とせずに、レイアウトに適用されてもよい変更の制限を定める。
図11も、近接関係111に関連があるいくつかのトリガーを示す。この場合、2つのトリガー112、113だけが、レイアウト変更によって接続形態変更が生じない制限を定めるために必要である。図12において、2つのトリガー115、116は、2つの角部間の近接関係114のために示される。
図13は、本発明による方法130のフローチャートを示す。方法130は、レイアウトを走査するための走査線を使用する。走査線は、レイアウトの第1の側部から第2の側部まで(例えば、底部から頂部まで)移動する。移動は、段階を追って実行される。各ステップで、近接関係を識別するためにいくつかの分析が実行される。次に記載する工程は、図13に示される:
レイアウトの第1の側部からレイアウトの第2の側部まで第1の方向に段階を追って走査線を移動する131。この例では、走査線は、底部(一番下)から頂部(一番上)へ移動する。
走査線がレイアウトの1つの対象物の一つ以上の角部に出会う位置にあるとすぐに、走査線は停止される132。
それから、走査線上の対象物についての情報が格納される133。格納する情報は、すでに走査線上に格納された情報に依存する。走査線の特定の水平座標で、底部イベント(B)または底部シャドウイベント(BS)がすでに格納されていて、かつ、その特定の水平座標で角部が検出されない場合には、その後、走査線で底部シャドウイベント(BS)が格納される。底部イベント(B)または底部シャドウイベント(BS)がすでに格納されていて、かつ、走査線が角部を含む場合には、頂部イベント(T)が格納される。同様に、頂部イベント(T)および頂部シャドウイベント(TS)の後に、頂部シャドウイベント(TS)または底部イベント(B)が続く。
分析ステップ133において、走査線上の情報は、近接関係を検出するために分析される。
近接関係が検出される場合、近接関係は記憶ステップ134の対応する角部または縁辺と共にデータベースに格納される。追加情報が、近接関係と共に格納されてもよい。この種の追加情報は、例えば、近接関係のタイプまたは、角部または縁辺(例えば、レイアウトの位置または、縁辺または角部の対象物の材料)に関する情報を含んでもよい。
その後、方法は、次の走査線を分析するための移動ステップ131に戻る。走査線が第2の側部に到達するまで、これらのステップは繰り返し実行され、すべての近接関係はデータベースに格納される。その後、方法は、レイアウトのすべての近接関係の完全な概要を得るために、別の方向(水平)において繰り返されることが好ましい。レイアウトが完全に走査されると、走査方法は終了する135。レイアウトの走査後に、トリガー定義ステップ136において、識別された近接関係に対してトリガーが定められてもよい。
図14は、本発明によるシステム140のブロック図を示す。システム140は、レイアウト144を受け入れるための入力141を含む。入力141は、キーボード、別のコンピュータからおそらくインターネットを介してレイアウト144を受信するためのネットワークアダプタ、CDまたはDVDドライブ、またはデータをコンピュータシステムに提供することができる他の任意の手段でもよい。レイアウト144は、システム140の記憶装置142に、すでに保存されていてもよい。システムは、記憶装置142(例えばハードディスク)も含む。記憶装置142は、ネットワークを介してリモート接続されてもよい。記憶装置142は、レイアウトまたはそのコピー、および近接データベースを格納するために用いられる。システム140は、本発明による方法を実行するためにアレンジされているプロセッサ143を含む。プロセッサ143は、受信した情報を記憶装置に格納して、情報を分析して、分析の結果を記憶装置142に保存することを提供する。好ましくは、システム140は、ユーザに分析の結果を示すかまたは紙に結果を印刷するための出力手段145も含む。
上述の実施形態が、本発明を制限するよりはむしろ図で示す点に留意する必要があり、また、当業者が、添付の請求項の範囲内において多くの別の実施形態を設計することが可能である点に留意する必要がある。請求項において、括弧の間に配置されるいかなる参照符号も、請求項を制限するものとしては解釈されない。動詞「以下を含む」およびその活用形の使用は、請求項において定まったそれら以外の要素またはステップの存在を除外しない。要素の前の冠詞「a」または「an」は、この種の要素が複数存在することを除外しない。本発明は、いくつかの異なった要素を含むハードウェアによって、そして、最適にプログラムされたコンピュータによって、実現されることができる。いくつかの手段を列挙している請求項において、これらの手段のいくつかは、ハードウェアの全く同一のアイテムによって実施されることができる。特定の手段が相互に異なる従属クレームにおいて詳述されるという単なる事実は、これらの手段の組合せが有効に使用できないことを示すものでない。

Claims (19)

  1. レイアウトが縁辺および角部を有する対象物を含む半導体レイアウトの走査のための方法であって、前記方法は以下を含む:
    第1の縁辺上の第1の位置および第2の縁辺上の第2の位置を含む局所的に最も近い位置ペアを識別すること、ここで
    前記第1の縁辺と前記第2の縁辺とは互いに接触しておらず、
    前記第1の位置と前記第2の位置との距離は、前記第1の縁辺と前記第2の縁辺との最短距離であり、そして
    前記第1の位置および前記第2の位置を境界上に有する凸状境界エリアは、縁辺を含まず、
    少なくとも1つの局所的に最も近い共通の位置ペアを有する、2つの平行した縁辺間の近接関係を識別すること、および
    前記対応する縁辺のペアの参照と共に、前記近接関係をデータベースの近接関係テーブルに格納すること。
  2. 請求項1に記載の方法であって、さらに以下を含む:
    平行でない縁辺の、局所的に最も近い位置ペアを分担する2つの角部間の近接関係を識別すること、および
    前記対応する角部のペアの参照と共に、前記近接関係を前記近接関係テーブルに格納すること。
  3. 請求項1に記載の方法であって、さらに以下を含む:
    第1の縁辺と、この縁辺に平行でない縁辺の角部、ここで前記第1の縁辺および前記角部は局所的に最も近い位置ペアを分担する、との近接関係を識別すること、および
    前記対応する角部および第1の参照と共に、前記近接関係を前記近接関係テーブルに格納すること。
  4. 請求項1に記載の方法であって、前記凸状境界エリアは矩形である。
  5. 請求項1に記載の半導体設計レイアウトの走査のための方法であって、前記凸状境界エリアは、完全な前記縁辺のペアを含む矩形であり、前記方法は、前記対応する縁辺のペアの参照と共に、前記関係を拡張近接関係として前記データベースに格納することをさらに含む。
  6. 請求項2に記載の半導体設計レイアウトの走査のための方法であって、前記凸状境界エリアは、前記2つの角部の各々に対して、それぞれの角部に接続する少なくとも1つの完全な縁辺を含む矩形であり、前記方法は、前記対応する角部のペアの参照と共に、前記近接関係を拡張近接関係として前記データベースに格納することをさらに含む。
  7. 請求項2に記載の半導体設計レイアウトの走査のための方法であって、前記凸状境界エリアは、前記2つの角部および当該2つの角部の各々に接続する2つの完全な縁辺を共に含む、2つの矩形を含み、前記方法は、前記対応する角部のペアの参照と共に、前記近接関係を拡張近接関係として前記データベースに格納することをさらに含む。
  8. 請求項5〜7のいずれか1項に記載の半導体設計レイアウトの走査のための方法であって、前記格納することは、前記拡張近接関係を前記データベースの拡張近接関係テーブルに格納することを含む。
  9. 請求項1に記載の半導体設計レイアウトの走査のための方法であって、前記格納された近接関係および前記対応する縁辺のペアに基づいて、半導体設計レイアウトの接続形態が変更される制限を超えて前記対応する縁辺の相対的位置に対する制限を定めているトリガーを生成することをさらに含む。
  10. 請求項2に記載の半導体設計レイアウトの走査のための方法であって、前記格納された近接関係および前記対応する縁辺のペアに基づいて、半導体設計レイアウトの接続形態が変更される制限を超えて前記対応する角部の相対的位置に対する制限を定めているトリガーを生成することをさらに含む。
  11. 請求項9または10に記載の半導体設計レイアウトの走査のための方法であって、前記トリガーを前記対応する近接関係と共に前記近接関係テーブルに格納するステップをさらに含む。
  12. 請求項1または2に記載の半導体設計レイアウトの走査のための方法であって、前記縁辺および前記角部を前記対応する近接関係と共に前記データベースのレイアウトテーブルに格納するステップをさらに含む。
  13. 請求項1または2に記載の半導体設計レイアウトの走査のための方法であって、前記近接関係と共に、前記近接関係の近接タイプを格納することをさらに含む。
  14. 請求項13に記載の半導体設計レイアウトの走査のための方法であって、前記近接タイプは、スペース、幅、重なりまたは拡張状況のグループのうちの1つである。
  15. 請求項1または2に記載の半導体設計レイアウトの走査のための方法であって、前記方法は以下を含む:
    レイアウトの第1の側部からレイアウトの第2の側部まで第1の方向に走査線を移動すること、
    前記走査線が1つの前記対象物の角部に到達したとき前記走査線を停止すること、
    前記走査線上の対象物についての情報を格納すること、
    前記角部または当該角部を含む前記縁辺に対応する、前記近接関係を識別するために、前記走査線上の情報を分析すること、
    前記近接関係を前記対応する角部または縁辺と共にデータベースに格納すること、
    前記走査線が前記第2の側部に到達するまで、移動、停止、分析、および格納のステップを繰り返し実行すること。
  16. 請求項15に記載の半導体設計レイアウトの走査のための方法であって、レイアウトの第3の側部からレイアウトの第4の側部まで前記第1の方向と垂直な第2の方向に第2の走査線を移動すること、移動、停止、分析、格納の前記ステップを実行して、前記走査線が前記第4の側部に到達するまで繰り返し実行すること、をさらに含む。
  17. 請求項1に記載の方法におけるすべてのステップを含む論理回路を生産するための方法。
  18. プログラムが請求項1に記載の方法をプロセッサに実行させるのに有効な、半導体設計レイアウトの走査のためのコンピュータプログラム製品。
  19. レイアウトが縁辺および角部を有する半導体材料の対象物を含む半導体設計レイアウトの走査のためのシステムであって、前記システムは以下を含む:
    レイアウトを受け入れるための入力、
    前記レイアウトを格納するための、および近接データベースを格納するための記憶装置、および
    第1の縁辺上の第1の位置および第2の縁辺上の第2の位置を含む局所的に最も近い位置ペアであって、前記第1の縁辺と前記第2の縁辺とは互いに接触しておらず、前記第1の位置と前記第2の位置との距離は、前記第1の縁辺と前記第2の縁辺との間の最短距離であり、そして、前記第1の位置および前記第2の位置を境界上に有する凸状境界エリアは縁辺を含まない、前記位置ペアを識別するために、
    少なくとも1つの局所的に最も近い共通の位置ペアを有する、2つの平行した縁辺間の近接関係を識別するために、調整されているプロセッサ、
    前記対応する縁辺のペアと共に、前記近接関係をデータベースの近接関係テーブルに格納すること。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9448706B2 (en) * 2009-07-29 2016-09-20 Synopsys, Inc. Loop removal in electronic design automation
CN102622456B (zh) * 2011-01-28 2014-02-05 北京华大九天软件有限公司 集成电路版图验证图形拓扑命令并发计算方法
US8756048B2 (en) 2011-04-15 2014-06-17 Stmicroelectronics S.R.L. Method for technology porting of CAD designs, and computer program product therefor
US9213798B2 (en) 2011-05-19 2015-12-15 Sage Design Automation Ltd Method, system and computer program product of checking an integrated circuit layout for instances of a reference pattern

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3000A (en) * 1843-03-10 Improvement in sugar-boilers
JPH06140507A (ja) * 1992-10-23 1994-05-20 Fujitsu Ltd チップサイズ評価方法
JPH11259556A (ja) * 1998-03-13 1999-09-24 Toshiba Corp 電子部品のレイアウト設計支援方法及び装置、レイアウト設計支援プログラムを記録した媒体
JP2004531840A (ja) * 2001-06-29 2004-10-14 キューディエイ・インコーポレイテッド 二次元圧縮システム及び方法
JP2006351746A (ja) * 2005-06-15 2006-12-28 Hitachi High-Technologies Corp 走査型電子顕微鏡用撮像レシピ作成装置及びその方法並びに半導体パターンの形状評価装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6269472B1 (en) * 1996-02-27 2001-07-31 Lsi Logic Corporation Optical proximity correction method and apparatus
US7275227B1 (en) * 2003-08-27 2007-09-25 Anchor Semiconductor Inc. Method of checking optical proximity correction data
US7389001B2 (en) * 2003-12-18 2008-06-17 Intel Corporation Reorganizing rectangular layout structures for improved extraction

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3000A (en) * 1843-03-10 Improvement in sugar-boilers
JPH06140507A (ja) * 1992-10-23 1994-05-20 Fujitsu Ltd チップサイズ評価方法
JPH11259556A (ja) * 1998-03-13 1999-09-24 Toshiba Corp 電子部品のレイアウト設計支援方法及び装置、レイアウト設計支援プログラムを記録した媒体
JP2004531840A (ja) * 2001-06-29 2004-10-14 キューディエイ・インコーポレイテッド 二次元圧縮システム及び方法
JP2006351746A (ja) * 2005-06-15 2006-12-28 Hitachi High-Technologies Corp 走査型電子顕微鏡用撮像レシピ作成装置及びその方法並びに半導体パターンの形状評価装置

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