JP2006227696A - 半導体集積回路の配線方法及び配線用ソフトウェアを格納した記録媒体 - Google Patents

Abstract

【課題】 自動配線及び配線を行う際の処理効率を向上させる。
【解決手段】 入力部が配線可能／禁止情報を入力し、記憶部がこの配線可能／禁止情報を記憶するステップと、演算部が素子の端子における所定箇所への配線の接続を設定するステップと、演算部が端子の所定箇所への配線の接続が可能か否か、配線可能／禁止情報を用いて判断し、この配線の接続が可能であると判断した場合にこの接続を実行するステップとを備える。
【選択図】 図５

Description

本発明は、半導体集積回路の配線方法及び配線用ソフトウェアを格納した記録媒体に関する。

半導体集積回路において、スタンダードセル等の素子を用いて自動配置配線（Place＆Routing）を行う際、先ず複数の素子を配置し、各素子の端子間を配線で接続する必要がある。

従来は、配線処理を行う際に、端子や配線の外形に関する矩形情報のみを用いていた。このため、端子に配線を接続する際に、例えばノッチが生じることがあった。プロセスの微細化が進むにつれて、ノッチを含む回路パターンの存在がパターニング加工において問題となっていた。

しかし、このノッチを埋めるように配線形状を変えると、配線の幅がより太くなり、その結果配線間隔をより拡げなくてはならず回路面積の増大を招くという新たな問題が生じていた。

また、端子及び配線のそれぞれの長手方向、あるいは端子における配線の接続が可能な配線可能領域、配線の接続が禁止される配線禁止領域によっては、デザインルールで許容された配線間隔よりさらに間隔を空ける必要のある場合がある。しかし従来は、上述したように端子の単純な矩形情報に基づいて配線処理を行っていた。このため、端子と配線との相互の方向性や、端子における配線可能領域及び配線禁止領域を考慮して処理を行うことができず、処理効率が低い、あるいは不必要に回路面積の増大を招くという問題があった。

以下に、従来の配線方法を開示する文献名を記載する。
特開２００２−３１３９２１号公報

本発明は上記事情に鑑み、配線処理の作業効率の向上及び回路面積の増大の防止が可能な半導体集積回路の配線方法及び配線用ソフトウェアを格納した記録媒体を提供することを目的とする。

本発明の一態様による、入力部、記憶部及び演算部を有する配線装置を用いて、半導体集積回路の配線を行う方法は、
前記入力部が、前記半導体集積回路に含まれる複数の素子が有するそれぞれの端子について、配線の接続が可能な領域と配線の接続が禁止される領域とが設定された配線可能／禁止情報を入力し、前記記憶部がこの配線可能／禁止情報を記憶するステップと、
前記演算部が、前記素子の前記端子における所定箇所への配線の接続が可能か否か、前記記憶部に記憶された前記配線可能／禁止情報を用いて判断し、この配線の接続が可能であると判断した場合にこの接続を実行するステップと、
を備えることを特徴とする。

本発明の一態様による、半導体集積回路の配線を実行するためのソフトウェアが格納されたコンピュータにより読み取り可能な記録媒体は、
前記半導体集積回路に含まれる複数の素子がそれぞれ有する端子について、配線の接続が可能な領域と配線の接続が禁止される領域とを設定し、配線可能／禁止情報を設定するステップと、
前記素子の前記端子の所定箇所への配線の接続が可能か否か、前記配線可能／禁止情報に基づいて判断し、この配線の接続が可能であると判断した場合にこの接続を実行するステップと、
を備えた配線方法をコンピュータに実行させることを特徴とする。

本発明の一態様による、入力部、記憶部及び演算部を有する配線装置を用いて、半導体集積回路の配線を行う方法は、
前記入力部が、前記半導体集積回路に含まれる複数の配線毎に、長手方向を示す情報を入力し、前記記憶部がこの情報を記憶するステップと、
前記演算部が、前記配線に含まれる第１の配線の端部に最も近接する第２の配線を検出するステップと、
前記演算部が、前記記憶部に記憶された前記情報を用いて、前記第１の配線の長手方向と、前記第２の配線の長手方向とが、直交するか否かを判断するステップと、
前記演算部が、前記第１の配線の長手方向と前記第２の配線の長手方向とが直交する場合、前記第１の配線の前記端部に、前記第２の配線の長手方向と並行する延長部を付加するステップと、
を備えることを特徴とする。

本発明の一態様による、半導体集積回路の配線を実行するためのソフトウェアが格納されたコンピュータにより読み取り可能な記録媒体は、
前記半導体集積回路に含まれる複数の配線毎に、長手方向を示す情報を設定するステップと、
前記配線に含まれる第１の配線の端部に最も近接する第２の配線を検出するステップと、
前記情報を用いて、前記第１の配線の長手方向と、前記第２の配線の長手方向とが、直交するか否かを判断するステップと、
前記第１の配線の長手方向と前記第２の配線の長手方向とが直交する場合、前記第１の配線の前記端部に、前記第２の配線の長手方向と並行する延長部を付加するステップと、
を備えた配線方法をコンピュータに実行させることを特徴とする。

本発明の一態様による、入力部、記憶部及び演算部を有する配線装置を用いて、半導体集積回路の配線を行う方法は、
前記入力部が、前記半導体集積回路に含まれる複数の配線毎に、信号が伝達される方向を示す情報を入力し、前記記憶部がこの情報を記憶するステップと、
前記演算部が、前記配線に含まれる第１の配線に平行に配置されかつ隣接する第２の配線を検出するステップと、
前記演算部が、前記記憶部に記憶された前記情報を用いて、前記第１の配線における信号が伝達される方向と、前記第２の配線における信号が伝達される方向とが、同一か否かを判断するステップと、
前記演算部が、前記第１の配線における信号が伝達される方向と前記第２の配線における信号が伝達される方向とが同一である場合、前記第１の配線と前記第２の配線との間を、デザインルールで規定された最小間隔以上の所定間隔が空くように設定するステップと、
を備えることを特徴とする。

本発明の半導体集積回路の配線方法及び配線用ソフトウェアを格納した記録媒体によれば、配線効率を大幅に向上させることが可能である。

以下、本発明の実施の形態について図面を参照して説明する。

（１）第１の実施の形態
先ず、比較例による配線方法で用いられていた情報において規定されていた内容について述べる。

図１に示された半導体集積回路１０において、長手方向がＹ方向である端子Ｐ１０１に長手方向が同じＹ方向である配線Ｗ１０１を接続する際に、デザインルールに従い距離Ｘ１を空けて、Ｘ方向の配線Ｗ１０２を端子Ｐ１０１に接続すると、ノッチ１０１ａが生じることがある。このようなノッチ１０１ａを発生させてはならないと規定されていた。

また、長手方向が異なる端子Ｐ１０２と配線Ｗ１０３とが近接して配置される場合、相互間の距離は通常のデザインルールで規定されている間隔より大きい間隔Ｙ１を空けるように規定されていた。

これに対し、本実施の形態による配線方法で用いる情報において規定されている内容について、図２を用いて説明する。

例えば、Ｙ方向に長手方向を有する端子Ｐ１において、上端部における側面の領域Ａ１及びＡ３はＸ方向に配線を接続してよい配線可能領域（ハッチングが施された領域）に相当する。上端部における端面の領域Ａ２は、Ｙ方向に配線を接続してよい配線可能領域に相当する。

同様に、下端部における側面の領域Ａ４及びＡ６はＸ方向に配線を接続してよい配線可能領域に相当する。下端部における端面の領域Ａ５は、Ｙ方向に配線を接続してよい配線可能領域に相当する。

ここで、領域Ａ１及びＡ３、領域Ａ４及びＡ６の長さをＹ２とする。長さＹ２は、この領域Ａ１、Ａ３、Ａ４及びＡ６に接続される配線の幅と同一であり、これによりノッチの発生が防止される。

両端部を除く中央の領域Ａ７及びＡ８は、この部分にＸ方向に配線を接続すると、上端あるいは下端にノッチが生じる。よって、この領域Ａ７及びＡ８は、配線を接続してはならない配線禁止領域（ドットが施された領域）に相当する。ここで、領域Ａ７及びＡ８の長さをＹ３とする。

さらに、上端から距離Ｙ１の範囲、及び下端から距離Ｙ１の範囲は、Ｘ方向に長手方向を有する配線が存在してはならない配線禁止領域に相当する。

この結果、Ｙ方向に長手方向を有する端子Ｐ１においては、Ｘ方向に接続してよい配線可能領域が上端部及び下端部において合計４箇所存在し、Ｙ方向に接続してよい配線可能領域が上端面及び下端面において合計２箇所存在する。同様に、Ｘ方向に長手方向を有する図示されていない端子においては、Ｙ方向に接続してよい配線可能領域が上端部及び下端部において合計４箇所存在し、Ｘ方向に接続してよい配線可能領域が上端面及び下端面において合計２箇所存在することになる。

このような配線可能領域及び配線禁止領域に関する情報を、端子毎にＸＹ座標を用いて作成しておく。

このような情報に基づいて端子に配線を接続する一例について、図３を用いて説明する。Ｙ方向に長手方向を有する端子Ｐ１において、上端部の配線可能領域Ａ３に、Ｘ方向に長手方向を有し配線幅Ｙ２を有する配線Ｗ２が、ノッチを形成しないように接続されている。このような配線Ｗ２の接続は許可される。

しかし、端子Ｐ２における配線禁止領域Ａ７への配線Ｗ３の接続は、許可されない。

また、Ｘ方向に長手方向を有する配線Ｗ１を、端子Ｐ２の上端から距離Ｙ１以上に離れた距離Ｙ２に配置することは、許可される。

しかし、Ｘ方向に長手方向を有する配線Ｗ４を、端子Ｐ２の下端から距離Ｙ１より近接した距離Ｙ１２に位置する配線Ｗ４の配置は、許可されない。

次に、半導体集積回路の仕様の決定から製造に至る手順について、図４のフローチャートを用いて述べる。

ステップＳ１として、チップ（半導体集積回路）の仕様を決定する。

ステップＳ２として、ＲＴＬ言語を用いて設計を行う。

ステップＳ３として、作成された設計書に基づいて、論理合成を行う。

ステップＳ４として、作成された論理合成に基づいて、ゲートレベルで、スタンダードセル等の各素子間の接続を規定したネット情報を作成する。

ステップＳ５として、チップ上への各素子の配置を行う。

ステップＳ６において、配置された各素子の端子間を、配線により接続し、レイアウト情報を作成する。

ステップＳ７として、作成したレイアウト情報の出力を行う。

ステップＳ８として、レイアウト情報を用いて、チップの製造を行う。

本実施の形態による半導体集積回路の配線方法は、上記手順のうちステップＳ５における各素子の配置処理と、ステップＳ６における端子間配線処理とに適用され、その手順を図５のフローチャートに示す。

さらに、本実施の形態による配線方法を実行する際に用いる配線装置は、図６に示されるような構成、即ち入力部１０１、演算部１０２、記憶部１０３及び出力部１０４を有する。この配線装置は、コンピュータが読み取り可能な記録媒体に格納された、本実施の形態による配線用ソフトウェアをコンピュータに読み取らせて、配線処理を実行することにより実現する。

ステップＳ１１として、入力部１０１に、ゲートレベルのネット情報１１と、素子の外形形状に関する素子情報１２とが入力され、演算部１０２を介して記憶部１０３に与えられて記憶される。

さらに、入力部１０１に、各素子の端子への配線接続が可能又は禁止を示す配線可能／禁止情報１３が入力され、演算部１０２を介して記憶部１０３に与えられて記憶される。

ここで、配線可能／禁止情報１３は、例えば図２を用いて説明したような、Ｘ方向又はＹ方向に長手方向を有する端子において、両端部における配線の接続が可能な配線可能領域、両端部を除く中央部における配線の接続が禁止される配線禁止領域、端子と長手方向が異なる配線と、端子の端面との間に空けるべき間隔に関するものである。

演算部１０２が、記憶部１０２に記憶されたこれらのネット情報１１及び素子情報１２を必要に応じて読み出して、各素子のチップ上への配置処理を実行する。

ステップＳ１２において、演算部１０２が、各素子毎に端子の所定箇所への配線の接続、あるいは配線の配置を設定する。

ステップＳ１３において、演算部１０２が、当該配線の接続又は配置が、配線可能／禁止情報１３に基づいて可能か否かを判断する。

可能でない場合は、ステップＳ１２へ戻り、当該配線の接続又は配置以外に、新たに配線の接続あるいは配置を設定する。

可能な場合は、ステップＳ１４へ移行し、当該配線の接続又は配置を行う。

ステップＳ１５において、全ての端子間配線を終了したか否かを判断し、終了していない場合はステップＳ１２へ戻り、終了した場合は、図４におけるステップＳ７へ移行し、作成したレイアウト情報の出力を行う。

このように、ステップＳ１２〜Ｓ１４において、接続すべき当該端子において、接続可能な領域を探しつつ接続していき、また当該端子に近い領域において配線を通過させる際に、通過可能な領域を探しつつ配線を行っていくことで、端子間配線を実行する。

図７に、比較例による端子の外形形状に関する情報を記述した記述形式の一例を示す。

点線で囲まれた部分ＰＣ１において、当該端子Ｍ２の外形が矩形形状を有し、４隅の頂点情報（０．９０、０．７０、１．１０、１．５０）が規定されている。

このように、比較例では矩形形状を有する各端子の頂点情報のみが規定されていた。

これに対し本実施の形態では、図８において点線で囲まれた部分ＰＣ２に示されたような情報を用いる。

当該端子Ｍ２に対し、Ｘ方向に長手方向を有する配線の接続が許可される領域は、以下の４箇所である。

（１）Ｘ座標が「０．９０」において、Ｙ座標が「０．７０から０．９０」の範囲
（２）Ｘ座標が「０．９０」において、Ｙ座標が「１．３０から１．５０」の範囲
（３）Ｘ座標が「１．１０」において、Ｙ座標が「０．７０から０．９０」の範囲
（４）Ｘ座標が「１．１０」において、Ｙ座標が「１．３０から１．５０」の範囲
さらに当該端子Ｍ２に対し、Ｙ方向に長手方向を有する配線の接続が許可される領域は、以下の２箇所である。

（１）Ｙ座標が「０．７０」において、Ｘ座標が「０．９０から１．１０」の範囲
（２）Ｙ座標が「１．５０」において、Ｙ座標が「０．９０から１．１０」の範囲
また当該端子Ｍ２に対し、上層に位置する配線層が接続してよい領域は、４隅の頂点情報（０．９０、０．７０、１．１０、１．５０）で与えられる１箇所である。

上述したように、本実施の形態によれば、各端子毎に、端子の外形形状に関する情報のみならず、配線可能領域及び配線禁止領域、また端子と長手方向が異なる配線と端子の端面との間隔を規定する情報を設定し、この情報を用いて端子間配線を実行する。これにより、より柔軟かつ適切な配線処理が可能となり、処理効率を向上させると共に、回路面積の増大を防止することができる。

（２）第２の実施の形態
本発明の第２の実施の形態について、以下に説明する。

複数の配線を配置する際、長手方向が異なる場合には、いわゆる突き当てという現象が問題となる。この現象を回避するために、本実施の形態では図９のフローチャートに示された手順で配線を行う。この配線処理は、図９に示された全体の処理において、ステップＳ６として示された端子間配線に適用される。

本実施の形態における配線方法も、上記第１の実施の形態と同様に、配線処理を実行する際に図６に示された配線装置を用いることができる。この配線装置は、コンピュータが読み取り可能な記録媒体に格納された、本実施の形態による配線用ソフトウェアをコンピュータに読み取らせて、配線処理を実行することにより実現する。

ステップＳ２１として、入力部１０１に対し、配線毎に、当該配線の長手方向の向き、即ちＸ方向又はＹ方向という情報が設定される。設定された情報は、記憶部１０３に記憶される。

ここで、配線の長手方向を規定することにより、配線を定義した具体的な例について図１０を用いて説明する。２箇所折れ曲がり部を有する配線Ｗ２１を定義する際に、外枠の座標を用いて定義しようとすると、頂点が８箇所存在するためデータ量が増加する。

これに対し、本実施の形態では、配線の長手方向を示すベクトルＶ１、Ｖ２及びＶ３で配線Ｗ２１を定義する。即ち、始点Ｔ１から終点Ｔ２に向かうベクトルＶ１、始点Ｔ２から終点Ｔ３に向かうベクトルＶ２、始点Ｔ３から終点Ｔ４に向かうベクトルＶ３とにより、配線Ｗ２１を定義する。

このように定義することで頂点の数が８個から４個に減少するため、データ量を低減させることができる。

ステップＳ２２として、図１１に示されたように、当該配線Ｗ１１の終端部Ｗ１１ａにおいて、最も近接する他の配線Ｗ１２を、演算部１０２が記憶部１０３に記憶されている情報に基づいて検出する。

ステップＳ２３として、当該配線Ｗ１１のベクトルが示す長手方向（Ｘ方向）と、他の配線Ｗ１２のベクトルが示す長手方向（Ｙ方向）とが並行するか、あるいは直交するかを、演算部１０２が検出する。

ステップＳ２４として、並行していた場合は終了し、直交していた場合は、ステップＳ２５へ移行する。図１２に示されたように、当該配線Ｗ１１の終端部Ｗ１１ａ（ベクトルの終点）に、他の配線Ｗ１２と並行する方向に延長部Ｗ１３を接続する処理を演算部１０２が行い、終了する。

本実施の形態によれば、長手方向が異なる配線が近接することにより生じる突き当てという現象を回避することで、配線間の距離を大きくとる必要性を排除し、配線効率を向上させると共に、回路面積の増大を抑制することができる。

（３）第３の実施の形態
本発明の第３の実施の形態について、以下に説明する。

本実施の形態では、各配線における信号の伝達方向をベクトルを用いて定義した情報を用いる。

例えば、図１３に示されたように、平行に配置された３本の配線Ｗ３１〜Ｗ３３のうち、配線Ｗ３１、Ｗ３２はそれぞれ図中左方向に信号が伝達されるためベクトルＶ１１、Ｖ１２で表される。配線Ｗ３３は、図中右方向に信号が伝達され、ベクトルＶ１３で表される。

配線Ｗ３１と配線Ｗ３２のように、同一方向に向かって信号が伝達されるときは、信号が転送されるときのタイミングが多くの場合に同一であると考えられる。

図１４に示されるように、配線Ｗ３１には抵抗Ｒ１、Ｒ２が存在し、配線Ｗ３２には抵抗Ｒ３、Ｒ４が存在する。さらに、配線Ｗ３１と配線Ｗ３２との間には、寄生抵抗Ｃ１が存在する。

そこで、相互に信号が干渉してノイズが発生しないように、配線Ｗ３１と配線Ｗ３２とは、デザインルールで規定される最小間隔以上の所定間隔だけ空けた方がよい場合がある。

図１４において、配線Ｗ３２には抵抗Ｒ３、Ｒ４が存在し、配線Ｗ３３には抵抗Ｒ５、Ｒ６が存在する。さらに、配線Ｗ３２と配線Ｗ３３との間には、寄生抵抗Ｃ２が存在する。

しかし、配線Ｗ３２と配線Ｗ３３とは異なる方向に向かって信号が伝達され、信号が転送されるときのタイミングが異なるため、相互に信号が受ける影響は小さいと考えられる。よって、配線Ｗ３２と配線Ｗ３３との間の間隔は、デザインルールで規定される最小間隔を少なくとも満たせばよいことになる。

図１５に、本実施の形態による配線方法で行う処理の手順について説明する。

本実施の形態における配線方法も、上記第１、第２の実施の形態と同様に、配線処理を実行する際に図６に示された配線装置を用いることができる。この配線装置は、コンピュータが読み取り可能な記録媒体に格納された、本実施の形態による配線用ソフトウェアをコンピュータに読み取らせて、配線処理を実行することにより実現する。

ステップＳ３１として、入力部１０１に対し、各配線毎に、信号の伝達方向がベクトルにより設定される。設定された情報は、記憶部１０３に記憶される。

ステップＳ３２として、演算部１０２が、平行に配置された信号線のうち、隣接する２本の信号線の伝達方向が同一かどうかを判定する。

２本の信号線の伝達方向が同一である場合、信号が相互に干渉する可能性があるため、ステップＳ３３において演算部１０２が、デザインルールで規定された最小間隔以上の所定間隔だけ空けて配置する。２本の信号線の伝達方向が異なる場合、信号が相互に与える影響は小さいと考えられるため、ステップＳ３４において演算部１０２が、デザインルールに従って配置する。

本実施の形態によれば、信号の伝達方向をベクトルで定義した情報を用いて配線を行うことにより、信号の相互干渉を考慮しかつ無駄な面積を消費することなく配線処理を行うことができる。

上述した実施の形態はいずれも一例であって、本発明を限定するものではなく、本発明の技術的範囲内において様々に変形することが可能である。

比較例における配線方法で用いる情報において規定されている内容を示す説明図。 本発明の第１の実施の形態による配線方法で用いる情報において規定されている配線可能領域及び配線禁止領域を示す説明図。 同第１の実施の形態における情報に基づいて配線を行う際の一例を示す説明図。 半導体集積回路の仕様の決定から製造に至る手順を示すフローチャート。 同第１の実施の形態による配線方法の手順を示すフローチャート。 同配線方法をコンピュータに実行させるソフトウェアにより実現される配線装置の構成を示すブロック図。 比較例で用いる端子に関する情報の記述形式の一例を示す説明図。 同第１の実施の形態による配線方法で用いる端子に関する情報の記述形式の一例を示す説明図。 本発明の第２の実施の形態による配線方法の手順を示すフローチャート。 同第２の実施の形態における配線の定義を示す説明図。 同第２の実施の形態による配線方法における一工程を示す説明図。 同第２の実施の形態による配線方法における一工程を示す説明図。 本発明の第３の実施の形態による配線方法における信号の伝達方向の定義を示す説明図。 同第３の実施の形態による配線方法において信号の伝達方向に応じて異なる信号の干渉を示す説明図。 同第３の実施の形態による配線方法における処理の手順を示すフローチャート。

符号の説明

Ｐ１ 端子
Ａ１〜Ａ３、Ａ４〜Ａ６ 配線可能領域
Ａ７〜Ａ８ 配線禁止領域
Ｗ１〜Ｗ４ 配線
１０１ 入力部
１０２ 演算部
１０３ 記憶部
１０４ 出力部

Claims (5)

1. 入力部、記憶部及び演算部を有する配線装置を用いて、半導体集積回路の配線を行う方法であって、
   前記入力部が、前記半導体集積回路に含まれる複数の素子が有するそれぞれの端子について、配線の接続が可能な領域と配線の接続が禁止される領域とが設定された配線可能／禁止情報を入力し、前記記憶部がこの配線可能／禁止情報を記憶するステップと、
   前記演算部が、前記素子の前記端子における所定箇所への配線の接続が可能か否か、前記記憶部に記憶された前記配線可能／禁止情報を用いて判断し、この配線の接続が可能であると判断した場合にこの接続を実行するステップと、
   を備えることを特徴とする半導体集積回路の配線方法。
2. 半導体集積回路の配線を実行するためのソフトウェアが格納されたコンピュータにより読み取り可能な記録媒体であって、
   前記半導体集積回路に含まれる複数の素子がそれぞれ有する端子について、配線の接続が可能な領域と配線の接続が禁止される領域とを設定し、配線可能／禁止情報を設定するステップと、
   前記素子の前記端子の所定箇所への配線の接続が可能か否か、前記配線可能／禁止情報に基づいて判断し、この配線の接続が可能であると判断した場合にこの接続を実行するステップと、
   を備えた配線方法をコンピュータに実行させることを特徴とする半導体集積回路の配線用ソフトウェアを格納した記録用媒体。
3. 入力部、記憶部及び演算部を有する配線装置を用いて、半導体集積回路の配線を行う方法であって、
   前記入力部が、前記半導体集積回路に含まれる複数の配線毎に、長手方向を示す情報を入力し、前記記憶部がこの情報を記憶するステップと、
   前記演算部が、前記配線に含まれる第１の配線の端部に最も近接する第２の配線を検出するステップと、
   前記演算部が、前記記憶部に記憶された前記情報を用いて、前記第１の配線の長手方向と、前記第２の配線の長手方向とが、直交するか否かを判断するステップと、
   前記演算部が、前記第１の配線の長手方向と前記第２の配線の長手方向とが直交する場合、前記第１の配線の前記端部に、前記第２の配線の長手方向と並行する延長部を付加するステップと、
   を備えることを特徴とする半導体集積回路の配線方法。
4. 半導体集積回路の配線を実行するためのソフトウェアが格納されたコンピュータにより読み取り可能な記録媒体であって、
   前記半導体集積回路に含まれる複数の配線毎に、長手方向を示す情報を設定するステップと、
   前記配線に含まれる第１の配線の端部に最も近接する第２の配線を検出するステップと、
   前記情報を用いて、前記第１の配線の長手方向と、前記第２の配線の長手方向とが、直交するか否かを判断するステップと、
   前記第１の配線の長手方向と前記第２の配線の長手方向とが直交する場合、前記第１の配線の前記端部に、前記第２の配線の長手方向と並行する延長部を付加するステップと、
   を備えた配線方法をコンピュータに実行させることを特徴とする半導体集積回路の配線用ソフトウェアを格納した記録用媒体。
5. 入力部、記憶部及び演算部を有する配線装置を用いて、半導体集積回路の配線を行う方法であって、
   前記入力部が、前記半導体集積回路に含まれる複数の配線毎に、信号が伝達される方向を示す情報を入力し、前記記憶部がこの情報を記憶するステップと、
   前記演算部が、前記配線に含まれる第１の配線に平行に配置されかつ隣接する第２の配線を検出するステップと、
   前記演算部が、前記記憶部に記憶された前記情報を用いて、前記第１の配線における信号が伝達される方向と、前記第２の配線における信号が伝達される方向とが、同一か否かを判断するステップと、
   前記演算部が、前記第１の配線における信号が伝達される方向と前記第２の配線における信号が伝達される方向とが同一である場合、前記第１の配線と前記第２の配線との間を、デザインルールで規定された最小間隔以上の所定間隔が空くように設定するステップと、
   を備えることを特徴とする半導体集積回路の配線方法。

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