JPH0421072A - 論理回路設計システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） 本発明は、特にコンピュータを使用して、論理回路の自
動回路設計処理を行なうだめの論理回路設計システムに
関する。

（従来の技術） 従来、例えばコンピュータのハードウェアに相当する論
理回路を設計する場合に、機能ブロック図または機能記
述文（論理式）を論理回路図に変換するための論理回路
設計システム（ＣＡＤ）が開発されている。このシステ
ムは、論理回路図に変換するためのツール（プログラム
）を有し、このツールにより動作するコンピュータから
なる。

ところで、前記のようなシステムでは、論理回路図を生
成する場合に、多数の無駄なゲート回路を有することが
ある。具体的には、例えばインバータとインバータとが
直列に接続された回路である。論理回路の設計では、無
駄ゲート回路を削除し、適正な回路構成を実現すること
が望ましい。

このため、論理回路設計システムでは、無駄ゲート回路
を削除するための無駄ゲート削除処理を行なう必要があ
る。

（発明が解決しようとする課題） 前記のような無駄ゲート削除処理方式には、例えばＰｒ
ｏｌｏｇ言語を使用する処理方式がある。この方式では
、予め設定された無駄ゲート削除ルール毎に論理回路情
報を検索して、ルールに適用される無駄ゲート回路が選
択される。そして、ルールが起動されて、所定の無駄ゲ
ート回路が削除されることになる。しかしながら、その
ような方式では、論理回路情報を無駄ゲート削除ルール
毎に何度も検索するため、この検索処理時間が多大とな
る。このため、論理回路設計の処理効率が低下する欠点
がある。

本発明の目的は、無駄ゲート削除処理を高速に実行して
、論理回路設計処理の効率を向上することができる論理
回路設計システムを提供することにある。

［発明の構成］ （課題を解決するための手段と作用） 本発明は、コンピュータによる論理回路設計システムに
おいて、論理回路から無駄ゲート削除処理を行なうため
の局所最小化ルールを格納する局所最小化ルールメモリ
手段、論理回路情報及び局所最小化ルールに基づいて局
所最小化ルールに適用可能なセル情報からなるルール適
用リストを作成するルール適用リスト作成手段及びルー
ル適用リスト作成手段により作成されたルール適用リス
トに基づいて局所最小化処理を実行する局所最小化処理
手段とを備えたシステムである。

このような構成により、ルール適用リストを作成し、こ
のルール適用リストに基づいて局所最小化処理を実行す
るため、無駄ゲート削除処理の処理時間の短縮化を図る
ことができる。

（実施例） 以下図面を参照して本発明の詳細な説明する。

第１図は同実施例に係わるシステムの構成を示すブロッ
ク図である。本システムは、システム全体を制御する中
央処理装置（ＣＰＵ）１０、メインメモリ１１及び外部
メモリ１２からなる。ＣＰＵｌ０は論理回路設計処理を
実行する。メインメモリ１１には、無駄ゲート削除であ
る局所最小化（局所最適化）の処理を実行するための局
所最小化モジュール（プログラム）を格納するエリアｌ
ｌａが設けられている。さらに、メインメモリ１１には
、局所最小化ルールに適用可能なセル（論理素子）のリ
ストであるルール適用セルリストからなるテーブルエリ
ア１１ｂが設けられている。

一方、外部メモリ１２には、予め設定される局所最小化
ルールの情報（ルール情報）を格納するエリア１２ａ及
び局所最小化の対象である論理回路情報を格納するエリ
ア１２ｂが設けられている。

ここで、局所最小化モジュールは、概念的には、第２図
に示すように構成されている。即ち、局所最小化モジュ
ールは、ルール適用セル抽出モジュール２０、ルール実
行モジュール２１、ルール適用セルリスト変更モジュー
ル２２及び制御モジュール２３からなる。制御モジュー
ル２３は、ルール適用セル抽出モジュール２０及びルー
ル実行モジュール２１の起動等の制御を行なうためのモ
ジュールである。

ルール適用セル抽出モジュール２０は、局所最小化ルー
ル及び論理回路情報に基づいてルール適用セルリスト２
４を作成するためのモジニールである。

ルール実行モジュール２１は、ルール適用セルリスト２
４から取出したセルに対して、ルールを実行するモジュ
ールである。ルール適用セルリスト変更モジュール２２
は、ルール実行モジュール２１により実行したルールに
基づいて、ルール適用セルリストを変更するためのモジ
ュールである。

次に、同実施例の動作を説明する。

まず、外部メモリ１２には、周知のツールにより機能ブ
ロック図または機能記述文（論理式）が論理回路図に変
換されて得られる論理回路情報が所定エリア１２ｂに格
納されている。また、外部メモリ１２の所定エリア１２
ａには、生成された論理回路から無駄ゲート回路を削除
するための無駄ゲート削除処理を行なうための局所最小
化ルールのルール情報が格納されている。この局所最小
化ルールは予め設定されており、複数のセル（論理素子
）からなる論理回路を同一の真理値出力を得る所定の論
理回路に変換するためのルールである。具体的には、例
えば第３図に示すように、アンド回路３０とインバータ
３１とが直列接続された回路をナンド回路３２に変換す
る。また、例えば第４図に示すように、２アンド回路３
０とオア回路３３とからなる論理回路を複合セル３４と
インバータ３１との回路に変換する。

ＣＰＵｌ０は、メインメモリ１１に格納された局所最小
化モジュールに基づいて、論理回路情報に対する局所最
小化処理を実行する。先ず、第７図のステップＳ１に示
すように、ルール適用セル抽出モジュール２０を起動す
る。ルール適用セル抽出モジュール２０は、外部メモリ
１２に格納された局所最小化ルール情報及び論理回路情
報に基づいて、ルール適用セルリスト２４を作成する（
ステップＳ２）。ルール適用セルリストは、例えば第５
図に示すように、ルール内容毎にルール番号が割り当て
られており、各ルール内容に適用する適用セルリスト候
補等からなる。具体的には、例えばルール番号１はアン
ド回路とインバータとが直列接続された回路をナンド回
路に変換する内容のルールである（第６図を参照）。

ここで、論理回路情報は、例えば第６図に示すような論
理回路図からなる。ルール適用セルリストには、論理回
路情報から各ルール内容に適用する回路が抽出されて、
その回路を構成するセルに対応する記号Ｍ１〜Ｍｌｌが
適用セルリスト候補として記録される。例えば、ルール
番号１の項目には、アンド回路を指示するＭｌとインバ
ータを指示するＭ５とが適用セルリスト候補として記録
される（Ｍｌ−Ｍ５）。このようにして、論理回路情報
から各ルール番号に適用される全適用セルリスト候補が
抽出されて、ルール適用セルリストが作成されることに
なる。

次に、作成されたルール適用セルリストからルール番号
毎にルール及びセルリスト候補を取出す（ステップＳ３
）。ルール適用セルリストから全てのルール番号が取出
されると、処理は終了となる（ステップＳ４）。ルール
実行モジュール２１は起動すると、リストから取出され
たルール番号毎に、所定のルールを実行する（ステップ
Ｓ５゜Ｓ６）。即ち、局所最小化ルールによる無駄ゲー
ト削除処理を実行し、各ルール番号に対応するセルを変
更する。具体的には、ルール番号１では（Ｍｌ−Ｍ５）
をナンド回路であるＭ４に変更する。ルール適用セルリ
スト変更モジニール２２は起動すると、ルール実行モジ
ュール２１の実行結果に基づいて、ルール適用セルリス
トのセルリスト候補を変更する処理を行なう（ステップ
Ｓ７゜Ｓ８）。なお、ルールが実行できないセルリスト
候補は、ルール適用セルリストから削除される。

このようにして、機能ブロック図または機能記述文（論
理式）から変換された論理回路情報に対する局所最小化
ルールによる無駄ゲート削除処理を実行する。この場合
に、論理回路情報及び予め設定された局所最小化ルール
に基づいて、ルール適用セルリストを作成する。このル
ール適用セルリストから取出したセルリスト候補に対す
るルールを実行し、ルール適用セルリストの内容を変更
する。

このような方式であれば、最初に論理回路情報を検索し
てルール適用セルリストを作成し、このルール適用セル
リストに基づいて無駄ゲート削除処理を実行するため、
無駄ゲート削除処理を高速に行なうことができる。言替
えれば、論理回路情報を無駄ゲート削除処理毎に何度も
検索する必要はないため、論理回路情報の検索処理に要
する時間の短縮化を図ることができる。

［発明の効果コ 以上詳述したように本発明によれば、論理回路設計シス
テムにおいて、設計された論理回路から、予め設定され
た局所最小化ルールに基づいて無駄ゲート削除を行なう
処理を高速に実行することが可能となる。したがって、
結果的に論理回路設計処理の効率を向上することができ
るものである。

【図面の簡単な説明】

第１図は本発明の実施例に係わるシステムの構成を示す
ブロック図、第２図は同実施例の局所最小化モジュール
の概念を説明するためのブロック図、第３図及び第４図
はそれぞれ同実施例に係わる論理回路の一例を示す図、
第５図は同実施例に係わるルール適用セルリストの一例
を示す図、第６図は同実施例に係わる論理回路の一例を
示す図、第７因は同実施例の動作を説明するためのフロ
ーチャートである。 ｌＯ・・・ＣＰＵ、１１・・・メインメモリ、１２・・
・外部メモリ。

Claims (1)

1. 【特許請求の範囲】 論理回路を構成する論理素子に対応するセル情報からな
   る論理回路情報を格納する論理回路情報メモリ手段と、 前記論理回路の設計において、前記論理回路から無駄ゲ
   ート削除処理を行なうための局所最小化ルールを格納す
   る局所最小化ルールメモリ手段と、前記論理回路情報及
   び前記局所最小化ルールに基づいて、前記局所最小化ル
   ールに適用可能な前記セル情報からなるルール適用リス
   トを作成するルール適用リスト作成手段と、 このルール適用リスト作成手段により作成された前記ル
   ール適用リストに基づいて前記局所最小化処理を実行す
   る局所最小化処理手段とを具備したことを特徴とする論
   理回路設計システム。