JPH02311959A - 論理回路の自動合成装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、レジスタ・トランスファレヘルのハードウェ
ア記述言語または機能ブロック図に基づいてテクノロジ
依存の論理回路を合成する論理回路の自動合成装置に関
し、特に遅延時間を考慮した論理回路の自動合成装置に
関する。

［従来の技術］ 従来、この種の論理回路の自動合成装置は、入力仕様を
テクノロジ独立なゲートレヘルのネットワーク構造に展
開した後そのネットワーク構造をテクノロジ依存の論理
回路に変換する際に、遅延時間の小さいゲートに変換す
ることで、最終的に得られるテクノロジ依存の論理回路
における遅延時間の最小化を図っていた。

〔発明が解決しようとする課題〕

上述した従来の技術でも、遅延時間を成る程度小さくす
ることは可能であるが、単にテクノロジ依存の論理回路
を得る際に遅延時間の小さいゲートに変換することで遅
延時間の最小化を図るに過ぎないので、その最小化には
限界があった。

本発明はこのような限界を打ち破り、より一層遅延時間
を小さくすることのできる論理回路の自動合成装置を提
供することを目的としている。

〔課題を解決するための手段〕

一般に、成る機能ブロック例えば加算器を例にすれば、
それに対応するテクノロジ独立の論理回路の構成法とし
てリップルキャリ一方式、先見桁上げ方式（Ｃａｒｒｙ
　　Ｌｏｏｋ−Ａｈｅａｄ）＋群先見桁上げ方式（Ｇｒ
ｏｕｐ　　Ｃａｒｒｙ　　Ｌｏｏｋ−Ａｈｅａｄ）等の
各種の構成法がある。

これらの各構成法によるテクノロジ独立の論理回路の段
数は異なる場合もあれば同じ場合もある。

従って段数の小さな構成を採用すれば、後に得られるテ
クノロジ依存の論理回路の遅延時間を小さくすることが
できる。また、同じ段数の構成法であっても後のテクノ
ロジ依存の論理回路に変換した場合における遅延時間は
異なる場合がある。従って、一度決めた構成法では最大
遅延時間が仕様を満たさない場合、その構成法を変更す
れば最大遅延時間をより一層小さくすることができるこ
とになる０本発明はこのような点に着目して為されたも
のであり、次のような手段で構成されている。

なお、論理回路の自動合成においては、最大遅延時間と
同様にゲート数が仕様を満たすことが大切−である、従
って本発明では最大遅延時間のみならず、ゲート数の最
小化をも考慮している。

Ｏ各種の機能ブロックのテクノロジ独立の回路合成ルー
ル及びそのルールで合成したときの回路のゲート数並び
に段数を含む第１の情報と、テクノロジ依存の論理ゲー
ト及びそのゲート数（或いはセル数）並びに遅延時間を
含む第２の情報とを格納した合成ルールベース。

○自動合成の対象となる機能ブロックに対し、合成ルー
ルベース中の第１の情報を参照して、テクノロジ独立の
論理回路を合成するルール選択手段。

このルール選択手段は、最初の合成時および下記の遅延
解析手段による再処理指示時には段数が最小となるよう
な回路合成ルールを選択してテクノロジ独立の論理回路
を合成し、下記のゲート数解析手段による再処理指示時
にはゲート数が最小となる回路合成ルールを選択してテ
クノロジ独立の論理回路を合成するように構成されてい
る。

Ｏルール選択手段で合成されたテクノロジ独立の論理回
路を、合成ルールベース中の第２の情報を参照して、ゲ
ート数が最小となるテクノロジ依存の論理回路に変換す
る論理変換手段。

Ｏ論理変換手段で得られたテクノロジ依存の論理回路に
おけるクリティカルバスの最大遅延時間が入力仕様とし
て与えられているクロックサイクル値より大きいか否か
を調べ、大きい場合にはそのクリティカルパスの経路上
の機能ブロックのうち最大遅延時間が最大の機能ブロッ
クについてルール選択手段に再処理させる遅延解析手段
。

Ｏ遅延解析手段による処理後のテクノロジ依存の論理回
路のゲート数が入力仕様として与えられているゲート数
上限値を超えているか否かを調べ、超えている場合には
ゲート数が最大の機能ブロックについてルール選択手段
に再処理させるゲート数解析手段。

（作用］ 本発明の論理回路の自動合成装置においては、合成ルー
ルベースが、各種の機能ブロックのテクノロジ独立の回
路合成ルール及びそのルールで合成したときの回路のゲ
ート数並びに段数を含む第１の情報と、テクノロジ依存
の論理ゲート及びそのゲート数並びに遅延時間を含む第
２の情報とを保持し、合成すべき論理回路の仕様が与え
られると、ルール選択手段が、その合成すべき機能ブロ
ックに対し、前記合成ルールベース中の第１の情報を参
照して段数が最小となる回路合成ルールを適用すること
によりテクノロジ独立の論理回路を合成し、論理変換手
段が、その合成されたテクノロジ独立の論理回路を、前
記合成ルールベース中の第２の情報を参照して、ゲート
数が最小となるテクノロジ依存の論理回路に変換する。

これで一応テクノロジ依存の論理回路が合成されたわけ
であるが、最大遅延時間およびゲート数が仕様を満たし
ているか否かが調べられ、仕様を満たしていない場合に
は再処理される。

即ち、遅延解析手段が、前記論理変換手段で得られたテ
クノロジ依存の論理回路におけるクリティカルパスの最
大遅延時間が入力仕様として与えられているクロックサ
イクル値より大きいか否かを調べ、大きい場合にはその
クリティカルバスの経路上の機能ブロックのうち最大遅
延時間が最大の機能ブロックについて前記ルール選択手
段に再処理させる。これに応じてルール選択手段が段数
が最小となる別の回路合成ルールを選択してテクノロジ
独立の回路を再度合成し、論理変換手段がこれをテクノ
ロジ依存の論理回路に変換する。遅延解析手段はそれに
対し再び最大遅延時間の評価を行い、仕様を満たさなけ
ば、上述の動作を繰り返す。

他方、ゲート数解析手段が、遅延解析手段による解析後
のテクノロジ依存の論理回路のゲート数が入力仕様とし
て与えられているゲート数上限値を超えているか否かを
調べ、超えている場合にはゲート数が最大の機能ブロッ
クについてルール選択手段に再処理させる。これに応じ
てルール選択手段がゲート数が最小となる回路合成ルー
ルを選択してテクノロジ独立の回路を合成し、論理変換
手段がこれをテクノロジ依存の論理回路に変換し、遅延
解析手段がその最大遅延時間の評価を行い、ゲート数解
析手段が再びゲート数の評価を行う。

そして、仕様を満たさなければ、上述の動作を繰り返す
。

〔実施例〕 次に、本発明の実施例について図面を参照して詳細に説
明する。

第１図は本発明の論理回路の自動合成装置の一実施例の
要部ブロック図である。この実施例の論理回路の自動合
成装置は、レジスタ・トランスファレベルのハードウェ
ア記述言語で記述された同期式論理回路の仕様１００−
１または機能ブロック図で記述した同期式論理回路の仕
様１００−２を入力とし、遅延時間およびゲート数を考
慮したテクノロジ依存の論理回路１０４を出力するもの
であり、合成ルールベース１１０２人力処理部１１１、
ルール選択部１１２．論理変換部１１３゜遅延解析部１
１４およびゲート数解析部１１５を備えている。なお、
同図の１００−３は量大遅延時間の許容値となるクロッ
クサイクル値、１００−４は最大ゲート数の許容値とな
るゲート数上限値であり、共に入力仕様によって与えら
れるものである。また、１０１はルール選択部１１２の
出力であるテクノロジ独立の論理回路、１０２は論理変
換部１１３の出力である遅延解析前のテクノロジ依存の
論理回路、１０３は遅延解析部１１４の出力である遅延
解析後のテクノロジ依存の論理回路であり、各々中間フ
ァイル等を介して咳当する機能部間に受は渡しされる情
報である。

合成ルールベース１１０には、事前に次のような情報が
登録されている。

Ｏ第１の情報 各種の機能プロ・ンクの各々についてのテクノロジ独立
の回路合成ルール、そのルールで合成したときの回路の
ゲート数およびその段数。

ここで、回路合成ルールとは、機能ブロックをテクノロ
ジ独立のＡＮＤ、ＯＲおよびフリップフロップ等で表さ
れる論理回路に変換するルールであり、例えば加算器の
場合であれば、リップルキャリ一方式、先見桁上げ方式
３群先見桁上げ方式等の複数種の回路合成ルールが登録
され、且つ、その各々について合成後の回路のゲート数
および段数が登録される。

○第２の情報 各テクノロジ依存の論理ゲート、それらのゲート数およ
び遅延時間。

第２図にルール選択部１１２の構成例を、第３図に遅延
解析部１１４の構成例を、第４図にゲート数解析部１１
５の構成例をそれぞれ示す、以下、各図を参照して本実
施例の詳細な構成および動作を説明する。

レジスタ・トランスファレベルのハードウェア記述言語
で記述された同期式論理回路の仕様１゜（１−１が与え
られた場合、人力処理部１１１はそれを解析し、並列に
動作しない演算回路、まとまりのある論理部分などを各
々１つの機能ブロックとしてまとめて、ルール選択部１
１２に送る。

ルール選択部１１２は、入力処理部１１１がら送られて
きた各機能ブロックに対して、合成ルールヘース１１０
に登録されている該当する回路合成ルールを通用して、
テクノロジ独立の論理回路を合成し、これをテクノロジ
独立の論理口ｌ１１１０１として論理変換部１１３に送
る。また、入力仕様１００−１の代わりに機能ブロック
図で記述した同期式論理回路の仕様１００−２が与えら
れた場合、ルール選択部１１２はそれに対し上記と同様
の処理を行う。

第２図を参照すると、ルール選択部１１２は、２種類の
合成手段１１２１．１１２２を有している。合成手段１
１２１は、段数が最小となるような回路合成ルールを選
択してテクノロジ独立の論理回路を合成する部分であり
、入力処理部Ｉｌｌ或いは入力仕様１００−２から与え
られた機能ブロックおよび遅延解析部１１４から再合成
を指示された機能ブロックについての論理合成を司る。

なお、段数が最小となる適用可能な回路合成ルールが複
数存在する場合には、その内のゲート数が最小となる回
路合成ルールを優先的に選択するものである。他方、合
成手段１１２２は、ゲート数が最小となるような回路合
成ルールを選択してテクノロジ独立の論理回路を合成す
る部分であり、ゲート数解析部１１５から再合成を指示
された機能ブロックについての論理合成を司る。

従って、最初、ルール選択部１１２は合成手段１１２１
を使用してテクノロジ独立の論理回路を合成し、それを
論理変換部１１３に出力することになる。

次に、論理変換部１１３は、ルール選択部１１２で生成
されたテクノロジ独立の論理回路１０１を人力とし、合
成ルールベース１１０に登録されているテクノロジ依存
の論理ゲートをその論理回路１０１に適用して、テクノ
ロジ独立の論理回路１０１をテクノロジ依存の論理口・
路１０２に変換し、これを遅延解析部１１４に送る。こ
の変換方法は、中間ファイル等に格納されたテクノロジ
独立のｊ１回路１０１に対してテクノロジ・マツピング
を行う際に、合成ルールヘース１１０に適用可能な論理
ゲートが複数存在している場合や、複合ゲートが使用で
きる場合に、合成ルールヘース１１０の各論理ゲートの
ゲート数を調べてゲート数が最小となるような変換を行
う。

次に遅延解析部１１４は、論理変換部１１３で得られた
テクノロジ依存の論理回路１０２におけるクリティカル
パスの最大遅延時間が人力仕様として与えられているク
ロックサイクル値１００−３より大きいか否かを調べ、
大きい場合にはそのクリティカルパスの経路上の機能ブ
ロックのうち最大遅延時間が最大の機能ブロックについ
てルール選択部１１２に再合成を指示し、遅延時間をク
リアしていれば、それをテクノロジ依存の論理回路１０
３としてゲート数解析部１１５に送る。

第３図を参照すると、遅延解析部１１４は、クリティカ
ルパスの検出手段１１４１．クリティカルパスの最大遅
延時間の算出手段１１４２．最大遅延時間とクロックサ
イクル値の比較手段１１４３および最大遅延時間が最大
の機能ブロックの抽出手段１１４４を含んでいる。遅延
解析部１１４は、先ず検出手段１１４１により論理変換
部１１３から送られた論理回路１０２中のフリップフロ
ップ間のクリティカルパスを検出し、次いで算出手段１
１４２によりそのクリティカルパスの最大遅延時間を仮
配線長と合成ルールベース１１０に登録されている該当
論理ゲートの遅延時間（ブロック遅延時間）とをもとに
算出する０次に、比較手段１１４３により、その算出し
た最大遅延時間を入力仕様で与えられたクロックサイク
ル値１００−３と比較し、最大遅延時間〈クロックサイ
クル値の場合にはその論理回路をゲート数解析部１１５
に送り、最大遅延時間≧クロックサイクル値の場合には
抽出手段１１４４によりそのクリティカルバスの経路上
の機能ブロックのうち段数が最大のものを抽出し、ルー
ル選択部１１２に対し再合成を指示する。

これに応じてルール選択部１１２は、第２図の合成手段
１１２１により、再合成を１旨示された機能プロ・７り
に対して、合成ルールベース１１０に登録されている通
用可能な回路合成ルールであって既に適用した回路合成
ルールを除く他の回路合成ルールのうちの段数が最小の
回路合成ルールを適用して、再合成を行う。また、論理
変換部１１３はその再合成されたテクノロジ独立の論理
回路１０２を合成ルールベース１１０の第２の情報を参
照してテクノロジ依存の論理回路に変換する。

遅延解析部１１４はその結果の論理回路１０２に対し再
び遅延時間の評価を行う、遅延解析部１１４は以上の処
理を最大遅延エラーがなくなるまで繰り返し、最大遅延
エラーがなくなったら、論理回路１０３を出力する。

次にゲート数解析部１１５は、テクノロジ依存の論理回
路１０３のゲート数が人力仕様として与えられているゲ
ート数上限値１００−４を超えているか否かを調べ、超
えている場合にはゲート数が最大の機能ブロックについ
てルール選択部１１２にその再合成を指示し、ゲート数
がゲート数上限値１００−４より少なくなったら、最終
的な論理回路として論理回路１０４を出力する。

第４図を参照すると、ゲート数解析部１１５は、ゲート
数の算出手段１１５１と、ゲート数とゲート数上限値と
の比較手段１１５２と、ゲート数が最大の機能ブロック
の抽出手段１１５３とを含んでいる。ゲート数解析部１
１５は、遅延解析部１１４から出力された論理回路１０
３を入力し、先ず算出手段１１５１によりそのゲート数
を算出し、比較手段１１５２により、その算出したゲー
ト数　゛を入力仕様で与えられたゲート数の上限値１０
０−４と比較し、ゲート数≧上限値の場合には抽出手段
１１５３によりクリティカルパスの経路上にない機能ブ
ロックのうちでゲート数が最大の機能ブロックを抽出し
、ルール選択部１１２に対し再合成を指示する。なお、
ゲート数解析部１１５は、クリティカルバスの経路上に
ない機能ブロックだけでゲート数を上限値未満にするこ
とが困難な場合には、クリティカルバスの経路上にある
機能ブロックについてそのゲート数が最大のものから優
先的に再合成の指示を出すものである。

上記の再合成指示に応じてルール選択部１１２は、第２
図の合成手段１１２２により、再合成を指示された機能
ブロックに対して、合成ルール選択部１１０に登録され
ている通用可能な回路合成ルールのうちのゲート数が最
小の回路合成ルールを適用して、再合成を行う。また、
論理変換部１１３はその再合成されたテクノロジ独立の
論理回路１０２を合成ルールベース１１０の第２の情報
を参照してテクノロジ依存の論理回路に変換し、遅延解
析部１１４はその結果の論理回路１０２に対し再び遅延
時間の評価を行い、ゲート数解析部１１５はその遅延解
析後の論理回路１０３に対し再度ゲート数の評価を行う
、ゲート数解析部１１５は以上の処理をゲート数が上限
値未満になるまで繰り返し、ゲート数がゲート数上限値
より少なくなったら最終的な論理回路として論理回路１
０４を出力する。

（発明の効果〕 以上説明したように、本発明の論理回路の自動合成装置
においては、テクノロジ独立の論理回路を合成する際に
段数が最小となる回路合成ルールから選択することによ
って最大遅延時間の最小化を試み、さらにそのテクノロ
ジ独立の論理回路を変換して得たテクノロジ依存の論理
回路の最大遅延時間が仕様を満たさないときは段数が最
小の別の回路合成ルールを通用してテクノロジ独立の論
理回路の再合成を行って最大遅延時間の最小化を更に試
みるので、最大遅延時間のより一層の最小化が可能とな
る。

また、テクノロジ依存の論理回路を合成する際にゲート
数が最小となる論理ゲートを選択し、さらに、得られた
テクノロジ依存の論理回路のゲート数が仕様を満たすか
否かを調べ、満たさない場合にはゲート数が最小の回路
合成ルールを適用してテクノロジ独立の論理回路の再合
成を行うようにしたので、最大遅延時間のみならずゲー
ト数の最小化をも考慮した論理回路の合成が可能となる
。

さらに、本発明では合成ルールベースを使用したことに
より、論理ゲートの変換ルールを変更するだけで異なっ
たテクノロジに対応することができる効果もある。

【図面の簡単な説明】

第１図は本発明の一実施例の要部ブロック図、第２図は
ルール選択部１１２の構成例を示すブロック図、 第３図は遅延解析部１１４の構成例を示すブロック図お
よび、 第４図はゲート数解析部１１５の構成例を示すブロック
図である。 図において、 １００−１・・・レジスタ・トランスファレベルのハー
ドウェア記述言語で記述 された入力仕様 １００−２・・・機能ブロック図で記述された入力仕様 １００−３・・・入力仕様で与えられた最大遅延時間の
上限値を示すクロッフサ イクル値 １００−４・・・入力仕様で与えられたゲート数上限値 １０１・・・テクノロジ独立の論理回路１０２・・・遅
延解析前のテクノロジ依存の論理回路 １０３・・・遅延解析後のテクノロジ依存の論理回路 １０４・・・最終結果としてのテクノロジ依存の論理回
路 １１０・・・合成ルールベース １１１・・・入力処理部 １１２・・・ルール選択部 １１３・・・論理変換部 １１４・・・遅延解析部 １１５・・・ゲート数解析部

Claims (1)

1. 【特許請求の範囲】 各種の機能ブロックのテクノロジ独立の回路合成ルール
   及びそのルールで合成したときの回路のゲート数並びに
   段数を含む第１種の情報と、テクノロジ依存の論理ゲー
   ト及びそのゲート数並びに遅延時間を含む第２の情報と
   を格納した合成ルールベースと、 自動合成の対象となる機能ブロックに対し、前記合成ル
   ールベース中の第１の情報を参照して、テクノロジ独立
   の論理回路を合成するルール選択手段と、 該ルール選択手段で合成されたテクノロジ独立の論理回
   路を、前記合成ルールベース中の第２の情報を参照して
   、ゲート数が最小となるテクノロジ依存の論理回路に変
   換する論理変換手段と、該論理変換手段で得られたテク
   ノロジ依存の論理回路におけるクリティカルパスの最大
   遅延時間が入力仕様として与えられているクロックサイ
   クル値より大きいか否かを調べ、大きい場合にはそのク
   リティカルパスの経路上の機能ブロックのうち最大遅延
   時間が最大の機能ブロックについて前記ルール選択手段
   に再処理させる遅延解析手段と、該遅延解析手段による
   処理後のテクノロジ依存の論理回路のゲート数が入力仕
   様として与えられているゲート数上限値を超えているか
   否かを調べ、超えている場合にはゲート数が最大の機能
   ブロックについて前記ルール選択手段に再処理させるゲ
   ート数解析手段とを備え、且つ、 前記ルール選択手段は、最初の合成時および前記遅延解
   析手段による再処理指示時には段数が最小となるような
   回路合成ルールを選択してテクノロジ独立の論理回路を
   合成し、前記ゲート数解析手段による再処理指示時には
   ゲート数が最小となる回路合成ルールを選択してテクノ
   ロジ独立の論理回路を合成するように構成されているこ
   とを特徴とする論理回路の自動合成装置。