JPH05165914A - 並列論理シミュレータ - Google Patents
並列論理シミュレータInfo
- Publication number
- JPH05165914A JPH05165914A JP3350622A JP35062291A JPH05165914A JP H05165914 A JPH05165914 A JP H05165914A JP 3350622 A JP3350622 A JP 3350622A JP 35062291 A JP35062291 A JP 35062291A JP H05165914 A JPH05165914 A JP H05165914A
- Authority
- JP
- Japan
- Prior art keywords
- simulator
- processor
- event
- pattern
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【目的】 並列論理シミュレータにリアルチップシミュ
レータを接続し、マイクロプロセッサなどの多機能なデ
バイス（リアルチップ）をシミュレーションした時、リ
アルチップシミュレータへのデータ通信回数が１度で行
われる為、シミュレーション全体の実行時間が必要最低
限で済む。 【構成】 リアルチップシミュレータ５が接続可能な並
列論理シミュレータ１は、各プロセッサ２内において発
生した出力イベントを、コントロールプロセッサ４内に
おいて、リアルチップシミュレータ５に入力するパター
ンにパターン変換部７により変換する。また、データ変
換に使用するライブラリ１１と、リアルチップシミュレ
ータ５よりのシミュレーション結果である入力パターン
を各プロセッサ２がシミュレーション処理可能なよう
に、コントロールプロセッサ４内にて入力イベントへと
変換するイベント変換部１０と、入力イベントをどのプ
ロセッサへ送るのかを指示する送信先指示機能部１２に
より構成される。
レータを接続し、マイクロプロセッサなどの多機能なデ
バイス（リアルチップ）をシミュレーションした時、リ
アルチップシミュレータへのデータ通信回数が１度で行
われる為、シミュレーション全体の実行時間が必要最低
限で済む。 【構成】 リアルチップシミュレータ５が接続可能な並
列論理シミュレータ１は、各プロセッサ２内において発
生した出力イベントを、コントロールプロセッサ４内に
おいて、リアルチップシミュレータ５に入力するパター
ンにパターン変換部７により変換する。また、データ変
換に使用するライブラリ１１と、リアルチップシミュレ
ータ５よりのシミュレーション結果である入力パターン
を各プロセッサ２がシミュレーション処理可能なよう
に、コントロールプロセッサ４内にて入力イベントへと
変換するイベント変換部１０と、入力イベントをどのプ
ロセッサへ送るのかを指示する送信先指示機能部１２に
より構成される。
Description
【０００１】
【産業上の利用分野】本発明は並列論理シミュレータに
関する。
関する。
【０００２】
【従来の技術】従来この種の並列論理シミュレータにリ
アルチップシミュレータを接続し、マイクロプロセッサ
などの多機能なデバイス（リアルチップ）をシミュレー
ションした時、リアルチップシミュレータへのデータ通
信は１イベント毎であり、各プロセッサより発生したイ
ベント回数分通信を行っていた。
アルチップシミュレータを接続し、マイクロプロセッサ
などの多機能なデバイス（リアルチップ）をシミュレー
ションした時、リアルチップシミュレータへのデータ通
信は１イベント毎であり、各プロセッサより発生したイ
ベント回数分通信を行っていた。
【０００３】
【発明が解決しようとする課題】上述した従来のシミュ
レーション方式では、リアルチップシミュレータへのデ
ータ通信は、発生したイベント回数分行っていたので、
シミュレーション全体の実行時間を多大に要するという
欠点があった。
レーション方式では、リアルチップシミュレータへのデ
ータ通信は、発生したイベント回数分行っていたので、
シミュレーション全体の実行時間を多大に要するという
欠点があった。
【０００４】
【課題を解決するための手段】本発明の、リアルチップ
シミュレータが接続可能な並列論理シミュレータは、並
列である各プロセッサと、全プロセッサとリアルチップ
シミュレータのシミュレーションを管理するコントロー
ルプロセッサと、コントロールプロセッサ−プロセッサ
にイベントを伝達するネットワークを有し、各プロセッ
サ内において発生した出力イベントを、コントロールプ
ロセッサ内においてリアルチップシミュレータに入力す
るパターンに変換を行うパターン変換部と、データ変換
に使用するライブラリと、リアルチップシミュレータよ
りのシミュレーション結果である入力パターンを各プロ
セッサがシミュレーション処理可能なようにコントロー
ルプロセッサ内にて入力イベントに変換するイベント変
換部と、入力イベントをどのプロセッサへ送るのかを指
示する送信先指示機能を有している。
シミュレータが接続可能な並列論理シミュレータは、並
列である各プロセッサと、全プロセッサとリアルチップ
シミュレータのシミュレーションを管理するコントロー
ルプロセッサと、コントロールプロセッサ−プロセッサ
にイベントを伝達するネットワークを有し、各プロセッ
サ内において発生した出力イベントを、コントロールプ
ロセッサ内においてリアルチップシミュレータに入力す
るパターンに変換を行うパターン変換部と、データ変換
に使用するライブラリと、リアルチップシミュレータよ
りのシミュレーション結果である入力パターンを各プロ
セッサがシミュレーション処理可能なようにコントロー
ルプロセッサ内にて入力イベントに変換するイベント変
換部と、入力イベントをどのプロセッサへ送るのかを指
示する送信先指示機能を有している。
【０００５】
【実施例】次に、本発明について図面を参照して説明を
する。
する。
【０００６】図１は本発明の並列論理シミュレータの全
体構成図の１例である。
体構成図の１例である。
【０００７】まず動作概要を述べる。
【０００８】並列論理シミュレータ１の構成は、複数の
プロセッサ２を有し、各プロセッサ２はネットワーク３
を介しコントロールプロセッサ４とデータの通信を行っ
ている。また、この並列論理シミュレータ１にはパター
ンを入出するリアルチップシミュレータ５が接続されて
おり、リアルチップでの論理シミュレーション実行時に
使用する。
プロセッサ２を有し、各プロセッサ２はネットワーク３
を介しコントロールプロセッサ４とデータの通信を行っ
ている。また、この並列論理シミュレータ１にはパター
ンを入出するリアルチップシミュレータ５が接続されて
おり、リアルチップでの論理シミュレーション実行時に
使用する。
【０００９】各プロセッサ２内に於いてリアルチップシ
ミュレータ５に必要な出力イベントが、ネットワーク３
を介してコントロールプロセッサ４内の出力イベント格
納部６に格納される。ここで、リアルチップシミュレー
タ５用パターン作成のために、パターン変換部７におい
て、出力イベントより出力パターンへと変換が施され、
出力パターン格納部８へと格納される。そして、リアル
チップシミュレータ５へと出力パターンが渡される。
ミュレータ５に必要な出力イベントが、ネットワーク３
を介してコントロールプロセッサ４内の出力イベント格
納部６に格納される。ここで、リアルチップシミュレー
タ５用パターン作成のために、パターン変換部７におい
て、出力イベントより出力パターンへと変換が施され、
出力パターン格納部８へと格納される。そして、リアル
チップシミュレータ５へと出力パターンが渡される。
【００１０】今回の説明においてのサンプルとなりうる
リアルチップデバイス２０１は図２に示すものとする。
このリアルチップデバイス２０１は入力数８（ピン番号
１〜８）、出力数３（ピン番号１１〜１３）であり、デ
バイス番号を１００とする。
リアルチップデバイス２０１は図２に示すものとする。
このリアルチップデバイス２０１は入力数８（ピン番号
１〜８）、出力数３（ピン番号１１〜１３）であり、デ
バイス番号を１００とする。
【００１１】また、シミュレーションを実行し各プロセ
ッサ２よりリアルチップシミュレータ５に対して５イベ
ントが発生したと仮定する。先ず、これらの５イベント
は、コントロールプロセッサ４内の出力イベント格納部
６に格納され、パターン変換部７で出力イベントから出
力パターンへの変換が行われる。これを図３と図４を用
いて述べる。
ッサ２よりリアルチップシミュレータ５に対して５イベ
ントが発生したと仮定する。先ず、これらの５イベント
は、コントロールプロセッサ４内の出力イベント格納部
６に格納され、パターン変換部７で出力イベントから出
力パターンへの変換が行われる。これを図３と図４を用
いて述べる。
【００１２】図３に示すように出力イベントは、デバイ
ス番号、ピン番号、値の領域を持ったフォーマット形式
であり、この出力イベントフォーマット３０１に即した
形でプロセッサ２より出力イベント３０５〜３０９が発
生する。図３の例では、イベント３０５に対してはデバ
イス番号１００、入力ピン番号１、値１の形式となって
いる。この形式のイベント３０５〜３０９をピン番号に
対応する値を持ったパターンにパターン変換部７で変換
を施す。
ス番号、ピン番号、値の領域を持ったフォーマット形式
であり、この出力イベントフォーマット３０１に即した
形でプロセッサ２より出力イベント３０５〜３０９が発
生する。図３の例では、イベント３０５に対してはデバ
イス番号１００、入力ピン番号１、値１の形式となって
いる。この形式のイベント３０５〜３０９をピン番号に
対応する値を持ったパターンにパターン変換部７で変換
を施す。
【００１３】図４に出力パターンフォーマット４０１
で、図３の例の出力イベントを出力パターン変換したデ
ータを示す。リアルチップシミュレータ５に転送するデ
ータはピン番号と値のみでよい為、図４のパターンフォ
ーマット４０１としてはピン番号に対応した値のみをう
たってやれば良いので図４の出力パターンとなる。（パ
ターン変換データのＸ値はイベントとしての値が発生し
ていないため不確定な状態を示している）。
で、図３の例の出力イベントを出力パターン変換したデ
ータを示す。リアルチップシミュレータ５に転送するデ
ータはピン番号と値のみでよい為、図４のパターンフォ
ーマット４０１としてはピン番号に対応した値のみをう
たってやれば良いので図４の出力パターンとなる。（パ
ターン変換データのＸ値はイベントとしての値が発生し
ていないため不確定な状態を示している）。
【００１４】この出力パターン４０１をリアルチップシ
ミュレータ５に一括して通信し、リアルチップシミュレ
ータ５によりリアルチップシミュレーションが行われた
結果のデータが入力パターンとしてコントロールプロセ
ッサ４内に戻ってきて入力パターン格納部９に格納され
る。入力パターンとして受け取ったデータをプロセッサ
２内で、処理可能なようにイベント変換部１０により入
力イベントへと変換をかける。次に、入力イベントをど
このプロセッサ２に送信するのかをライブラリ１１を参
照して送信先指示機能部１２において決定する。また、
送信先が決定した入力イベントを接続先別入力イベント
格納部１３に格納する。その後、ネットワーク３を介し
プロセッサ２においてシミュレーションが再処理される
ものである。
ミュレータ５に一括して通信し、リアルチップシミュレ
ータ５によりリアルチップシミュレーションが行われた
結果のデータが入力パターンとしてコントロールプロセ
ッサ４内に戻ってきて入力パターン格納部９に格納され
る。入力パターンとして受け取ったデータをプロセッサ
２内で、処理可能なようにイベント変換部１０により入
力イベントへと変換をかける。次に、入力イベントをど
このプロセッサ２に送信するのかをライブラリ１１を参
照して送信先指示機能部１２において決定する。また、
送信先が決定した入力イベントを接続先別入力イベント
格納部１３に格納する。その後、ネットワーク３を介し
プロセッサ２においてシミュレーションが再処理される
ものである。
【００１５】入力パターンの例を図５に示す。
【００１６】入力パターンは、図５に示すように出力パ
ターンを同形式のパターンフォーマット５０１であり、
リアルチップシミュレータ５のシミュレーション結果
が、出力ピン番号に対する値として格納されているフォ
ーマットとなっている。この例の入力パターンは、出力
ピン番号１１、１２、１３に対する値が１、０、１であ
ることを示している。
ターンを同形式のパターンフォーマット５０１であり、
リアルチップシミュレータ５のシミュレーション結果
が、出力ピン番号に対する値として格納されているフォ
ーマットとなっている。この例の入力パターンは、出力
ピン番号１１、１２、１３に対する値が１、０、１であ
ることを示している。
【００１７】ライブラリ１１のイメージを図６に示す。
内容的には、図２の出力ピン番号に対応する送信先プロ
セッサ番号が記されており、本例では、出力ピン番号１
１に対する送信先プロセッサ番号２−２、同様に１２対
しては２−１と２−３、１３に対しては送信先のプロセ
ッサ番号は２−４として規定している。
内容的には、図２の出力ピン番号に対応する送信先プロ
セッサ番号が記されており、本例では、出力ピン番号１
１に対する送信先プロセッサ番号２−２、同様に１２対
しては２−１と２−３、１３に対しては送信先のプロセ
ッサ番号は２−４として規定している。
【００１８】入力イベントのフォーマットの例を図７に
示す。
示す。
【００１９】入力イベントは図７に示すような、送信先
プロセッサ番号、出力ピン番号、値の領域を持ったイベ
ントフォーマット７０１であり、このフォーマット７０
１に即して、なおかつライブラリ１１より接続先を参照
してデータが構成される。このイベント７０５の例で
は、接続プロセッサ番号２−１、出力ピン番号１２、値
０となっている。入力イベントは、送信先プロセッサ番
号別に分類されていることが分かる。イベント７０５と
イベント７０７では入力ピン番号は同一ピン番号１２で
あるが、送信先プロセッサ番号が２−１と２−３と異な
る送信先である為イベントが分けられている。
プロセッサ番号、出力ピン番号、値の領域を持ったイベ
ントフォーマット７０１であり、このフォーマット７０
１に即して、なおかつライブラリ１１より接続先を参照
してデータが構成される。このイベント７０５の例で
は、接続プロセッサ番号２−１、出力ピン番号１２、値
０となっている。入力イベントは、送信先プロセッサ番
号別に分類されていることが分かる。イベント７０５と
イベント７０７では入力ピン番号は同一ピン番号１２で
あるが、送信先プロセッサ番号が２−１と２−３と異な
る送信先である為イベントが分けられている。
【００２０】
【発明の効果】以上説明したように本発明は、パターン
認識リアルチップシミュレータを用いてシミュレーショ
ンを行う場合、コントロールプロセッサ内において、イ
ベントからパターンへ圧縮変換を行うため、リアルチッ
プシミュレータへの通信回数が１度で行われるため、シ
ミュレーション全体の実行時間が必要最低限で済むとい
う効果がある。
認識リアルチップシミュレータを用いてシミュレーショ
ンを行う場合、コントロールプロセッサ内において、イ
ベントからパターンへ圧縮変換を行うため、リアルチッ
プシミュレータへの通信回数が１度で行われるため、シ
ミュレーション全体の実行時間が必要最低限で済むとい
う効果がある。
【図１】並列論理シミュレータの全体構成図の１例、
【図２】サンプルとなるリアルチップデバイス（入力数
８、出力数３）の例、
８、出力数３）の例、
【図３】出力（イベントフォーマット）の例、
【図４】出力（パターンフォーマット）の例、
【図５】入力（パターンフォーマット）の例、
【図６】ライブラリのイメージ
【図７】入力（イベントフォーマット）の例である。
１ 並列論理シミュレータ ２ 並列プロセッサ ３ ネットワーク ４ コントロールプロセッサ ５ リアルチップシミュレータ ６ 出力イベント格納部 ７ パターン変換部 ８ 出力パターン格納部 ９ 入力パターン格納部 １０ イベント変換部 １１ ライブラリ １２ 送信先指示機能部 １３ 送信先別入力イベント格納部 １００ デバイス番号 ２０１ サンプルデバイス ３０１ 出力イベントフォーマット ３０５〜３０９ 出力イベント ４０１ パターンフォーマット ５０１ 入力パターンフォーマット ７０１ 入力イベントフォーマット ７０５〜７０８ 入力イベント
Claims (1)
- 【請求項１】 複数のプロセッサを持ち、かつイベント
ドリブン方式を採用した並列論理シミュレータにパター
ンを入出力とするリアルチップシミュレータを接続した
並列論理シミュレータにおいて、並列である各プロセッ
サと、全プロセッサとリアルチップシミュレータのシミ
ュレーションを管理するコントロールプロセッサと、コ
ントロールプロセッサ−プロセッサにイベントを伝達す
るネットワークを有し、 各プロセッサ内において発生した出力イベントを、コン
トロールプロセッサ内においてリアルチップシミュレー
タに入力するパターンに変換を行うパターン変換部と、
データ変換に使用するライブラリと、リアルチップシミ
ュレータよりのシミュレーション結果である入力パター
ンを各プロセッサがシミュレーション処理可能なように
コントロールプロセッサ内にて入力イベントに変換する
イベント変換部と、前記入力イベントをどのプロセッサ
へ送るのかを指示する送信先指示機能部を、有する並列
論理シミュレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3350622A JPH05165914A (ja) | 1991-12-12 | 1991-12-12 | 並列論理シミュレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3350622A JPH05165914A (ja) | 1991-12-12 | 1991-12-12 | 並列論理シミュレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05165914A true JPH05165914A (ja) | 1993-07-02 |
Family
ID=18411724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3350622A Pending JPH05165914A (ja) | 1991-12-12 | 1991-12-12 | 並列論理シミュレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05165914A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5838593A (en) * | 1995-03-20 | 1998-11-17 | Fujitsu Limited | Simulation apparatus |
-
1991
- 1991-12-12 JP JP3350622A patent/JPH05165914A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5838593A (en) * | 1995-03-20 | 1998-11-17 | Fujitsu Limited | Simulation apparatus |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Arnold | The Splash 2 software environment | |
| JPH06162228A (ja) | データフロープロセッサ装置 | |
| JPH05165914A (ja) | 並列論理シミュレータ | |
| CN105225035A (zh) | 一种实现电子政务统一的机器人 | |
| JPH05143570A (ja) | 故障木作成方法 | |
| CN100440226C (zh) | 一种芯片算法仿真平台和方法 | |
| Irick et al. | A scalable multi-FPGA framework for real-time digital signal processing | |
| JPH05165915A (ja) | 並列論理シミュレータ | |
| US11704262B2 (en) | Systems, apparatus, and methods of conveyor belt processing | |
| JP2845032B2 (ja) | 論理シミュレーション装置 | |
| Carney | Message passing tools for software integration | |
| RU2179739C2 (ru) | Устройство для обработки информации | |
| JP2625571B2 (ja) | オンラインシステムの試験方法 | |
| JPH05174097A (ja) | 並列論理シミュレータ | |
| JP2817689B2 (ja) | 複数のシミュレータにおける高速統合シミュレーション方式 | |
| KR20020054239A (ko) | 에스디엘로 기술된 프로토콜을 자료 흐름과 셀프루프를처리하여 칼라드 페트리 넷으로 변환하는 방법 | |
| JP2001067241A (ja) | 情報処理装置の試験方式 | |
| JPH05225277A (ja) | 設計支援装置 | |
| JPS62135958A (ja) | シミユレ−シヨン方式 | |
| Isenstein et al. | Middleware for realtime multicomputer tool development | |
| JPH01151855A (ja) | ネットワークシミュレータ支援方式 | |
| JPS59123938A (ja) | デ−タ駆動形マシンの実行方式 | |
| JPH10177487A (ja) | プロセッサの命令シミュレーション方法および命令シミュレーション・システム | |
| JPH02311959A (ja) | 論理回路の自動合成装置 | |
| JPH05282395A (ja) | ハードウェアシミュレータの双方向ピン入出力切換え方法 |