JP2877023B2 - 論理回路分割方法 - Google Patents
論理回路分割方法Info
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Description
【０００１】
【産業上の利用分野】本発明は論理回路分割方法に関
し、論理回路最小化や、シミュレーションなど、ブール
代数的処理を行う場合に全体回路から、因果関係の強い
共通な入力や遷移的に共通な入力をもった部分回路を分
割することに用いる。
し、論理回路最小化や、シミュレーションなど、ブール
代数的処理を行う場合に全体回路から、因果関係の強い
共通な入力や遷移的に共通な入力をもった部分回路を分
割することに用いる。
【０００２】
【従来の技術】論理回路を計算機上で論理回路最小化の
ようなブール代数的処理を行う場合、論理回路の規模が
十分に大きい場合、計算機上での処理が計算時間や、計
算に必要な記憶空間の問題で、困難になる場合がある。
ようなブール代数的処理を行う場合、論理回路の規模が
十分に大きい場合、計算機上での処理が計算時間や、計
算に必要な記憶空間の問題で、困難になる場合がある。
【０００３】例えば、論理関数ｇを使って表現されてい
る論理関数ｆを、ｇをｆに代入することによって、ｇを
使わずに表現する論理の平坦化 ｆ ＝ ａ ＊ ｂ ＊ ｇ ＋ ｃ； ｇ ＝ ｃ ＊ ｄ ＋ ａ； ｆ ＝ ａ ＊ ｂ ＊ （ ｃ ＊ ｄ ＋ ａ ） ＋ｃ； ｆ ＝ ａ ＊ ｂ ＊ ｃ ＊ ｄ ＊ ａ ＊ ｂ ＋ｃ； のような場合、１００変数の論理関数の平坦化は、最悪
の場合、２の９９乗の論理積を計算機上で処理しなけれ
ばならない。このような場合、ブール代数的処理に効果
がある部分を、回路全体から分割し、分割された各部分
回路毎にブール代数的処理を適用する手法が考えられ
る。
る論理関数ｆを、ｇをｆに代入することによって、ｇを
使わずに表現する論理の平坦化 ｆ ＝ ａ ＊ ｂ ＊ ｇ ＋ ｃ； ｇ ＝ ｃ ＊ ｄ ＋ ａ； ｆ ＝ ａ ＊ ｂ ＊ （ ｃ ＊ ｄ ＋ ａ ） ＋ｃ； ｆ ＝ ａ ＊ ｂ ＊ ｃ ＊ ｄ ＊ ａ ＊ ｂ ＋ｃ； のような場合、１００変数の論理関数の平坦化は、最悪
の場合、２の９９乗の論理積を計算機上で処理しなけれ
ばならない。このような場合、ブール代数的処理に効果
がある部分を、回路全体から分割し、分割された各部分
回路毎にブール代数的処理を適用する手法が考えられ
る。
【０００４】この分割方法に関する従来の技術は、回路
の再収斂と呼ばれる、ある内部端子から、信号線が別の
経路を通り、再び１点に集まって収斂部分を分割する方
式が提案されていた（図３）。（「文献：エス、デイそ
の他“コロラ ベースド サーキット パーティショニ
ング アンド リシンセシス”エーシエム／アイトリプ
ルイー ２７回デザイン オートメーション カンファ
レンス６０７−６１５，Ｓ．Ｄｅｙ，Ｆ．Ｂｅｇｌｅ
ｚ，Ｇ．Ｋｅｄｅｍ，“Ｃｏｒｏｌａ Ｂａｓｅｄ Ｃ
ｉｒｃｕｉｔ Ｐａｒｔｉｔｉｏｎｉｎｇ ａｎｄ Ｒ
ｅｓｙｎｔｈｅｓｉｓ”，２７ｔｈ ＡＣＭ／ＩＥＥＥ
ＤＡＣ １９９０，ｐｐ．６０７−６１５」）。
の再収斂と呼ばれる、ある内部端子から、信号線が別の
経路を通り、再び１点に集まって収斂部分を分割する方
式が提案されていた（図３）。（「文献：エス、デイそ
の他“コロラ ベースド サーキット パーティショニ
ング アンド リシンセシス”エーシエム／アイトリプ
ルイー ２７回デザイン オートメーション カンファ
レンス６０７−６１５，Ｓ．Ｄｅｙ，Ｆ．Ｂｅｇｌｅ
ｚ，Ｇ．Ｋｅｄｅｍ，“Ｃｏｒｏｌａ Ｂａｓｅｄ Ｃ
ｉｒｃｕｉｔ Ｐａｒｔｉｔｉｏｎｉｎｇ ａｎｄ Ｒ
ｅｓｙｎｔｈｅｓｉｓ”，２７ｔｈ ＡＣＭ／ＩＥＥＥ
ＤＡＣ １９９０，ｐｐ．６０７−６１５」）。
【０００５】この手法では、図３の（ａ）の実線のよう
に、ｐ点から、ｒを経由してｔ点に至る経路とｐ点から
ｑ，ｓを経由してｔ点に至る経路を持つ再収斂構造を分
割する。図３の（ｂ）は、（ａ）の再収斂部分を分割
し、その部分にだけ論理最適化を適用した場合を仮定し
たものである。このように分割処理はある１部分にブー
ル代数的処理を適用することができる。
に、ｐ点から、ｒを経由してｔ点に至る経路とｐ点から
ｑ，ｓを経由してｔ点に至る経路を持つ再収斂構造を分
割する。図３の（ｂ）は、（ａ）の再収斂部分を分割
し、その部分にだけ論理最適化を適用した場合を仮定し
たものである。このように分割処理はある１部分にブー
ル代数的処理を適用することができる。
【０００６】
【発明が解決しようとする課題】上記手法では、回路の
構造からブール代数処理に効果がある部分回路を分割し
ているが、この場合、分割部分回路の大きさの制御、あ
るいは、着目している再収斂以外の回路構造例えば、再
収斂構造の半分の構造など、に対する分割が一切行われ
ないなどの問題点があった。
構造からブール代数処理に効果がある部分回路を分割し
ているが、この場合、分割部分回路の大きさの制御、あ
るいは、着目している再収斂以外の回路構造例えば、再
収斂構造の半分の構造など、に対する分割が一切行われ
ないなどの問題点があった。
【０００７】一方、論理関数の性質として、共通の入
力、あるいは、直接的な入力ではなく、回路の点を経由
した信号線である、遷移的な入力に関して共通信号を持
たない２つの部分回路間では、ブール代数処理を独立に
行うことが可能である。たとえば、ａ，ｂ，ｃだけから
なる論理関数ｆと、ｄ，ｅだけからなる論理関数ｇは別
個に処理しても、ｆとｇを同時に処理する場合と同じ結
果となる。
力、あるいは、直接的な入力ではなく、回路の点を経由
した信号線である、遷移的な入力に関して共通信号を持
たない２つの部分回路間では、ブール代数処理を独立に
行うことが可能である。たとえば、ａ，ｂ，ｃだけから
なる論理関数ｆと、ｄ，ｅだけからなる論理関数ｇは別
個に処理しても、ｆとｇを同時に処理する場合と同じ結
果となる。
【０００８】本発明においては、上記手法が発見するこ
とができないような分割対象回路を、回路の構成ではな
く、回路素子の信号線の入出力依存関係を用いて回路を
分割する。
とができないような分割対象回路を、回路の構成ではな
く、回路素子の信号線の入出力依存関係を用いて回路を
分割する。
【０００９】特に、他の部分回路とは、共通な入力、あ
るいは、共通な遷移入力を持たない部分回路を元回路か
ら分割することにより上記問題点を解決する。
るいは、共通な遷移入力を持たない部分回路を元回路か
ら分割することにより上記問題点を解決する。
【００１０】
【課題を解決するための手段】本発明の論理分割方法
は、計算機上で回路素子の信号線の入出力の依存関係に
関係する論理最小化、シミュレーションのブール代数処
理を行う論理回路を表現する論理式群から、前記論理式
を点で、前記論理式の接続状態を点と点を結ぶ枝で表現
する回路網に変換し、前記変換された回路網から、行、
列が回路網の点を表し、ある行に相当する点が、ある列
に相当する点を入力として持つ場合、行列要素に任意の
要素を与え、それ以外の部分には任意の要素を与えな
い、ファンイン行列を生成し、前記生成されたファンイ
ン行列内において、行列要素がすべて任意の要素から構
成される部分行列である長方形を選択し、前記選択され
た長方形から行を取り出し、ファンイン行列の行との一
致をとり、一致した行を回路網の点に変換し、その回路
網の点を論理式群に変換することによって、前記論理式
群を共通の入力を持った分割部分論理回路として、全体
回路から分割して出力することを特徴とする。
は、計算機上で回路素子の信号線の入出力の依存関係に
関係する論理最小化、シミュレーションのブール代数処
理を行う論理回路を表現する論理式群から、前記論理式
を点で、前記論理式の接続状態を点と点を結ぶ枝で表現
する回路網に変換し、前記変換された回路網から、行、
列が回路網の点を表し、ある行に相当する点が、ある列
に相当する点を入力として持つ場合、行列要素に任意の
要素を与え、それ以外の部分には任意の要素を与えな
い、ファンイン行列を生成し、前記生成されたファンイ
ン行列内において、行列要素がすべて任意の要素から構
成される部分行列である長方形を選択し、前記選択され
た長方形から行を取り出し、ファンイン行列の行との一
致をとり、一致した行を回路網の点に変換し、その回路
網の点を論理式群に変換することによって、前記論理式
群を共通の入力を持った分割部分論理回路として、全体
回路から分割して出力することを特徴とする。
【００１１】また、本発明の論理分割方法は、計算機上
で回路素子の信号線の入出力の依存関係に関係する論理
最小化、シミュレーションのブール代数処理を行う論理
回路を表現する論理式群から、前記論理式を点で、前記
論理式の接続状態を点と点を結ぶ枝で表現する回路網に
変換し、前記変換された回路網から、行、列が回路網の
点を表し、ある行に相当する点が、ある列に相当する点
を入力として持つ場合、行列要素に任意の要素を与え、
それ以外の部分には任意の要素を与えない、ファンイン
行列を生成し、前記ファンイン行列から、前記回路網の
点を表す全ての行について、当該回路網の点の入力の点
などに相当する遷移的入力に該当する行を予め定められ
た制約に従って検出し、前記回路網の点を表す行と前記
検出されたすべての遷移的入力に該当する行との論理和
演算を行い、すべての行についての前記演算結果を集め
て遷移的入力行列を作成し、前記作成された遷移的入力
行列内において、行列要素がすべて任意の要素から構成
される部分行列である長方形を選択し、前記選択された
長方形から行を取り出し、前記選択的入力行列内の行と
の一致をとり、一致した行を回路網の点に変換し、その
回路網の点を論理式群に変換することによって、前記論
理式群を共通の入力を持った分割部分論理回路として、
全体回路から分割して出力することを特徴とする。
で回路素子の信号線の入出力の依存関係に関係する論理
最小化、シミュレーションのブール代数処理を行う論理
回路を表現する論理式群から、前記論理式を点で、前記
論理式の接続状態を点と点を結ぶ枝で表現する回路網に
変換し、前記変換された回路網から、行、列が回路網の
点を表し、ある行に相当する点が、ある列に相当する点
を入力として持つ場合、行列要素に任意の要素を与え、
それ以外の部分には任意の要素を与えない、ファンイン
行列を生成し、前記ファンイン行列から、前記回路網の
点を表す全ての行について、当該回路網の点の入力の点
などに相当する遷移的入力に該当する行を予め定められ
た制約に従って検出し、前記回路網の点を表す行と前記
検出されたすべての遷移的入力に該当する行との論理和
演算を行い、すべての行についての前記演算結果を集め
て遷移的入力行列を作成し、前記作成された遷移的入力
行列内において、行列要素がすべて任意の要素から構成
される部分行列である長方形を選択し、前記選択された
長方形から行を取り出し、前記選択的入力行列内の行と
の一致をとり、一致した行を回路網の点に変換し、その
回路網の点を論理式群に変換することによって、前記論
理式群を共通の入力を持った分割部分論理回路として、
全体回路から分割して出力することを特徴とする。
【００１２】
【実施例】本発明の論理分割方法の第１の実施例につい
て、図面を参照して説明する。図１は、共通入力につい
ての論理分割方法の一実施例を示す流れ図である。
て、図面を参照して説明する。図１は、共通入力につい
ての論理分割方法の一実施例を示す流れ図である。
【００１３】まず、図１のステップ１０１の回路網生成
では、入力された論理式群１１１で表された論理回路を
回路網で表すべく、論理式を表す点とその入出力関係を
表す枝で表現される回路網１１２に変換する。
では、入力された論理式群１１１で表された論理回路を
回路網で表すべく、論理式を表す点とその入出力関係を
表す枝で表現される回路網１１２に変換する。
【００１４】ステップ１０２の行列生成では、ステップ
１０１で生成された回路網１１２の点を行列の行に表現
し、列に回路網１１２の全点と入力を表す。回路網１１
２の点が入力を持てば、その点に相当する行と入力に相
当する列が交差する場所に任意の要素として１を置く。
これをすべての点に対して行って、ファンイン行列１１
３を生成する。このファンイン行列１１３は、点に相当
する論理式の入力、行列要素は、ある点に相当する論理
式がある変数を持つことを意味する。行列の部分行列
で、要素がすべて１である長方形は、長方形の各行に相
当する点が各列に相当する点を共通入力として持つこと
を意味する。
１０１で生成された回路網１１２の点を行列の行に表現
し、列に回路網１１２の全点と入力を表す。回路網１１
２の点が入力を持てば、その点に相当する行と入力に相
当する列が交差する場所に任意の要素として１を置く。
これをすべての点に対して行って、ファンイン行列１１
３を生成する。このファンイン行列１１３は、点に相当
する論理式の入力、行列要素は、ある点に相当する論理
式がある変数を持つことを意味する。行列の部分行列
で、要素がすべて１である長方形は、長方形の各行に相
当する点が各列に相当する点を共通入力として持つこと
を意味する。
【００１５】従って、ステップ１０３の長方形探索で
は、ファンイン行列１１３の中から、長方形１１４を探
索する。もしも長方形が存在しない場合は終了する。
は、ファンイン行列１１３の中から、長方形１１４を探
索する。もしも長方形が存在しない場合は終了する。
【００１６】ステップ１０４の長方形論理式変換では、
ステップ１０３で探索された長方形の行とファンイン行
列の行とが一致する部分に対応する回路網の点を論理式
群に変換する。この論理式群が共通入力を持った分割部
分論理回路１１５となる。
ステップ１０３で探索された長方形の行とファンイン行
列の行とが一致する部分に対応する回路網の点を論理式
群に変換する。この論理式群が共通入力を持った分割部
分論理回路１１５となる。
【００１７】次に、論理式群１１１として以下の論理式
を入力した場合の具体例を、図４、５、６を用いて説明
する。
を入力した場合の具体例を、図４、５、６を用いて説明
する。
【００１８】例えば、ｘ，ｙ，ｚ，ｗが以下のような変
数を持つ論理式であるとする。
数を持つ論理式であるとする。
【００１９】ｘ＝ａ＋ｂ＊ｃ ｙ＝ｂ＋ｃ ｚ＝ａ＊ｘ＋ｂ ｗ＝ｚ＋ｂ＋ｙ 図１のステップ１０１の回路網生成では、与えられたこ
れらの論理式群１１１を入力を持った論理式を点とし
て、図５（ａ）に示すように論理式の接続関係を枝で表
現する回路網１１２に変換する。すなわち、ｘ，ｙ，
ｚ，ｗを点に、ａ，ｂ，ｃを入力とし、たとえば、ｚは
ａ，ｂ，ｘを入力として持つので、点ｘにａ，ｂ，ｘが
入力に入っている。
れらの論理式群１１１を入力を持った論理式を点とし
て、図５（ａ）に示すように論理式の接続関係を枝で表
現する回路網１１２に変換する。すなわち、ｘ，ｙ，
ｚ，ｗを点に、ａ，ｂ，ｃを入力とし、たとえば、ｚは
ａ，ｂ，ｘを入力として持つので、点ｘにａ，ｂ，ｘが
入力に入っている。
【００２０】ステップ１０２の行列生成では、図５
（ｂ）に示すように、図５（ａ）の回路網１１２の全点
を行に表し、全点が表す論理式の入力となる、回路網１
１２の全点と入力を列に表し、ある点に相当する行があ
る列に相当する点あるいは、入力を持っている場合、そ
の交差する部分に要素１を置くようにファンイン行列１
１３を作成する。例えば、図５（ｂ）では、点ｘに相当
する行ｘはａ，ｂ，ｃを入力とするので、列ａ，ｂ，ｃ
に要素１が置かれている。また点ｗに相当する行ｗは、
ｘ，ｙ，ｚを入力とするので、列ｘ，ｙ，ｚに要素１が
置かれている。
（ｂ）に示すように、図５（ａ）の回路網１１２の全点
を行に表し、全点が表す論理式の入力となる、回路網１
１２の全点と入力を列に表し、ある点に相当する行があ
る列に相当する点あるいは、入力を持っている場合、そ
の交差する部分に要素１を置くようにファンイン行列１
１３を作成する。例えば、図５（ｂ）では、点ｘに相当
する行ｘはａ，ｂ，ｃを入力とするので、列ａ，ｂ，ｃ
に要素１が置かれている。また点ｗに相当する行ｗは、
ｘ，ｙ，ｚを入力とするので、列ｘ，ｙ，ｚに要素１が
置かれている。
【００２１】ステップ１０３の長方形探索では、図５
（ｂ）のファンイン行列から図６（ｂ）に示すように、
すべての要素が１である部分行列である長方形５１、５
２を探索する。
（ｂ）のファンイン行列から図６（ｂ）に示すように、
すべての要素が１である部分行列である長方形５１、５
２を探索する。
【００２２】この長方形の探索方法としては、行列の規
模が小さい場合は全網羅的探索でも探索が可能である
他、近似解法として（［文献：アール ケー ブレイト
ン著：アルゴリズム フォー マルチレベル ロジック
シンセシス アンド オプチミゼーション デザイン
システム フォー ブイエルエスアイ サーキットロ
ジック シンセシス シリコン コンパレーション マ
ーティナス ニホフパブリシャーズ発行 １９７−２４
８ページ、Ｒ．Ｋ．Ｂｒａｙｔｏｎ“ＡＬＧＯＲＩＴＨ
Ｍ ＦＯＲ ＭＵＬＴＩ−ＬＥＶＥＬ ＬＯＧＩＣ Ｓ
ＹＮＴＨＥＳＩＳ ＡＮＤ ＯＰＴＩＭＩＺＡＴＩＯ
Ｎ”Ｄｅｓｉｇｎ Ｓｙｓｔｅｍｓ ｆｏｒ ＶＬＳＩ
Ｃｉｒｃｕｉｔｓ Ｌｏｇｉｃ Ｓｙｎｔｈｅｓｉｓ
ａｎｄＯｐｔｉｍｉｚａｔｉｏｎ ＭＡＲＴＩＮＵＳ
ＮＩＪＨＯＦＦ ＰＵＢＬＩＳＨＥＲＳ ｐｐ１９７
−２４８）のような手法を使うと、高速に処理を行うこ
ともできるが、長方形の探索方法はどのようなものを用
いてもよい。また、長方形は、大きさが極大のものの場
合が最も効率よく分割作業を行うことができる。
模が小さい場合は全網羅的探索でも探索が可能である
他、近似解法として（［文献：アール ケー ブレイト
ン著：アルゴリズム フォー マルチレベル ロジック
シンセシス アンド オプチミゼーション デザイン
システム フォー ブイエルエスアイ サーキットロ
ジック シンセシス シリコン コンパレーション マ
ーティナス ニホフパブリシャーズ発行 １９７−２４
８ページ、Ｒ．Ｋ．Ｂｒａｙｔｏｎ“ＡＬＧＯＲＩＴＨ
Ｍ ＦＯＲ ＭＵＬＴＩ−ＬＥＶＥＬ ＬＯＧＩＣ Ｓ
ＹＮＴＨＥＳＩＳ ＡＮＤ ＯＰＴＩＭＩＺＡＴＩＯ
Ｎ”Ｄｅｓｉｇｎ Ｓｙｓｔｅｍｓ ｆｏｒ ＶＬＳＩ
Ｃｉｒｃｕｉｔｓ Ｌｏｇｉｃ Ｓｙｎｔｈｅｓｉｓ
ａｎｄＯｐｔｉｍｉｚａｔｉｏｎ ＭＡＲＴＩＮＵＳ
ＮＩＪＨＯＦＦ ＰＵＢＬＩＳＨＥＲＳ ｐｐ１９７
−２４８）のような手法を使うと、高速に処理を行うこ
ともできるが、長方形の探索方法はどのようなものを用
いてもよい。また、長方形は、大きさが極大のものの場
合が最も効率よく分割作業を行うことができる。
【００２３】ステップ１０４の長方形論理式変換では、
図７に示すようにステップ１０３で探索された長方形５
２の行に相当する点ｘ，ｚの点群が選ばれ、図７（ｂ）
のように、ｘ，ｚからなる回路網が元回路から分割され
る。最終的に、図７では、図５（ａ）で与えられた回路
網が、図６（ｂ）の長方形５２が選ばれたと仮定した場
合、図７（ｂ）のように、ｘ，ｚが回路から分割されて
いる例である。
図７に示すようにステップ１０３で探索された長方形５
２の行に相当する点ｘ，ｚの点群が選ばれ、図７（ｂ）
のように、ｘ，ｚからなる回路網が元回路から分割され
る。最終的に、図７では、図５（ａ）で与えられた回路
網が、図６（ｂ）の長方形５２が選ばれたと仮定した場
合、図７（ｂ）のように、ｘ，ｚが回路から分割されて
いる例である。
【００２４】すなわち、 ｘ＝ａ＋ｂ＊ｃ ｚ＝ａ＊ｘ＋ｂ の論理式が表す回路と、 ｙ＝ｂ＋ｃ ｗ＝ｚ＋ｂ＋ｙ が表す回路に分割される。
【００２５】次に本発明の論理分割方法の第２の実施例
について、図面を参照して説明する。
について、図面を参照して説明する。
【００２６】図２は、遷移的共通入力に基づく論理分割
方法の一実施例を示す流れ図であり、図３は、図２にお
けるステップ２０１の遷移的入力生成の一実施例を示す
流れ図である。
方法の一実施例を示す流れ図であり、図３は、図２にお
けるステップ２０１の遷移的入力生成の一実施例を示す
流れ図である。
【００２７】この第２の実施例では、第１の実施例のフ
ァンイン行列を求めるまでの手順は同じである。
ァンイン行列を求めるまでの手順は同じである。
【００２８】ここで、ファンイン行列の要素は、ある行
に相当する回路網の点が、その列成分に相当する点を入
力の持つことを示している。また、ファンイン行列の２
つの行の論理和の結果がその２つの行に相当する２つの
論理式の入力の和集合を示す。
に相当する回路網の点が、その列成分に相当する点を入
力の持つことを示している。また、ファンイン行列の２
つの行の論理和の結果がその２つの行に相当する２つの
論理式の入力の和集合を示す。
【００２９】この２つの性質を利用して、第２の実施例
では、ファンイン行列を使って、ある行に相当する点に
対する、直接的な入力だけではなく、間接的に他の点を
経由して入力となる遷移的な入力を見つけだし（ステッ
プ３０１：遷移的入力検出）、ある行に相当する点とそ
の点の遷移的入力の論理和を行うことにより（ステップ
３０３：論理和演算）、遷移的入力行列を生成するステ
ップ２０１が加えられている。
では、ファンイン行列を使って、ある行に相当する点に
対する、直接的な入力だけではなく、間接的に他の点を
経由して入力となる遷移的な入力を見つけだし（ステッ
プ３０１：遷移的入力検出）、ある行に相当する点とそ
の点の遷移的入力の論理和を行うことにより（ステップ
３０３：論理和演算）、遷移的入力行列を生成するステ
ップ２０１が加えられている。
【００３０】遷移的入力行列生成後は第１の実施例と同
様の方法により、遷移的入力行列に対して、ステップ１
０３の長方形探索、ステップ１０４の長方形論理式変換
方法を実行し、論理式群に変換する。この点群が遷移的
共通入力を持った分割部分論理回路である。
様の方法により、遷移的入力行列に対して、ステップ１
０３の長方形探索、ステップ１０４の長方形論理式変換
方法を実行し、論理式群に変換する。この点群が遷移的
共通入力を持った分割部分論理回路である。
【００３１】ステップ２０１の遷移的入力行列生成につ
いて、図３を用いて詳細に説明する。
いて、図３を用いて詳細に説明する。
【００３２】ステップ２０１の遷移的入力行列生成は、
以下のステップ３０１から３０４で実行される。
以下のステップ３０１から３０４で実行される。
【００３３】ステップ３０１の遷移的入力検出では、フ
ァンイン行列１１３を使って、回路網１１２のある点に
相当する行の要素の列成分が、ある点の入力、すなわち
１段の遷移的入力の点を検出する。また、一般的な段数
の遷移的入力の点も、この処理を繰り返すことにより、
検出できる。
ァンイン行列１１３を使って、回路網１１２のある点に
相当する行の要素の列成分が、ある点の入力、すなわち
１段の遷移的入力の点を検出する。また、一般的な段数
の遷移的入力の点も、この処理を繰り返すことにより、
検出できる。
【００３４】ステップ３０２の制約判定では、あまり大
きな遷移的入力を検出して、分割対象回路が大きくなり
すぎないように、論理和の結果の要素数や、遷移的入力
の段数の制約を行う。すなわち、ある点において直接の
入力でなく、間接的に他の点を経由している遷移的入力
の他の点の経由数の最大数である、遷移的入力の段数に
当たる、行列論理和演算の段数や、その行に相当する点
の遷移的入力の個数制限の判定を行う。
きな遷移的入力を検出して、分割対象回路が大きくなり
すぎないように、論理和の結果の要素数や、遷移的入力
の段数の制約を行う。すなわち、ある点において直接の
入力でなく、間接的に他の点を経由している遷移的入力
の他の点の経由数の最大数である、遷移的入力の段数に
当たる、行列論理和演算の段数や、その行に相当する点
の遷移的入力の個数制限の判定を行う。
【００３５】もし、制約を越える場合には、すなわち３
０３の行論理和演算を行う。越えない場合には、再びス
テップ３０１の遷移的入力検出を行い、新たな遷移的入
力を探す。また、遷移的な入力が回路の主入力に到達し
た場合にも、ステップ３０３の行論理和演算を行う。
０３の行論理和演算を行う。越えない場合には、再びス
テップ３０１の遷移的入力検出を行い、新たな遷移的入
力を探す。また、遷移的な入力が回路の主入力に到達し
た場合にも、ステップ３０３の行論理和演算を行う。
【００３６】ステップ３０３の行論理和演算では、これ
ら検出されたすべての遷移的入力に相当する行とファン
イン行列の注目する行の論理和演算を行い、新たな１行
とする。この新しい行はある点に対する遷移的な入力を
表している。
ら検出されたすべての遷移的入力に相当する行とファン
イン行列の注目する行の論理和演算を行い、新たな１行
とする。この新しい行はある点に対する遷移的な入力を
表している。
【００３７】ステップ３０４の行マージでは、これらの
新しい行を、ファンイン行列のすべての行に対して求め
て、それらをまとめあげ、１つの行列を作成する。
新しい行を、ファンイン行列のすべての行に対して求め
て、それらをまとめあげ、１つの行列を作成する。
【００３８】第２の実施例のステップ２０１の遷移的入
力行列生成について以下の論理式と図８を使って具体的
に説明する。
力行列生成について以下の論理式と図８を使って具体的
に説明する。
【００３９】ｘ＝ａ＋ｂ＊ｃ ｙ＝ｂ＋ｃ ｚ＝ａ＊ｘ＋ｂ ｗ＝ｚ＋ｂ＋ｙ この論理式は、第１の発明と同じように、ステップ１０
１の回路網生成とステップ１０２の行列生成を実行する
ことにより、図７（ａ）にあるような回路網１１２とフ
ァンイン行列１１３を生成する。この例では、ｘは入力
ａ，ｂ，ｃを持ち、ｚはａ，ｂ，ｘを入力に持つ。ステ
ップ３０１の遷移的入力検出では、図７（ａ）に示すよ
うに、ｚの行の要素には、ａ，ｂ，ｘがあるので、ｘは
ｚの１段遷移的入力であることが発見される。またｚの
１段の遷移的入力である、ｘのファンイン行列の行に
は、ａ，ｂ，ｃがあるので、ａ，ｂ，ｃは２段の遷移的
入力である。しかし、ａ，ｂ，ｃは回路網の主入力であ
るために、この検索をステップ３０２の制約判定によっ
て、行論理和演算３０３に処理が移る。
１の回路網生成とステップ１０２の行列生成を実行する
ことにより、図７（ａ）にあるような回路網１１２とフ
ァンイン行列１１３を生成する。この例では、ｘは入力
ａ，ｂ，ｃを持ち、ｚはａ，ｂ，ｘを入力に持つ。ステ
ップ３０１の遷移的入力検出では、図７（ａ）に示すよ
うに、ｚの行の要素には、ａ，ｂ，ｘがあるので、ｘは
ｚの１段遷移的入力であることが発見される。またｚの
１段の遷移的入力である、ｘのファンイン行列の行に
は、ａ，ｂ，ｃがあるので、ａ，ｂ，ｃは２段の遷移的
入力である。しかし、ａ，ｂ，ｃは回路網の主入力であ
るために、この検索をステップ３０２の制約判定によっ
て、行論理和演算３０３に処理が移る。
【００４０】ステップ３０３の行論理和演算では、図７
（ｂ）に示すとおり、ｘとｚと論理和を実行し新しい行
を図７（ｃ）のように生成する。この結果、すなわち、
ｚの２段までの遷移的入力が、ａ，ｂ，ｃ，ｘであるこ
とが判明する。この処理をステップ３０４の行マージに
て、ｘ，ｙ，ｚ，ｗについて実行し、各結果をまとめあ
げると、図７（ｄ）のような、遷移的入力行列２１１が
生成される。
（ｂ）に示すとおり、ｘとｚと論理和を実行し新しい行
を図７（ｃ）のように生成する。この結果、すなわち、
ｚの２段までの遷移的入力が、ａ，ｂ，ｃ，ｘであるこ
とが判明する。この処理をステップ３０４の行マージに
て、ｘ，ｙ，ｚ，ｗについて実行し、各結果をまとめあ
げると、図７（ｄ）のような、遷移的入力行列２１１が
生成される。
【００４１】
【発明の効果】本発明の論理分割方法によれば、分割さ
れた回路は、共通な入力を持った部分回路でかつ、この
分割方法により分割された他の回路とは、共通な入力を
持たない、あるいは、非常に少ない共通な入力しか持た
ないので、その部分に対して、論理の最適化や、シミュ
レーションを行う場合に、他の回路と独立に処理するこ
とができる。
れた回路は、共通な入力を持った部分回路でかつ、この
分割方法により分割された他の回路とは、共通な入力を
持たない、あるいは、非常に少ない共通な入力しか持た
ないので、その部分に対して、論理の最適化や、シミュ
レーションを行う場合に、他の回路と独立に処理するこ
とができる。
【図１】本発明の第１の実施例を示す流れ図である。
【図２】本発明の第２の実施例を示す流れ図である。
【図３】図２における遷移的入力行列生成を詳細に示す
流れ図である。
流れ図である。
【図４】従来技術を使った分割方法の例を示す図であ
る。
る。
【図５】回路網１１２と、ファンイン行列１１３の例を
示す図である。
示す図である。
【図６】ファンイン行列１１３と長方形１１４の例を示
す図である。
す図である。
【図７】論理分割の結果を示す図である。
【図８】遷移的入力行列の生成を説明するための図であ
る。
る。
１０１ 回路網生成 １０２ 行生成 １０３ 長方形探索 １０４ 長方形論理式変換 １１１ 論理式群 １１２ 回路網 １１３ ファンイン行列 １１４ 長方形 １１５ 分割部分論理回路 ２０１ 遷移的入力行列生成 ３０１ 遷移的入力検出 ３０２ 制約判定 ３０３ 行論理和演算 ３０４ 行マージ
Claims (2)
- 【請求項１】計算機上で回路素子の信号線の入出力の依
存関係に関係する論理最小化、シミュレーションのブー
ル代数処理を行う論理回路を表現する論理式群から、前
記論理式を点で、前記論理式の接続状態を点と点を結ぶ
枝で表現する回路網に変換し、前記変換された回路網か
ら、行、列が回路網の点を表し、ある行に相当する点
が、ある列に相当する点を入力として持つ場合、行列要
素に任意の要素を与え、 それ以外の部分には任意の要素を与えない、ファンイン
行列を生成し、 前記生成されたファンイン行列内において、行列要素が
すべて任意の要素から構成される部分行列である長方形
を選択し、前記選択された長方形から行を取り出し、フ
ァンイン行列の行との一致をとり、一致した行を回路網
の点に変換し、その回路網の点を論理式群に変換するこ
とによって、前記論理式群を共通の入力を持った分割部
分論理回路として、全体回路から分割して出力すること
を特徴とする論理分割方法。 - 【請求項２】計算機上で回路素子の信号線の入出力の依
存関係に関係する論理最小化、シミュレーションのブー
ル代数処理を行う論理回路を表現する論理式群から、前
記論理式を点で、前記論理式の接続状態を点と点を結ぶ
枝で表現する回路網に変換し、前記変換された回路網か
ら、行、列が回路網の点を表し、ある行に相当する点
が、ある列に相当する点を入力として持つ場合、行列要
素に任意の要素を与え、それ以外の部分には任意の要素
を与えない、ファンイン行列を生成し、前記ファンイン
行列から、前記回路網の点を表す全ての行について、当
該回路網の点の入力の点などに相当する遷移的入力に該
当する行を予め定められた制約に従って検出し、前記回
路網の点を表す行と前記検出されたすべての遷移的入力
に該当する行との論理和演算を行い、すべての行につい
ての前記演算結果を集めて遷移的入力行列を作成し、 前記作成された遷移的入力行列内において、行列要素が
すべて任意の要素から構成される部分行列である長方形
を選択し、前記選択された長方形から行を取り出し、前
記選択的入力行列内の行との一致をとり、一致した行を
回路網の点に変換し、その回路網の点を論理式群に変換
することによって、前記論理式群を共通の入力を持った
分割部分論理回路として、全体回路から分割して出力す
ることを特徴とする論理分割方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7097336A JP2877023B2 (ja) | 1995-01-17 | 1995-04-24 | 論理回路分割方法 |
| US08/549,548 US5764527A (en) | 1995-01-17 | 1995-10-27 | Optimizing method for logic circuit and logic circuit optimizing system |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7-4774 | 1995-01-17 | ||
| JP477495 | 1995-01-17 | ||
| JP7097336A JP2877023B2 (ja) | 1995-01-17 | 1995-04-24 | 論理回路分割方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08255184A JPH08255184A (ja) | 1996-10-01 |
| JP2877023B2 true JP2877023B2 (ja) | 1999-03-31 |
Family
ID=26338611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7097336A Expired - Fee Related JP2877023B2 (ja) | 1995-01-17 | 1995-04-24 | 論理回路分割方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5764527A (ja) |
| JP (1) | JP2877023B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6097972A (en) * | 1997-08-29 | 2000-08-01 | Qualcomm Incorporated | Method and apparatus for processing power control signals in CDMA mobile telephone system |
| US6430726B1 (en) * | 1997-12-19 | 2002-08-06 | Nec Corporation | Logic circuit synthesizing method and logic synthesizing system |
| US7353359B2 (en) * | 2003-10-28 | 2008-04-01 | International Business Machines Corporation | Affinity-based clustering of vectors for partitioning the columns of a matrix |
| CN115204077B (zh) * | 2022-07-21 | 2023-04-18 | 北京芯思维科技有限公司 | 集成电路的节点优化方法、装置、电子设备及可读介质 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5187784A (en) * | 1989-01-13 | 1993-02-16 | Vlsi Technology, Inc. | Integrated circuit placement method using netlist and predetermined ordering constraints to produce a human readable integrated circuit schematic diagram |
| US5287289A (en) * | 1990-04-13 | 1994-02-15 | Hitachi, Ltd. | Logic synthesis method |
| JPH06162134A (ja) * | 1992-11-20 | 1994-06-10 | Nec Corp | 論理回路多段化装置 |
| US5436849A (en) * | 1993-02-09 | 1995-07-25 | International Business Machines Corporation | Incremental logic synthesis system for efficient revision of logic circuit designs |
| GB9404078D0 (en) * | 1994-03-03 | 1994-04-20 | Int Computers Ltd | Design automation method for digital electronic circuits |
| US5537330A (en) * | 1994-06-10 | 1996-07-16 | International Business Machines Corporation | Method for mapping in logic synthesis by logic classification |
| US5537580A (en) * | 1994-12-21 | 1996-07-16 | Vlsi Technology, Inc. | Integrated circuit fabrication using state machine extraction from behavioral hardware description language |
-
1995
- 1995-04-24 JP JP7097336A patent/JP2877023B2/ja not_active Expired - Fee Related
- 1995-10-27 US US08/549,548 patent/US5764527A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08255184A (ja) | 1996-10-01 |
| US5764527A (en) | 1998-06-09 |
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