JPH0384676A - 論理回路の自動合成装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は論理回路の自動合成装置に関し、特に各種のル
ールを格納した合成ルールベースを使用してテクノロジ
依存の論理回路を合成する論理回路の自動合成装置に関
する。

〔従来の技術〕

従来、この種の論理回路の自動合成装置は、ゲート合成
ルールとこのゲート合成ルールで合成されたテクノロジ
依存の論理ゲートのセル数およびゲート遅延時間とを含
む合成ルールベースを有し、入力仕様をテクノロジ独立
なゲートレベルのネットワーク構造に展開した後そのネ
ットワーク構造に対し予め定められた規則に従って合成
ルールベース中のルールを適用してテクノロジ依存の論
理回路を生威し、論理合成後、その論理回路のセル数お
よび最大遅延時間の算出を行って入力仕様で指定された
セル数および最大遅延時間を満足していなければ、適用
するルールを予め定められた規則に従って変更して自動
的に再合成を行う構成になっていた。

〔発明が解決しようとする課題〕

従来の論理回路の自動合成装置は、上述の如く最初の合
成時および合成された論理回路のセル数や最大遅延時間
が入力仕様を満足しなかった場合の再合成時とも、予め
定められた規則に従って合成ルールベース中からルール
を選択して自動的に論理回路の合成を行うものであり、
設計者の介入を極力減らす面に重点が置かれていた。従
って、論理合成前に予め合成したい回路を選択したり、
再合成時に設計者が介入することは殆ど不可能であり、
個々の設計者の意図を反映して論理回路を合成すること
等は困難であった。

本発明はこのような事情に鑑みて為されたものであり、
その目的は、個々の設計者の意図を反映し得るようにす
る為に人手介入を考慮した論理回路の自動合成装置を提
供することにある。

〔課題を解決するための手段〕

本発明の論理回路の自動合成装置は、上記の目的を遠戚
するために、ゲート合成ルールとこのゲート合成ルール
で合成されたテクノロジ依存の論理ゲートのセル数およ
びゲート遅延時間とを含む第１の情報、複数の論理ゲー
トを組み合わせた論理的に一定の機能を持つ論理回路の
回路合成ルールとこの回路合成ルールで合成した論理回
路のセル数および最大遅延時間を含む第２の情報とを格
納する合成ルールベースと、レジスタ・トランスファレ
ベルのハードウェア記述言語と回路合成ルール指定記述
との混在する記述法により記述された機能的にまとまり
のある機能ブロックによって構成された機能ブロック仕
様中のレジスタ・トランスファレベルのハードウェア記
述言語で記述された機能ブロックをテクノロジ独立の論
理回路に変換して中間コードとして出力する言語変換部
と、この言語変換部で出力された中間コードを入力とし
、前記合成ルールベースに登録されたゲート合成ルール
に従ってテクノロジに依存した論理回路を合成して出力
する論理合成部と、前記機能ブロック仕様中の回路合成
ルール指定記述に従って前記合成ルールベースを検索し
て得た回路合成ルールに従ってテクノロジ依存の論理回
路を出力する回路合成ルール変換部と、前記論理合成部
、前記回路合成ルール変換部から出力された複数の論理
回路を入力とし、前記機能ブロック仕様に従って１つに
まとめた後に全体の論理回路を出力する全体回路出力部
と、この全体回路出力部から出力された全体の論理回路
のセル数および最大遅延時間を前記合成ルールベースの
該当する情報を参照して求め、セル数が入力仕様で指定
されたセル数上限値を超えた場合にはセル数が最大の機
能ブロックを抽出し、最大遅延時間が前記入力仕様で指
定されたクロックサイクル値を超えた場合にはクロツク
サイクル値を超える最大遅延時間を持つ機能ブロックを
抽出する解析部と、この解析部で抽出された機能ブロッ
クを入力とし、その機能ブロックにかかるレジスタ・ト
ランスファレベルのハードウェア記述言語または回路合
成ルール指定記述の再入力を求め、この再入力された再
入力仕様に従って再合成処理を行わせる再処理部とを有
している。

〔作用］ 、本発明の論理回路の自動合成装置においては、合成ル
ールベースが、ゲート合成ルールとこのゲート合成ルー
ルで合成されたテクノロジ依存の論理ゲートのセル数お
よびゲート遅延時間とを含む第１の情報以外に、複数の
論理ゲートを組み合わせた論理的に一定の機能を持つ論
理回路の回路合成ルールとこの回路合成ルールで合成し
た論理回路のセル数および最大遅延時間を含む第２の情
報とをルールとして保持しており、論理回路の合成時に
装置に与える機能ブロック仕様は、レジスタ・トランス
ファレベルのハードウェア記述言語と、上記合成ルール
ベース中に登録した回路合成ルールを指定する回路合成
ルール指定記述とを混在した記述法により機能的にまと
まりのある機能ブロックが記述できるようになっている
。

このような機能ブロック仕様が与えられると、言語変換
部が、その仕様中のレジスタ・トランスファレベルのハ
ードウェア記述言語で記述された機能ブロックをテクノ
ロジ独立の論理回路に変換して中間コードとして出力し
、論理合成部がその出力された中間コードを入力とし、
前記合成ルールベースに登録されたゲート合成ルールに
従ってテクノロジに依存した論理回路を合成して出力す
る一方二回路合成ルール変換部が、前記機能ブロック仕
様中の回路合成ルール指定記述に従って前記合成ルール
ベースを検索して得た回路合成ルールに従ってテクノロ
ジ依存の論理回路を出力する。

そして、全体回路出力部が、前記論理合成部。

前記回路合成ルール変換部から出力された複数の論理回
路を入力とし、前記機能ブロック仕様に従って１つにま
とめた後に全体の論理回路を出力する０次に解析部が、
全体回路出力部から出力された全体の論理回路のセル数
および最大遅延時間を前記合成ルールベースの該当する
情報を参照して求め、セル数が入力仕様で指定されたセ
ル数上限値を超えた場合にはセル数が最大の機能ブロッ
クを抽出し、最大遅延時間が前記入力仕様で指定された
クロックサイクル値を超えた場合にはクロックサイクル
値を超える最大遅延時間を持つ機能ブロックを抽出し、
再処理部が、解析部で抽出された機能ブロックを入力と
し、その機能ブロックにかかるレジスタ・トランスファ
レベルのハードウェア記述言語または回路合成ルール指
定記述の再入力を求め、この再入力された再入力仕様に
従って再合成処理を行わせる。

〔実施例〕

次に、本発明の実施例について図面を参照して詳細に説
明する。

第１図を参照すると、本発明の論理回路の自動合成装置
の一実施例は、処理装置ＭＣと合成ルールベース１００
とを備え、入力仕様１１０および必要に応じて再入力仕
様１１６を入力して処理結果としての論理回路１１８を
出力する機能を有する。また、登録仕様１１７を受は付
けて合成ルールベース１００に回路合成ルール等を登録
する機能も有している。ここで、合成ルールベース１０
０、入力仕様１１０．再入力仕様１１６．登録仕様１１
７および論理回路１１８は次のような内容のものである
。

・合成ルールベース１００ 処理装置ＭＣが必要とする以下のような第１および第２
の情報を必要個数分格納している。

○第１の情報 ■　テクノロジ独立のゲートレベルのネットワーク構造
（中間コード）をテクノロジ依存の論理ゲートに変換す
るためのルール（ゲート合成ルール）。

■　■のゲート合成ルールで得られる論理ゲートのセル
数（ゲートセル数） ■　■のゲート合成ルールで得られる論理ゲートのゲー
ト遅延時間 Ｏ第２の情報 ■　複数の論理ゲートを組み合わせた論理的に一定の機
能を持つテクノロジ依存の論理回路を合成するためのル
ール（回路合成ルール）この回路合成ルールは、登録時
に指定した回路合成ルール指定記述（回路合成ルール名
）によって検索することが可能になっている。

■　■の回路合成ルールで合成した論理回路のセル数（
回路セル数） 。■　■の回路合成ルールで合威した論理回路の最大遅
延時間（回路最大遅延時間） ・入力仕様１１０ 自動合成開始当初に与える入力仕様であり、以下のよう
な機能ブロック仕様、セル数上限値、クロックサイクル
値および優先順位を含んでいる。

Ｏ機能ブロック仕様 レジスタ・トランスファレベルのハードウェア記述言語
と合成ルールベース１００に登録されている回路合成ル
ールを指定する回路合成ルール指定記述との混在した記
述法によって記述された機能的にまとまりのある機能ブ
ロックから構成されている。

○セル数上限値 上記の機能ブロック仕様を論理合成した後のセル数の上
限値 Ｏクロックサイクル値 最大遅延時間の最大値を定めるクロックサイクル値 Ｏ優先順位 セル数の最小化と最大遅延時間の最小化のどちらから行
うかを選択する情報 ・再入力仕様１１６ 一度論理合成して得られた論理回路が入力仕様１１０で
指定したセル数上限値、最大遅延時間を満たさなかった
場合に再度入力する仕様であり、レジスタ・トランスフ
プレベルのハードウェア記述言語または回路合成ルール
指定記述を含んでいる。

・登録仕様１１７ 合成ルールベース１００に登録しようとする回路合成ル
ールおよび回路合成ルール名等を含む仕様である。

論理回路１１８ 処理装置ＭＣによって自動合成されたテクノロジに依存
した論理回路であり、セル数上限値、最大遅延時間の解
析の終了した最終的な論理回路である。

次に、処理装置ＭＣの構成例について説明する。

第１図に示すように処理装置ＭＣは、言語変換部１．２
０．論理合成部１２１９回路合威ルール変換部１２２．
全体回路出力部１２３．解析部１２４゜再処理部１２５
および回路合成ルール作成部１２６といった機能部を有
している。各々の機能部は次のような機能を有するもの
である。

・言語変換部１２０ 入力仕様１１０中の機能ブロック仕様におけるレジスタ
・トランスファレベルのハードウェア記述言語で記述さ
れた機能ブロック（入力仕様１１１）を、テクノロジ独
立の論理回路に変換して中間コード１１３として出力す
る。

・論理合成部１２１ 言語変換部１２０で出力された中間コード１１３を入力
とし、合成ルールベース１００に登録されたゲート合成
ルールに従ってテクノロジに依存した論理回路を合威し
、論理回路１１４の一つとして出力する。なお、変換す
る際に使用可能なルールが複数存在する場合には、セル
数が最小となるようなルールを選択することでセル数の
最小化をはかり、複合ゲートが使用できる場合には複合
ゲートを使用することで段数の最小化をはかる。

・回路合成ルール変換部１２２ 入力仕様１１０中の機能ブロック仕様における回路合成
ルール指定記述（入力仕様１１２）に従って合成ルール
ベース１００を検索し、その回路合成ルール指定記述に
対応する回路合成ルールが存在すれば、その回路合成ル
ールに従ってテクノロジ依存の論理回路を生成し、論理
回路１１４の１つとして出力する。該当する回路合成ル
ールが存在しなければ、回路合成ルール作成部１２６を
起動し、この回路合成ルール作成部１２６で合成ルール
ベース１００に該当する回路合成ルールが登録されると
、それを使用してテクノロジ依存の論理回路を生成し、
論理回路１１４の１つとして出力する。

・回路合成ルール作成部１２６ 図示しない出力手段を介して操作者に必要な登録仕様１
１７の入力を促進し、登録仕様１１７が入力されると、
これを合成ルールベース１００に登録した後、その旨を
回路合成ルール変換部１２２に通知する。

・全体回路出力部１２３ 論理合成部１２１１回路合或ルール変換部１２２から出
力された複数の論理回路１１４を入力とし、入力仕様１
１０の機能ブロック仕様に従って１つにまとめた後に全
体の論理回路を、論理回路１１５として出力する。

・解析部１２４ 全体回路出力部１２３から出力された全体の論理回路１
１５のセル数および最大遅延時間を合成ルールベース１
００の該当する情報を参照して求め、セル数が入力仕様
１１０で指定されたセル数上限値を超えた場合にはセル
数が最大の機能ブロックを抽出し、最大遅延時間が入力
仕様１１０で指定されたクロックサイクル値を超えた場
合にはクロックサイクル値を超える最大遅延時間を持つ
機能ブロックを抽出する。また、入力仕様１１０のセル
数、クロックサイクル値を満足していれば論理回路１１
５を論理回路１１８として出力する。

・再処理部１２５ 解析部１２４で抽出された機能ブロックを入力とし、こ
の機能ブロックにかかるレジスタ・トランスファレベル
のハードウェア記述言語または回路合成ルール指定記述
の再入力を図示しない出力手段を介して操作者に求め、
図示しない入力手段から再入力仕様１１６が入力される
と、この再入力仕様１１６に従った再合成処理を各部に
行わせる。

次に、以上のように構成された本実施例の動作を説明す
る。

入力仕様１１０が与えられると、処理装置ＭＣの言語変
換部１２０と論理合成部１２１と回路合成ルール変換部
１２２とが先ず動作を開始する。

すなわち、言語変換部１２０は、入力仕様１１０のウチ
レジスタ・トランスファレベルのハードウェア記述言語
で記述された機能ブロック（入力仕様１１１）を中間コ
ード１１３に変換し、論理合成部１２１は、中間コード
１１３を入力して合成ルールベース１００に登録されて
いるゲート合成ルールに従ってテクノロジ依存の論理ゲ
ートを生成して論理回路１１４の１つとして出力する。

他方、回路合成ルール変換部１２２は、入力仕様ｌｌＯ
のうち回路合成ルール指定記述で記述された機能ブロッ
ク（入力仕様１１２）に従って合成ルールベース１００
に登録されている回路合成ルールを検索し、見つかれば
そのルールに従って論理回路を生威し、論理回路１１４
の１つとして出力する。

以上のような変換処理が機能ブロックの数だけ繰り返さ
れ、必要な個数の論理回路１１４が生成されると、全体
回路出力部１２３がそれらを入力し、機能ブロック仕様
に従って１つにまとめた後に全体の論理回路１１５を出
力する。

次に解析部１２４は、全体の論理回路１１５を入力し、
合成ルールベース１００に登録されている論理ゲートの
セル数およびゲート遅延時間と、回路合成ルールで合成
された回路のセル数および最大遅延時間を参照して、論
理回路１１５のセル数および最大遅延時間を算出し、入
力仕様１１０として与えられたセル数の上限値およびク
ロックサイクル値との比較を行う。そして、共に問題が
無ければ論理回路１１５を論理回路１１８として出力し
、処理装置ＭＣは動作を終える。しかし、若しセル数が
入力仕様のセル数上限値を超えていたらセル数が最大の
機能ブロックを抽出して再処理部１２５で再変換処理を
行わせる。また、若し最大遅延時間が入力仕様のクロッ
クサイクル値を超えるようなりリティカルパスが検出さ
れたら、そのクリティカルバスが含まれている機能ブロ
ックを抽出して再処理部１２５で再変換処理を行わせる
。なお、セル数と最大遅延時間のどちらの処理を優先的
に行うかは、入力仕様１１０として与えられる優先順位
で決定する。

再処理部１２５は、解析部１２４で抽出された機能ブロ
ックに対して再変換処理を行うために、レジスタ・トラ
ンスファレベルのハードウェア記述言語または回路合成
ルール指定記述を含む再入力仕様１１６の入力を操作者
に促し、これに応答して入力された再入力仕様１１６に
従って言語変換部１２０または回路合成ルール変換部１
２２で再変換処理を行わせる。なお、言語変換部１２０
または回路合成ルール変換部１２２で再変換処理が行わ
れると、必要に応じて論理合成部１２１゜全体回路出力
部１２３．解析部１２４および回路合成ルール作成部１
２６が再起動されるものである。

なお、前述したように回路合成ルール作成部１２６は、
回路合成ルール変換部１２２において回路合成ルール指
定記述で指定されたルールが合成ルールベース１００に
未登録のときに、登録仕様１１７として入力された回路
合成ルール名と回路合成ルール等を合成ルールベース１
００に新規登録する処理を行うものである。

〔発明の効果〕

以上説明したように、本発明の論理回路の自動合成装置
は、ゲート合成ルールとこのゲート合成ルールで合成さ
れたテクノロジ依存の論理ゲートのセル数およびゲート
遅延時間とを含む第１の情報以外に、複数の論理ゲート
を組み合わせた論理的に一定の機能を持つ論理回路の回
路合成ルールおよびこの回路合成ルールで合成した論理
回路のセル数および最大遅延時間を含む第２の情報を登
録した合成ルールベースを使用し、レジスタ・トランス
ファレベルのハードウェア記述言語と回路合成ルール指
定記述との混在する記述法により機能ブロック仕様を記
述できるようにしたので、当該自動合成装置を使用して
論理回路の設計を行おうとする設計者は、機能ブロック
仕様中の回路合成ルール指定記述により自己の望むルー
ルの選択が可能となり、またセル数や最大遅延時間が入
力仕様を満たさなかった場合にはレジスタ・トランスフ
ァレベルのハードウェア記述言語または回路合成ルール
指定記述を含む再入力仕様を与えることによって、同様
に自己の望むルール等の選択が可能となる。従って、予
め合成ルールベースに所望の回路合成ルールを登録して
おくこと等により、設計者の意図を反映した論理回路を
合成することが可能となる。

また、複数の論理ゲートを組み合わせた論理的に一定の
機能を持つ論理回路の回路合成ルールを使用したことに
より、ゲート合成ルールのみを使用する装置に比べて、
合成処理速度を高速化することができる。

【図面の簡単な説明】

第１図は本発明の一実施例の構成図である。 図において、 ＭＣ・・・処理装置 １００・・・合成ルールベース １１０・・・入力仕様 １１１・・・レジスタ・トランスファレベルのハードウ
ェア記述言語で記述された入力仕様１２・・・回路合成
ルール指定記述で記述された入力仕様 １３・・・テクノロジ独立の論理回路を示す中間コード Ｉ４・・・テクノロジに依存した複数の論理回路１５・
・・テクノロジに依存した全体の論理回路１６・・・再
入力仕様 １７・・・登録仕様 １８・・・最終的に出力される論理回路２０・・・言語
変換部 ２１・・・論理合成部 ２２・・・回路合成ルール変換部 ２３・・・全体回路出力部 ２４・・・解析部 ２５・・・再処理部 ２６・・・回路合成ルール作成部

Claims (1)

1. 【特許請求の範囲】 ゲート合成ルールとこのゲート合成ルールで合成された
   テクノロジ依存の論理ゲートのセル数およびゲート遅延
   時間とを含む第１の情報、複数の論理ゲートを組み合わ
   せた論理的に一定の機能を持つ論理回路の回路合成ルー
   ルとこの回路合成ルールで合成した論理回路のセル数お
   よび最大遅延時間を含む第２の情報とを格納する合成ル
   ールベースと、 レジスタ・トランスファレベルのハードウェア記述言語
   と回路合成ルール指定記述との混在する記述法により記
   述された機能的にまとまりのある機能ブロックによって
   構成された機能ブロック仕様中のレジスタ・トランスフ
   ァレベルのハードウェア記述言語で記述された機能ブロ
   ックをテクノロジ独立の論理回路に変換して中間コード
   として出力する言語変換部と、 該言語変換部で出力された中間コードを入力とし、前記
   合成ルールベースに登録されたゲート合成ルールに従っ
   てテクノロジに依存した論理回路を合成して出力する論
   理合成部と、 前記機能ブロック仕様中の回路合成ルール指定記述に従
   って前記合成ルールベースを検索して得た回路合成ルー
   ルに従ってテクノロジ依存の論理回路を出力する回路合
   成ルール変換部と、 前記論理合成部、前記回路合成ルール変換部から出力さ
   れた複数の論理回路を入力とし、前記機能ブロック仕様
   に従って１つにまとめた後に全体の論理回路を出力する
   全体回路出力部と、 該全体回路出力部から出力された全体の論理回路のセル
   数および最大遅延時間を前記合成ルールベースの該当す
   る情報を参照して求め、セル数が入力仕様で指定された
   セル数上限値を超えた場合にはセル数が最大の機能ブロ
   ツクを抽出し、最大遅延時間が前記入力仕様で指定され
   たクロックサイクル値を超えた場合にはクロックサイク
   ル値を超える最大遅延時間を持つ機能ブロックを抽出す
   る解析部と、 該解析部で抽出された機能ブロックを入力とし、該機能
   ブロックにかかるレジスタ・トランスファレベルのハー
   ドウェア記述言語または回路合成ルール指定記述の再入
   力を求め、該再入力された再入力仕様に従って再合成処
   理を行わせる再処理部とを具備したことを特徴とする論
   理回路の自動合成装置。