JP2006163822A - 論理合成装置および方法並びにプログラム - Google Patents
論理合成装置および方法並びにプログラム Download PDFInfo
- Publication number
- JP2006163822A JP2006163822A JP2004354465A JP2004354465A JP2006163822A JP 2006163822 A JP2006163822 A JP 2006163822A JP 2004354465 A JP2004354465 A JP 2004354465A JP 2004354465 A JP2004354465 A JP 2004354465A JP 2006163822 A JP2006163822 A JP 2006163822A
- Authority
- JP
- Japan
- Prior art keywords
- logic synthesis
- path
- logic
- synthesis
- unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Abstract
【解決手段】 第1の論理合成部1はRTL101に基づき論理合成を行う。再論理合成パス抽出部2は、第1の論理合成部1からの論理合成結果に対し、所望する動作速度を満足しないパスを抽出する。第2の論理合成部3は、再論理合成パス抽出部2で抽出されたパスのみを対象として論理合成を行う。
【選択図】 図1
Description
しかしながら、半導体技術の進歩によりプロセスが更に微細化されることにより、一つの半導体チップに実装できる回路規模が増加したため、設計者の設計する回路規模も増加し、論理合成を実行する時間が膨大になっている。
図1は、この発明の実施の形態1による論理合成装置を示す構成図である。
図において、論理合成装置は、第1の論理合成部1、再論理合成パス抽出部2、第2の論理合成部3を備えている。第1の論理合成部1は、論理回路記述であるRTL101と、回路部品を示すライブラリ102を入力して面積優先の論理合成処理を行う機能部である。ここで、面積優先の論理合成処理とは、半導体集積回路の面積を論理合成処理の合成制約として行う論理合成処理である。再論理合成パス抽出部2は、第1の論理合成部1から出力された第1のネットリスト103と、所望するタイミング(動作速度)を条件として含む合成制約104とを入力し、第1の論理合成部1からの論理合成結果で所望するタイミングを満たさないパスを抽出し、これを再合成対象パスリスト105として出力する機能を有している。第2の論理合成部3は、第1のネットリスト103と合成制約104と再合成対象パスリスト105およびライブラリ102とを入力して、合成制約104のタイミング条件を満たすように論理合成を行い、その結果を第2のネットリスト106として出力する機能部である。
先ず、第1の論理合成部1により、第1のネットリスト103が生成される。
図2は、第1の論理合成部1における面積優先の論理合成処理を示すフローチャートである。
第1の論理合成部1は、RTL101とライブラリ102に基づいてセルマッピングを行い(ステップST101)、第1のネットリスト103を生成する(ステップST102)。このように、面積優先で論理合成を行う場合は、タイミングを検討する必要がないので処理時間は短い。しかしながら、タイミングを検討しないため、設計者が意図するタイミングを満たしていないパスが含まれている可能性がある。
図3は、対象ブロックの一例を示す構成図である。
図示の回路は、基本的な回路の一例であり、フリップフロップ(FF)間の処理速度を基準としてタイミング検証を行うものである。ここで、ブロックとは論理合成を行う場合に対象とする一つの単位であり、パスとはブロック内に存在するFF間の経路や、入口ポート(IN)とFF、FFと出口ポート(OUT)の経路といったブロック内の経路を示している。また、仮想FFとは、ブロック外部に存在するタイミング検証のための仮想的なFFである。図示例では、IN−FF1、FF1−FF2、FF2−OUTがタイミング検証対象のパスである。このようなパスに対し、再論理合成パス抽出部2は、第1の論理合成部1から出力された第1のネットリスト103中の全てのパスについてタイミング検証を行う。
図4は、各パス分類に対する制約条件を示す説明図である。
図示のように、FF−FF間は制約条件として50nsであり、IN−FF間は50−50a、FF−OUT間は50−50bとなっている(但し、a<1、b<1)。ここで、例えばIN−FF間が50−50aとなっているのは、仮想FF(X)−FF1間の目標時間が50nsであるため、仮想FF(X)−IN間の所要時間50aを減じたものである。尚、仮想FF(X),(Y)とINまたはOUT間の所要時間の定数a、bは設計者等により予め設定されているとする。
再論理合成パス抽出部2は、このような制約条件に基づいて、全てのパスのタイミングを検証し、条件を満たさないパスを抽出する。
図示のように、タイミングの条件を満たさないパスが全て抽出される。尚、図中、タイミング超過時間とは、制約条件を超過した時間であり、例えば、FF1−FF2間の処理時間が50.5nsであったため、タイミング超過時間は0.5nsとなっている。
また、タイミングを満足していないパスについては、パスの終点からそのパスに接続された全てのパスを再合成対象パスリスト105に加えるようにしてもよい。
図6は、第2の論理合成部3の論理合成処理を示すフローチャートである。
先ず、ステップST201の中間セルマッピングでは、ライブラリ102に依存しない仮の中間フォーマットに変換する。次に、この変換された中間ネットリストに対して、1パスずつタイミング調整を行う(ステップST202〜ステップST205)。また、ステップST203におけるタイミング調整で所望するタイミングを満たした場合は(ステップST204)、次のパスのタイミング調整を行うが、ステップST204において、タイミングを満足しない場合は、新たなタイミング調整処理は行わず、そのまま処理を終了させ、その時点での最終中間ネットリストを生成する(ステップST206)。
実施の形態2における図面上の構成は実施の形態1と同様であるため、実施の形態1で示した図面を援用して説明する。
実施の形態2では、再論理合成パス抽出部2に対して、タイミングのマージンを指定するようにしたものである。即ち、再論理合成パス抽出部2は、動作速度に対するマージンの指定を受け付ける手段を備え、設計者からマージンの指定を受けた場合は、このマージンを含んだ動作速度を満足しないパスを抽出するよう構成されている。例えば、所望のタイミングとして50nsであった場合、マージンとして1nsが指定された場合、この1nsを減算し、タイミング調整を行う値として49nsとする。これにより、例えば、FF−FF間のタイミングが49.5nsであった場合、これも再論理合成パスとして抽出される。また、ここで、マージンを加えたことによる再論理合成パスに対して、最大論理合成対象パス本数を指定する。例えば、最大論理合成対象パス本数が100本であり、マージンを加えたことによる再論理合成対象パスの増加分が120本であった場合、そのうちの100本を再合成対象パスリスト105として加えるようにする。また、再合成対象パスリスト105として加える優先順位は、タイミング超過時間の大きいものから順に選択する。
実施の形態3では、ブロック単位で再論理合成の指定を行うようにしたものである。
図7は、実施の形態3の論理合成装置の構成図である。
再論理合成パス抽出部2aは、ブロック単位で設計者が再論理合成の対象ブロックを指定することができるよう構成されている。また、再論理合成パス抽出部2aは、任意のブロックにおいて、そのブロックに含まれるいずれかのパスが所望のタイミングを満たしていなかった場合は、このブロックを、再論理合成を行う対象として抽出し、これを再合成対象ブロックリスト107として出力するよう構成されている。更に、第2の論理合成部3aは、再合成対象ブロックリスト107を受け取った場合、対象となるブロックに含まれる全てのパスを抽出し、これらパスに対して論理合成を行うよう構成されている。それ以外の構成については図1と同様である。
再論理合成パス抽出部2aは、タイミング検証を行う場合、任意のブロックにおいて、そのブロックに含まれるいずれかのパスが所望のタイミングを満たしていなかった場合は、このブロックそのものを再論理合成の対象として抽出し、これを再合成対象ブロックリスト107として出力する。これにより、第2の論理合成部3aは、再合成対象ブロックリスト107を受け取った場合、対象となるブロックに含まれる全てのパスを抽出し、これらパスに対して論理合成を行う。
従って、第2の論理合成部3aでは、タイミングを満たす必要のないブロックについては論理合成処理を行わないため、無駄な処理が省かれ、処理時間の短縮化を図ることができる。
このように、所望のタイミングを満たしているブロックが再論理合成対象として設計者から指定された場合、再論理合成パス抽出部2aは、これを含む再合成対象ブロックリスト107を出力する。
第2の論理合成部3aでは、このような関係するブロックを含めて論理合成を行うため、論理合成の自由度が高く、良好な論理合成結果を得ることができる。
実施の形態4では、ブロック内に、入力ポートから出力ポートの間に記憶装置がないパスが存在した場合は、このパスを再論理合成の対象外とするようにしたものである。また、各構成における図面上の構成は、実施の形態1と同様であるため、実施の形態1の各図面を援用して説明する。
図示のように、半導体回路内では、ブロック内で、入口ポートから出口ポートまでフリップフロップ(記憶装置)が1段も存在しないNoFFパス200が存在する。このようなNoFFパス200は、論理合成の対象としては意味を持たない。一方、このようなNoFFパス200は、仮想FF(X)−仮想FF(Y)間のタイミングで検証されるため、所望のタイミングを満たさない可能性が高く、従って、このようなNoFFパス200が再合成対象パスとして抽出されることになる。そこで、このようなフリップフロップを含まないパスを、再論理合成対象から除外するよう再論理合成パス抽出部2に対して指定する。これにより、再論理合成パス抽出部2は、このようなNoFFパス200を除外した再合成対象パスリスト105を生成し、これを第2の論理合成部3に対して出力する。
第2の論理合成部3では、NoFFパス200のような無意味なパスに対しては論理合成を実施しないため、処理時間を短縮化することができる。
また、上記実施の形態2〜実施の形態4では、それぞれを独立した実施の形態として説明したが、これらを適宜組み合わせた構成としてもよい。
Claims (10)
- 論理回路記述を入力して論理合成を行う第1の論理合成部と、
前記第1の論理合成部からの論理合成結果に対し、所望する動作速度を満足しないパスを抽出する再論理合成パス抽出部と、
前記再論理合成パス抽出部で抽出されたパスを対象として論理合成を行う第2の論理合成部とを備えた論理合成装置。 - 再論理合成パス抽出部は、動作速度に対するマージンの指定を受け付ける手段を備え、当該マージンの指定を受けた場合は、前記マージンを含んだ動作速度を満足しないパスを抽出することを特徴とする請求項1記載の論理合成装置。
- 再論理合成パス抽出部は、再論理合成対象パスとして所定の最大値以内の本数を出力することを特徴とする請求項2記載の論理合成装置。
- 第2の論理合成部は、論理合成対象のパスを所定の優先順位で論理合成し、対象となるパスが論理合成を行っても所望の動作速度を満たせない場合は、その時点の処理結果を出力することを特徴とする請求項1記載の論理合成装置。
- 再論理合成パス抽出部は、対象となるパスを含んだブロックを再合成対象として示す再合成対象ブロックリストを出力し、
第2の論理合成部は、前記再合成対象ブロックリストで示されたブロック中のパスを対象として論理合成を行うことを特徴とする請求項1記載の論理合成装置。 - 再論理合成パス抽出部は、タイミングを満足しているパスを含んだブロックの指定を受け付ける手段を備え、当該ブロックの指定を受けた場合は、これを含んだ再合成対象ブロックリストを出力することを特徴とする請求項5記載の論理合成装置。
- 第2の論理合成部は、ブロック内に記憶装置を持たないパスを、論理合成対象から除外することを特徴とする請求項1記載の論理合成装置。
- 第1の論理合成部は、面積優先の制約条件で論理合成を行うことを特徴とする請求項1から請求項7のいずれか1項記載の論理合成装置。
- 論理回路記述を入力して論理合成を行う第1の論理合成ステップと、
前記第1の論理合成ステップで行った論理合成結果に対し、所望する動作速度を満足しないパスを抽出する再論理合成パス抽出ステップと、
前記再論理合成パス抽出ステップで抽出されたパスを対象として論理合成を行う第2の論理合成ステップとを備えた論理合成方法。 - コンピュータを、
論理回路記述を入力して論理合成を行う第1の論理合成部と、
前記第1の論理合成部からの論理合成結果に対し、所望する動作速度を満足しないパスを抽出する再論理合成パス抽出部と、
前記再論理合成パス抽出部で抽出されたパスを対象として論理合成を行う第2の論理合成部として機能させるための論理合成プログラム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004354465A JP4509758B2 (ja) | 2004-12-07 | 2004-12-07 | 論理合成装置および方法並びにプログラム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004354465A JP4509758B2 (ja) | 2004-12-07 | 2004-12-07 | 論理合成装置および方法並びにプログラム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006163822A true JP2006163822A (ja) | 2006-06-22 |
JP4509758B2 JP4509758B2 (ja) | 2010-07-21 |
Family
ID=36665774
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004354465A Expired - Fee Related JP4509758B2 (ja) | 2004-12-07 | 2004-12-07 | 論理合成装置および方法並びにプログラム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4509758B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014021573A (ja) * | 2012-07-13 | 2014-02-03 | International Business Maschines Corporation | 半導体集積回路の論理回路設計に用いるネットリストを最適化する方法、該方法を用いて論理回路の設計を支援する装置及び該装置で実行することが可能なコンピュータプログラム |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0384676A (ja) * | 1989-08-29 | 1991-04-10 | Nec Corp | 論理回路の自動合成装置 |
JPH05143678A (ja) * | 1991-11-15 | 1993-06-11 | Nec Corp | 論理回路の遅延時間最適化方式 |
JPH06180733A (ja) * | 1992-12-11 | 1994-06-28 | Toshiba Corp | 論理合成システム |
JP2001188817A (ja) * | 1999-12-28 | 2001-07-10 | Toshiba Corp | 論理合成装置、論理合成方法、論理合成プログラムを格納したコンピュータ読取り可能な記録媒体および回路製造方法 |
JP2001196459A (ja) * | 2000-01-14 | 2001-07-19 | Fujitsu Ltd | 半導体集積回路の設計方法と設計装置 |
JP2001338006A (ja) * | 2000-05-24 | 2001-12-07 | Hitachi Ltd | 論理自動設計支援方法および装置 |
-
2004
- 2004-12-07 JP JP2004354465A patent/JP4509758B2/ja not_active Expired - Fee Related
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0384676A (ja) * | 1989-08-29 | 1991-04-10 | Nec Corp | 論理回路の自動合成装置 |
JPH05143678A (ja) * | 1991-11-15 | 1993-06-11 | Nec Corp | 論理回路の遅延時間最適化方式 |
JPH06180733A (ja) * | 1992-12-11 | 1994-06-28 | Toshiba Corp | 論理合成システム |
JP2001188817A (ja) * | 1999-12-28 | 2001-07-10 | Toshiba Corp | 論理合成装置、論理合成方法、論理合成プログラムを格納したコンピュータ読取り可能な記録媒体および回路製造方法 |
JP2001196459A (ja) * | 2000-01-14 | 2001-07-19 | Fujitsu Ltd | 半導体集積回路の設計方法と設計装置 |
JP2001338006A (ja) * | 2000-05-24 | 2001-12-07 | Hitachi Ltd | 論理自動設計支援方法および装置 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014021573A (ja) * | 2012-07-13 | 2014-02-03 | International Business Maschines Corporation | 半導体集積回路の論理回路設計に用いるネットリストを最適化する方法、該方法を用いて論理回路の設計を支援する装置及び該装置で実行することが可能なコンピュータプログラム |
US8656337B2 (en) | 2012-07-13 | 2014-02-18 | International Business Machines Corporation | Optimization method and device for netlist used in logic circuit design for semiconductor integrated circuit |
Also Published As
Publication number | Publication date |
---|---|
JP4509758B2 (ja) | 2010-07-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8051399B2 (en) | IC design flow incorporating optimal assumptions of power supply voltage drops at cells when performing timing analysis | |
US11675942B2 (en) | Optimization of parameters for synthesis of a topology using a discriminant function module | |
US7788625B1 (en) | Method and apparatus for precharacterizing systems for use in system level design of integrated circuits | |
JP2011512602A (ja) | 同期から非同期への論理変換 | |
US5737234A (en) | Method of optimizing resource allocation starting from a high level block diagram | |
JP4492803B2 (ja) | 動作合成装置及びプログラム | |
JP5312151B2 (ja) | 半導体設計支援装置、高位合成方法及び半導体設計支援プログラム | |
US7617469B2 (en) | Assertion description conversion device, method and computer program product | |
US20040210861A1 (en) | System and method for optimizing exceptions | |
US8239796B2 (en) | Method and system for synthesizing relative timing constraints on an integrated circuit design to facilitate timing verification | |
US20100088656A1 (en) | Property checking system, property checking method, and computer-readable storage medium | |
JP2008065457A (ja) | 半導体集積回路の設計方法及び設計システム | |
JP2004303022A (ja) | プリプロセッサ、集積回路の設計システム及び集積回路の設計方法 | |
JP4509758B2 (ja) | 論理合成装置および方法並びにプログラム | |
JP2008299464A (ja) | 消費電力計算方法、消費電力計算プログラムおよび消費電力計算装置 | |
JP5447547B2 (ja) | マクロ遅延解析装置、マクロ境界パスの遅延解析方法、マクロ境界パスの遅延解析プログラム | |
JP2006268165A (ja) | 集積回路のタイミング解析装置、集積回路のタイミング最適化装置、集積回路のタイミング解析方法、集積回路のタイミング最適化方法、集積回路基板の製造方法、制御プログラムおよび可読記録媒体 | |
CN114928657A (zh) | 到多协议片上系统中的互连的连通性的合成的系统和方法 | |
JP6242170B2 (ja) | 回路設計支援装置及びプログラム | |
US7284217B2 (en) | Method of LSI designing and a computer program for designing LSIS | |
JP4886559B2 (ja) | 半導体設計支援装置、半導体設計支援方法および半導体設計支援プログラム | |
JP2008204341A (ja) | インタフェース合成装置 | |
JP5262678B2 (ja) | 動作合成システム、動作合成方法、及び動作合成用プログラム | |
JP2005293349A (ja) | 回路設計支援システム、設計方法及びプログラム | |
JP2016014950A (ja) | 回路設計支援装置及び回路設計支援方法及びプログラム |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070704 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20071012 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20080718 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20091023 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091110 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100107 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100420 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100428 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130514 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4509758 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140514 Year of fee payment: 4 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |