JPH06180733A - 論理合成システム - Google Patents

Abstract

(57)【要約】 【構成】 初期合成された回路の機能構造を基に回路を
クラスタ化し階層的なクラスタツリーを作成する（２
１，２２）。各階層毎に各クラスタのチップ上での概略
配置・配線を行う（２３）。概略配置・配線結果を基に
配線混雑度解析と配線遅延時間解析を行う（２４）。配
線が混雑する部分回路と遅延時間が満たされない部分回
路を抽出し、配線の混雑が少ない部分回路への変更指示
情報や新たな遅延制約情報を生成する（２５，２６，２
９，３０）。これらの情報を基に再合成処理を行う（２
７）。配線混雑度条件と遅延時間要求を満たすまで、上
位階層から順に２３〜３０を繰り返し、得られた各クラ
スタのラフレイアウト結果を基に各素子に対するチップ
上での配置領域制約情報を生成する（３２）。 【効果】 レイアウト設計を容易にし、遅延要求を満足
させ、面積を縮小化できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路の論理
設計において、論理設計後のレイアウト設計が容易とな
る論理回路を自動合成することができる論理合成システ
ムに関する。

【０００２】

【従来の技術】ＬＳＩ技術の発展により設計対象となる
回路規模は益々大規模・複雑化している。また回路の動
作速度に対する要求およびチップサイズ縮小化に対する
要求も厳しくなっている。このような大規模・複雑な回
路を人手で設計するのは困難であり最近ではＣＡＤによ
る自動設計が行われている。

【０００３】ＬＳＩの設計は、論理設計、レイアウト設
計という工程を得るのが一般的である。論理設計では、
設計対象となる回路の動作内容を表すレジスタ転送レベ
ルの機能記述やブール式で表現された回路を入力とし、
ライブラリに登録されているセルとそれらセル間の接続
情報で表現した論理接続情報を生成する。この機能記述
やブール式から自動的に論理回路を生成するものとして
論理合成システムがある。

【０００４】論理合成システムでは、論理回路の面積と
素子間の遅延時間の最適化を目的として回路の論理構造
の最適化、論理段数の最適化および使用する論理セルの
最適な選択等を行う。

【０００５】一般的な処理手順としては、与えられた機
能記述あるいはブール式を基に、面積の最適化を行い、
次に遅延の最適化を、最後にライブラリに登録されてい
るセルの割当を行い最終的な論理回路を生成するという
手順を踏む。

【０００６】面積の最適化処理では、目的は論理セル面
積総和の最小化であるが、一般にはブール式で表わした
ときの変数の種類の数（リテラル数）を論理セルの面積
に置き換えて、このリテラル数を最小とするような論理
の最適化が行われる。

【０００７】遅延の最適化処理では、論理セル自身の遅
延と論理セル間を接続する配線の遅延の両者を考慮した
最適化が行われる。論理セルによる遅延の最小化は、タ
イミング的にクリティカルなパスを構成する論理セル段
数の最小化が行われる。一方配線遅延の最小化は、ネッ
トのファンアウト数から見積もられる統計的な値を基に
ネットの配線長を予測し、これを最小とするように論理
セルのファンアウト調整等を行う。

【０００８】最後に面積と遅延の最適化後の回路に対し
てライブラリに登録されているセルを割り当て、最終的
なネットリストを生成する。

【０００９】レイアウト設計は、論理合成システムによ
る自動合成処理で得られた回路接続情報を基に、タイミ
ングの最適化とチップサイズの最小化あるいは未配線本
数の最小化を目的として論理セルの配置と論理セル間の
配線を行う。

【００１０】しかしながら、以上説明した従来の設計手
順では以下のような問題があった。

【００１１】１つは、論理合成の面積最適化処理で、レ
イアウト設計時の配線領域面積の考慮がなされていない
と言う事である。すなわち、従来の論理合成システムで
は、一般にチップ全体の面積が考慮されず、論理セル自
体の面積しか考慮されないため、面積の小さな論理セル
や複数の論理セルをまとめた複数セル等を多用する場合
が多い。

【００１２】一方、レイアウト設計では論理セル自身の
面積は小さくても、論理セル上に配線可能領域が少なか
ったり、入出力端子が多い論理セルが多用されている
と、それら論理セル近傍で配線が混雑するため、配線領
域を増やさなければならず、チップ全体としての面積を
小さくできない場合があった。

【００１３】２つ目は、論理合成システムにおける配線
長の見積もり精度の悪さである。すなわち、従来の配線
長の見積もり方法は、ネットのファンアウト数を基にし
て行っていたため、レイアウト設計後の実配線長と比較
すると誤差が大きく、レイアウト後に配線遅延要求を満
足できないときがあった。

【００１４】３つ目は、レイアウトの容易性に関する考
慮がされていないと言う事である。すなわち、従来の論
理合成システムでは、合成された回路のチップ上での位
置関係や配線のしやすさ等については何等考慮されてい
なかったため、自動合成された回路間の配線が容易とな
るようにレイアウトを行うのが難しい場合があった。

【００１５】

【発明が解決しようとする課題】このように、従来の論
理合成システムでは、面積の最適化処理にレイアウト設
計時の配線領域面積の考慮がされておらず、また遅延の
最適化処理の配線遅延算出の際の配線長の見積もり精度
が悪く、さらにライブラリに登録されているセルを割り
当てる場合にレイアウト設計の容易性についての考慮が
されていなかった。

【００１６】このため、自動合成された回路をレイアウ
トした後に、遅延時間に対する要求を満たせなかった
り、チップ全体の面積を縮小できなかったり、レイアウ
ト設計が困難であるという問題があった。また、これら
の問題を解消するために、論理設計とレイアウト設計と
を繰り返すことによって設計期間が長期化するという問
題もあった。

【００１７】本発明の目的は、この様な問題点について
鑑みてなされたものであり、その目的とするところは、
論理設計の段階においてラフレイアウト処理を行うこと
によって、レイアウト処理を容易にし、レイアウト後の
遅延要求を満足させ、また面積を縮小化させることがで
きる論理合成システムを提供する事にある。

【００１８】

【課題を解決するための手段】上述した目的を達成する
ために、本発明は、初期的に合成された回路に対して、
回路の機能構造を基に回路を階層的にグループ化して階
層ツリー構造を構成する手段と、各階層毎に各回路グル
ープのチップ上での概略の配置と配線を行なう手段と、
概略の配置・配線結果を基に配線の混雑状況と素子間の
遅延時間の解析を行なう手段と、配線の混雑が予想され
る部分回路および遅延時間要求が満たされない部分回路
を抽出する手段と、該部分回路に対して配線の混雑が緩
和される部分回路への変更指示情報や新たな遅延制約情
報を生成する手段と、これらの情報を基に再合成処理を
行う手段と、配線混雑度条件と遅延時間要求を満足する
まで、上位階層から下位階層に向かって各階層毎に上記
処理を繰り返して得られた各回路グループの配置結果を
基に、各素子に対するチップ上での配置領域制約情報を
生成する手段とを有している。

【００１９】

【作用】本発明においては、初期合成された回路を階層
的にグループ化して階層ツリー構造を構成し、各回路グ
ループの概略配置と概略配線を行なった後、配線混雑度
解析と配線遅延時間解析を行なう。遅延要求が満たされ
ない部分回路および配線が混雑する部分回路を抽出し、
該部分回路に対して配線混雑が緩和される部分回路への
変更指示情報や、新たな遅延制約情報を生成する。

【００２０】これらの情報を基に部分回路の再合成処理
を行なうことによって、レイアウト後の遅延要求を満た
し、面積を縮小化する。

【００２１】また、以上のような処理を、上位階層から
下位階層に向かって各階層毎に繰り返し、得られた各回
路グループの配置結果を基に、各素子に対するチップ上
での配置領域制約を生成するのでレイアウト処理が容易
となる。

【００２２】

【実施例】以下、本発明の実施例を図面を用いて説明す
る。

【００２３】図１は、本発明の論理合成システムに係わ
る一実施例の構成を示すブロック図である。

【００２４】本システムは、既存の論理合成処理部（１
１）、本発明の中心となるラフレイアウター（１２）、
及びレイアウト設計を行うレイアウト処理部（１３）か
らなる。ラフレイアウター（１２）は、機能クラスタリ
ング手段と、階層的概略配置・配線手段と、遅延解析手
段と、配線混雑度解析手段と、レイアウト用制約生成手
段とを有し、部分回路への遅延制約情報と素子割当変更
指示情報、及び素子に対するチップ上での配置領域制約
情報を生成する。

【００２５】最終的には、論理合成処理部（１１）にて
作成された回路接続データと、レイアウト用制約生成手
段にて生成された情報をレイアウト処理部（１３）へ渡
す。

【００２６】図２は、この論理合成システムの処理フロ
ーを示したものである。以下図２を用いて、概略の処理
フローについて説明する。

【００２７】階層的な設計記述言語で表現された回路が
論理合成処理部（１１）で初期的に自動合成され、（ス
テップ２１）、自動合成された回路がラフレイアウター
（１２）に入力されると、まず機能クラスタリング手段
が起動される。機能クラスタリング手段では、入力され
た合成回路に対して回路の機能構造を基に階層的なクラ
スタツリーを構成する（ステップ２２）。

【００２８】次に階層クラスタツリーの上位レベルから
下位レベルの順に、配線混雑度均一化と遅延最小化を目
的とした階層的なクラスタの配置とクラスタ間の概略の
配線経路を求める（ステップ２３）。クラスタの配置で
は、チップ上での各クラスタの位置と当該クラスタの占
有面積を決定する。

【００２９】クラスタの位置は、クラスタ間およびクラ
スタとチップＩ／Ｏ端子との接続強度とクリティカルパ
ス情報から得られる配線重みをもとに決定する。クラス
タの占有面積は、クラスタ内のセル面積とクラスタ内の
論理セル間を配線するのに要する配線領域情報を基に算
出する。

【００３０】クラスタの位置と占有面積が求まったら、
予想遅延時間の算出と配線混雑度予測のために各クラス
タ間の概略の配線経路を求める。

【００３１】概略の配線経路が決まったら、タイミング
解析と配線混雑度解析を行う（ステップ２４）。タイミ
ング解析では、概略配線経路を基に各ネットの配線長を
算出し、この予想配線長を基に各ネットの遅延時間を求
め、遅延時間の上限制約が設定されているパスの遅延を
求める。

【００３２】遅延時間の要求を満足できないパスが検出
された場合（ステップ２５否定）には、クラスタの位置
あるいは形状変更で遅延改善が可能かのチェックを行
い、可能な場合には遅延改善を目的とした、クラスタの
位置変更あるいは形状変更を行う。

【００３３】クラスタの位置あるいは形状変更で遅延改
善が難しい場合には、遅延改善の必要のある部分回路を
抽出し、新たな遅延上限制約情報を生成し（ステップ２
６）、論理合成処理部（１１）で再合成処理を行う（ス
テップ２７）。再合成された部分回路の概略配置と概略
配線を行った後、ステップ２４以降の処理を行う。

【００３４】配線混雑度解析では、まず各クラスタ毎に
クラスタ内セルの配線禁止領域面積とクラスタ内のセル
間を配線するのに要する配線領域情報およびクラスタへ
の割り当て面積情報から、クラスタ間を接続する配線に
対する許容通過配線本数を求める。

【００３５】次に、概略配線により得られたクラスタ間
配線本数と許容通過配線本数との差を求め、配線混雑度
条件を満たしているかをチェックする（ステップ２
９）。この時、許容通過配線本数を超えている場合（ス
テップ２９否定）には、この許容通過配線本数を超えた
クラスタに対して、許容通過配線本数を増大するように
再合成処理を施す。

【００３６】具体的には、セル面積に対してセル内配線
禁止領域面積の小さいセルへの変更、セル端子数を少な
くするために同様の機能を有するが端子数の少ない論理
セルへの変更、等の指示情報を生成して論理合成処理部
（１１）に与える（ステップ３０）。この後、タイミン
グ解析の時と同様に、論理合成処理部（１１）で再合成
処理を行い（ステップ２７）、再合成された部分回路の
概略配置と概略配線を行った後、ステップ２４以降の処
理を行う。

【００３７】１つの階層レベルに対して以上の処理が完
了したら、下位の階層レベルに対しても同様の処理を繰
り返す（ステップ２３〜３１）。

【００３８】全ての階層レベルに対して、遅延解析と配
線混雑度解析で違反のない結果が得られたらタイミング
要求を満足したレイアウト容易な回路とラフレイアウト
結果が得られた事になる。

【００３９】最後に、実際のレイアウト処理にこのラフ
レイアウト結果を反映するために、各セルに対するチッ
プ上での配置領域の制約情報を生成する（ステップ３
２）。具体的には、タイミング的には、レジスタ間を結
ぶパスが問題であるのでレジスタ集合とレジスタ間の組
み合わせ回路をそれぞれまとめてラフレイアウト結果を
反映した領域制約情報を生成する。レイアウト処理の容
易性の観点からは、クラスタを単位としたチップ上での
広がりの範囲等の制約情報を生成する。

【００４０】以下、図３〜図６を用いて具体的に説明す
る。

【００４１】図３の矩形ブロックは、初期的な自動合成
により得られた回路ブロックを表し、各回路ブロック間
を結ぶ線分はそれら回路ブロック間の接続関係を表した
ものである。この自動合成された回路に対して、階層的
なクラスタツリーを構築する。階層的なクラスタツリー
の構成方法としては、回路の機能的な働きを考慮してク
ラスタを構成する方法を取る。

【００４２】具体的には、回路全体をレジスタ群とレジ
スタ間の組み合わせ回路部分とに大きく分解し、各分解
した固まりを各回路ブロック間の接続強度やクリティカ
ルパス情報等から該クリティカルパスに関係するネット
に重み付けしたものを考慮して、処理しやすい大きさの
クラスタに分解する等の方法により階層的なクラスタツ
リーを構成する。

【００４３】図３は、この様な方法を用いてクラスタを
階層的に構成した例であり、最上位階層としてクラスタ
Ａ，Ｂが、その下位階層としてクラスタＡ１，Ａ２，Ｂ
１，Ｂ２が、さらに最下位階層としてクラスタＡ１１，
Ａ１２，Ａ２１，Ａ２２，Ｂ１１，Ｂ１２，Ｂ２１，Ｂ
２２が階層的に構成されている。図４は、この各クラス
タ間の階層的な関係をツリー状に表わしたクラスタツリ
ーである。

【００４４】次にこの階層的なクラスタツリーに従い、
階層的にクラスタの配置とクラスタ間の概略の配線処理
を行う。クラスタの配置は、クリティカルパス情報を考
慮してクラスタ間の配線本数を最小化するように行う。

【００４５】まず、階層クラスタツリーの最上位クラス
タであるＡクラスタとＢクラスタをチップ上に配置す
る。各クラスタのチップ上での割り当て領域の大きさ
は、各クラスタ内の回路ブロックの面積と回路ブロック
間を接続するのに要する配線領域面積を考慮した見積も
り領域サイズの比率に応じた大きさを割り当てる。

【００４６】さらに、配線混雑解析のために、各クラス
タ毎に該クラスタ間を接続する配線に対する許容通過配
線本数を算出する。この情報は、各クラスタ毎にクラス
タへの割り当て領域サイズとクラスタ内回路ブロック内
配線禁止領域面積、クラスタ内回路ブロックの端子数、
クラスタ内の回路ブロック同士を接続する為に必要な配
線領域面積等の情報を用いて算出する。

【００４７】各クラスタのチップ上での位置関係はクラ
スタ間、クラスタとチップＩ／Ｏ端子間との接続関係や
接続ネットのタイミング的なクリティカル度を考慮して
決定する。図５（ａ）はこれらの事を考慮してクラスタ
Ａ，Ｂを配置した結果を示した図である。

【００４８】次に、このクラスタＡ，Ｂの位置関係で、
クラスタ間およびクラスタとＩ／Ｏ間を接続する概略配
線経路を求める。配線経路を求める場合には、クラスタ
内の回路ブロックは全てクラスタの中心に位置している
ものとして求める。

【００４９】図５（ｂ）は、クラスタＡ内のセル端子４
１、クラスタＢ内のセル端子４２、およびチップＩ／Ｏ
端子４３と接続するネット４４の配線経路を示したもの
である。同様の操作を各クラスタ内の各セルに対しても
施し、全てのネットの配線経路を求める。

【００５０】次に、遅延解析を行うために配線長を算出
する。配線長の見積もりはクラスタの内部で閉じた配線
に関しては、ネットのファンアウト数とクラスタサイズ
を考慮した統計的な方法を用いて算出する。クラスタ間
およびクラスタとＩ／Ｏ間を接続する配線に関しては、
上記配線経路結果をもとに算出する。

【００５１】遅延解析の結果、要求時間を超えるパスが
見つかったら、同パスに関係するセルを含む部分回路を
抽出し、新たな遅延制約を生成し再合成処理時の制約と
する。

【００５２】遅延解析が終わったら、配線混雑度解析を
行う。配線混雑度解析は、上記処理で得られた配線経路
情報と事前に見積もったクラスタ内許容通過配線本数情
報を用いて行う。図５（ｂ）では、２つのクラスタしか
ないので両クラスタの境界４５を横切る配線の本数と両
クラスタ内の許容通過配線本数との大小関係を調べる事
になる。

【００５３】許容する混雑度条件を満足できない場合に
は、クラスタ間を横切る配線の数を減らすか、クラスタ
内の許容通過配線本数を増加させるのに効果的な部分回
路を抽出し、論理合成処理時に使用するための割り当て
セル変更指示情報あるいは論理の変更指示情報を生成す
る。

【００５４】上記遅延と配線混雑度のチェックの結果、
再合成の必要がある場合には、新たな遅延制約情報ある
いは割り当てセル変更情報、あるいは両方の情報と処理
対象とする部分回路情報を生成し再合成処理を行う。

【００５５】図６（ａ），（ｂ）は、階層の次のレベル
のクラスタに対する配置と配線結果の例である。図６
（ａ）のように、クラスタＡ，ＢはそれぞれクラスタＡ
１，Ａ２，Ｂ１，Ｂ２に分割配置されている。

【００５６】また、図６（ｂ）の配線結果は、図５
（ｂ）で示したネット４４と同じネット４４を対象にし
た、下位階層レベルでの配線経路を示したものであり、
クラスタＡ，Ｂが分割されることによってセル端子４
１，４２がクラスタＡ２，Ｂ１の中心に位置しているこ
とを表わしている。この階層レベルでも、上述したのと
同様の方法で遅延解析と配線混雑度解析を行う。

【００５７】以下同様に、階層クラスタツリーの全ての
階層に対して同様の処理を施し、遅延と配線混雑度の指
標を満足する結果を得るまでラフレイアウト処理と再合
成処理を繰り返し実行する。

【００５８】全ての階層に対する処理が完了したら、得
られたラフレイアウト結果の中で、タイミング的にクリ
ティカルな部分回路および配線混雑度的に問題となりそ
うな部分回路に対しては、チップ上での配置領域の制約
情報を生成する。この情報は、実際のレイアウトの配置
処理時の配置制約情報として扱われる。

【００５９】

【発明の効果】以上のように、本発明の論理合成システ
ムによれば、論理設計の段階でラフレイアウトを取り入
れたので、論理設計後のレイアウト処理を容易にし、レ
イアウト後の遅延要求を満足させ、かつ面積を縮小化さ
せることができる。さらに、論理設計とレイアウト設計
とを繰り返し行う必要がなくなるので、設計期間を短縮
することができる。

【図面の簡単な説明】

【図１】本発明の論理合成システムに係わる一実施例の
構成を示すブロック図。

【図２】図１で示した論理合成システムの処理フロー
図。

【図３】初期的な論理合成で得られた回路ブロックの
例。

【図４】図３で示した回路ブロックを階層的に表現した
クラスタツリー。

【図５】本発明の実施例における最上位階層のクラスタ
の配置と概略配線を行った結果を示す簡略図。

【図６】図５で示した最上位階層より下位階層のクラス
タの配置と概略配線を行った結果を示す簡略図。

【符号の説明】

１１ 論理合成処理部 １２ ラフレイアウター １３ レイアウト処理部

Claims (1)

【特許請求の範囲】
1. 【請求項１】 初期的に合成された回路に対して、回路
   の機能構造を基に回路を階層的にグループ化して階層ツ
   リー構造を構成する手段と、 各階層毎に各回路グループのチップ上での概略の配置と
   配線を行なう手段と、概略の配置・配線結果を基に配線
   の混雑状況と素子間の遅延時間の解析を行なう手段と、
   配線の混雑が予想される部分回路および遅延時間要求が
   満たされない部分回路を抽出する手段と、該部分回路に
   対して配線の混雑が緩和される部分回路への変更指示情
   報や新たな遅延制約情報を生成する手段と、これらの情
   報を基に再合成処理を行う手段と、 配線混雑度条件と遅延時間要求を満足するまで、上位階
   層から下位階層に向かって各階層毎に上記処理を繰り返
   して得られた各回路グループの配置結果を基に、各素子
   に対するチップ上での配置領域制約情報を生成する手段
   とを有することを特徴とする論理合成システム。