JPH05143678A - 論理回路の遅延時間最適化方式 - Google Patents
論理回路の遅延時間最適化方式Info
- Publication number
- JPH05143678A JPH05143678A JP3326875A JP32687591A JPH05143678A JP H05143678 A JPH05143678 A JP H05143678A JP 3326875 A JP3326875 A JP 3326875A JP 32687591 A JP32687591 A JP 32687591A JP H05143678 A JPH05143678 A JP H05143678A
- Authority
- JP
- Japan
- Prior art keywords
- group
- delay
- logic circuit
- optimization
- unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【目的】 論理回路の遅延時間の最適化に要する処理時
間を短縮する。 【構成】 グループ化部４はネットリスト１で示される
論理回路を所定の部分回路に分割してグループ化する。
到着時間計算部５及び必要時間計算部６はライブラリ２
と遅延制約ファイル３の情報に基づき各グループ毎に到
着時間と必要時間とを計算し、クリティカルグループ生
成部７は両者の差である余裕度が負の所定値以下である
グループをクリティカルグループとする。グループコス
ト計算部８はグループの接続度等を考慮してクリティカ
ルグループ中の各グループのコストを求め、遅延最適化
グループ抽出部９はそのコストに基づき遅延最適化グル
ープを抽出する。遅延最適化実行部10は遅延最適化グル
ープに対し遅延最適化を考慮して論理回路の再合成を行
う。
間を短縮する。 【構成】 グループ化部４はネットリスト１で示される
論理回路を所定の部分回路に分割してグループ化する。
到着時間計算部５及び必要時間計算部６はライブラリ２
と遅延制約ファイル３の情報に基づき各グループ毎に到
着時間と必要時間とを計算し、クリティカルグループ生
成部７は両者の差である余裕度が負の所定値以下である
グループをクリティカルグループとする。グループコス
ト計算部８はグループの接続度等を考慮してクリティカ
ルグループ中の各グループのコストを求め、遅延最適化
グループ抽出部９はそのコストに基づき遅延最適化グル
ープを抽出する。遅延最適化実行部10は遅延最適化グル
ープに対し遅延最適化を考慮して論理回路の再合成を行
う。
Description
【０００１】
【産業上の利用分野】本発明は論理合成により自動作成
された又は人手により作成された論理回路の最適化方式
に関し、特に遅延時間を最適化する方式に関する。
された又は人手により作成された論理回路の最適化方式
に関し、特に遅延時間を最適化する方式に関する。
【０００２】
【従来の技術】従来、この種の論理回路の遅延時間最適
化方式は、各素子について到着時間と必要時間という２
種類の時間の計算を行い、その差である余裕度の負のも
のの内その絶対値の大きさが或る値以上となるもののネ
ットワークを作り、このネットワーク上の各素子につい
て予め決められた深さの回路を部分回路として切り出
し、その部分回路に関する到着時間とその部分回路内の
遅延時間を計算してその値によりコスト付けを行い、マ
ックスフローミニカットアルゴリズムにより遅延最適化
の為に再合成を行う部分を選び出し、その部分について
遅延最適化を行う方式となっていた（例えば、1988 IEE
E INTERNATIONAL CONFERENCE ON COMPUTER-AIDED DESIG
N DIGEST OF TECHNICAL PAPERS P282〜P285 "Timing Op
timizationof Combinational Logic" K.J.Sing, A.R.Wa
ng, R.K.Brayton, A.Saugiovanni-Vincentelli 参照)
。なお、１回の遅延最適化の為の再合成で満足する結
果が得られないときは、再合成後の論理回路に対し同様
の遅延時間最適化処理を施すものである。
化方式は、各素子について到着時間と必要時間という２
種類の時間の計算を行い、その差である余裕度の負のも
のの内その絶対値の大きさが或る値以上となるもののネ
ットワークを作り、このネットワーク上の各素子につい
て予め決められた深さの回路を部分回路として切り出
し、その部分回路に関する到着時間とその部分回路内の
遅延時間を計算してその値によりコスト付けを行い、マ
ックスフローミニカットアルゴリズムにより遅延最適化
の為に再合成を行う部分を選び出し、その部分について
遅延最適化を行う方式となっていた（例えば、1988 IEE
E INTERNATIONAL CONFERENCE ON COMPUTER-AIDED DESIG
N DIGEST OF TECHNICAL PAPERS P282〜P285 "Timing Op
timizationof Combinational Logic" K.J.Sing, A.R.Wa
ng, R.K.Brayton, A.Saugiovanni-Vincentelli 参照)
。なお、１回の遅延最適化の為の再合成で満足する結
果が得られないときは、再合成後の論理回路に対し同様
の遅延時間最適化処理を施すものである。
【０００３】
【発明が解決しようとする課題】しかしながら、上述し
た従来の論理回路の遅延時間最適化方式では、各素子に
ついて到着時間計算と必要時間計算とを行ってその差で
ある余裕度を計算し、余裕度が負のもののうちその絶対
値の大きさが或る値以上となるもののネットワークを作
った後に、決められた深さの部分回路を切り出すので、
１回の遅延最適化の為の再合成につき毎回部分回路の切
り出し処理が必要になること、遅延最適化を行う部分を
選ぶのにマックスフローミニカットアルゴリズムを用い
るので、部分回路切り出しの処理に無駄があること、更
にマックスフローを求めるアルゴリズムは、コストを実
数とすると、一般にノード数がｎ，アーク数がｍでＯ
（ｎ3），Ｏ（ｎｍ logｎ）またはＯ（ｎ2 ｍ1/2 ）程
度のオーダの計算量が必要になることから、総じて処理
に長い時間を要するという問題点がある。
た従来の論理回路の遅延時間最適化方式では、各素子に
ついて到着時間計算と必要時間計算とを行ってその差で
ある余裕度を計算し、余裕度が負のもののうちその絶対
値の大きさが或る値以上となるもののネットワークを作
った後に、決められた深さの部分回路を切り出すので、
１回の遅延最適化の為の再合成につき毎回部分回路の切
り出し処理が必要になること、遅延最適化を行う部分を
選ぶのにマックスフローミニカットアルゴリズムを用い
るので、部分回路切り出しの処理に無駄があること、更
にマックスフローを求めるアルゴリズムは、コストを実
数とすると、一般にノード数がｎ，アーク数がｍでＯ
（ｎ3），Ｏ（ｎｍ logｎ）またはＯ（ｎ2 ｍ1/2 ）程
度のオーダの計算量が必要になることから、総じて処理
に長い時間を要するという問題点がある。
【０００４】本発明はこのような論理回路の遅延時間の
最適化に要する処理時間を短縮しようとするものであ
る。
最適化に要する処理時間を短縮しようとするものであ
る。
【０００５】
【課題を解決するための手段】本発明の論理回路の遅延
時間最適化方式は、上記の目的を達成するために、論理
回路のネットリストで示される処理対象の論理回路を所
定の部分回路にグループ化するグループ化部と、ライブ
ラリおよび遅延制約ファイルの内容に基づき処理対象の
論理回路中の各素子の到着時間を計算する到着時間計算
部と、ライブラリおよび遅延制約ファイルの内容に基づ
き処理対象の論理回路中の各素子の必要時間を計算する
必要時間計算部と、前記到着時間計算部および前記必要
時間計算部で計算された各素子の必要時間と到着時間と
に基づき、前記グループ化部で作成されたグループのう
ち、必要時間と到着時間との差である余裕度が負の所定
値以下となるグループをクリティカルグループに含める
クリティカルグループ生成部と、このクリティカルグル
ープ生成部で生成されたクリティカルグループ中の各グ
ループのコストをグループ間の接続の強さを表す接続度
等を考慮して計算するグループコスト計算部と、このグ
ループコスト計算部で計算されたコストを考慮して前記
クリティカルグループの中から遅延最適化処理を施す遅
延最適化グループを抽出する遅延最適化グループ抽出部
と、この遅延最適化グループ抽出部で抽出された遅延最
適化グループに対し遅延最適化を考慮して論理回路の再
合成を行う遅延最適化実行部とを備えている。
時間最適化方式は、上記の目的を達成するために、論理
回路のネットリストで示される処理対象の論理回路を所
定の部分回路にグループ化するグループ化部と、ライブ
ラリおよび遅延制約ファイルの内容に基づき処理対象の
論理回路中の各素子の到着時間を計算する到着時間計算
部と、ライブラリおよび遅延制約ファイルの内容に基づ
き処理対象の論理回路中の各素子の必要時間を計算する
必要時間計算部と、前記到着時間計算部および前記必要
時間計算部で計算された各素子の必要時間と到着時間と
に基づき、前記グループ化部で作成されたグループのう
ち、必要時間と到着時間との差である余裕度が負の所定
値以下となるグループをクリティカルグループに含める
クリティカルグループ生成部と、このクリティカルグル
ープ生成部で生成されたクリティカルグループ中の各グ
ループのコストをグループ間の接続の強さを表す接続度
等を考慮して計算するグループコスト計算部と、このグ
ループコスト計算部で計算されたコストを考慮して前記
クリティカルグループの中から遅延最適化処理を施す遅
延最適化グループを抽出する遅延最適化グループ抽出部
と、この遅延最適化グループ抽出部で抽出された遅延最
適化グループに対し遅延最適化を考慮して論理回路の再
合成を行う遅延最適化実行部とを備えている。
【０００６】また、前記クリティカルグループ生成部で
生成されるクリティカルグループの要素が空になるか又
は遅延時間の改善の見込みがなくなるまで、前記到着時
間計算部，前記必要時間計算部，前記クリティカルグル
ープ生成部，前記グループコスト計算部，前記遅延最適
化グループ抽出部および前記遅延最適化実行部による処
理を繰り返すように構成され、更に、前記クリティカル
グループ生成部で生成されたクリティカルグループの要
素が空になった場合または遅延時間の改善の見込みがな
くなった場合に面積の最適化を行う面積最適化実行部
と、遅延最適化および面積最適化を行った出力論理回路
のネットリストを出力する回路出力部とを備えている。
生成されるクリティカルグループの要素が空になるか又
は遅延時間の改善の見込みがなくなるまで、前記到着時
間計算部，前記必要時間計算部，前記クリティカルグル
ープ生成部，前記グループコスト計算部，前記遅延最適
化グループ抽出部および前記遅延最適化実行部による処
理を繰り返すように構成され、更に、前記クリティカル
グループ生成部で生成されたクリティカルグループの要
素が空になった場合または遅延時間の改善の見込みがな
くなった場合に面積の最適化を行う面積最適化実行部
と、遅延最適化および面積最適化を行った出力論理回路
のネットリストを出力する回路出力部とを備えている。
【０００７】
【作用】遅延制約ファイルには、遅延最適化処理の対象
とする論理回路中のフリップフロップの間のパスの遅延
時間の上限を示すクロックサイクル値，その論理回路の
入力端子における信号の到着時間，その論理回路の出力
端子において信号の値が確定していなければならない信
号の必要時間等が格納され、ライブラリには上記論理回
路中の各素子の伝播遅延時間や論理情報等が格納されて
いる。
とする論理回路中のフリップフロップの間のパスの遅延
時間の上限を示すクロックサイクル値，その論理回路の
入力端子における信号の到着時間，その論理回路の出力
端子において信号の値が確定していなければならない信
号の必要時間等が格納され、ライブラリには上記論理回
路中の各素子の伝播遅延時間や論理情報等が格納されて
いる。
【０００８】本発明の論理回路の遅延時間最適化方式に
おいては、先ず、グループ化部が、遅延最適化処理の対
象とする論理回路を、フリップフロップとそのファンア
ウト調整回路とを含む回路，クロックの分配系の回路，
入力端子とそのファンアウト調整回路とを含む回路，ツ
リー状のランダム回路とそのファンアウト調整回路とを
含む回路，およびその他の回路といった所定の部分回路
にグループ化する。
おいては、先ず、グループ化部が、遅延最適化処理の対
象とする論理回路を、フリップフロップとそのファンア
ウト調整回路とを含む回路，クロックの分配系の回路，
入力端子とそのファンアウト調整回路とを含む回路，ツ
リー状のランダム回路とそのファンアウト調整回路とを
含む回路，およびその他の回路といった所定の部分回路
にグループ化する。
【０００９】次に、到着時間計算部が、処理対象の論理
回路のクロック入力端子以外の入力端子について遅延制
約ファイルで指定された信号の到着時間を設定すると共
にフリップフロップの出力ピンについてライブラリ情報
より計算した到着時間を設定し、それらの回路以外の素
子について入力端子，フリップフロップの出力ピンから
出力側へ向かってライブラリ情報に基づいて到着時間
（到着遅延時間）の計算を行い、必要時間計算部が、出
力端子について遅延制約ファイルで指定された信号の必
要時間を設定すると共にフリップフロップの入力ピンに
ついてクロックサイクルとライブラリに記述されたセッ
トアップ時間の差を必要時間として設定し、その他の回
路の素子について出力端子，フリップフロップの入力ピ
ンから入力側へ向かってライブラリ情報に基づいて必要
時間（必要遅延時間）の計算を行う。
回路のクロック入力端子以外の入力端子について遅延制
約ファイルで指定された信号の到着時間を設定すると共
にフリップフロップの出力ピンについてライブラリ情報
より計算した到着時間を設定し、それらの回路以外の素
子について入力端子，フリップフロップの出力ピンから
出力側へ向かってライブラリ情報に基づいて到着時間
（到着遅延時間）の計算を行い、必要時間計算部が、出
力端子について遅延制約ファイルで指定された信号の必
要時間を設定すると共にフリップフロップの入力ピンに
ついてクロックサイクルとライブラリに記述されたセッ
トアップ時間の差を必要時間として設定し、その他の回
路の素子について出力端子，フリップフロップの入力ピ
ンから入力側へ向かってライブラリ情報に基づいて必要
時間（必要遅延時間）の計算を行う。
【００１０】次に、クリティカルグループ生成部７が、
グループ化部で作成された各グループ毎に、そのグルー
プ内でファンアウト調整回路を除いて最も出力側に存在
する素子について上記計算された必要時間と到着時間の
差である余裕度を求め、この余裕度が負で且つその絶対
値が所定値以上となるグループがあれば、そのグループ
をクリティカルグループに含める。
グループ化部で作成された各グループ毎に、そのグルー
プ内でファンアウト調整回路を除いて最も出力側に存在
する素子について上記計算された必要時間と到着時間の
差である余裕度を求め、この余裕度が負で且つその絶対
値が所定値以上となるグループがあれば、そのグループ
をクリティカルグループに含める。
【００１１】次に、グループコスト計算部が、クリティ
カルグループ内の各グループのコストを、例えばグルー
プ間の接続の強さを表す接続度やグループ間のエッジの
余裕度の分散，グループ内の遅延時間，以前に遅延最適
化を行ったかどうか等の情報に基づいて計算することに
より、グループの重み付けを行う。
カルグループ内の各グループのコストを、例えばグルー
プ間の接続の強さを表す接続度やグループ間のエッジの
余裕度の分散，グループ内の遅延時間，以前に遅延最適
化を行ったかどうか等の情報に基づいて計算することに
より、グループの重み付けを行う。
【００１２】次に、遅延最適化グループ抽出部が、例え
ばクリティカルグループの集合の中から入力側と出力側
を切断するグループの集合をグループのコストの順に最
小の個数だけ選び出し、これを遅延最適化処理を施す遅
延最適化グループとする。
ばクリティカルグループの集合の中から入力側と出力側
を切断するグループの集合をグループのコストの順に最
小の個数だけ選び出し、これを遅延最適化処理を施す遅
延最適化グループとする。
【００１３】そして、この遅延最適化グループに対し、
遅延最適化実行部が遅延最適化を考慮して論理回路の再
合成を行う。
遅延最適化実行部が遅延最適化を考慮して論理回路の再
合成を行う。
【００１４】以上のような処理が、クリティカルグルー
プ生成部で生成されるクリティカルグループの要素が空
になるか又は遅延時間の改善の見込みがなくなるまで繰
り返され、クリティカルグループ生成部で生成されたク
リティカルグループの要素が空になるか又は遅延時間の
改善の見込みがなくなると、面積最適化実行部が面積の
最適化を行い、回路出力部が遅延最適化および面積最適
化の行われた出力論理回路のネットリストを出力する。
プ生成部で生成されるクリティカルグループの要素が空
になるか又は遅延時間の改善の見込みがなくなるまで繰
り返され、クリティカルグループ生成部で生成されたク
リティカルグループの要素が空になるか又は遅延時間の
改善の見込みがなくなると、面積最適化実行部が面積の
最適化を行い、回路出力部が遅延最適化および面積最適
化の行われた出力論理回路のネットリストを出力する。
【００１５】
【実施例】図１を参照すると、本発明の一実施例の論理
回路の遅延時間最適化方式は、論理回路のネットリスト
１，ライブラリ２および遅延制約ファイル３を入力情報
とし、遅延時間の最適化を施した出力論理回路のネット
リスト１３を出力情報とするものであり、グループ化部
４，到着時間計算部５，必要時間計算部６，クリティカ
ルグループ生成部７，グループコスト計算部８，遅延最
適化グループ抽出部９，遅延最適化実行部１０，面積最
適化実行部１１および回路出力部１２を備えている。
回路の遅延時間最適化方式は、論理回路のネットリスト
１，ライブラリ２および遅延制約ファイル３を入力情報
とし、遅延時間の最適化を施した出力論理回路のネット
リスト１３を出力情報とするものであり、グループ化部
４，到着時間計算部５，必要時間計算部６，クリティカ
ルグループ生成部７，グループコスト計算部８，遅延最
適化グループ抽出部９，遅延最適化実行部１０，面積最
適化実行部１１および回路出力部１２を備えている。
【００１６】論理回路のネットリスト１は、これから遅
延時間の最適化を施そうとする論理回路のものであり、
例えば図２に示すような論理回路に対応している。な
お、図２の論理回路は、入力端子１４ａ〜１４ｅ，ファ
ンアウト調整回路１５ａ〜１５ｅ，フリップフロップ
（以下、Ｆ／Ｆと称す）１６ａ，１６ｂ，論理素子１７
ａ〜１７ｇ，出力端子１８ａ，１８ｂ，特殊論理素子１
９ａを含んでいる。
延時間の最適化を施そうとする論理回路のものであり、
例えば図２に示すような論理回路に対応している。な
お、図２の論理回路は、入力端子１４ａ〜１４ｅ，ファ
ンアウト調整回路１５ａ〜１５ｅ，フリップフロップ
（以下、Ｆ／Ｆと称す）１６ａ，１６ｂ，論理素子１７
ａ〜１７ｇ，出力端子１８ａ，１８ｂ，特殊論理素子１
９ａを含んでいる。
【００１７】ライブラリ２は、ネットリスト１で示され
る論理回路中の各素子の伝播遅延時間や論理情報等を格
納している。
る論理回路中の各素子の伝播遅延時間や論理情報等を格
納している。
【００１８】遅延制約ファイル３は、ネットリスト１で
示される論理回路に関し、その回路中のＦ／Ｆの間のパ
スの遅延時間の上限を示すクロックサイクル値，その回
路の入力端子における信号の到着時間，その回路の出力
端子において信号の値が確定していなければならない信
号の必要時間等を格納している。
示される論理回路に関し、その回路中のＦ／Ｆの間のパ
スの遅延時間の上限を示すクロックサイクル値，その回
路の入力端子における信号の到着時間，その回路の出力
端子において信号の値が確定していなければならない信
号の必要時間等を格納している。
【００１９】以下、本実施例の論理回路の遅延時間最適
化方式の全体的な動作を各部の機能説明を交えて説明す
る。
化方式の全体的な動作を各部の機能説明を交えて説明す
る。
【００２０】先ず、グループ化部４は、論理回路のネッ
トリスト１を読み込み、このネットリスト１で示される
論理回路から、Ｆ／Ｆとそのファンアウト調整回路とを
含む回路、クロックの分配系の回路、入力端子とそのフ
ァンアウト調整回路とを含む回路、ツリー状のランダム
回路とそのファンアウト調整回路とを含む回路、およ
び、その他の回路を、順次グループ（部分回路）として
切り出すと共に、グループ間の接続情報を作成し、且つ
グループのレベル付けも行う。
トリスト１を読み込み、このネットリスト１で示される
論理回路から、Ｆ／Ｆとそのファンアウト調整回路とを
含む回路、クロックの分配系の回路、入力端子とそのフ
ァンアウト調整回路とを含む回路、ツリー状のランダム
回路とそのファンアウト調整回路とを含む回路、およ
び、その他の回路を、順次グループ（部分回路）として
切り出すと共に、グループ間の接続情報を作成し、且つ
グループのレベル付けも行う。
【００２１】従って、図２に示す論理回路の場合、図２
に破線で示す以下のようなグループが切り出される。 ・入力端子グループ２０ａ，２０ｂ，２０ｃ，２０ｄ ・クロック分配系グループ２１ ・Ｆ／Ｆグループ２２ａ，２２ｂ ・ランダム回路グループ２３ａ，２３ｂ，２３ｃ，２３
ｄ ・その他のグループ２４
に破線で示す以下のようなグループが切り出される。 ・入力端子グループ２０ａ，２０ｂ，２０ｃ，２０ｄ ・クロック分配系グループ２１ ・Ｆ／Ｆグループ２２ａ，２２ｂ ・ランダム回路グループ２３ａ，２３ｂ，２３ｃ，２３
ｄ ・その他のグループ２４
【００２２】次に到着時間計算部５は、ネットリスト１
で示される論理回路のクロック入力端子以外の入力端子
について遅延制約ファイル３で指定された信号の到達時
間を設定し、Ｆ／Ｆの出力ピンについてライブラリ２の
情報より計算した到着時間を設定し、それらの回路以外
の素子について入力端子，Ｆ／Ｆの出力ピンから出力側
へ向かってライブラリ２の情報に基づいて到着時間（到
着遅延時間）の計算を行う。
で示される論理回路のクロック入力端子以外の入力端子
について遅延制約ファイル３で指定された信号の到達時
間を設定し、Ｆ／Ｆの出力ピンについてライブラリ２の
情報より計算した到着時間を設定し、それらの回路以外
の素子について入力端子，Ｆ／Ｆの出力ピンから出力側
へ向かってライブラリ２の情報に基づいて到着時間（到
着遅延時間）の計算を行う。
【００２３】従って、図２に示す論理回路の場合、到着
時間計算部５は、入力端子１４ａ〜１４ｄについて遅延
制約ファイル３で指定された各入力端子１４ａ〜１４ｄ
の到達時間を設定し、またＦ／Ｆ１６ａ，１６ｂの出力
ピンの到着時間をライブラリ２中の遅延情報から計算し
て設定し、その他の素子１５ａ〜１５ｅ，１６ａ，１６
ｂ，１７ａ〜１７ｇ，１８ａ，１８ｂについて、入力側
から順に各素子の遅延情報をライブラリ２から読んで到
着時間にプラスしながら計算し、各素子の出力ピンに対
応してその到着時間を記録する。
時間計算部５は、入力端子１４ａ〜１４ｄについて遅延
制約ファイル３で指定された各入力端子１４ａ〜１４ｄ
の到達時間を設定し、またＦ／Ｆ１６ａ，１６ｂの出力
ピンの到着時間をライブラリ２中の遅延情報から計算し
て設定し、その他の素子１５ａ〜１５ｅ，１６ａ，１６
ｂ，１７ａ〜１７ｇ，１８ａ，１８ｂについて、入力側
から順に各素子の遅延情報をライブラリ２から読んで到
着時間にプラスしながら計算し、各素子の出力ピンに対
応してその到着時間を記録する。
【００２４】他方、必要時間計算部６は、ネットリスト
１で示される論理回路の出力端子について遅延制約ファ
イル３で指定された信号の必要時間を設定し、Ｆ／Ｆの
入力ピンについては遅延制約ファイル３中のクロックサ
イクルとライブラリ２に記述されたセットアップ時間と
の差を必要時間として設定し、その他の回路の素子につ
いて、出力端子，Ｆ／Ｆの入力ピンから入力側へ向かっ
てライブラリ情報に基づいて必要時間（必要遅延時間）
の計算を行う。
１で示される論理回路の出力端子について遅延制約ファ
イル３で指定された信号の必要時間を設定し、Ｆ／Ｆの
入力ピンについては遅延制約ファイル３中のクロックサ
イクルとライブラリ２に記述されたセットアップ時間と
の差を必要時間として設定し、その他の回路の素子につ
いて、出力端子，Ｆ／Ｆの入力ピンから入力側へ向かっ
てライブラリ情報に基づいて必要時間（必要遅延時間）
の計算を行う。
【００２５】従って、図２に示す論理回路の場合、必要
時間計算部６は、出力端子１８ａ，１８ｂについて遅延
制約ファイル３で指定された信号の必要時間を設定し、
Ｆ／Ｆ１６ａ，１６ｂのクロック以外の入力ピンについ
てクロックサイクルとライブラリ２に記述されたセット
アップ時間との差を必要時間として設定し、その他の各
素子１４ａ〜１４ｅ，１５ａ〜１５ｅ，１７ａ〜１７ｇ
について、順次入力側へ各素子の必要時間をライブラリ
２に記述された遅延情報をマイナスしながら計算する。
そして、計算した必要時間を各素子の入力ピンに対応し
て記録する。
時間計算部６は、出力端子１８ａ，１８ｂについて遅延
制約ファイル３で指定された信号の必要時間を設定し、
Ｆ／Ｆ１６ａ，１６ｂのクロック以外の入力ピンについ
てクロックサイクルとライブラリ２に記述されたセット
アップ時間との差を必要時間として設定し、その他の各
素子１４ａ〜１４ｅ，１５ａ〜１５ｅ，１７ａ〜１７ｇ
について、順次入力側へ各素子の必要時間をライブラリ
２に記述された遅延情報をマイナスしながら計算する。
そして、計算した必要時間を各素子の入力ピンに対応し
て記録する。
【００２６】次にクリティカルグループ生成部７は、グ
ループ化部４で作成された各グループ毎に、そのグルー
プ内でファンアウト調整回路を除いて最も出力側に存在
する素子について、必要時間計算部６で計算された必要
時間と到着時間計算部５で計算された到着時間との差で
ある余裕度を下記（１）式により求める。 余裕度＝必要時間−到着時間 …（１）
ループ化部４で作成された各グループ毎に、そのグルー
プ内でファンアウト調整回路を除いて最も出力側に存在
する素子について、必要時間計算部６で計算された必要
時間と到着時間計算部５で計算された到着時間との差で
ある余裕度を下記（１）式により求める。 余裕度＝必要時間−到着時間 …（１）
【００２７】そして、余裕度が負のものが存在するか否
かを調べ、存在すれば、それらの中で絶対値の大きさが
一定値以上のグループのみを選び、それをクリティカル
グループとし、そのネットワークを作成する。そして、
クリティカルグループの要素が空か、または遅延時間の
改善の見込みがない場合は、制御を面積最適化実行部１
１へ移し、それ以外の場合すなわちクリティカルグルー
プに要素があり且つ遅延時間の改善が見込める場合は制
御をグループコスト計算部８へ移す。なお、遅延時間の
改善の見込みがあるか否かは、例えば改善度が前回より
向上しているか否か等により行う。
かを調べ、存在すれば、それらの中で絶対値の大きさが
一定値以上のグループのみを選び、それをクリティカル
グループとし、そのネットワークを作成する。そして、
クリティカルグループの要素が空か、または遅延時間の
改善の見込みがない場合は、制御を面積最適化実行部１
１へ移し、それ以外の場合すなわちクリティカルグルー
プに要素があり且つ遅延時間の改善が見込める場合は制
御をグループコスト計算部８へ移す。なお、遅延時間の
改善の見込みがあるか否かは、例えば改善度が前回より
向上しているか否か等により行う。
【００２８】グループコスト計算部８は、クリティカル
グループ内の各グループのコストｃｏｓｔを下記（２）
式により計算することにより、各グループの重み付けを
行う。 ｃｏｓｔ＝Ａ＋αＢ＋βＣ−γＤ …（２）
グループ内の各グループのコストｃｏｓｔを下記（２）
式により計算することにより、各グループの重み付けを
行う。 ｃｏｓｔ＝Ａ＋αＢ＋βＣ−γＤ …（２）
【００２９】但し、 Ａ；対象グループへ入力される接続の余裕度の分散（グ
ループ間のエッジの余裕度の分散） Ｂ；グループ間の接続の強さを表す接続度 Ｃ；グループ内の遅延時間の平均値 Ｄ；以前に遅延最適化グループとして選ばれた回数 α，β，γ；係数
ループ間のエッジの余裕度の分散） Ｂ；グループ間の接続の強さを表す接続度 Ｃ；グループ内の遅延時間の平均値 Ｄ；以前に遅延最適化グループとして選ばれた回数 α，β，γ；係数
【００３０】ここで、対象グループへ入力される接続の
余裕度とは、各グループ間にまたがる接続のうち、対象
グループをｉ，その入力側のグループをｊとしたとき、
各グループｉ，ｊを結ぶ接続について下記（３）式で求
められる値である。 余裕度＝（グループｉの中で最もグループｊよりの入力ピンでの必要時間） −（グループｊのファンアウト調整回路を除いて最も出力側に存在する 素子の出力ピンの到着時間） …（３）
余裕度とは、各グループ間にまたがる接続のうち、対象
グループをｉ，その入力側のグループをｊとしたとき、
各グループｉ，ｊを結ぶ接続について下記（３）式で求
められる値である。 余裕度＝（グループｉの中で最もグループｊよりの入力ピンでの必要時間） −（グループｊのファンアウト調整回路を除いて最も出力側に存在する 素子の出力ピンの到着時間） …（３）
【００３１】また、グループ間の接続の強さを表す接続
度とは、クリティカルグループのネットワークで、対象
グループから入力側へＦ／Ｆグループまたは入力端子グ
ループまで辿ったときの全てのアークの延数と対象グル
ープから出力側へＦ／Ｆグループまたは出力端子まで辿
ったときの全てのアークの延数の和で、先にグループ化
部４で行われたグループ間のレベルを基に入力端子側お
よび出力端子側からそれぞれ順々に計算される値の和で
ある。
度とは、クリティカルグループのネットワークで、対象
グループから入力側へＦ／Ｆグループまたは入力端子グ
ループまで辿ったときの全てのアークの延数と対象グル
ープから出力側へＦ／Ｆグループまたは出力端子まで辿
ったときの全てのアークの延数の和で、先にグループ化
部４で行われたグループ間のレベルを基に入力端子側お
よび出力端子側からそれぞれ順々に計算される値の和で
ある。
【００３２】次に遅延最適化グループ抽出部９は、クリ
ティカルグループの中から入力側と出力側を切断するグ
ループの集合をグループのコストの順に最小の個数だけ
選び出す。具体的には、グループコスト計算部８で各グ
ループに付けられたコストの一番大きいグループを選
び、そのグループを遅延最適化グループに加え、且つそ
のグループをクリティカルグループのネットワークから
取り除き、その際、そのグループの入力アーク，出力ア
ークも同時に取り除き、またアークを取り除いた結果、
相手方のグループの出力アークまたは入力アークの個数
が０になった場合はそのグループも取り除く。このよう
な処理をクリティカルグループのネットワークにグルー
プがなくなるまで繰り返す。
ティカルグループの中から入力側と出力側を切断するグ
ループの集合をグループのコストの順に最小の個数だけ
選び出す。具体的には、グループコスト計算部８で各グ
ループに付けられたコストの一番大きいグループを選
び、そのグループを遅延最適化グループに加え、且つそ
のグループをクリティカルグループのネットワークから
取り除き、その際、そのグループの入力アーク，出力ア
ークも同時に取り除き、またアークを取り除いた結果、
相手方のグループの出力アークまたは入力アークの個数
が０になった場合はそのグループも取り除く。このよう
な処理をクリティカルグループのネットワークにグルー
プがなくなるまで繰り返す。
【００３３】次に遅延最適化実行部１０は、上述のよう
にして作成された遅延最適化グループについて、遅延最
適化を考慮して論理回路の再合成を行う。そして、再
度、その結果の遅延情報を再計算するため、制御が到着
時間計算部５へ戻される。
にして作成された遅延最適化グループについて、遅延最
適化を考慮して論理回路の再合成を行う。そして、再
度、その結果の遅延情報を再計算するため、制御が到着
時間計算部５へ戻される。
【００３４】このようにして、到着時間計算部５，必要
時間計算部６，クリティカルグループ生成部７，グルー
プコスト計算部８，遅延最適化グループ抽出部９および
遅延最適化実行部１０による処理が繰り返され、クリテ
ィカルグループ生成部７においてクリティカルグループ
の要素が空か又は遅延時間の改善の見込みがないと判定
されると、制御が面積最適化実行部１１に移される。
時間計算部６，クリティカルグループ生成部７，グルー
プコスト計算部８，遅延最適化グループ抽出部９および
遅延最適化実行部１０による処理が繰り返され、クリテ
ィカルグループ生成部７においてクリティカルグループ
の要素が空か又は遅延時間の改善の見込みがないと判定
されると、制御が面積最適化実行部１１に移される。
【００３５】面積最適化実行部１１は、面積について改
善できそうな部分についてのみ最適化を行う。そして、
回路出力部１２が最終的な結果である出力論理回路のネ
ットリスト１３を出力する。
善できそうな部分についてのみ最適化を行う。そして、
回路出力部１２が最終的な結果である出力論理回路のネ
ットリスト１３を出力する。
【００３６】
【発明の効果】以上説明したように、本発明は、グルー
プ化部において一度グループを作成するだけなので何度
も部分回路を切り出す必要が無くなり、またコスト計算
時にグループの接続度を考慮したことによりマックスフ
ローミニカットアルゴリズムを用いる代わりに単にコス
トの大きい順に遅延最適化グループを選び出すことがで
きるので、論理回路の遅延時間最適化にかかる処理時間
を従来に比べ大幅に改善することができる効果がある。
プ化部において一度グループを作成するだけなので何度
も部分回路を切り出す必要が無くなり、またコスト計算
時にグループの接続度を考慮したことによりマックスフ
ローミニカットアルゴリズムを用いる代わりに単にコス
トの大きい順に遅延最適化グループを選び出すことがで
きるので、論理回路の遅延時間最適化にかかる処理時間
を従来に比べ大幅に改善することができる効果がある。
【図１】本発明の一実施例の構成図である。
【図２】遅延時間の最適化対象とする論理回路の一例を
示す図である。
示す図である。
１…論理回路のネットリスト ２…ライブラリ ３…遅延制約ファイル ４…グループ化部 ５…到着時間計算部 ６…必要時間計算部 ７…クリティカルグループ生成部 ８…グループコスト計算部 ９…遅延最適化グループ抽出部 １０…遅延最適化実行部 １１…面積最適化実行部 １２…回路出力部 １３…出力論理回路のネットリスト １４ａ〜１４ｅ…入力端子 １５ａ〜１５ｅ…ファンアウト調整回路 １６ａ，１６ｂ…フリップフロップ（Ｆ／Ｆ） １７ａ〜１７ｇ…論理素子 １８ａ，１８ｂ…出力端子 １９ａ…特殊論理素子 ２０ａ〜２０ｄ…入力端子グループ ２１…クロック分配系グループ ２２ａ，２２ｂ…Ｆ／Ｆグループ ２３ａ〜２３ｄ…ランダム回路グループ ２４…その他のグループ
Claims (3)
- 【請求項１】 論理回路のネットリストで示される処理
対象の論理回路を所定の部分回路にグループ化するグル
ープ化部と、 ライブラリおよび遅延制約ファイルの内容に基づき処理
対象の論理回路中の各素子の到着時間を計算する到着時
間計算部と、 ライブラリおよび遅延制約ファイルの内容に基づき処理
対象の論理回路中の各素子の必要時間を計算する必要時
間計算部と、 前記到着時間計算部および前記必要時間計算部で計算さ
れた各素子の必要時間と到着時間とに基づき、前記グル
ープ化部で作成されたグループのうち、必要時間と到着
時間との差である余裕度が負の所定値以下となるグルー
プをクリティカルグループに含めるクリティカルグルー
プ生成部と、 該クリティカルグループ生成部で生成されたクリティカ
ルグループ中の各グループのコストをグループ間の接続
の強さを表す接続度等を考慮して計算するグループコス
ト計算部と、 該グループコスト計算部で計算されたコストを考慮して
前記クリティカルグループの中から遅延最適化処理を施
す遅延最適化グループを抽出する遅延最適化グループ抽
出部と、 該遅延最適化グループ抽出部で抽出された遅延最適化グ
ループに対し遅延最適化を考慮して論理回路の再合成を
行う遅延最適化実行部とを備えた論理回路の遅延時間最
適化方式。 - 【請求項２】 前記クリティカルグループ生成部で生成
されるクリティカルグループの要素が空になるか又は遅
延時間の改善の見込みがなくなるまで、前記到着時間計
算部，前記必要時間計算部，前記クリティカルグループ
生成部，前記グループコスト計算部，前記遅延最適化グ
ループ抽出部および前記遅延最適化実行部による処理を
繰り返す請求項１記載の論理回路の遅延時間最適化方
式。 - 【請求項３】 前記クリティカルグループ生成部で生成
されたクリティカルグループの要素が空になった場合ま
たは遅延時間の改善の見込みがなくなった場合に、面積
の最適化を行う面積最適化実行部と、 遅延最適化および面積最適化を行った出力論理回路のネ
ットリストを出力する回路出力部とを備えた請求項１ま
たは２記載の論理回路の遅延時間最適化方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3326875A JPH05143678A (ja) | 1991-11-15 | 1991-11-15 | 論理回路の遅延時間最適化方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3326875A JPH05143678A (ja) | 1991-11-15 | 1991-11-15 | 論理回路の遅延時間最適化方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05143678A true JPH05143678A (ja) | 1993-06-11 |
Family
ID=18192713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3326875A Pending JPH05143678A (ja) | 1991-11-15 | 1991-11-15 | 論理回路の遅延時間最適化方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05143678A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006163822A (ja) * | 2004-12-07 | 2006-06-22 | Mitsubishi Electric Corp | 論理合成装置および方法並びにプログラム |
| CN110442885A (zh) * | 2018-05-02 | 2019-11-12 | 中国科学院微电子研究所 | 一种亚阈值组合逻辑电路的优化方法及装置 |
-
1991
- 1991-11-15 JP JP3326875A patent/JPH05143678A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006163822A (ja) * | 2004-12-07 | 2006-06-22 | Mitsubishi Electric Corp | 論理合成装置および方法並びにプログラム |
| JP4509758B2 (ja) * | 2004-12-07 | 2010-07-21 | 三菱電機株式会社 | 論理合成装置および方法並びにプログラム |
| CN110442885A (zh) * | 2018-05-02 | 2019-11-12 | 中国科学院微电子研究所 | 一种亚阈值组合逻辑电路的优化方法及装置 |
| CN110442885B (zh) * | 2018-05-02 | 2023-04-07 | 中国科学院微电子研究所 | 一种亚阈值组合逻辑电路的优化方法及装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6023568A (en) | Extracting accurate and efficient timing models of latch-based designs | |
| Liou et al. | Fast statistical timing analysis by probabilistic event propagation | |
| US5751596A (en) | Automated system and method for identifying critical timing paths in integrated circuit layouts for use with automated circuit layout system | |
| US5790830A (en) | Extracting accurate and efficient timing models of latch-based designs | |
| Kapoor | Improving the accuracy of circuit activity measurement | |
| US5940779A (en) | Architectural power estimation method and apparatus | |
| Jephson et al. | A three-value computer design verification system | |
| US6718523B2 (en) | Reduced pessimism clock gating tests for a timing analysis tool | |
| US7240311B2 (en) | Combinational equivalence checking methods and systems with internal don't cares | |
| Singhal et al. | The validity of retiming sequential circuits | |
| Tang et al. | Multi-patch generation for multi-error logic rectification by interpolation with cofactor reduction | |
| US5457638A (en) | Timing analysis of VLSI circuits | |
| Lai et al. | LibAbs: An efficient and accurate timing macro-modeling algorithm for large hierarchical designs | |
| JPH05143678A (ja) | 論理回路の遅延時間最適化方式 | |
| Chen et al. | A new framework for static timing analysis, incremental timing refinement, and timing simulation | |
| Xiao et al. | Functional correlation analysis in crosstalk induced critical paths identification | |
| Kim et al. | Concurrent transistor sizing and buffer insertion by considering cost-delay tradeoffs | |
| JP4587754B2 (ja) | クロック合成方法、半導体装置及びプログラム | |
| JPH05101134A (ja) | 論理回路の遅延時間最適化方式 | |
| Garbers et al. | VLSI-placement based on routing and timing information | |
| JP3080037B2 (ja) | 論理シミュレーション用モデルの作成方法 | |
| Mironov et al. | Structurally synthesized multiple input bdds for speeding up logic-level simulation of digital circuits | |
| McDonald et al. | Symbolic timing simulation using cluster scheduling | |
| Maurer | A Nominal Delay Metamorphic Differential Simulator for Digital Circuits | |
| Padmanaban et al. | Exact path delay grading with fundamental BDD operations |